TWI515707B - 影像顯示系統、移位暫存器與移位暫存器控制方法 - Google Patents

影像顯示系統、移位暫存器與移位暫存器控制方法 Download PDF

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Description

影像顯示系統、移位暫存器與移位暫存器控制方法
本發明係關於一種移位暫存器，特別關於一種可避免最後一級正反器誤動作之一移位暫存器。
移位暫存器(shift register)被廣泛應用於資料驅動電路與閘極驅動電路，用以分別控制各資料線取樣資料信號之時序，以及為各閘極線產生掃描信號。在資料驅動電路中，移位暫存器用以輸出一取樣信號至各資料線，使得影像資料可依序被寫入各資料線。另一方面，在閘極驅動電路中，移位暫存器用以產生一掃描信號至各閘極線，用以依序將供應至各資料線之影像信號寫入一畫素矩陣之畫素。
第1圖係顯示傳統之移位暫存器電路圖。根據移位暫存器之操作，一脈衝根據前一級與下一級正反器之輸出信號被依序傳遞至各正反器。換言之，各正反器之輸出信號被供應至其下一級正反器，用以作為設置該正反器之一設置信號，並且被供應至其前一級正反器，用以作為重置該正反器之一重置信號。因此，於各正反器將脈衝傳遞置下一級正反器後，該正反器會根據下一級正反器的輸出信號被重置。值得注意的是，最後一級正反器F(N+1)之輸出信號OUT(N+1)被輸入至前一級正反器F(N)與該最後一級正反器F(N+1)本身，用以作為重置信號。因此，最後一級正反器F(N+1)必須根據自己產生的輸出信號停止動作(自我重置)。然而，一旦正反器F(N+1)與F(N)的電路產生延遲，最後一級正反器F(N+1)將會在前一級正反器F(N)被重置之前，提早被重置。如此一來，會造成移位暫存器的誤動作，並產生不正常的輸出信號OUT(N)。
因此，需要一種全新的移位暫存器架構，用以避免上述最後一級正反器操作錯誤的問題。
根據本發明之一實施例，一種影像顯示系統，包括閘極驅動電路與資料驅動電路。閘極驅動電路用以產生複數閘極驅動信號以驅動一畫素矩陣之複數畫素。資料驅動電路用以產生複數資料驅動信號以提供資料至畫素矩陣之該等畫素。其中閘極驅動電路與資料驅動電路之至少一者包括一移位暫存器。移位暫存器包括複數串接之正反器，各正反器根據一輸入信號產生複數輸出信號，並且根據一重置信號被重置，其中複數正反器之其中一者接收最後一級正反器之一第一輸出信號作為重置信號，並且於該正反器之後之至少一正反器接收該正反器之一第二輸出信號作為重置信號。
根據本發明之另一實施例，一種移位暫存器，包括複數串接之正反器。各正反器根據一輸入信號產生複數輸出信號，並且根據一重置信號被重置，其中第n級正反器接收最後一級正反器之一第一輸出信號作為重置信號，並且於第n級正反器之後之至少一正反器接收第n級正反器之一第二輸出信號作為重置信號，其中n為一正整數。
根據本發明之另一實施例，一種移位暫存器控制方法，用以控制包括複數串接之正反器之一移位暫存器之操作，其中各正反器根據一輸入信號產生至少一第一輸出信號與一第二輸出信號，並且根據一重置信號被重置。此移位暫存器控制方法包括：提供一起始脈波至第一級正反器作為第一級正反器之輸入信號；提供前一級正反器之第一輸出信號作為於第一級正反器之後之各級正反器之輸入信號；提供後一級正反器之第一輸出信號作為於第n級正反器之前之各正反器之重置信號，其中n為一正整數；提供最後一級正反器之第一輸出信號作為第n級正反器之重置信號；以及提供第n級正反器之第二輸出信號作為於第n級正反器之後之至少一正反器之重置信號。
為使本發明之製造、操作方法、目標和優點能更明顯易懂，下文特舉幾個較佳實施例，並配合所附圖式，作詳細說明如下：
實施例：
第2圖係顯示根據本發明之一實施例所述之影像顯示系統的多種實施方式。如圖所示，影像顯示系統可包括一顯示器面板201，其中顯示器面板201包括一閘極驅動電路210、一資料驅動電路220、一畫素矩陣230以及一控制晶片240。閘極驅動電路210用以產生複數閘極驅動信號以驅動畫素矩陣230之複數畫素。資料驅動電路220用以產生複數資料驅動信號以提供資料至畫素矩陣230之複數畫素。控制晶片240用以產生複數時序信號，包括時脈信號、系統重置信號S_RESET與起始脈波SP等。
此外，根據本發明之影像顯示系統可能包括於一電子裝置200。電子裝置200可包括上述顯示器面板201與一輸入單元202。輸入單元202用於接收影像信號，以控制顯示器面板201顯示影像。根據本發明之實施例，電子裝置200有多種實施方式，包括：一行動電話、一數位相機、一個人數位助理、一行動電腦、一桌上型電腦、一電視機、一汽車用顯示器、一可攜式光碟撥放器、或任何包括影像顯示功能的裝置。
根據本發明之一實施例，閘極驅動電路210與資料驅動電路220之至少一者可包括一移位暫存器，用以依序輸出一取樣信號至資料驅動電路220之各資料線，使得影像資料可依序被寫入各資料線，或依序產生一掃描信號至閘極驅動電路210之各閘極線，用以依序將供應至各資料線之影像信號寫入畫素矩陣230之畫素中。
第3圖係顯示根據本發明之一實施例所述之移位暫存器電路圖。如圖所示，移位暫存器可包括(N+1)級串接之正反器F(1)、F(2)、F(3)...F(N+1)，其中N為一正整數。各正反器至少具有一信號輸入端IN、一時脈輸入端CLK、一回授端FB、一第一信號輸出端OUT以及一系統重置信號輸入端RESET。各正反器根據於信號輸入端IN所接收到之輸入信號產生至少一輸出信號，並且根據於回授端FB所接收到之一重置信號被重置。此外，各正反器更接收一系統重置信號S_RESET，用以重置整個移位暫存器之操作。
關於各正反器之輸入信號，移位暫存器之第一級正反器F(1)接收起始脈波SP作為第一級正反器之輸入信號，而其它級正反器F(2)~F(N+1)則分別接收前一級(即，F(1)~F(N))之第一輸出信號OUT(1)~OUT(N)作為該級正反器之輸入信號。
至於各級正反器於回授端FB所接收到之重置信號，根據本發明之一實施例，移位暫存器可設計為使位於第n級正反器F(n)之前之正反器(例如，F(1)~F(n-1))接收後一級正反器(例如，F(2)~F(n))之第一輸出信號OUT(2)~OUT(n)作為該級正反器之重置信號，而第n級正反器F(n)則接收最後一級正反器F(N+1)之第一輸出信號OUT(N+1)作為該級正反器之重置信號，其中n為正整數，並且0<n<(N+1)。換言之，第n級正反器F(n)係根據最後一級正反器F(N+1)之第一輸出信號OUT(N+1)被重置。
此外，根據本發明之一實施例，為了確保正反器F(1)、F(2)、F(3)...F(N+1)可依序被重置，第n級正反器F(n)可更拉出一第二信號輸出端X，用以輸出第二輸出信號X(n)至至少一正反器之一回授端FB，用以作為該級正反器之重置信號。
以第3圖所示之移位暫存器為例，正反器F(1)~F(N)的回授端FB係接收後一級正反器(例如，F(2)~F(N+1))之第一輸出信號OUT(2)~OUT(N+1)作為該級正反器之重置信號，而最後一級正反器F(N+1)的回授端FB則接收第N級正反器F(N)之第二輸出信號X(N)，用以作為最後一級正反器F(N+1)之重置信號。
第4圖係顯示根據本發明之一實施例所述之正反器電路圖。如圖所示，正反器400包括閂鎖器電路401與開關電路402。閂鎖器電路401用以接收輸入信號IN(n)與重置信號FB(n)，並根據輸入信號IN(n)與重置信號FB(n)產生正反器之第二輸出信號X(n)以及第二輸出信號之反相信號XB(n)。開關電路402用以接收時脈信號CLK1/CLK2、系統重置信號S_RESET、第二輸出信號X(n)以及其反相信號XB(n)，並根據該等信號之位準改變其導通狀態，用以輸出時脈信號CLK1/CLK2或低電壓信號VL作為該正反器之第一輸出信號OUT(n)。其中，第一輸出信號OUT(n)可用以作為資料驅動電路的取樣信號或作為閘極驅動電路的閘極驅動信號。
第5圖係顯示根據本發明之一實施例所述之閂鎖器電路之電路圖。如圖所示，閂鎖器電路501包括複數非或(NOR)邏輯閘，其中第一非或邏輯閘耦接至信號輸入端IN與用以輸出反相信號XB(n)之第三信號輸出端XB，第二非或邏輯閘耦接至回授端FB與用以輸出第二輸出信號X(n)之第二信號輸出端X。閂鎖器電路501根據輸入信號IN(n)與重置信號FB(n)之一邏輯運算結果產生第二輸出信號X(n)以及其反相信號XB(n)。值得注意的是，根據本發明之一實施例，第一輸出信號OUT(n)為第二輸出信號X(n)與時脈信號CLK1/CLK2之一邏輯運算結果。
第6a圖係顯示根據本發明之一實施例所述之信號波形圖。如圖所示，首先，系統重置信號S_RESET被拉高至高電壓信號VH之位準，用以重置整個移位暫存器之操作。時脈信號CLK1被供應至偶數級正反器，而時脈信號CLK2被供應至奇數級正反器。根據第一級正反器的信號波形，當第二輸出信號X(1)具有低電壓位準時，時脈信號CLK2會被耦接至第一信號輸出端OUT，此時第一級正反器根據時脈信號CLK2產生第一輸出信號OUT(1)。當第二級正反器之輸出信號OUT(2)被產生並回授至第一級正反器之回授端FB時，第一級正反器之第二輸出信號X(1)會被重置成具有高電壓位準，使得低電壓信號VL被耦接至第一信號輸出端OUT，因此第一級正反器根據低電壓信號VL產生第一輸出信號OUT(1)。
第6b圖係顯示如第3圖所示之最後兩級正反器之信號波形圖。如圖所示，最後一級正反器F(N+1)之第一輸出信號OUT(N+1)於時間T1被拉高。因應第一輸出信號OUT(N+1)的上升緣，正反器F(N)可被重置，因此正反器F(N)之第二輸出信號X(N)於時間T2被拉高，其中T1與T2的時間差係由於電路內部的既定延遲所造成。之後，由於最後一級正反器F(N+1)接收第二輸出信號X(N)作為重置信號，因此正反器F(N+1)之第二輸出信號X(N+1)於時間T3因應第二輸出信號X(N)的上升緣被拉高，其中T2與T3的時間差同樣是由於電路內部的既定延遲所造成。最後，因應第二輸出信號X(N+1)之上升緣，第一輸出信號OUT(N+1)可被拉低，因此最後一級正反器F(N+1)可被重置。如此一來，可確保在正反器F(N)被重置之後，最後一級正反器F(N+1)才會被重置，進而解決上述最後一級正反器操作錯誤的問題。
值得注意的是，本發明之閂鎖器電路並不限於使用如第5圖所示之使用非或(NOR)邏輯閘實施。第7圖係顯示根據本發明之另一實施例所述之正反器電路圖。如圖所示，正反器700的操作類似於正反器400，差別之處在於閂鎖器電路701以及開關電路702分別使用與閂鎖器電路401以及開關電路402反相元件。第8圖係顯示根據本發明之另一實施例所述之可應用於正反器700之閂鎖器電路電路圖。如圖所示，閂鎖器電路801包括複數非及(NAND)邏輯閘，用以根據輸入信號IN(n)與重置信號FB(n)之一邏輯運算結果產生第二輸出信號X(n)以及第二輸出信號X(n)之反相信號XB(n)。
第9a圖係顯示根據第7圖所示之正反器與第8圖所示之閂鎖器電路實施例所產生之信號波形圖。值得注意的是，第9a圖與第6a圖所示之信號波形圖雷同，差別僅在於系統重置信號S_RESET、起始脈衝SP、時脈信號CLK1與CLK2、以及第一輸出信號OUT(1)~OUT(N+1)互為反相。因此相關的說明可參考至第6a圖，並於此不再贅述。
第9b圖係顯示如第9a圖所示之信號波形圖中最後兩級正反器之信號波形圖。如圖所示，最後一級正反器F(N+1)之第一輸出信號OUT(N+1)於時間T1被拉低。因應第一輸出信號OUT(N+1)的下降緣，正反器F(N)可被重置，因此正反器F(N)之第二輸出信號X(N)於時間T2被拉低，其中T1與T2的時間差係由於電路內部的既定延遲所造成。之後，由於最後一級正反器F(N+1)接收第二輸出信號X(N)作為重置信號，因此正反器F(N+1)之第二輸出信號X(N+1)於時間T3因應第二輸出信號X(N)的下降緣被拉低，其中T2與T3的時間差同樣是由於電路內部的既定延遲所造成。最後，因應第二輸出信號X(N+1)之下降緣，第一輸出信號OUT(N+1)可被拉高，因此最後一級正反器F(N+1)可被重置。如此一來，可確保在正反器F(N)被重置之後，最後一級正反器F(N+1)才會被重置，進而解決上述最後一級正反器操作錯誤的問題。
此外，值得注意的是，本發明所使用的時脈信號波形並不限於如第6a圖與第9a圖所示之時脈信號CLK1與CLK2之波形。例如，本發明也可以使用互為反相之時脈信號，如第10圖所示之時脈信號CLK1與CLK2之波形圖。
此外，根據本發明之其它實施例，上述的發明概念亦可應用於使用兩個以上之時脈信號的移位暫存器。第11與12圖係顯示根據本發明之另一實施例所述之接收三個時脈信號的移位暫存器電路圖。為突顯本發明之特徵，第11與12圖僅顯示出分別接收不同之時脈信號之最後三級正反器。任何熟習此項技藝者，當可根據如第3圖與第11~12圖所示之移位暫存器電路圖以及以上段落的介紹推得其它級正反器的結構，因此以下將不再贅述。
如第11圖所示，第(N-1)~(N+1)級正反器F(N-1)~F(N+1)分別接收時脈信號CLK1、CLK2與CLK3。第(N-1)級正反器F(N-1)的回授端FB接收第(N+1)級正反器F(N+1)之第一輸出信號OUT(N+1)作為重置信號。第(N)級正反器F(N)的回授端FB接收第(N-1)級正反器F(N-1)之第二輸出信號X(N-1)作為重置信號，而第(N+1)級正反器F(N+1)的回授端FB接收第(N)級正反器F(N)之第二輸出信號X(N)作為重置信號。
第12圖係顯示另一個接收三個時脈信號之移位暫存器電路圖。如第12圖所示，第(N-1)級正反器F(N-1)接收第(N+1)級正反器F(N+1)之第一輸出信號OUT(N+1)作為重置信號。第(N)級正反器F(N)與第(N+1)級正反器F(N+1)接收第(N-1)級正反器F(N-1)之第二輸出信號X(N-1)作為重置信號。
第13圖係顯示根據第11與12圖所示之移位暫存器實施例所產生之信號波形圖。由圖中可看出，藉由上述的耦接方式，正反器F(N-1)、F(N)與F(N+1)可依序被重置，因此不會造成移位暫存器的誤動作問題。
同樣地，上述的發明概念亦可應用於使用三個以上之時脈信號的移位暫存器。第14(a)~14(d)圖係顯示根據本發明之另一實施例所述之接收四個時脈信號的移位暫存器電路圖。為突顯本發明之特徵，第14(a)~14(d)圖僅顯示出分別接收不同之時脈信號之最後四級正反器。任何熟習此項技藝者，當可根據如第3圖與第14(a)~14(d)圖所示之移位暫存器電路圖以及以上段落的介紹推得其它級正反器的結構，因此以下將不再贅述。
如第14(a)圖所示，第(N-2)~(N+1)級正反器F(N-2)~F(N+1)分別接收時脈信號CLK1、CLK2、CLK3與CLK4。第(N-2)級正反器F(N-2)接收第(N+1)級正反器F(N+1)之第一輸出信號OUT(N+1)作為重置信號，第(N-2)級正反器F(N-2)之後之各正反器F(N-1)~F(N+1)接收前一級正反器之第二輸出信號X(N-2)~X(N)作為該級正反器之重置信號。
如第14(b)圖所示，第(N-2)級正反器F(N-2)接收第(N+1)級正反器F(N+1)之第一輸出信號OUT(N+1)作為重置信號，第(N-1)級正反器F(N-1)接收第(N-2)級正反器F(N-2)之第二輸出信號X(N-2)作為重置信號，而第(N)級與第(N+1)級正反器F(N)與F(N+1)接收第(N-1)級正反器F(N-1)之第二輸出信號X(N-1)作為重置信號。
如第14(c)圖所示，第(N-2)級正反器F(N-2)接收第(N+1)級正反器F(N+1)之第一輸出信號OUT(N+1)作為重置信號，而第(N-1)級、第(N)級與第(N+1)級正反器F(N-1)、F(N)與F(N+1)接收第(N-2)級正反器F(N-2)之第二輸出信號X(N-2)作為重置信號。
如第14(d)圖所示，第(N-2)級正反器F(N-2)接收第(N+1)級正反器F(N+1)之第一輸出信號OUT(N+1)作為重置信號，第(N-1)級與第(N)級正反器F(N-1)與F(N)接收第(N-2)級正反器F(N-2)之第二輸出信號X(N-2)作為重置信號，而第(N+1)級正反器F(N+1)接收第(N)級正反器F(N)之第二輸出信號X(N)作為重置信號。
藉由上述的耦接方式，正反器F(N-2)、F(N-1)、F(N)與F(N+1)可依序被重置，因此不會造成移位暫存器的誤動作問題。
第15圖係顯示根據本發明之另一實施例所述之移位暫存器電路圖。在此實施例中，移位暫存器可更包括一邏輯電路150，耦接至至少一正反器之回授端FB，用以延遲該正反器之重置信號。如圖所示，邏輯電路150耦接於正反器F(n-1)之第二信號輸出端X與正反器F(n)之回授端FB之間，用以提供一延遲。邏輯電路150可以使用多種不同的元件實施，其概念在於可提供一既定之延遲量，例如一或多個延遲單元、反相器、非及(NAND)邏輯閘、非或(NOR)邏輯閘、或者正反器等。
基於以上所述之概念，本發明更提出一種移位暫存器控制方法，用以控制具有複數串接之正反器之一移位暫存器之操作，其中各正反器根據一輸入信號產生至少一第一輸出信號與一第二輸出信號，並且根據一重置信號被重置。此移位暫存器控制方法包括：提供一起始脈波至第一級正反器作為該級正反器之輸入信號；提供前一級正反器之第一輸出信號作為於第一級正反器之後之各級正反器之輸入信號；提供後一級正反器之該第一輸出信號作為於第n級正反器之前之各正反器之重置信號，其中n為一正整數；提供最後一級正反器之第一輸出信號作為第n級正反器之重置信號；以及提供第n級正反器之第二輸出信號作為於第n級正反器之後之至少一正反器之重置信號。
至於第n級正反器之後之其它正反器之重置操作，根據本發明之一實施例，可提供前一級正反器之第二輸出信號作為位於第n級正反器之後之一或多個正反器之重置信號(如第14(a)圖所示)，或者，根據本發明之另一實施例，可提供某一級正反器之第二輸出信號作為位於第n級正反器之後之多個正反器之重置信號(如第14(b)~14(d)圖所示)。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
150．．．邏輯電路
200．．．電子裝置
201．．．顯示器面板
202．．．輸入單元
210．．．閘極驅動電路
220．．．資料驅動電路
230．．．畫素矩陣
240．．．控制晶片
400、700、F(1)、F(2)、F(3)、F(n-1)、F(n)、F(N-2)、F(N-1)、F(N)、F(N+1)．．．正反器
401、501、701、801．．．閂鎖器電路
402、702．．．開關電路
CLK‧‧‧時脈輸入端
CLK1、CLK2、CLK3、CLK4、FB(n)、IN(n)、OUT(1)、OUT(2)、OUT(3)、OUT(n-1)、OUT(n)、OUT(N-1)、OUT(N)、OUT(N+1)、S_RESET、X(1)、X(2)、X(n)、X(N-1)、X(N)、X(N+1)、XB(1)、XB(2)、XB(n)、XB(N-1)、XB(N)、XB(N+1)‧‧‧信號
FB‧‧‧回授端
IN‧‧‧信號輸入端
OUT、X、XB‧‧‧信號輸出端
RESET‧‧‧系統重置信號輸入端
SP‧‧‧起始脈波
T1、T2、T3‧‧‧時間
VH、VL‧‧‧電壓信號
第1圖係顯示傳統之移位暫存器電路圖。
第2圖係顯示根據本發明之一實施例所述之影像顯示系統的多種實施方式。
第3圖係顯示根據本發明之一實施例所述之移位暫存器電路圖。
第4圖係顯示根據本發明之一實施例所述之正反器電路圖。
第5圖係顯示根據本發明之一實施例所述之閂鎖器電路之電路圖。
第6a圖係顯示根據本發明之一實施例所述之信號波形圖。
第6b圖係顯示如第3圖所示之最後兩級正反器之信號波形圖。
第7圖係顯示根據本發明之另一實施例所述之正反器電路圖。
第8圖係顯示根據本發明之另一實施例所述之閂鎖器電路之電路圖。
第9a圖係顯示根據第7圖所示之正反器與第8圖所示之閂鎖器電路實施例所述之信號波形圖。
第9b圖係顯示如第9a圖所示之信號波形圖中最後兩級正反器之信號波形圖。
第10圖係顯示根據本發明之另一實施例所述之時脈信號波形圖。
第11圖係顯示根據本發明之另一實施例所述之接收三個時脈信號的移位暫存器電路圖。
第12圖係顯示根據本發明之另一實施例所述之接收三個時脈信號的移位暫存器電路圖。
第13圖係顯示根據第11與12圖所示之移位暫存器實施例所產生之信號波形圖。
第14(a)至14(d)圖係顯示根據本發明之另一實施例所述之接收四個時脈信號的移位暫存器電路圖。
第15圖係顯示根據本發明之另一實施例所述之移位暫存器電路圖。
CLK．．．時脈輸入端
CLK1、CLK2、OUT(1)、OUT(2)、OUT(3)、OUT(N)、OUT(N+1)、S_RESET．．．信號
F(1)、F(2)、F(3)、F(N)、F(N+1)．．．正反器
FB．．．回授端
IN．．．信號輸入端
OUT、X．．．信號輸出端
RESET．．．系統重置信號輸入端
SP．．．起始脈波

Claims (10)

  1. 一種影像顯示系統，包括：一閘極驅動電路，用以產生複數閘極驅動信號以驅動一畫素矩陣之複數畫素；以及一資料驅動電路，用以產生複數資料驅動信號以提供資料至該畫素矩陣之該等畫素，其中該閘極驅動電路與該資料驅動電路之至少一者包括：一移位暫存器，包括複數串接之正反器，各正反器分別包括一信號輸入端與一回授端，根據於該信號輸入端接收到之一輸入信號產生複數輸出信號，並且根據於該回授端接收到之一重置信號被重置，其中最後一級正反器之前一級正反器於該回授端接收該最後一級正反器之一第一輸出信號作為該重置信號，並且該最後一級正反器於該回授端接收該最後一級正反器之前一級正反器之一第二輸出信號作為該重置信號。
  2. 如申請專利範圍第1項所述之影像顯示系統，更包括一顯示器面板，其中該顯示器面板包括：該閘極驅動電路；該資料驅動電路；該畫素矩陣；以及一控制晶片，用以產生一起始脈波，其中該移位暫存器之一第一級正反器接收該起始脈波作為該輸入信號，於該第一級正反器之後之各正反器接收 前一級之該第一輸出信號作為該輸入信號，並且於該最後一級正反器之前一級正反器之前之該(等)正反器接收後一級正反器之該第一輸出信號作為該重置信號。
  3. 如申請專利範圍第1項所述之影像顯示系統，更包括：一邏輯電路，耦接至至少一該等正反器之該回授端，用以延遲該正反器之該重置信號。
  4. 如申請專利範圍第1項所述之影像顯示系統，其中該等正反器之至少一者包括：一閂鎖器電路，用以接收該輸入信號與該重置信號，並根據該輸入信號與該重置信號產生該正反器之該第二輸出信號；以及一開關電路，用以接收一時脈信號，並根據該正反器之該第二輸出信號之一信號位準輸出該時脈信號作為該正反器之該第一輸出信號。
  5. 如申請專利範圍第4項所述之影像顯示系統，其中該閂鎖器電路包括複數邏輯閘，用以根據該輸入信號與該重置信號之一邏輯運算結果產生該第二輸出信號。
  6. 一種移位暫存器，包括：複數串接之正反器，各正反器分別包括一信號輸入端與一回授端，根據於該信號輸入端接收到之一輸入信號產生複數輸出信號，並且根據於該回授端接收到之一重置信號被重置，其中最後一級正反器之前一級正反器於該回授端接收該最後一級正反器之一第一輸出信號作為該重置信號，並 且該最後一級正反器於該回授端接收該最後一級正反器之前一級正反器之一第二輸出信號作為該重置信號。
  7. 如申請專利範圍第6項所述之移位暫存器，其中第一級正反器接收一起始脈波作為該輸入信號，於該第一級正反器之後之各正反器接收前一級之該第一輸出信號作為該輸入信號，並且於該最後一級正反器之前一級正反器之前之該(等)正反器接收後一級正反器之該第一輸出信號作為該重置信號。
  8. 如申請專利範圍第6項所述之移位暫存器，更包括：一邏輯電路，耦接至至少一該等正反器之該回授端，用以延遲該正反器之該重置信號。
  9. 如申請專利範圍第6項所述之移位暫存器，其中該等正反器之至少一者包括：一閂鎖器電路，用以接收該輸入信號與該重置信號，並根據該輸入信號與該重置信號產生該正反器之該第二輸出信號；以及一開關電路，用以接收一時脈信號，並根據該正反器之該第二輸出信號之一信號位準輸出該時脈信號作為該正反器之該第一輸出信號。
  10. 如申請專利範圍第9項所述之移位暫存器，其中該閂鎖器電路包括複數邏輯閘，用以根據該輸入信號與該重置信號之一邏輯運算結果產生該第二輸出信號。
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