CN102760495B - 影像显示系统、移位寄存器与移位寄存器控制方法 - Google Patents

Abstract

本发明涉及一种影像显示系统，包括栅极驱动电路与数据驱动电路。栅极驱动电路用以产生多个栅极驱动信号以驱动一像素矩阵的多个像素。数据驱动电路用以产生多个数据驱动信号以提供数据至像素矩阵的这些像素。其中栅极驱动电路与数据驱动电路的至少一者包括一移位寄存器。移位寄存器包括多个串接的触发器，各触发器根据一输入信号产生多个输出信号，并且根据一重置信号被重置，其中多个触发器的其中一者接收最后一级触发器的一第一输出信号作为重置信号，并且于该触发器之后的至少一触发器接收该触发器的一第二输出信号作为重置信号。

Description

影像显示系统、移位寄存器与移位寄存器控制方法

技术领域

本发明是关于一种移位寄存器，特别关于一种可避免最后一级触发器误动作的移位寄存器。

背景技术

移位寄存器(shift register)被广泛应用于数据驱动电路与栅极驱动电路，用以分别控制各数据线取样数据信号的时序，以及为各栅极线产生扫描信号。在数据驱动电路中，移位寄存器用以输出一取样信号至各数据线，使得影像数据可依序被写入各数据线。另一方面，在栅极驱动电路中，移位寄存器用以产生一扫描信号至各栅极线，用以依序将供应至各数据线的影像信号写入一像素矩阵的像素。

图1显示传统的移位寄存器电路图。根据移位寄存器的操作，一脉冲根据前一级与下一级触发器的输出信号被依序传递至各触发器。换言之，各触发器的输出信号被供应至其下一级触发器，用以作为设置该触发器的一设置信号，并且被供应至其前一级触发器，用以作为重置该触发器的一重置信号。因此，于各触发器将脉冲传递置下一级触发器后，该触发器会根据下一级触发器的输出信号被重置。值得注意的是，最后一级触发器F(N+1)的输出信号OUT(N+1)被输入至前一级触发器F(N)与该最后一级触发器F(N+1)本身，用以作为重置信号。因此，最后一级触发器F(N+1)必须根据自己产生的输出信号停止动作(自我重置)。然而，一旦触发器F(N+1)与F(N)的电路产生延迟，最后一级触发器F(N+1)将会在前一级触发器F(N)被重置之前，提早被重置。如此一来，会造成移位寄存器的误动作，并产生不正常的输出信号OUT(N)。

因此，需要一种全新的移位寄存器架构，用以避免上述最后一级触发器操作错误的问题。

发明内容

根据本发明的一实施例，一种影像显示系统，包括栅极驱动电路与数据驱动电路。栅极驱动电路用以产生多个栅极驱动信号以驱动一像素矩阵的多个像素。数据驱动电路用以产生多个数据驱动信号以提供数据至像素矩阵的这些像素。其中栅极驱动电路与数据驱动电路的至少一者包括一移位寄存器。移位寄存器包括多个串接的触发器，各触发器根据一输入信号产生多个输出信号，并且根据一重置信号被重置，其中多个触发器的其中一者接收最后一级触发器的一第一输出信号作为重置信号，并且位于该触发器之后的至少一触发器接收该触发器的一第二输出信号作为重置信号。

根据本发明的另一实施例，一种移位寄存器，包括多个串接的触发器。各触发器根据一输入信号产生多个输出信号，并且根据一重置信号被重置，其中第n级触发器接收最后一级触发器的一第一输出信号作为重置信号，并且位于第n级触发器之后的至少一触发器接收第n级触发器的一第二输出信号作为重置信号，其中n为一正整数。

根据本发明的另一实施例，一种移位寄存器控制方法，用以控制包括多个串接的触发器的一移位寄存器的操作，其中各触发器根据一输入信号产生至少一第一输出信号与一第二输出信号，并且根据一重置信号被重置。此移位寄存器控制方法包括：提供一起始脉波至第一级触发器作为第一级触发器的输入信号；提供前一级触发器的第一输出信号作为位于第一级触发器之后的各级触发器的输入信号；提供后一级触发器的第一输出信号作为位于第n级触发器之前的各触发器的重置信号，其中n为一正整数；提供最后一级触发器的第一输出信号作为第n级触发器的重置信号；以及提供第n级触发器的第二输出信号作为位于第n级触发器之后的至少一触发器的重置信号。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1显示传统的移位寄存器电路图。

图2显示根据本发明的一实施例所述的影像显示系统的多种实施方式。

图3显示根据本发明的一实施例所述的移位寄存器电路图。

图4显示根据本发明的一实施例所述的触发器电路图。

图5显示根据本发明的一实施例所述的闩锁器电路的电路图。

图6a显示根据本发明的一实施例所述的信号波形图。

图6b显示如图3所示的最后两级触发器的信号波形图。

图7显示根据本发明的另一实施例所述的触发器电路图。

图8显示根据本发明的另一实施例所述的闩锁器电路的电路图。

图9a显示根据图7所示的触发器与图8所示的闩锁器电路实施例所述的信号波形图。

图9b显示如图9a所示的信号波形图中最后两级触发器的信号波形图。

图10显示根据本发明的另一实施例所述的时脉信号波形图。

图11显示根据本发明的另一实施例所述的接收三个时脉信号的移位寄存器电路图。

图12显示根据本发明的另一实施例所述的接收三个时脉信号的移位寄存器电路图。

图13显示根据第11与12图所示的移位寄存器实施例所产生的信号波形图。

图14a至图14d显示根据本发明的另一实施例所述的接收四个时脉信号的移位寄存器电路图。

图15显示根据本发明的另一实施例所述的移位寄存器电路图。

主要元件符号说明：

150～逻辑电路；

200～电子装置；

201～显示器面板；

202～输入单元；

210～栅极驱动电路；

220～数据驱动电路；

230～像素矩阵；

240～控制芯片；

400、700、F(1)、F(2)、F(3)、F(n-1)、F(n)、F(N-2)、F(N-1)、F(N)、F(N+1)～触发器；

401、501、701、801～闩锁器电路；

402、702～开关电路；

CLK～时脉输入端；

CLK1、CLK2、CLK3、CLK4、FB(n)、IN(n)、OUT(1)、OUT(2)、OUT(3)、OUT(n-1)、OUT(n)、OUT(N-1)、OUT(N)、OUT(N+1)、S_RESET、X(1)、X(2)、X(n)、X(N-1)、X(N)、X(N+1)、XB(1)、XB(2)、XB(n)、XB(N-1)、XB(N)、XB(N+1)～信号；

FB～反馈端；

IN～信号输入端；

OUT、X、XB～信号输出端；

RESET～系统重置信号输入端；

SP～起始脉波；

T1、T2、T3～时间；

VH、VL～电压信号。

具体实施方式

为使本发明的制造、操作方法、目标和优点能更明显易懂，下文特举几个较佳实施例，并配合所附图式，作详细说明如下：

实施例：

图2显示根据本发明的一实施例所述的影像显示系统的多种实施方式。如图所示，影像显示系统可包括一显示器面板201，其中显示器面板201包括一栅极驱动电路210、一数据驱动电路220、一像素矩阵230以及一控制芯片240。栅极驱动电路210用以产生多个栅极驱动信号以驱动像素矩阵230的多个像素。数据驱动电路220用以产生多个数据驱动信号以提供数据至像素矩阵230的多个像素。控制芯片240用以产生多个时序信号，包括时脉信号、系统重置信号S_RESET与起始脉波SP等。

此外，根据本发明的影像显示系统可能包括于一电子装置200。电子装置200可包括上述显示器面板201与一输入单元202。输入单元202用于接收影像信号，以控制显示器面板201显示影像。根据本发明的实施例，电子装置200有多种实施方式，包括：一移动电话、一数字相机、一个人数字助理、一便携式电脑、一桌上型电脑、一电视机、一汽车用显示器、一可携式光盘播放器、或任何包括影像显示功能的装置。

根据本发明的一实施例，栅极驱动电路210与数据驱动电路220的至少一者可包括一移位寄存器，用以依序输出一取样信号至数据驱动电路220的各数据线，使得影像数据可依序被写入各数据线，或依序产生一扫描信号至栅极驱动电路210的各栅极线，用以依序将供应至各数据线的影像信号写入像素矩阵230的像素中。

图3显示根据本发明的一实施例所述的移位寄存器电路图。如图所示，移位寄存器可包括(N+1)级串接的触发器F(1)、F(2)、F(3)...F(N+1)，其中N为一正整数。各触发器至少具有一信号输入端IN、一时脉输入端CLK、一反馈端FB、一第一信号输出端OUT以及一系统重置信号输入端RESET。各触发器根据于信号输入端IN所接收到的输入信号产生至少一输出信号，并且根据于反馈端FB所接收到的一重置信号被重置。此外，各触发器更接收一系统重置信号S_RESET，用以重置整个移位寄存器的操作。

关于各触发器的输入信号，移位寄存器的第一级触发器F(1)接收起始脉波SP作为第一级触发器的输入信号，而其它级触发器F(2)～F(N+1)则分别接收前一级(即，F(1)～F(N))的第一输出信号OUT(1)～OUT(N)作为该级触发器的输入信号。

至于各级触发器于反馈端FB所接收到的重置信号，根据本发明的一实施例，移位寄存器可设计为使位于第n级触发器F(n)之前的触发器(例如，F(1)～F(n-1))接收后一级触发器(例如，F(2)～F(n))的第一输出信号OUT(2)～OUT(n)作为该级触发器的重置信号，而第n级触发器F(n)则接收最后一级触发器F(N+1)的第一输出信号OUT(N+1)作为该级触发器的重置信号，其中n为正整数，并且0＜n＜(N+1)。换言之，第n级触发器F(n)是根据最后一级触发器F(N+1)的第一输出信号OUT(N+1)被重置。

此外，根据本发明的一实施例，为了确保触发器F(1)、F(2)、F(3)...F(N+1)可依序被重置，第n级触发器F(n)可更拉出一第二信号输出端X，用以输出第二输出信号X(n)至至少一触发器的一反馈端FB，用以作为该级触发器的重置信号。

以图3所示的移位寄存器为例，触发器F(1)～F(N)的反馈端FB接收后一级触发器(例如，F(2)～F(N+1))的第一输出信号OUT(2)～OUT(N+1)作为该级触发器的重置信号，而最后一级触发器F(N+1)的反馈端FB则接收第N级触发器F(N)的第二输出信号X(N)，用以作为最后一级触发器F(N+1)的重置信号。

图4显示根据本发明的一实施例所述的触发器电路图。如图所示，触发器400包括闩锁器电路401与开关电路402。闩锁器电路401用以接收输入信号IN(n)与重置信号FB(n)，并根据输入信号IN(n)与重置信号FB(n)产生触发器的第二输出信号X(n)以及第二输出信号的反相信号XB(n)。开关电路402用以接收时脉信号CLK1/CLK2、系统重置信号S_RESET、第二输出信号X(n)以及其反相信号XB(n)，并根据这些信号的电位改变其导通状态，用以输出时脉信号CLK1/CLK2或低电压信号VL作为该触发器的第一输出信号OUT(n)。其中，第一输出信号OUT(n)可用以作为数据驱动电路的取样信号或作为栅极驱动电路的栅极驱动信号。

图5显示根据本发明的一实施例所述的闩锁器电路的电路图。如图所示，闩锁器电路501包括多个非或(NOR)逻辑门，其中第一非或逻辑门耦接至信号输入端IN与用以输出反相信号XB(n)的第三信号输出端XB，第二非或逻辑门耦接至反馈端FB与用以输出第二输出信号X(n)的第二信号输出端X。闩锁器电路501根据输入信号IN(n)与重置信号FB(n)的一逻辑运算结果产生第二输出信号X(n)以及其反相信号XB(n)。值得注意的是，根据本发明的一实施例，第一输出信号OUT(n)为第二输出信号X(n)与时脉信号CLK1/CLK2的一逻辑运算结果。

图6a显示根据本发明的一实施例所述的信号波形图。如图所示，首先，系统重置信号S_RESET被拉高至高电压信号VH的电位，用以重置整个移位寄存器的操作。时脉信号CLK1被供应至偶数级触发器，而时脉信号CLK2被供应至奇数级触发器。根据第一级触发器的信号波形，当第二输出信号X(1)具有低电压电位时，时脉信号CLK2会被耦接至第一信号输出端OUT，此时第一级触发器根据时脉信号CLK2产生第一输出信号OUT(1)。当第二级触发器的输出信号OUT(2)被产生并反馈至第一级触发器的反馈端FB时，第一级触发器的第二输出信号X(1)会被重置成具有高电压电位，使得低电压信号VL被耦接至第一信号输出端OUT，因此第一级触发器根据低电压信号VL产生第一输出信号OUT(1)。

图6b显示如图3所示的最后两级触发器的信号波形图。如图所示，最后一级触发器F(N+1)的第一输出信号OUT(N+1)于时间T1被拉高。因应第一输出信号OUT(N+1)的上升缘，触发器F(N)可被重置，因此触发器F(N)的第二输出信号X(N)于时间T2被拉高，其中T1与T2的时间差是由于电路内部的既定延迟所造成。之后，由于最后一级触发器F(N+1)接收第二输出信号X(N)作为重置信号，因此触发器F(N+1)的第二输出信号X(N+1)于时间T3因应第二输出信号X(N)的上升缘被拉高，其中T2与T3的时间差同样是由于电路内部的既定延迟所造成。最后，因应第二输出信号X(N+1)的上升缘，第一输出信号OUT(N+1)可被拉低，因此最后一级触发器F(N+1)可被重置。如此一来，可确保在触发器F(N)被重置之后，最后一级触发器F(N+1)才会被重置，进而解决上述最后一级触发器操作错误的问题。

值得注意的是，本发明的闩锁器电路并不限于使用如图5所示的使用或非(NOR)逻辑门实施。图7显示根据本发明的另一实施例所述的触发器电路图。如图所示，触发器700的操作类似于触发器400，差别之处在于闩锁器电路701以及开关电路702分别使用与闩锁器电路401以及开关电路402反相元件。图8显示根据本发明的另一实施例所述的可应用于触发器700的闩锁器电路电路图。如图所示，闩锁器电路801包括多个与非(NAND)逻辑门，用以根据输入信号IN(n)与重置信号FB(n)的一逻辑运算结果产生第二输出信号X(n)以及第二输出信号X(n)的反相信号XB(n)。

图9a显示根据图7所示的触发器与图8所示的闩锁器电路实施例所产生的信号波形图。值得注意的是，图9a与图6a所示的信号波形图雷同，差别仅在于系统重置信号S_RESET、起始脉冲SP、时脉信号CLK1与CLK2、以及第一输出信号OUT(1)～OUT(N+1)互为反相。因此相关的说明可参考至图6a，并于此不再赘述。

图9b显示如图9a所示的信号波形图中最后两级触发器的信号波形图。如图所示，最后一级触发器F(N+1)的第一输出信号OUT(N+1)于时间T1被拉低。因应第一输出信号OUT(N+1)的下降缘，触发器F(N)可被重置，因此触发器F(N)的第二输出信号X(N)于时间T2被拉低，其中T1与T2的时间差是由于电路内部的既定延迟所造成。之后，由于最后一级触发器F(N+1)接收第二输出信号X(N)作为重置信号，因此触发器F(N+1)的第二输出信号X(N+1)于时间T3因应第二输出信号X(N)的下降缘被拉低，其中T2与T3的时间差同样是由于电路内部的既定延迟所造成。最后，因应第二输出信号X(N+1)的下降缘，第一输出信号OUT(N+1)可被拉高，因此最后一级触发器F(N+1)可被重置。如此一来，可确保在触发器F(N)被重置之后，最后一级触发器F(N+1)才会被重置，进而解决上述最后一级触发器操作错误的问题。

此外，值得注意的是，本发明所使用的时脉信号波形并不限于如图6a与图9a所示的时脉信号CLK1与CLK2的波形。例如，本发明也可以使用互为反相的时脉信号，如图10所示的时脉信号CLK1与CLK2的波形图。

此外，根据本发明的其它实施例，上述的发明概念亦可应用于使用两个以上的时脉信号的移位寄存器。图11与图12显示根据本发明的另一实施例所述的接收三个时脉信号的移位寄存器电路图。为突显本发明的特征，图11与图12仅显示出分别接收不同的时脉信号的最后三级触发器。任何熟习此项技术的人员，当可根据如图3与图11～12所示的移位寄存器电路图以及以上段落的介绍推得其它级触发器的结构，因此以下将不再赘述。

如图11所示，第(N-1)～(N+1)级触发器F(N-1)～F(N+1)分别接收时脉信号CLK1、CLK2与CLK3。第(N-1)级触发器F(N-1)的反馈端FB接收第(N+1)级触发器F(N+1)的第一输出信号OUT(N+1)作为重置信号。第(N)级触发器F(N)的反馈端FB接收第(N-1)级触发器F(N-1)的第二输出信号X(N-1)作为重置信号，而第(N+1)级触发器F(N+1)的反馈端FB接收第(N)级触发器F(N)的第二输出信号X(N)作为重置信号。

图12显示另一个接收三个时脉信号的移位寄存器电路图。如图12所示，第(N-1)级触发器F(N-1)接收第(N+1)级触发器F(N+1)的第一输出信号OUT(N+1)作为重置信号。第(N)级触发器F(N)与第(N+1)级触发器F(N+1)接收第(N-1)级触发器F(N-1)的第二输出信号X(N-1)作为重置信号。

图13显示根据图11与图12所示的移位寄存器实施例所产生的信号波形图。由图中可看出，借由上述的耦接方式，触发器F(N-1)、F(N)与F(N+1)可依序被重置，因此不会造成移位寄存器的误动作问题。

同样地，上述的发明概念亦可应用于使用三个以上的时脉信号的移位寄存器。图14a～图14d显示根据本发明的另一实施例所述的接收四个时脉信号的移位寄存器电路图。为突显本发明的特征，图14a～图14d仅显示出分别接收不同的时脉信号的最后四级触发器。任何熟习此项技术的人员，当可根据如图3与图14a～图14d图所示的移位寄存器电路图以及以上段落的介绍推得其它级触发器的结构，因此以下将不再赘述。

如图14a所示，第(N-2)～(N+1)级触发器F(N-2)～F(N+1)分别接收时脉信号CLK1、CLK2、CLK3与CLK4。第(N-2)级触发器F(N-2)接收第(N+1)级触发器F(N+1)的第一输出信号OUT(N+1)作为重置信号，第(N-2)级触发器F(N-2)之后的各触发器F(N-1)～F(N+1)接收前一级触发器的第二输出信号X(N-2)～X(N)作为该级触发器的重置信号。

如图14b所示，第(N-2)级触发器F(N-2)接收第(N+1)级触发器F(N+1)的第一输出信号OUT(N+1)作为重置信号，第(N-1)级触发器F(N-1)接收第(N-2)级触发器F(N-2)的第二输出信号X(N-2)作为重置信号，而第(N)级与第(N+1)级触发器F(N)与F(N+1)接收第(N-1)级触发器F(N-1)的第二输出信号X(N-1)作为重置信号。

如图14c所示，第(N-2)级触发器F(N-2)接收第(N+1)级触发器F(N+1)的第一输出信号OUT(N+1)作为重置信号，而第(N-1)级、第(N)级与第(N+1)级触发器F(N-1)、F(N)与F(N+1)接收第(N-2)级触发器F(N-2)的第二输出信号X(N-2)作为重置信号。

如图14d所示，第(N-2)级触发器F(N-2)接收第(N+1)级触发器F(N+1)的第一输出信号OUT(N+1)作为重置信号，第(N-1)级与第(N)级触发器F(N-1)与F(N)接收第(N-2)级触发器F(N-2)的第二输出信号X(N-2)作为重置信号，而第(N+1)级触发器F(N+1)接收第(N)级触发器F(N)的第二输出信号X(N)作为重置信号。

借由上述的耦接方式，触发器F(N-2)、F(N-1)、F(N)与F(N+1)可依序被重置，因此不会造成移位寄存器的误动作问题。

图15显示根据本发明的另一实施例所述的移位寄存器电路图。在此实施例中，移位寄存器可更包括一逻辑电路150，耦接至至少一触发器的反馈端FB，用以延迟该触发器的重置信号。如图所示，逻辑电路150耦接于触发器F(n-1)的第二信号输出端X与触发器F(n)的反馈端FB之间，用以提供一延迟。逻辑电路150可以使用多种不同的元件实施，其概念在于可提供一既定的延迟量，例如一个或多个延迟单元、反相器、与非(NAND)逻辑门、或非(NOR)逻辑门、或者触发器等。

基于以上所述的概念，本发明更提出一种移位寄存器控制方法，用以控制具有多个串接的触发器的一移位寄存器的操作，其中各触发器根据一输入信号产生至少一第一输出信号与一第二输出信号，并且根据一重置信号被重置。此移位寄存器控制方法包括：提供一起始脉波至第一级触发器作为该级触发器的输入信号；提供前一级触发器的第一输出信号作为于第一级触发器之后的各级触发器的输入信号；提供后一级触发器的该第一输出信号作为于第n级触发器之前的各触发器的重置信号，其中n为一正整数；提供最后一级触发器的第一输出信号作为第n级触发器的重置信号；以及提供第n级触发器的第二输出信号作为于第n级触发器之后的至少一触发器的重置信号。

至于第n级触发器之后的其它触发器的重置操作，根据本发明的一实施例，可提供前一级触发器的第二输出信号作为位于第n级触发器之后的一个或多个触发器的重置信号(如图14a所示)，或者，根据本发明的另一实施例，可提供某一级触发器的第二输出信号作为位于第n级触发器之后的多个触发器的重置信号(如图14b～图14d所示)。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (17)

1.一种影像显示系统，包括：

一栅极驱动电路，用以产生多个栅极驱动信号以驱动一像素矩阵的多个像素；以及

一数据驱动电路，用以产生多个数据驱动信号以提供数据至该像素矩阵的这些像素，

其中该栅极驱动电路与该数据驱动电路的至少一者包括：

一移位寄存器，包括多个串接的触发器，各触发器根据一输入信号产生多个输出信号，并且根据一重置信号被重置，其中所述触发器的其中一者接收最后一级触发器的一第一输出信号作为该重置信号，并且位于该触发器之后的至少一触发器接收该触发器的一第二输出信号作为该重置信号，并且位于接收该最后一级触发器的该第一输出信号作为该重置信号的该触发器之后的多个触发器接收同一级触发器的该第二输出信号作为该重置信号。

2.如权利要求1所述的影像显示系统，其特征在于，更包括一显示器面板，其中该显示器面板包括：

该栅极驱动电路；

该数据驱动电路；

该像素矩阵；以及

一控制芯片，用以产生一起始脉波，

其中该移位寄存器的一第一级触发器接收该起始脉波作为该输入信号，位于该第一级触发器之后的各触发器接收前一级的该第一输出信号作为该输入信号，并且位于接收该最后一级触发器的该第一输出信号作为该重置信号的该触发器之前的触发器接收后一级触发器的该第一输出信号作为该重置信号。

3.如权利要求1所述的影像显示系统，其特征在于，位于接收该最后一级触发器的该第一输出信号作为该重置信号的该触发器之后的一个或多个触发器接收前一级触发器的该第二输出信号作为该重置信号。

4.如权利要求1所述的影像显示系统，其特征在于，更包括：

一逻辑电路，耦接至至少一这些触发器的用以接收该重置信号的一反馈端，用以延迟该触发器的该重置信号。

5.如权利要求1所述的影像显示系统，其特征在于，这些触发器的至少一者包括：

一闩锁器电路，用以接收该输入信号与该重置信号，并根据该输入信号与该重置信号产生该触发器的该第二输出信号；以及

一开关电路，用以接收一时脉信号，并根据该触发器的该第二输出信号的一信号电位输出该时脉信号作为该触发器的该第一输出信号。

6.如权利要求5所述的影像显示系统，其特征在于，该闩锁器电路包括多个逻辑门，用以根据该输入信号与该重置信号的一逻辑运算结果产生该第二输出信号。

7.一种移位寄存器，包括：

多个串接的触发器，各触发器根据一输入信号产生多个输出信号，并且根据一重置信号被重置，

其中第n级触发器接收最后一级触发器的一第一输出信号作为该重置信号，并且位于该第n级触发器之后的至少一触发器接收该第n级触发器的一第二输出信号作为该重置信号，位于该第n级触发器之后的多个触发器接收同一级触发器的该第二输出信号作为该重置信号，其中n为一正整数。

8.如权利要求7所述的移位寄存器，其特征在于，第一级触发器接收一起始脉波作为该输入信号，位于该第一级触发器之后的各触发器接收前一级的该第一输出信号作为该输入信号，并且位于该第n级触发器之前的该触发器接收后一级触发器的该第一输出信号作为该重置信号。

9.如权利要求7所述的移位寄存器，其特征在于，位于该第n级触发器之后的一个或多个触发器接收前一级触发器的该第二输出信号作为该重置信号。

10.如权利要求7所述的移位寄存器，其特征在于，更包括：

一逻辑电路，耦接至至少一这些触发器的用以接收该重置信号的一反馈端，用以延迟该触发器的该重置信号。

11.如权利要求7所述的移位寄存器，其特征在于，这些触发器的至少一者包括：

一闩锁器电路，用以接收该输入信号与该重置信号，并根据该输入信号与该重置信号产生该触发器的该第二输出信号；以及

一开关电路，用以接收一时脉信号，并根据该触发器的该第二输出信号的一信号电位输出该时脉信号作为该触发器的该第一输出信号。

12.如权利要求11所述的移位寄存器，其特征在于，该闩锁器电路包括多个逻辑门，用以根据该输入信号与该重置信号的一逻辑运算结果产生该第二输出信号。

13.如权利要求11所述的移位寄存器，其特征在于，该第一输出信号为该第二输出信号与该时脉信号的一逻辑运算结果。

14.一种移位寄存器控制方法，用以控制包括多个串接的触发器的一移位寄存器的操作，其中各触发器根据一输入信号产生至少一第一输出信号与一第二输出信号，并且根据一重置信号被重置，该移位寄存器控制方法包括：

提供一起始脉波至第一级触发器作为该第一级触发器的该输入信号；

提供前一级触发器的该第一输出信号作为位于该第一级触发器之后的各级触发器的该输入信号；

提供后一级触发器的该第一输出信号作为位于第n级触发器之前的各触发器的该重置信号，其中，n为一正整数；

提供最后一级触发器的该第一输出信号作为该第n级触发器的该重置信号；

提供同一级触发器的该第二输出信号作为位于该第n级触发器之后的多个触发器的该重置信号；以及

提供该第n级触发器的该第二输出信号作为位于该第n级触发器之后的至少一触发器的该重置信号。

15.如权利要求14所述的移位寄存器控制方法，其特征在于，各触发器的该第一输出信号为该第二输出信号与一时脉信号的一逻辑运算结果。

16.如权利要求14所述的移位寄存器控制方法，其特征在于，更包括：

提供前一级触发器的该第二输出信号作为位于该第n级触发器之后的一个或多个触发器的该重置信号。

17.如权利要求14所述的移位寄存器控制方法，其特征在于，更包括：

延迟这些触发器的至少一者的该重置信号。