CN102314827A - 显示装置的驱动电路及其驱动方法 - Google Patents

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大熊真市
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Abstract

本发明涉及显示装置的驱动电路及其驱动方法。驱动电路(100)包括在它的数据驱动器N内的内部计数器(301)。当第一数据驱动器1读取显示数据的第一信号时重置内部计数器(301)。从前级的数据驱动器N-1输入级联信号(CASCADE)。当计数器值变为等于第一设定值时，内部计数器(301)被重置并且当前级的数据驱动器开始读取显示数据。当计数器值变为等于通过表达式(1)计算的第二设定值时，计数器单元(300)将级联信号提供到后级的数据驱动器N+1。

Description

显示装置的驱动电路及其驱动方法
相关申请的交叉引用
本申请基于并且要求2010年6月29日提交的日本专利申请No.2010-147150的优先权，其内容在此通过引用整体并入。
技术领域
本发明涉及一种显示装置的驱动电路及其驱动方法。
背景技术
近年来，随着液晶显示面板的屏幕尺寸变大，一条源极线上的像素的数目已经增加。结果，需要开发具有大量的引脚的驱动器。此外，因为一个水平时段中的显示时间由于诸如双速驱动和四速驱动的高速驱动操作已经变得较短，因此期待使这样的驱动器的操作更快。
日本未经审查的专利申请公开No.2008-070641(福尾)公开了一种液晶面板的驱动电路。该驱动电路包括控制器和数据驱动器。此外，数据驱动器包括移位寄存器、数据寄存器、数据锁存电路、以及驱动器电路。
此外，移位寄存器接收开始信号并且与时钟信号同步地将移位脉冲顺序地输出到数据寄存器。此外，移位寄存器将开始信号输出到下一个数据驱动器。
发明内容
然而，本发明已经发现下述问题。如图16中所示，在福尾中公开的驱动电路中，级联锁存余裕取决于分频时钟(CLK_1)。当分频时钟的频率低时，级联信号的延迟时间(tCAS)小于级联锁存余裕。因此，数据驱动器能够在通过该分频时钟确定的适当的时序锁存级联信号。注意，级联信号是指定数据驱动器接受数据时的时序的时序信号。
然而，当分频时钟的频率高时，级联信号的延迟时间(tCAS)变得大于级联锁存余裕。因此，数据驱动器在晚于原本的(适当的)时序一个周期的时序锁存级联信号。结果，数据驱动器认识到错误的时间读取开始点，并且因此引起数据驱动器之间的数据连续性被中断的问题。
例如，假定级联信号的延迟时间(tCAS)是15至20ns并且数据驱动器以四分之一频率锁存级联信号。在这样的情况下，原本的分频时钟的频率最大仅能够增加到大约200MHz。注意，通过下面的表达式获得分频时钟的最大频率(fCLK)。
fCLK＝1(tCAS)/(分频数)
＝1/(20ns/4)＝200MHz
本发明的第一方面是显示装置的驱动电路，该显示装置的驱动电路包括串联地连接的多个数据驱动器。多个数据驱动器顺序地读取将要被输出到显示装置的显示数据。此外，数据驱动器中的每一个包括计数器单元。此外，计数器单元包括内部计数器，该内部计数器基于内部时钟来计数。此外，在当第一级的数据驱动器读取显示数据的第一信号时的时序，公共时序信号输入到数据驱动器中的每一个，并且因此重置内部计数器中的每一个。接下来，当指定当执行显示数据的读取时的时序的级联信号被从前级的数据驱动器输入到当前级的数据驱动器并且内部计数器的计数器值变为等于是前级的数据驱动器的输出的数目的第一设定值时，内部计数器被重置并且在当前数据驱动器中的显示数据的读取开始。接下来，当计数器值变为等于第二设定值时，当前数据驱动器的计数器单元将级联信号提供到后级的数据驱动器。然后，当级联信号的延迟时钟数被定义为通过将级联信号的延迟时间除以系统时钟并且将获得的值四舍五入到最近的整数而获得的值时，通过下面所示的表达式(1)来计算第二设定值。
(第二设定值)＝(当前级的数据驱动器的输出的数目)-(延迟时钟数)…(1)
在本发明的第一方面中，在当第一级的数据驱动器中开始显示数据的读取时的时序输入公共时序信号，并且因此重置内部计数器。因此，与在前级的数据驱动器中执行的通过内部计数器的计数操作和显示数据的读取操作同时地执行当前级的数据驱动器中通过内部计数器的计数操作。
接下来，当级联信号(CASCADE)被从前级的数据驱动器N-1输入并且当前级的数据驱动器中的内部计数器的计数器值变为等于第一设定值时，内部计数器被重置并且当前级的数据驱动器中的显示数据的读取开始。这样，能够在前级的数据驱动器中的显示数据的读取已经完成时的时序开始当前级的数据驱动器中的显示数据的读取。此外，当前级的数据驱动器中的内部计数器的计数操作从当前级的数据驱动器中的显示数据的读取开始时的时刻开始。
接下来，在当前级的数据驱动器的内部计数器的计数器值变为等于第二设定值时，计数器单元将级联信号提供到后级的数据驱动器。因为在第二设定值中考虑了级联信号的延迟时钟数，所以计数器单元能够在提前了等于级联信号的延迟时钟数的量的时序将级联信号提供到后级的数据驱动器。
换言之，计数器单元能够提前等于级联信号的延迟时间的量将级联信号提供到后级的数据驱动器。这样，后级的数据驱动器能够在原本的(适当的)时序开始读取显示数据，而不论级联信号的延迟时间和系统时钟的时钟周期之间的关系如何。因此，能够保持数据驱动器之间的显示数据的连续性。
根据本发明，能够提供显示装置的驱动电路及其驱动方法，其能够保持数据驱动器之间的数据连续性，而不论系统时钟的时钟周期和级联信号的延迟时间之间的关系如何。
附图说明
结合附图，根据某些实施例的以下描述，以上和其它方面、优点以及特征将会更加明显，其中：
图1是示出根据本发明的第一实施例的驱动电路的构造的示例的框图；
图2是示出根据本发明的第一实施例的数据驱动器的构造的示例的框图；
图3是用于解释根据本发明的第一实施例的驱动电路中的内部计数器的计数器值和级联信号的输入/输出时序的时序图；
图4是用于解释根据本发明的第一实施例的驱动电路中的内部计数器的计数器值和级联信号的输入/输出时序的时序图；
图5是示出根据本发明的第一实施例的内部计数器的计数器值和数据驱动器N+1和数据驱动器N中的数据读取时序之间的关系的时序图；
图6是示出根据本发明的第二实施例的数据驱动器的构造的示例的框图；
图7是示出根据本发明的第二实施例的驱动电路的每个数据驱动器中的级联信号(CASCADE)的输入/输出时序的时序图；
图8是示出根据本发明的第二实施例的内部计数器的操作的时序图；
图9是示出根据本发明的第二实施例的驱动器输出数目识别电路的构造的示例的框图；
图10是示出根据本发明的第二实施例的解码器的构造的示例的框图；
图11是示出根据本发明的第二实施例的输出的数目、进位(carry)信号、以及表示输出的数目的脉冲的数目之间的关系的示例的表；
图12是示出根据本发明的第二实施例的数据驱动器N的驱动器输出数目识别电路中的操作的时序图；
图13是在图12中所示的时序图之后的时序图；
图14是示出根据本发明的第二实施例的以级联构造连接的数据驱动器N中的操作的时序图；
图15是在图14中所示的时序图之后的时序图；以及
图16是示出现有技术的驱动电路的操作的时序图。
具体实施方式
在下文中解释可应用本发明的实施例。注意，本发明不限于下述实施例。
<第一实施例>
图1是示出根据本发明的第一实施例的驱动电路100的构造的示例的框图。驱动电路100是液晶面板200的驱动电路。
如图1中所示，驱动电路100包括数据驱动器1、2、…、N和N+1(N是正整数)以及时序控制器101。
数据驱动器1、2、…、N和N+1沿着液晶面板200成行地布置并且被串联地连接。换言之，以级联构造连接数据驱动器1、2、…、N和N+1。
此外，时序控制器101将显示数据(DATA)、控制信号(CASCADE等等)、系统时钟(CLK)直接地提供到数据驱动器1、2、…、N以及N+1中的每一个。
例如，时序控制器101将级联信号(CASCADE)作为控制信号提供到最前面的数据驱动器1。注意，级联信号是指定数据驱动器接受显示数据时的时序的时序信号。
此外，时序控制器101将公共时序信号(STB)作为控制信号提供到数据驱动器1、2、…、N以及N+1中的每一个。注意，公共时序信号是指定数据驱动器1、2、…、N以及N+1中的每一个将其锁存的显示数据提供到液晶面板200的时序的触发信号。
此外，在接收到级联信号(CASCADE)时，数据驱动器1、2、…、N以及N+1中的每一个顺序地锁存与它自己的输出的数目相同数目的显示数据。然后，在锁存与它自己的输出的数目相同数目的显示数据(一条线的显示数据)之后，数据驱动器1、2、…、N以及N+1中的每一个将级联信号(CASCADE)提供到后级的数据驱动器1、2、…、N或N+1。这样，以顺序的方式将级联信号(CASCADE)发送到数据驱动器1、2、…、N以及N+1中的每一个。
此外，在第一实施例中，示出数据驱动器1、2、…、N以及N+1的输出的数目彼此相同的示例。
此外，数据驱动器1、2、…、N以及N+1中的每一个基于级联信号(CASCADE)的输入锁存一条线的显示数据。然后，在数据驱动器1、2、…、N以及N+1中的每一个锁存一条线的显示数据之后，基于从时序控制器101提供的公共时序信号(STB)将一条线的显示数据从数据驱动器1、2、…、N以及N+1中的每一个输入到液晶面板200。以该方式，液晶面板200显示显示数据。
图2是示出数据驱动器1、2、…、N以及N+1的构造的示例的框图。在下面的解释中，数据驱动器1、2、…、N以及N+1中的每一个被简称为“数据驱动器N”，除非需要相互区分数据驱动器1、2、…、N以及N+1。
如图2中所示，每个数据驱动器N包括移位寄存器SR1、SR2、…、SRn-1和SRn(n是正整数)、锁存电路LAT1、LAT2、…、LATn-1和LATn、以及计数器单元300。
此外，移位寄存器SR1、SR2、…、SRn-1以及SRn被串联地连接。此外，锁存电路LAT1、LAT2、…、LATn-1以及LATn被串联地连接。
此外，计数器单元300包括第一存储电路302、第一比较器303、第二存储电路304、以及第二比较器305。
数据驱动器N根据从时序控制器101提供的系统时钟(CLK)产生内部时钟(CLK_I)。此内部时钟(CLK_I)是被用于锁存一个像素的显示数据的时钟。即，数据驱动器N根据显示数据格式从系统时钟(CLK)生成内部时钟(CLK_I)。
然后，内部时钟(CLK_I)被提供给内部计数器301和移位寄存器SR1、SR2、…、SRn-1以及SRn中的每一个。
内部级联信号(DAR_I)被从第一比较器303输入到内部计数器303。此外，要读取到第一数据驱动器1中的显示数据的第一信号也被输入到内部计数器301。此外，内部时钟(CLK_I)被输入到内部计数器301。然后，通过内部级联信号(DAR_I)或者要读取到第一数据驱动器1中的显示数据的第一信号重置内部计数器301，并且基于内部时钟(CLK_I)进行计数。
此外，内部计数器301的最大计数器值比前级的数据驱动器N-1的输出的数目和当前级的数据驱动器N的输出的数目大。
此外，内部计数器301将计数器值提供到第一和第二比较器303和305。
级联信号被从时序控制器101或者前级的数据驱动器N-1输入到第一存储电路302。此外，第一存储电路302通过级联信号的输入被重置，并且记忆已经输入了级联信号。
此外，表示级联信号被输入到第一存储电路302的信号被从第一存储电路302输入到第一比较器303。
在接收来自于第一存储电路302的表示级联信号的输入的信号时，第一比较器303将从内部计数器301输入的计数器值与第一设定值相比较。第一设定值是前级的数据驱动器1、2、…、以及N-1的输出的数目的总和。然后，当从内部计数器301输入的计数器值变为等于第一设定值时，第一比较器303将内部级联信号(DAR_1)提供到第一移位寄存器SR1。接下来，多个移位寄存器SR1、SR2、…、SRn-1以及SRn将内部级联信号(DAR_I)从一个移位寄存器发送到另一个。然后，锁存电路LAT1、LAT2、…、LATn-1以及LATn响应于来自于对应的移位寄存器SR1、SR2、…、SRn-1以及SRn的内部级联信号(DAR_I)的输入来锁存显示数据。
此外，第一比较器303将内部级联信号(DAR_I)提供到内部计数器301和第二存储电路304。
内部级联信号(DAR_I)也被从第一比较器303输入到第二存储电路304。此外，级联信号(CASCADE)被从第二比较器305输入到第二存储电路304。
此外，第二存储电路304保存第一比较器303已经输出内部级联信号(DAR_I)的信息直到级联信号(CASCADE)被从第二比较器305输入到第二存储电路304。此外，表示第一比较器303经输出内部级联信号(DAR_I)的信号被从第二存储电路304输入到第二比较器305。
在接收来自于第二存储电路304的表示来自于第一比较器303的内部级联信号(DAR_I)的输出的信号时，第二比较器305将从内部计数器301输入的计数器值与通过下面所示的表达式(1)定义的第二设定值进行比较。然后，当从内部计数器301输入的计数器值变为等于第二设定值时，第二比较器305将级联信号(CASCADE)提供到后级的数据驱动器N+1。
(第二设定值)＝(当前级的数据驱动器的输出的数目)-(延迟时钟数)……(1)
在表达式(1)中，“延迟时钟数”是通过将级联信号的延迟时间除以系统时钟(CLK)并且将获得的值四舍五入到最近的整数而获得的值。
如上所述，在根据本发明的第一实施例的驱动电路100中，在当要被读取的显示数据的第一信号被输入到第一数据驱动器1时的时序重置内部计数器301。
接下来，执行当前级的数据驱动器N中的内部计数器301的计数操作和前级的数据驱动器N-1中的显示数据的读取操作。
此外，级联信号(CASCADE)被从前级的数据驱动器N-1输入。然后，在内部计数器301的计数器值变为等于第一设定值时的时序，即，在前级的数据驱动器N-1已经完成与数据驱动器N-1的输出的数目相同数目的显示数据的读取时的时序，内部计数器301被重置并且当前级的数据驱动器N开始接受显示数据。
接下来，在内部计数器301的计数器值变为等于第二设定值时的时序，即，在提前了等于与级联信号的延迟时间相对应的补偿时钟数的量的时序，级联信号被输出到后级的数据驱动器N+1。
以该方式，不论系统时钟(CLK)的时钟周期和级联信号的延迟时间之间的关系如何，在提前了等于级联信号的延迟时间的量的时序，后级的数据驱动器N+1能够重置内部计数器301并且开始计数操作。
因此，即使当级联信号的延迟时间比系统时钟(CLK)的时钟周期大时，仍能够保持数据驱动器N和数据驱动器N+1之间的显示数据的连续性。
接下来，参考图3和图4解释根据本发明的第一实施例的驱动电路100中的内部计数器301的计数器值与到数据驱动器N的级联信号的输入/输出时序之间的关系。
图3和图4的上部是示出根据第一实施例的驱动电路100中的内部计数器300的计数器值和级联信号的输入/输出时序的时序图。此外，图3和图4的下部是示出现有技术中的驱动电路中的级联信号的输入/输出时序的时序图。
注意，在图3和图4中，每个数据驱动器的输出的数目是720。此外，在图3和图4中，每个数据驱动器的接口是微型LVDS接口。因此，每个数据驱动器能够并行地接收与六个输出相对应的量的输入数据。因此，在图3和图4中，当内部时钟(CLK_I)的周期对应于四分之一频率(8位)时，通过表达式“(计数器值)＝(输出的数目)×4/6”来计算在数据驱动器已经完成与数据驱动器本身的输出的数目相同数目的显示数据的读取之前由内部计数器301计数的计数器值。因此，当数据驱动器的输出的数目是720时，在数据驱动器已经完成与数据驱动器本身的输出的数目相同数目的显示数据的读取之前由内部计数器301计数的计数器值是480。即，在图3和图4中，第一设定值是480。
如图3中所示，在现有技术的驱动电路中，在数据驱动器读取与数据驱动器本身的输出的数目相同数目的显示数据之后，数据驱动器将级联信号(CASCADE)输出到后级的数据驱动器。结果，当级联信号(CASCADE)的延迟时间大于系统时钟(CLK)的时钟周期时，后级的数据驱动器在大于原本的(适当的)时序的时序开始读取显示数据。
与此相反，在根据本发明的第一实施例的驱动电路100中，即使当数据驱动器N还在读取与数据驱动器本身的输出的数目相同数目的显示数据时，当内部计数器301的计数器值达到第二设定值(在图3中所示的示例中是479)时，级联信号(CASCADE)被输出到后级的数据驱动器N+1。在图3中所示的示例中，级联信号(CASCADE)早于现有技术一个时钟而输出到后级的数据驱动器N+1。结果，能够提前等于级联信号(CASCADE)的延迟时间的量将级联信号(CASCADE)提供到后级的数据驱动器N+1。即，不论级联信号(CASCADE)的延迟时间和系统时钟(CLK)的时钟周期之间的关系如何，后级的数据驱动器N+1能够在原本的(适当的)时序开始读取显示数据。
此外，如图4中所示，还能够将从当前级的数据驱动器N输出级联信号(CASCADE)时的时序提前等于级联信号(CASCADE)的延迟时间的量，如图3中所示的情况一样，并且在与现有技术相同的时序停止从当前级的数据驱动器N输出级联信号(CASCADE)。在这样的情况下，还能够在不仅当系统时钟(CLK)的时钟频率与图3中所示的情况一样高时，而且当系统时钟(CLK)的时钟频率低到使得级联信号(CASCADE)的延迟时间不会引起任何实质问题时，将适当的时序将级联信号(CASCADE)提供到后级的数据驱动器N+1。
图5是示出根据本发明的第一实施例的数据驱动器N和数据驱动器N+1中的显示数据读取时序与内部计数器301的计数器值之间的关系的时序图。
在图5中，数据驱动器N和数据驱动器N+1中的每一个的输出的数目是720。因此，在各数据驱动器N或者N+1已经完成与数据驱动器本身的输出的数目相同数目的显示数据的读取之前由内部计数器301计数的计数器值是480。即，在图5中，数据驱动器N+1的第一设定值是480。此外，当级联信号(CASCADE)的延迟时间小于系统时钟(CLK)的时钟周期时，数据驱动器N+1的第二设定值也是480。
注意在图5中，通过阴影图案表示的时钟是当执行显示数据的读取时的时钟。此外，在将被读取到第一数据驱动器1中的显示数据的前面添加的数据识别信号被用作被用于重置数据驱动器N和N+1中的每一个的内部计数器301的公共时序信号。即，在当第一数据驱动器1读取显示数据的最前面的数据时的时序，所有的数据驱动器1、2、…、N、以及N+1的内部计数器301被重置并且开始计数操作。
此外，如图5中所示，当在数据驱动器N中开始内部计数器301的计数操作和显示数据的读取操作时，也开始后级的数据驱动器N+1中的内部计数器301的计数操作。
接下来，当数据驱动器N和N+1的内部计数器301的计数器值变成480时，级联信号(CASCADE)从数据驱动器N输入到数据驱动器N+1并且数据驱动器N和N+1的内部计数器301被重置。
同时，数据驱动器N中的显示数据的读取停止，并且数据驱动器N+1中的显示数据的读取开始。因为数据驱动器N和N+1的输出的数目彼此相同，所以数据驱动器N和N+1的设定值也彼此相同，在数据驱动器N和N+1之间保持了读取的显示数据的连续性。
如上所说明的，按照根据本发明的第一实施例的驱动电路100，在第一数据驱动器1开始读取显示数据时的时序重置所有的数据驱动器1、2、…、N以及N+1的内部计数器301。因此，与在前级的数据驱动器N-1中执行的内部计数器301的计数操作和显示数据的读取操作同时地执行在当前级的数据驱动器N中的内部计数器301的计数操作。
接下来，当级联信号(CASCADE)被从前级的数据驱动器N-1输入并且当前级的数据驱动器N中的内部计数器301的计数器值变为等于第一设定值时，内部计数器301被重置并且当前级的数据驱动器N中的显示数据的读取开始。这样，能够在前级的数据驱动器N-1中的显示数据的读取已经完成时的时序开始当前级的数据驱动器N中的显示数据的读取。此外，在当前级的数据驱动器N中的显示数据的读取开始时的时序开始通过内部计数器301的计数操作。
接下来，在当前级的数据驱动器N的内部计数器301的计数器值变为等于第二设定值时，计数器单元300将级联信号提供到后级的数据驱动器N+1。因为在第二设定值中考虑了级联信号(CASCADE)的延迟时钟数，因此计数器单元300能够在提前等于级联信号(CASCADE)的延迟时钟数的量的时序将级联信号(CASCADE)提供到后级的数据驱动器N+1。
换言之，计数器单元300能够提前等于级联信号(CASCADE)的延迟时间的量将级联信号(CASCADE)提供到后级的数据驱动器N+1。这样，后级的数据驱动器N+1能够在原本的(适当的)时序开始读取显示数据，而不论级联信号(CASCADE)的延迟时间和系统时钟(CLK)的时钟周期之间的关系如何。因此，能够保持数据驱动器1、2、…以及N之间的显示数据的连续性。
第二实施例
对根据第一实施例的驱动电路100进行修改以获得根据本发明的第二实施例的驱动电路，使得即使当在数据驱动器1、2、…、N以及N+1之间输出的数目不同时也能够保持数据驱动器1、2、…、N以及N+1之间的显示数据的连续性。
图6是示出根据本发明的第二实施例的数据驱动器1、2、…、N以及N+1的构造的示例的框图。
如图6中所示，根据第二实施例的驱动电路的数据驱动器1、2、…、N以及N+1不同于根据第一实施例的数据驱动器1、2、…、N以及N+1，不同之处在于根据第二实施例的数据驱动器1、2、…、N以及N+1中的每一个包括驱动器输出数目识别电路400。因此，通过相同的附图标记来表示与第一实施例相同的结构并且省略它们的说明。
内部计数器301与第一实施例的不同之处在于除了接收内部级联信号(DAR_I)、要读取到第一数据驱动器1中的显示数据的第一信号以及内部时钟(CLK_I)之外，内部计数器301还接收从驱动器输出数目识别电路400提供的级联信号(CASCADE)和进位信号。
此外，内部计数器301与第一实施例的不同之处还在于内部计数器301不仅通过内部级联信号(DAR_I)重置而且通过进位信号和级联信号(CASCADE)重置。
注意，进位信号是用于根据各数据驱动器1、2、…、N以及N+1的输出的数目重置内部计数器301的信号。
此外，内部计数器301与第一实施例的不同之处还在于内部计数器301将其计数器值不仅提供给第一和第二比较器303和305而且提供给驱动器输出数目识别电路400。
驱动器输出数目识别电路400接收表示当前级的数据驱动器N之前的数据驱动器1、2、…、以及N-1的输出的数目的脉冲信号和表示当前级的数据驱动器N的输出的数目的脉冲信号。表示当前级的数据驱动器N之前的数据驱动器1、2、…、以及N-1的输出的数目的脉冲信号和表示当前级的数据驱动器N的输出的数目的脉冲信号与级联信号一起传输。
然后，驱动器输出数目识别电路400基于表示当前级的数据驱动器N之前的数据驱动器1、2、…、以及N-1的输出的数目的脉冲信号识别当前级的数据驱动器N之前的数据驱动器1、2、…、以及N-1的输出的数目。此外，驱动器输出数目识别电路400基于当前级的数据驱动器N之前的数据驱动器1、2、…、以及N-1的输出的数目在与当前级的数据驱动器N的之前的数据驱动器1、2、…、以及N-1的内部计数器301相同的时序重置当前级的数据驱动器N的内部计数器301。
图7是示出根据本发明的第二实施例的驱动电路的数据驱动器1、2、…、N以及N+1中的每一个中的级联信号(CASCADE)的输入/输出时序的时序图。
为了简化解释，图7示出以级联构造连接四个数据驱动器1、2、3以及4。此外，在图7中，被表示为“驱动器1”、“驱动器2”、“驱动器3”以及“驱动器4”的区段中的每一个表示下述时段，其中各数据驱动器1、2、3以及4接收级联信号(CASCADE)、开始读取显示数据、完成与当前级的数据驱动器1、2、3或者4的输出的数目相同数目的显示数据的读取，以及将级联信号(CASCADE)提供到后级的数据驱动器。此外，数据驱动器1、2、3以及4的输出的数目彼此不同。
如图7中所示，在根据第二实施例的驱动电路中，表示数据驱动器1的输出的数目的脉冲信号被发送到数据驱动器2、3以及4。换言之，数据驱动器1将表示数据驱动器1的输出的数目的脉冲信号输出到以级联的构造在数据驱动器1之后连接的所有的数据驱动器。
类似地，表示数据驱动器2的输出的数目的脉冲信号被发送到以级联的构造连接到数据驱动器2之后的数据驱动器3和4。此外，表示数据驱动器3的输出的数目的脉冲信号被发送到以级联的构造连接到数据驱动器3之后的数据驱动器4。
这样，能够相互同步所有的数据驱动器1、2、3以及4的内部计数器301的操作时序。
图8是示出根据本发明的第二实施例的内部计数器301的操作的时序图。图8的上部示出数据驱动器N的内部计数器301的计数器值并且图8的下部示出数据驱动器N之后的数据驱动器N+1的内部计数器301的计数器值。
此外，在图8中，数据驱动器N的输出的数目是720，并且因此在数据驱动器N已经完成与数据驱动器N自身的输出的数目相同数目的显示数据的读取之前由内部计数器301计数的计数器值是480。即，在图8中，数据驱动器N+1的第一设定值是480。
此外，在图8中，数据驱动器N+1的输出的数目是726，并且因此在数据驱动器N+1已经完成与数据驱动器N+1自身的输出的数目相同数目的显示数据的读取之前由内部计数器301计数的计数器值是484。此外，当级联信号(CASCADE)的延迟时间小于系统时钟(CLK)的时钟周期时，数据驱动器N+1的第二设定值也是484。
注意在图8中，通过阴影图案表示的时钟是当执行显示数据的读取时的时钟。
此外，在要被读取到第一数据驱动器1中的显示数据的前面添加的数据识别信号被用作用于重置数据驱动器N和N+1中的每一个的内部计数器301的公共时序信号。即，在当第一数据驱动器1读取显示数据的最前面的数据时的时序，所有的数据驱动器1、2、…、N以及N+1的内部计数器301被重置并且开始计数操作。
此外，如图8中所示，当在数据驱动器N中开始内部计数器301的计数操作和显示数据的读取操作时，也开始后级的数据驱动器N+1中的内部计数器301的计数操作。
接下来，当数据驱动器N和N+1的内部计数器301的计数器值变成480时，级联信号(CASCADE)被从数据驱动器N输入到数据驱动器N+1并且数据驱动器N和N+1的内部计数器301被重置。
同时，数据驱动器N中的显示数据的读取停止，并且数据驱动器N+1中的显示数据的读取开始。
接下来，当后级的数据驱动器N+1的内部计数器301的计数器值变成484时，数据驱动器N+1中的显示数据的读取停止。
如上所述，即使当数据驱动器N和N+1的输出的数目不同时，数据驱动器N+1的驱动器输出数目识别电路400识别数据驱动器N的输出的数目并且因此在与数据驱动器N的内部计数器301相同的时序重置数据驱动器N+1的内部计数器301。因此，在数据驱动器N和N+1之间保持了读取的显示数据的连续性。
图9是示出根据本发明的第二实施例的驱动器输出数目识别电路400的构造的示例的框图。
如9中所示，驱动器输出数目识别电路400包括8位计数器401、第一输出数目识别电路402、第二输出数目识别电路403、解码器404、级联脉冲校正电路405等等。
此外，图10是示出根据本发明的第二实施例的解码器404的构造的示例的框图。
如图10中所示，解码器404包括8位解码器(8位DEC)404A、…、以及进位信号选择电路404B等等。
注意，进位信号C1和进位信号C2是指定其中识别当前级的数据驱动器N之前的数据驱动器1、2、…、以及N-1的输出的数目的区段的信号。因此，当存在用于数据驱动器1、2、…、以及N-1的m个不同数目的输出(m是正整数)时，准备进位信号C3至Cm+2。换言之，为不同数目的输出中的每一个准备一个进位信号。图11示出表示输出的各数目的输出的脉冲的数目、进位信号、输出的数目之间的关系的示例。
图9、图10以及图11示出存在四个不同数目的输出的情况。
分频时钟信号(DIV_CLK)和内部信号(cnt_res)被输入到8位计数器401。
然后，8位计数器401将位非反转信号和位反转信号提供到解码器404。
具体地，8位计数器401是在分频时钟(DIV_CLK)的上升沿计数的计数器电路。此外，通过内部信号(cnt_res)的输入重置8位计数器401。然后，在分频时钟(DIV_CLK)的每个周期，8位计数器401将位非反转信号和位反转信号提供到解码器404作为与计数器值相对应的值。
与当前级的数据驱动器N之前的数据驱动器1、2、…、以及N-1的输出的数目相对应的进位信号C1、C2、…和级联信号(cas_in)被输入到第一输出数目识别电路402。
然后，第一输出数目识别电路402基于进位信号C1、C2、…识别当前级的数据驱动器N之前的数据驱动器1、2、…、以及N-1的输出的数目并且将此信息(front_osel)提供到解码器404。
此外，第一输出数目识别电路402将内部信号(cas_osel)提供到级联脉冲校正电路405。
表示当前级的数据驱动器N的输出的数目的脉冲信号(osel)被输入到第二输出数目识别电路403。表示当前级的数据驱动器N的输出的数目的此脉冲信号(osel)是能够从数据驱动器N的外部单独地设置的信号。
然后，第二输出数目识别电路403基于表示当前级的数据驱动器N的输出的数目的脉冲信号(osel)识别当前级的数据驱动器N的输出的数目并且将此信息(cnt_osel)提供到级联脉冲校正电路405。
位反转信号和位非反转信号被从8位计数器401输入到解码器404。
此外，关于当前级的数据驱动器N之前的数据驱动器1、2、…、以及N-1的输出的数目的信息(front_osel)被从第一输出数目识别电路402输入到解码器404。
此外，表示当前级的数据驱动器N的输出的数目的脉冲信号(osel)也被输入到解码器404。
然后，解码器404的8位解码器404A中的每一个逐位地选择位非反转信号和位反转信号中的一个。这样，由位非反转信号和位反转信号的组合组成的八位被输入到8位解码器404A中的每一个。
被输入到所有的8位解码器404A的位非反转信号和位反转信号的组合彼此不同。此外，8位解码器404A中的每一个逐位地选择位非反转信号或者位反转信号使得它在设定的计数器值输出设定的进位信号。然后，8位解码器404A中的每一个将与被提供到8位解码器404A的位非反转信号和位反转信号的组合相对应的进位信号提供到进位信号选择电路404B。
进位信号C3、C4、C5以及C6被从8位解码器404A输入到进位信号选择电路404B。
然后，进位信号选择电路404B基于关于当前级的数据驱动器N之前的数据驱动器1、2、…、以及N-1的输出的数目的信息(front_osel)识别当前级的数据驱动器N之前的数据驱动器1、2、…、以及N-1的输出的数目。接下来，进位信号选择电路404B选择与识别的输出的数目相对应的进位信号并且将选择的进位信号(cas_out)提供到级联脉冲校正电路405。
此外，解码器404将通过8位解码器404A生成的进位信号C1、C2、…和内部信号(cnt_res)提供到内部计数器301。
进位信号(cas_out)被从解码器404的进位信号选择电路404B输入到级联脉冲校正电路405。
此外，内部信号(cas_osel)被从第一输出数目识别电路402输入到级联脉冲校正电路405。
此外，关于当前级的数据驱动器N的输出的数目的信息(cnt_osel)被从第二输出数目识别电路403输入到级联脉冲校正电路405。
然后，级联脉冲校正电路405基于进位信号、内部信号(cas_osel)以及关于当前级的数据驱动器N的输出的数目的信息(cnt_osel)生成级联信号(CASCADE)，并且通过内部计数器301将生成的级联信号(CASCADE)提供到第二比较器305。
图12和图13是示出数据驱动器N的驱动器输出数目识别电路400中的操作的时序图。
如图12和图13中所示，当进位信号C1被输入时与当进位信号C2被输入时之间的时段变成其中当前级的数据驱动器N之前的数据驱动器1、2、…、或者N-1的输出的数目被识别的区段。在此区段中，第一输出数目识别电路402基于表示当前级的数据驱动器N之前的数据驱动器1、2、…、或者N-1的输出的数目的脉冲信号识别当前级的数据驱动器N之前的数据驱动器1、2、…、或者N-1的输出的数目。
接下来，解码器404的8位解码器404A输出进位信号C3、C4、C5以及C6。
然后，解码器404的进位信号选择电路404B选择进位信号中的一个并且输出所选择的进位信号。
图14和图15是示出以级联构造连接的特定数据驱动器N中的操作的时序图。
在图14和图15中，信号“cas_in”是输入到数据驱动器N的级联信号(CASCADE)。此外，信号“cas_out”是通过进位信号选择电路404B选择并且输出的进位信号。此外，信号“cnt_res”是用于重置8位计数器401的内部信号。
如图14和图15中所示，数据驱动器N的驱动器输出数目识别电路400按照数据驱动器1、数据驱动器2、…、以及数据驱动器N-1的顺序识别数据驱动器1、2、…、以及N-1的输出的数目。
然后，每次数据驱动器N的驱动器输出数目识别电路400识别出数据驱动器1、2、…、或者N-1的输出的数目时，驱动器输出数目识别电路400通过将与识别的输出的数目相对应的进位信号提供到内部计数器301来重置内部计数器301。
例如，在图14和图15中所示的示例中，当内部计数器301的计数器值是12时8位解码器404A输出进位信号C1，当内部计数器301的计数器值是122时输出进位信号C2，当内部计数器301的计数器值是160时输出进位信号C3，当内部计数器301的计数器值是162时输出进位信号C4，当内部计数器301的计数器值是164时输出进位信号C5，并且当内部计数器301的计数器值是165时输出进位信号C6。
此外，例如，当内部计数器301的计数器值是162时进位信号选择电路404B选择从8位解码器404A输出的进位信号C4，并且将所选择的进位信号C4提供到级联脉冲校正电路405。
然后，进位信号C4被从级联脉冲校正电路405输入到内部计数器301，并且因此内部计数器301被重置。
接下来，通过级联脉冲校正电路405生成级联信号(CASCADE)并且将其输入到内部计数器301。
然后，当级联信号(CASCADE)被从级联脉冲校正电路405输入到内部计数器301时，内部计数器301被重置并且数据驱动器N开始读取显示数据。
此外，第二比较器305将表示数据驱动器1、2、…、以及N的输出的数目的脉冲信号添加到级联信号(CASCADE)，并且将获得的级联信号(CASCADE)提供到后级的数据驱动器N+1。
如上所解释的，根据本发明的第二实施例，即使当在数据驱动器1、2、…、以及N之间输出的数目不同时，驱动器输出数目识别电路400基于当前级的数据驱动器N之前的数据驱动器1、2、…、以及N-1的输出的数目在与当前级的数据驱动器N之前的数据驱动器1、2、…、以及N-1的内部计数器301相同的时序重置当前级的数据驱动器N的内部计数器301。因此，能够相互同步数据驱动器1、2、…、以及N的内部计数器301的操作时序。因此，即使当在数据驱动器1、2、…、以及N之间输出的数目不同时，也能够保持数据驱动器1、2、…、N以及N+1之间的显示数据的连续性。
注意，本发明不限于上述实施例，并且在不脱离本发明的精神和范围的情况下能够适当地进行各种修改。例如，显示装置不限于液晶面板。
虽然已经按照若干示例性实施例描述了本发明，但是本领域的技术人员将理解本发明可以在所附的权利要求的精神和范围内以各种修改来实践，并且本发明并不限于上述的示例。
本领域的技术人员能够根据需要组合第一和第二示例性实施例。
此外，权利要求的范围不受到上述的实施例的限制。
此外，应当注意的是，申请人意在涵盖所有权利要求要素的等同形式，即使在后期的审查过程中对权利要求进行过修改亦是如此。

Claims (15)

1.一种显示装置的驱动电路，所述驱动电路包括串联地连接的多个数据驱动器，其中
所述多个数据驱动器顺序地读取将要被输出到所述显示装置的显示数据，
所述数据驱动器中的每一个包括计数器单元，
所述计数器单元中的每一个包括内部计数器，所述内部计数器基于内部时钟来计数，
在当第一级的数据驱动器读取显示数据的第一信号时的时序，将公共时序信号输入到数据驱动器，并且从而重置所述内部计数器，
当指定当执行显示数据的读取时的时序的级联信号被从前级的数据驱动器输入到当前级的数据驱动器并且所述内部计数器的计数器值变为等于第一设定值时，所述内部计数器被重置并且在所述当前级的数据驱动器中的显示数据的读取开始，所述第一设定值是所述前级的数据驱动器的输出的数目，
当所述计数器值变为等于第二设定值时，所述计数器单元将所述级联信号提供到后级的数据驱动器，并且
当所述级联信号的延迟时钟数被定义为通过将所述级联信号的延迟时间除以系统时钟并且将获得的值四舍五入到最近的整数而获得的值时，通过下面所示的表达式(1)来计算所述第二设定值：
(第二设定值)＝(当前级的数据驱动器的输出的数目)-(延迟时钟数)…(1)。
2.根据权利要求1所述的驱动电路，其中
所述计数器单元包括：
第一比较器，所述第一比较器将所述内部计数器的计数器值与所述第一设定值进行比较；和
第二比较器，所述第二比较器将所述内部计数器的计数器值与所述第二设定值进行比较，
当所述内部计数器的计数器值等于所述第一设定值时，所述第一比较器将用于重置所述内部计数器的内部级联信号提供到所述内部计数器，并且
当所述内部计数器的计数器值等于所述第二设定值时，所述第二比较器将所述级联信号提供到所述后级的数据驱动器。
3.根据权利要求2所述的驱动电路，其中
所述计数器单元进一步包括第一存储电路，所述第一存储电路记忆从所述前级的数据驱动器输入级联信号，并且
当从所述第一存储电路输入表示从所述前级的数据驱动器输入级联信号的信号时，所述第一比较器将所述内部计数器的计数器值与所述第一设定值进行比较。
4.根据权利要求2所述的驱动电路，其中
所述计数器单元进一步包括第二存储电路，所述第二存储电路记忆所述第一比较器输出所述内部级联信号，并且
当从所述第二存储电路输入表示所述第一比较器输出所述内部级联信号的信号时，所述第二比较器将所述内部计数器的计数器值与所述第二设定值进行比较。
5.根据权利要求3所述的驱动电路，其中
所述计数器单元进一步包括第二存储电路，所述第二存储电路记忆所述第一比较器输出所述内部级联信号，并且
当从所述第二存储电路输入表示所述第一比较器输出所述内部级联信号的信号时，所述第二比较器将所述内部计数器的计数器值与所述第二设定值进行比较。
6.根据权利要求1所述的驱动电路，其中
所述数据驱动器中的每一个包括多个移位寄存器和与所述多个移位寄存器相对应的多个锁存电路，
所述第一比较器将所述内部级联信号提供到第一级的移位寄存器，
所述多个移位寄存器将所述内部级联信号从一个移位寄存器发送到另一个，并且
所述锁存电路中的每一个响应于来自于所述多个移位寄存器中的对应的一个的所述内部级联信号的输入来锁存所述显示数据。
7.根据权利要求2所述的驱动电路，其中
所述数据驱动器中的每一个包括多个移位寄存器和与所述多个移位寄存器相对应的多个锁存电路，
所述第一比较器将所述内部级联信号提供到第一级的移位寄存器，
所述多个移位寄存器将所述内部级联信号从一个移位寄存器发送到另一个，并且
所述锁存电路中的每一个响应于来自于所述多个移位寄存器中的对应的一个的所述内部级联信号的输入来锁存所述显示数据。
8.根据权利要求3所述的驱动电路，其中
所述数据驱动器中的每一个包括多个移位寄存器和与所述多个移位寄存器相对应的多个锁存电路，
所述第一比较器将所述内部级联信号提供到第一级的移位寄存器，
所述多个移位寄存器将所述内部级联信号从一个移位寄存器发送到另一个，并且
所述锁存电路中的每一个响应于来自于所述多个移位寄存器中的对应的一个的所述内部级联信号的输入来锁存所述显示数据。
9.根据权利要求1所述的驱动电路，其中
所述计数器单元包括驱动器输出数目识别电路，所述驱动器输出数目识别电路识别当前级的数据驱动器之前的数据驱动器的输出的数目和自己的数据驱动器的输出的数目，并且
所述驱动器输出数目识别电路按照从第一级的数据驱动器开始的顺序识别当前级的数据驱动器之前的数据驱动器的输出的数目，并且每次所述驱动器输出数目识别电路识别出所述每个数据驱动器的输出的数目时，所述驱动器输出数目识别电路将用于重置所述内部计数器的进位信号提供到所述内部计数器。
10.根据权利要求2所述的驱动电路，其中
所述计数器单元包括驱动器输出数目识别电路，所述驱动器输出数目识别电路识别当前级的数据驱动器之前的数据驱动器的输出的数目和自己的数据驱动器的输出的数目，并且
所述驱动器输出数目识别电路按照从第一数据驱动器开始的顺序识别当前级的数据驱动器之前的数据驱动器的输出的数目，并且每次所述驱动器输出数目识别电路识别出所述数据驱动器的输出的数目时，所述驱动器输出数目识别电路将用于重置所述内部计数器的进位信号提供到所述内部计数器。
11.根据权利要求3所述的驱动电路，其中
所述计数器单元包括驱动器输出数目识别电路，所述驱动器输出数目识别电路识别当前级的数据驱动器之前的数据驱动器的输出的数目和自己的数据驱动器的输出的数目，并且
所述驱动器输出数目识别电路按照从第一数据驱动器开始的顺序识别当前级的数据驱动器之前的数据驱动器的输出的数目，并且每次所述驱动器输出数目识别电路识别出所述数据驱动器的输出的数目时，所述驱动器输出数目识别电路将用于重置所述内部计数器的进位信号提供到所述内部计数器。
12.根据权利要求9所述的驱动电路，其中当前级的数据驱动器将表示当前级的数据驱动器的输出的数目的脉冲信号添加到所述级联信号并且将获得的级联信号发送到后级的数据驱动器。
13.根据权利要求10所述的驱动电路，其中当前级的数据驱动器将表示当前级的数据驱动器的输出的数目的脉冲信号添加到所述级联信号并且将获得的级联信号发送到后级的数据驱动器。
14.根据权利要求11所述的驱动电路，其中当前级的数据驱动器将表示当前级的数据驱动器的输出的数目的脉冲信号添加到所述级联信号并且将获得的级联信号发送到后级的数据驱动器。
15.一种驱动显示装置的驱动电路的方法，所述驱动电路包括串联地连接的多个数据驱动器，所述方法包括：
通过所述多个数据驱动器顺序地读取将要被输出到所述显示装置的显示数据；
在当第一级的数据驱动器读取所述显示数据的第一信号时的时序将公共时序信号输入到所述数据驱动器中的每一个，并且从而重置基于内部时钟来计数的内部计数器中的每一个，每个数据驱动器包括所述内部计数器；
从前级的数据驱动器将级联信号输入到当前级的数据驱动器，当所述内部计数器的计数器值变为等于第一设定值时，重置所述内部计数器并且开始当前级的数据驱动器中的显示数据的读取，级联信号指定当执行所述显示数据的读取时的时序，并且所述第一设定值是前级的数据驱动器的输出的数目；以及
当所述计数器值变为等于第二设定值时，将所述级联信号输入到后级的数据驱动器，其中
当所述级联信号的延迟时钟数被定义为通过将所述级联信号的延迟时间除以系统时钟并且将获得的值四舍五入到最近的整数而获得的值时，通过下面所示的表达式(1)来计算所述第二设定值：
(第二设定值)＝(自己的数据驱动器的输出的数目)-(延迟时钟数)…(1)。
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Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20120111