CN101388253A - 移位寄存器及液晶显示器 - Google Patents

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Abstract

本发明是关于一种移位寄存器和采用该移位寄存器之液晶显示器。该液晶显示器包括一液晶面板、一数据驱动电路和一扫描驱动电路。该数据驱动电路和该扫描驱动电路均包括一移位寄存器。每一移位寄存器包括多个移位寄存单元，两个相邻移位寄存单元所接收的时钟信号相反，前一移位寄存单元的输出信号为后一移位寄存单元的输入信号。每一移位寄存单元均包括一信号输出电路、一信号输入电路和一逻辑电路。本发明的移位寄存器和液晶显示器，还有该移位寄存器的驱动方法输出信号无干扰。

Description

移位寄存器及液晶显示器
技术领域
本发明是关于一种移位寄存器和采用该移位寄存器的液晶显示器。
背景技术
目前薄膜晶体管(Thin Film Transistor，TFT)液晶显示器已逐渐成为各种数字产品的标准输出设备，然，其需要设计适当的驱动电路以保证其稳定工作。
通常，液晶显示器驱动电路包括一数据驱动电路和一扫描驱动电路。数据驱动电路用于控制每一像素单元的显示亮度，扫描驱动电路则用于控制薄膜晶体管的导通与截止。两驱动电路均应用移位寄存器作为核心电路单元。通常，移位寄存器是由多个移位寄存单元串联而成，且前一移位寄存单元的输出信号为后一移位寄存单元的输入信号。
请参阅图1，是一种现有技术移位寄存器的移位寄存单元的电路图。该移位寄存单元100包括一第一时钟反相电路110、一换流电路120和一第二时钟反相电路130。该移位寄存单元100的各电路均由PMOS(P-channel Metal-Oxide Semiconductor，P沟道金属氧化物半导体)型晶体管组成，每一PMOS型晶体管均包括一栅极、一源极和一漏极。
该第一时钟反相电路110包括一第一PMOS型晶体管P1、一第二晶体管P2、一第三晶体管P3、一第四晶体管P4、一第一输出端V1和一第二输出端V2。该第一晶体管P1的栅极接收该移位寄存单元100的前一移位寄存单元的输出信号VS，其源极接收来自外部电路的高电平信号VDD，其漏极连接至该第二晶体管P2的源极。该第二晶体管P2的栅极和其漏极接收来自外部电路的低电平信号VSS。该第三晶体管P3和该第四晶体管P4的栅极均接收来自外部电路的反相时钟信号，二者的漏极分别作为该第一时钟反相电路110的第一输出端V1和第二输出端V2，且该第三晶体管P3的源极连接至该第一晶体管P1的漏极，该第四晶体管P4的源极连接至该第一晶体管P1的栅极。
该换流电路120包括一第五晶体管P5、一第六晶体管P6和一信号输出端V。该第五晶体管P5的栅极连接至该第一输出端V1，其源极接收来自外部电路的高电平信号VDD，其漏极连接至该第六晶体管P6的源极。该第六晶体管P6的栅极连接至该第二输出端V2，其漏极接收来自外部电路的低电平信号VSS，其源极是该移位寄存单元100的信号输出端V。
该第二时钟反相电路130包括一第七晶体管P7、一第八晶体管P8、一第九晶体管P9和一第十晶体管P10。该第七晶体管P7的栅极连接至该第信号输出端V，其源极接收来自外部电路的高电平信号VDD，其漏极连接至该第八晶体管P8的源极。该第八晶体管P8的栅极和其漏极均接收来自外部电路的低电平信号VSS。该第九晶体管P9的源极连接至该第一输出端V1，其栅极接收来自外部电路的时钟信号TS，其漏极连接至该第七晶体管P7的漏极。该第十晶体管的栅极接收外部电路的时钟信号TS，其源极连接至该第二输出端V2，其漏极连接至该信号输出端V。
请一并参阅图2，是该移位寄存单元100的工作时序图。在t1时段内，该前一移位寄存单元的输出信号VS由高电平跳变为低电平，反相时钟信号TS由低电平跳变为高电平，则使该第三晶体管P3和该第四晶体管P4截止，进而使该第一时钟反相电路110断开。而该时钟信号TS由高电平跳变为低电平，使该第九晶体管P9和该第十晶体管P10导通，进而使该第二时钟反相电路130导通，而该信号输出端V初始状态的高电平经该第十晶体管P10，使该第六晶体管P6截止，而该第八晶体管P8输出的低电平经由该第九晶体管P9，使该第五晶体管P5导通，进而使其源极的高电平信号VDD输出至该信号输出端V，因而该信号输出端V保持高电平输出。
在t2时段内，该反相时钟信号TS由高电平跳变为低电平，则使该第三晶体管P3和该第四晶体管P4导通，进而使该第一时钟反相电路110导通。而该时钟信号TS由低电平跳变为高电平，则使该第九晶体管P9和该第十晶体管P10截止，进而使该第二时钟反相电路130断开。该输入信号VS由高电平跳变为低电平，则使该第一晶体管P1导通，其源极的高电平VDD经该第三晶体管P3截止该第五晶体管P5，且该输入信号VS的低电平经该第四晶体管P4导通该第六晶体管P6，使该信号输出端V输出低电平。
在t3时段内，该反相时钟信号TS由低电平跳变为高电平，则使该第三晶体管P3和该第四晶体管P4截止，进而使该第一时钟反相电路110断开。而该时钟信号TS由高电平跳变为低电平，使该第九晶体管P9和该第十晶体管P10导通，进而使该第二时钟反相电路130导通。该信号输出端V的低电平导通该第七晶体管P7，其源极的高电平经该第九晶体管P9截止该第五晶体管P5。同时，该信号输出端V的低电平也经该第十晶体管P10，导通该第六晶体管P6，该第六晶体管P6的漏极低电平使该信号输出端V保持低电平输出。
在t4时段内，该反相时钟信号TS由高电平跳变为低电平，则使该第三晶体管P3和该第四晶体管P4导通，进而使该第一时钟反相电路110导通。而该时钟信号TS由低电平跳变为高电平，使该第九晶体管P9和该第十晶体管P10截止，进而使该第二时钟反相电路120断开。输入信号VS的高电平经该第四晶体管P4截止该第六晶体管P6，而该第二晶体管P2的漏极低电平经该第三晶体管P3导通该第五晶体管P5，使其源极的高电平输出至该信号输出端V，使该信号输出端V的输出由低电平跳变为高电平。
从上述工作时序可见，该移位寄存单元100的输入信号VS为前一移位寄存单元于t1时段与t2时段内输出的信号，而信号输出端V于t2时段与t3时段内输出信号，输入信号VS与输出信号在t2时段存在信号重叠情况，进而导致采用该移位寄存器作为数据驱动电路和扫描驱动电路的液晶显示器，在进行行扫描或列扫描时，存在相邻二行(Row)或列(Column)同时进行扫描的现象，从而加载信号产生相互干扰，使画面产生色差。
发明内容
为了解决上述移位寄存器输出信号重叠的问题，有必要提供一种避免输出信号重叠的移位寄存器。
为了解决上述液晶显示器出现信号干扰的问题，有必要提供一种可避免信号干扰的液晶显示器。
一种移位寄存器，其包括多个移位寄存单元，两个相邻移位寄存单元所接收的两个时钟信号反相，每一移位寄存单元均包括一信号输出电路、一信号输入电路和一逻辑电路，该信号输出电路接收来自外部电路的一时钟信号，其包括一时钟晶体管，其输出该时钟信号；和一稳压晶体管，其输出的信号为一恒低电平信号；该信号输入电路接收前一移位寄存单元的输出信号，以输出信号导通该时钟晶体管；该逻辑电路恒接收一高电平信号和一低电平信号，且接收该信号输入电路输出的信号，以控制该逻辑电路输出该高电平信号至该稳压晶体管或输出该低电平信号至该稳压晶体管；其中，当该信号输入电路输出一导通信号至该时钟晶体管和该逻辑电路，该逻辑电路输出一低电平信号，截止该稳压晶体管，该信号输出电路经过该时钟晶体管输出该时钟信号；反之，当该信号输入电路输出截止信号至该时钟晶体管截止该逻辑电路时，则该逻辑电路输出一高电平信号以开启该稳压晶体管，以维持该信号输出电路输出低电平信号。
一种液晶显示器，其包括一液晶显示面板、一数据驱动电路和一扫描驱动电路，该数据驱动电路为该液晶显示面板提供数据信号，该扫描驱动电路为该液晶显示面板提供扫描信号，该数据驱动电路和该扫描驱动电路分别包括一移位寄存器以控制数据信号与扫描信号的输出时序，该移位寄存器包括多个移位寄存单元，两个相邻移位寄存单元所接收的两个时钟信号反相，每一移位寄存单元均包括一信号输出电路、一信号输入电路和一逻辑电路，该信号输出电路接收来自外部电路的一时钟信号，其包括一时钟晶体管，其输出该时钟信号；和一稳压晶体管，其输出的信号为一恒低电平信号；该信号输入电路接收前一移位寄存单元的输出信号，以输出信号导通该时钟晶体管；该逻辑电路恒接收一高电平信号和一低电平信号，且接收该信号输入电路输出的信号，以控制该逻辑电路输出该高电平信号至该稳压晶体管或输出该低电平信号至该稳压晶体管；其中，当该信号输入电路输出一导通信号至该时钟晶体管和该逻辑电路，该逻辑电路输出一低电平信号，截止该稳压晶体管，该信号输出电路经过该时钟晶体管输出该时钟信号；反之，当该信号输入电路输出截止信号至该时钟晶体管截止该逻辑电路时，则该逻辑电路输出一高电平信号以开启该稳压晶体管，以维持该信号输出电路输出低电平信号。
相较于现有技术，该移位寄存器的每一移位寄存单元的时钟信号晶体管导通输出时钟信号时，其后一移位寄存单元的时钟信号晶体管亦导通，亦输出时钟信号，由于相邻两个移位寄存单元接收的时钟信号相反，因而，该移位寄存器输出的信号无重叠。
相较于现有技术，该液晶显示器的该移位寄存器的每一移位寄存单元的时钟信号晶体管导通输出时钟信号时，其后一移位寄存单元的时钟信号晶体管亦导通，亦输出时钟信号，由于相邻两个移位寄存单元接收的时钟信号相反，该移位寄存器输出的信号无重叠，因而，使得使用该移位寄存器作为扫描驱动电路和数据驱动电路的液晶显示器在进行列扫描或行扫描时，其输出扫描信号和数据信号不会产生信号干扰，从而避免显示画面出现色差。
附图说明
图1是一种现有技术移位寄存器的移位寄存单元的电路图。
图2是图1所示的移位寄存单元的工作时序图。
图3是本发明移位寄存器一较佳实施方式的结构框架图。
图4是图3所示的第一移位暂存单元和该第二移位暂存单元的电路图。
图5是图4所示第一移位寄存单元和第二移位寄存单元的工作时序图。
图6是应用图3所示的移位寄存器的液晶显示器的结构示意图。
具体实施方式
请参阅图3，是本发明移位寄存器一较佳实施方式的结构框架图。该移位寄存器20包括多个具有相同电路结构的移位寄存单元，该多个移位寄存单元依次串联，依次接收外部电路提供的第一时钟信号CLK和与该第一时钟信号CLK反相的第二时钟信号CLKB、高电平信号VGH和低电平信号VGL。每一移位寄存单元均由多个NMOS型晶体管组成，每一NMOS型晶体管均包括一栅极、源极和漏极。现以第一移位寄存单元21和与其相邻的第二移位寄存单元22为例说明该移位寄存器20的连接关系，该第一移位寄存单元21包括一输入信号端S TV、一第一输出端VOUT1和一第二输出端VOUT2。该第二移位寄存单元22包括一信号输入端VIN、一第一输出端VO1和一第二输出端VO2。该第一移位寄存单元21的第一输出端VOUT1的输出信号作为该第二移位寄存单元22的信号输入端VIN的输入信号；且该第二移位寄存单元22的第二输出端VO2可将其输出信号反馈回该第一移位寄存单元21。该第一移位寄存单元21和该第二移位寄存单元22的第二输出端VOUT2和VO2为外部电路(图未示)提供信号。
请参阅图4，是图3所示的第一移位暂存单元21和该第二移位暂存单元22相连接的电路图。该第一移位暂存单元21包括一信号输入电路211、一逻辑电路213、一反馈电路215、一信号输出电路217和一第一节点X1。该第一节点X1是该信号输入电路211、该逻辑电路213和该信号输出电路217交汇形成。
该信号输入电路211包括一第一晶体管M1。该第一晶体管M1的漏极接收来自外部电路的高电平信号VGH，其栅极作为该移位寄存单元21的输入端STV，其源极连接至该第一节点X1。
该逻辑电路213包括一第二晶体管M2、一第三晶体管M3、一第四晶体管M4和一第五晶体管M5。该第二晶体管M2的源极接收来自外部的低电平信号VGL，其栅极与该第四晶体管M4的栅极相连，且均连接至该第一节点X1，其漏极与该第五晶体管M5的源极相连。该第四晶体管M4的源极接收来自外部的低电平信号VGL，其漏极与该第三晶体管M3的源极相连。该第三晶体管M3的栅极连接至该第二晶体管M2的漏极，其漏极接收来自外部电路的高电平信号VGH。该第五晶体管M5的栅极与漏极相连，均且均接收来自外部的高电平信号VGH。
该反馈电路215包括一第六晶体管M6、一第七晶体管M7、一第八晶体管M8、一第九晶体管M9和一第二节点X2，该第六晶体管M6的栅极接收第二移位寄存单元22的输出信号，其漏极接收来自外部的高电平信号VGH，其源极连接至该第二节点X2。该第七晶体管M7的栅极与该第二节点X2连接，其源极接收来自外部的低电平信号VGL，其漏极连接至该第一节点X1。该第八晶体管M8和该第九晶体管M9的栅极均与该第二节点X2连接，其二者源极均接收来自外部的低电平电压VGL，且二者的漏极均连接至该输出电路217。
该信号输出电路217包括一时钟晶体管(未标示)和一稳压晶体管(未标示)。该时钟晶体管包括一第十晶体管M10和一第十一晶体管M11，该第十晶体管M10和一第十一晶体管M11的栅极均连接至该第一节点X1，二者的漏极均连接至该第一时钟信号CLK，二者的源极则分别与该反馈电路215的第八晶体管M8和第九晶体管M9的漏极连接以分别作为该第一移位寄存单元21的第一输出端VOUT1和第二输出端VOUT2。该第一输出端VOUT1的输出信号将输出至该第二移位寄存单元22的信号输入端。该第二输出端VOUT2则输出信号至外部电路。该稳压晶体管包括一第十二晶体管M12，该第十二晶体管M12的栅极与该逻辑电路213的第五晶体管M5的源极连接，其源极则接收外部低电平信号VGL，其漏极则连接至该第二输出端VOUT2。
该第二移位寄存单元22的电路结构与该第一移位寄存单元21的电路结构相同，其亦包括十二个晶体管T1～T12，该信号输入端VIN、该第一输出端VO1、该第二输出端VO2。该第二移位寄存单元22与该第一移位寄存单元21的区别在于：该第二移位寄存单元22接收该第一移位寄存单元21的第一输出端VOUT1的输出信号作为信号输入端VIN的输入信号，其第一输出端VO1与该第一移位寄存单元21的第六晶体管M6的栅极连接；其第十晶体管T10与第十二晶体管T12的漏极均接收外部电路提供的第二时钟信号CLKB。
请参阅图5，是该第一移位寄存单元21和该第二移位寄存单元22的工作时序图。在t1时段前，第一和第二时钟信号CLK和CLKB均为低电平信号VGL，该输入端STV接收的信号为低电平信号VGL，该第一节点X1、该第一和第二移位寄存单元21和22维持低电平。
该在t1时段内，该第一移位寄存单元21接收的第一时钟信号CLK保持低电平信号VGL，其接收端STV接收的输入信号先为低电平信号VGL，后为高电平信号VGH。当其接收的信号为低电平信号VGL时，该输入电路211的第一晶体管M1截止，该第一节点X1保持低电位，则该输出电路217的第十和第十一晶体管M10和M11截止，该第一时钟信号CLK无法输出至该第一输出端VOUT1，该第一输出端VOUT1保持低电位。同时，连接该第一节点X1的该逻辑电路213的第二和第四晶体管M2和M4截止，则该第二和第四晶体管M2和M4无法接收外部低电平信号VGL。然而，该逻辑电路213的第五晶体管M5因栅极与漏极均接收外部高电平信号VGH而导通，且将输出该高电平信号VGH以导通第十二晶体管M12，该第一移位寄存单元21的第二输出端VOUT2维持输出低电平信号VGL至外部电路。
在t1时间段内，该第二移位寄存单元22接收的第二时钟信号CLKB为低电平信号VGL。此时，当该第二移位寄存单元22的输入端VIN接收该第一移位寄存单元21的第一输出端VOUT1输出的低电平信号VGL，则该第二移位寄存单元22的第一晶体管T1截止，该第一晶体管T1的源极保持低电平，则该第十和第十一晶体管T11维持截止状态，该第二移位寄存单元22的第一输出端VO1和第二输出端VO2保持低电平。同时，该第二和第四晶体管T2和T4保持截止，外部高电平信号VGH经由该第五晶体管T5输出至该第十二晶体管T12，并导通该第十二晶体管T12，以保持该第二输出端VO2输出低电平信号VGL至外部电路，且该第二输出端VO2输出的低电平信号VGL反馈回该第一移位寄存单元21的第六晶体管M6的栅极，该第六晶体管M6保持截止，则该反馈电路215的第七、第八和第九晶体管M7、M8和M9均截止。
在t1时间段内，当该第一移位寄存单元21的接收端STV接收的低电平信号VGL跳转为高电平信号VGH后，则其输入电路211的第一晶体管M1导通，外部高电平信号VGH经由该第一晶体管M1输出至该第一节点X1，该第一节点X1处于高电平。则连接于该第一节点X1的第十和十一晶体管M10和M11导通，该第一时钟信号CLK经由该第十和十一晶体管M10和M11于该第一移位寄存单元21的第一和第二输出端VOUT1和VOUT2输出。该第一输出端VOUT1输出该第一时钟信号CLK至该第二移位寄存单元22，第二输出端VOUT2维持输出低电平信号VGL至外部电路。同时，连接于该第一节点X1的第二和第四晶体管M2和M4同样被导通，外部低电平信号VGL经由该第二晶体管M2，将该第五晶体管M5的源极电位拉低至低电平，则该输出电路217的第十二晶体管M12截止，该第二输出端VOUT2维持输出该第一时钟信号CLK。此时，该第二移位寄存单元22的信号输入端VIN接收的输入信号仍为该第一移位寄存单元21输出的低电平信号VGL，其接收的第二时钟信号CLKB仍然为高电平信号VGH，则该第二移位寄存单元22的第一和第二输出端VO1和VO2维持输出低电平信号VGL。
在t2时间段内，该第一移位寄存单元21接收的第一时钟信号CLK由低电平信号VGL转换为高电平信号VGH。该第一移位寄存单元21的信号输入端STV的输入信号先维持高电平信号VGH再跳转为低电平信号VGL。当该输入信号仍维持高电平信号VGH时，该第一节点X1保持高电位，该输出电路217的第十和十一晶体管M10和M11保持导通，为高电平信号VGH的该第一时钟信号CLK经由该第十和十一晶体管M10、M11于该第一移位寄存单元21的第一和第二输出端VOUT1和VOUT2输出，且进一步拉高该第一节点X1的电位。同时，该逻辑电路213的第二晶体管M2保持导通，该第五晶体管M5的源极保持低电位，则该输出电路217的第十二晶体管M12保持截止状态，该第二输出端VOUT2保持输出该第一时钟信号CLK的高电平信号VGH至外部电路。
在t2时间内，该第二移位寄存单元22接收的第二时钟信号CLKB由高电平信号VGH转换为低电平信号VGL。此时，当该第一移位寄存单元21输出的高电平信号VGH输入该第二移位寄存单元22的信号输入端VIN，导通该第一晶体管T1，则外部高电平信号VGH经由该第一晶体管T1以导通该第十晶体管T10和该第十一晶体管T11，该第一输出端VO1和该第二输出端VO2输出该第二时钟信号CLKB，即输出低电平信号VGL。同时，该第一晶体管T1输出的高电平信号VGH亦导通该第二晶体管T2和该第四晶体管T4，则该第五晶体管T5的源极电位被拉低至低电平，从而该第十二晶体管T12截止，该第二输出端VO2维持输出该第二时钟信号CLKB至外部电路，且将该第二时钟信号CLKB反馈回该第一移位寄存电路21的第六晶体管M6的栅极，该第六晶体管M6保持截止，则该反馈电路215的第七、第八和第九晶体管M7、M8和M9均截止。
在t2时间段内，当该第一移位寄存单元21的信号输入端STV的输入信号由高电平信号VGH跳转为低电平信号VGL后，该第一移位寄存单元21的第一晶体管M1截止，该第一节点X1保持高电位，则该第一移位寄存单元21的第一输出端VOUT1和第二输出端VOUT2维持输出高电平信号VGH，该第十二晶体管M12仍然截止，不影响该第二输出端VOUT2的输出。因此，此时，该第二移位寄存单元22所接收的信号未改变，因而，其第一输出端VO1和第二输出端VO2输出的信号保持不变。
在t3时间段内，该第一移位寄存单元21信号输入端STV保持接收该低电平信号VGL，当第一时钟信号CLK由高电平信号VGH转换为低电平信号VGL，则该第一移位寄存单元21的第一晶体管M1保持截止，该第一节点X1保持高电位，该第十晶体管M10和该第十一晶体管M11保持导通，该第一输出端VOUT1和该第二输出端VOUT2输出该第一时钟信号CLK，即输出低电平信号VGL。
此时，该第二移位寄存单元22接收的第二时钟信号CLKB由低电平信号VGL转换为高电平信号VGH，其信号输入端VIN接收该第一移位寄存单元21输出的低电平信号VGL，则该第二移位寄存单元22的第一晶体管T1截止，其第十晶体管T10和第十一晶体管T11保持导通状态，该第一输出端VO1和该第二输出端VO2输出该第二时钟信号CLKB，即，输出该高电平信号VGH。该第二输出端VO2输出的高电平信号VGH输出至外部电路，且反馈回该第一移位寄存单元21的第六晶体管M6，该第六晶体管M6导通，接收外部高电平信号VGH，以导通该第七、第八和第九晶体管M7、M8和M9，则该第七、第八和第九晶体管M7、M8和M9接收外部低电平信号VGL，将该第一节点X1、该第一输出端VOUT1和第二输出端VOUT2拉低至低电平。从而，该输出电路217的第十晶体管M10和第十一晶体管M11截止，该逻辑电路213的第二晶体管M2截止，该第五晶体管M5恒接收的高电平信号VGH导通该第十二晶体管M12，保证该第二输出端VOUT2输出低电平信号VGL，不产生任何噪声(ripple)。
在t3时间段后，该第一移位寄存单元21的接收端STV接收的信号保持低电平信号VGL，且其第一节点X1保持低电位，则该输出电路217的第十晶体管M10和第十一晶体管M11截止，该第一时钟信号CLK无法经过第十晶体管M10和第十一晶体管M11输出，且该第五晶体管M5恒导通，以输出高电平信号VGH导通该第十二晶体管M12以保持该第二输出端VOUT2保持输出低电平信号VGL。同理可知，该第二移位寄存单元22于第十晶体管M10和第十一晶体管M11保持输出低电平信号VGL。
自工作时序来看，由于该第一移位寄存单元21的时钟信号晶体管M10和M11导通输出时钟信号时，该第二移位寄存单元22的时钟信号晶体管T10和T11导通，亦输出时钟信号，由于该第一移位寄存单元21和第二移位寄存单元22接收的时钟信号相反，因而，该第一移位寄存单元21和第二移位寄存单元22输出的信号无重叠。另外，当该第二移位寄存单元22输出的信号为高电平信号VGH，即可经过该反馈电路215对该第一移位寄存单元21进行清零，使该第一移位寄存单元21的第十晶体管M10与该第十一晶体管M11截止，从而保证该第一移位寄存单元21经过该第十二晶体管M12输出低电平信号VGL，与该第二移位寄存单元22输出的信号相反，不重叠。
另外，该第一移位寄存单元21的反馈电路215经过该第七晶体管M7、第八晶体管M8和第九晶体管M9均对该第一移位寄存单元21进行清零，从而清零所需时间短。
请参阅图6，是应用图3所示的移位寄存器20的液晶显示器的结构示意图。该液晶显示器30包括一液晶显示面板31、一数据驱动电路32和一扫描驱动电路33。该液晶显示面板31包括一上基板(图未示)、一下基板(图未示)和一夹持于上基板与下基板间的液晶层(图未示)，且于该下基板邻近液晶层一侧设置有一用于控制液晶分子扭转状况的薄膜晶体管(图未示)。该扫描驱动电路33输出扫描信号以控制该液晶显示面板31的薄膜晶体管矩阵的导通与截止状态，该数据驱动电路32输出数据信号控制该液晶显示面板31显示画面变化。该扫描驱动电路33和该数据驱动电路32皆利用该移位寄存器20控制扫描信号与数据信号的输出时序，从而控制该液晶显示面板31的显示。该移位寄存器20可与该液晶显示器30的薄膜晶体管于同一制作方法内形成。
由于该移位寄存器20的各级移位寄存单元的输出不存在信号重叠现象，因而使得使用该移位寄存器20作为扫描驱动电路32和数据驱动电路33的液晶显示器30在进行列扫描或行扫描时，其输出扫描信号和数据信号不会产生信号干扰，从而避免显示画面出现色差。

Claims (8)

1.一种移位寄存器，其包括多个移位寄存单元，两个相邻移位寄存单元所接收的两个时钟信号反相，其特征在于：每一移位寄存单元均包括一信号输出电路、一信号输入电路和一逻辑电路，该信号输出电路接收来自外部电路的一时钟信号，其包括一时钟晶体管，其输出该时钟信号；和一稳压晶体管，其输出的信号为一恒低电平信号；该信号输入电路接收前一移位寄存单元的输出信号，以输出信号导通该时钟晶体管；该逻辑电路恒接收一高电平信号和一低电平信号，且接收该信号输入电路输出的信号，以控制该逻辑电路输出该高电平信号至该稳压晶体管或输出该低电平信号至该稳压晶体管；当该信号输入电路输出一导通信号至该时钟晶体管和该逻辑电路，该逻辑电路输出一低电平信号，截止该稳压晶体管，该信号输出电路经过该时钟晶体管输出该时钟信号；反之，当该信号输入电路输出截止信号至该时钟晶体管截止该逻辑电路时，则该逻辑电路输出一高电平信号以开启该稳压晶体管，以维持该信号输出电路输出低电平信号。
2.如权利要求1所述的移位寄存器，其特征在于：该移位寄存单元包括多个NMOS型晶体管。
3.如权利要求2所述的移位寄存器，其特征在于：该信号输入电路、该逻辑电路和该信号输出电路交汇形成一第一节点。
4.如权利要求3所述的移位寄存器，其特征在于：该信号输入电路包括一第一晶体管；该第一晶体管的漏极接收来自外部电路的高电平信号，其栅极接收前一移位寄存单元的输出信号，其源极连接至该第一节点。
5.如权利要求4所述的移位寄存器，其特征在于：该逻辑电路包括一第二晶体管、一第三晶体管、一第四晶体管和一第五晶体管；该第二晶体管的源极接收来自外部的低电平信号，其栅极与该第四晶体管的栅极相连，且均连接至该第一节点，其漏极与该第五晶体管的源极相连；该第四晶体管的源极接收来自外部的低电平信号，其漏极与该第三晶体管的源极相连；该第三晶体管的栅极连接至该第二晶体管的漏极，其漏极接收来自外部电路的高电平信号；该第五晶体管的栅极与漏极相连，且均接收来自外部的高电平信号。
6.如权利要求5所述的移位寄存器，其特征在于：该移位寄存单元进一步包括一反馈电路，该反馈电路接收后一移位寄存单元输出的导通信号以用于将该移位寄存器清零，其包括一第六晶体管、一第七晶体管、一第八晶体管、一第九晶体管和一第二节点，该第六晶体管的栅极接收后一移位寄存单元的输出信号，其漏极接收来自外部的高电平信号，其源极连接至该第二节点；该第七晶体管的栅极与该第二节点连接，其源极接收来自外部的低电平信号，其漏极连接至该第一节点；该第八晶体管和该第九晶体管的栅极均与该第二节点连接，其二者源极均接收来自外部的低电平电压，且二者的漏极均连接至该输出电路。
7.如权利要求5所述的移位寄存器，其特征在于：该信号输出电路的时钟晶体管包括一第十晶体管和一第十一晶体管，该稳压晶体管包括一第十二晶体管；该第十晶体管和一第十一晶体管的栅极均连接至该第一节点，二者的漏极均连接至该时钟信号，二者的源极则分别与该反馈电路的第八晶体管和第九晶体管的漏极连接以分别输出信号至后一移位寄存单元和输出信号至外部电路；该第十二晶体管的栅极与该逻辑电路的第五晶体管的源极连接，其源极则接收外部低电平信号，其漏极则与该第九晶体管的漏极连接以输出信号至外部电路。
8.一种液晶显示器，其包括一液晶面板，一数据驱动电路和一扫描驱动电路，该数据驱动电路与该扫描驱动电路均包括一移位寄存器，其特征在于：该移位寄存器为权利要求1至7项中任意一项所述的移位寄存器。
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