CN110556154A - 包括多输入移位寄存器电路的半导体器件 - Google Patents

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Abstract

本申请公开了一种包括多输入移位寄存器电路的半导体器件。一种半导体器件包括：模式控制电路，其适用于根据模式控制信号而选择性地掩蔽第一初始输入控制信号、第二初始输入控制信号和初始反馈信号，并且适用于输出第一输入控制信号、第二输入控制信号和反馈信号；和多输入移位寄存器MISR电路，其包括彼此交替地串联耦接的多个寄存器和多个输入选择器，其中，多个输入选择器中的每个输入选择器根据第一输入控制信号、第二输入控制信号和反馈信号而组合外部输入信号与多个寄存器之中的前一级寄存器的输出信号，并且提供用于多个寄存器之中的下一级寄存器的输入信号。

Description

包括多输入移位寄存器电路的半导体器件
相关申请的交叉引用
本申请要求于2018年5月31日提交的申请号为10-2018-0062488的韩国专利申请的优先权，其公开的全部内容通过引用合并于此。
技术领域
各种实施例涉及半导体设计技术，且更具体地涉及包括多输入移位寄存器(multiple-input shift register，MISR)电路的半导体器件。
背景技术
半导体器件的集成度继续提高。此外，半导体器件已经被多样化成不同结构，例如多芯片结构和片上系统(SoC)结构。在多芯片结构中，多个芯片被封装成一个。在SoC结构中，系统被实现为单个芯片。
高带宽存储器(HBM)正在被开发作为下一代图形存储器，作为对于图形双倍数据速率5(DDR5)同步动态随机存取存储器(SDRAM)、宽输入输出存储器等的替代品。HBM可以提供多输入移位寄存器或多输入特征寄存器(multiple-input signatureregister，MISR)逻辑运算以测试和训练与主机设备的链路。对于MISR逻辑运算，HBM可以包括形成反馈回路并具有多个输入端子的移位寄存器电路。
移位寄存器电路可以接收并压缩来自主机设备的输入数据并且产生测试结果数据。测试结果数据可以被提供给主机设备并且与储存在主机设备中的期望值相比较。当测试结果数据与期望值之间存在差异时，主机设备可以用校正后的时序条件再次传输输入数据。通过这种训练，主机设备可以找到适当的传输条件或者可以用冗余链路代替有缺陷的链路。
发明内容
各种实施例涉及能够使用被包括在多输入移位寄存器(MISR)电路中的寄存器来执行用于嵌入式芯测试的读取操作的半导体器件。
根据一个实施例，一种半导体器件包括：模式控制电路，其适用于根据模式控制信号而选择性地掩蔽第一初始输入控制信号、第二初始输入控制信号和初始反馈信号，并且适用于输出第一输入控制信号、第二输入控制信号和反馈信号；以及多输入移位寄存器(MISR)电路，其包括彼此交替地串联耦接的多个寄存器和多个输入选择器，其中，所述多个输入选择器中的每个输入选择器根据所述第一输入控制信号、所述第二输入控制信号和所述反馈信号而组合外部输入信号与所述多个寄存器之中的前一级寄存器的输出信号，并且提供用于所述多个寄存器之中的下一级寄存器的输入信号。
根据一个实施例，一种存储系统包括：存储器控制器；和层叠型存储器件，其包括基底裸片和层叠在所述基底裸片上的多个核心裸片以通过多个穿通电极来传输信号，其中，所述基底裸片包括：模式控制电路，其适用于根据模式控制信号而选择性地掩蔽第一初始输入控制信号、第二初始输入控制信号和初始反馈信号，并且适用于输出第一输入控制信号、第二输入控制信号和反馈信号；和多输入移位寄存器(MISR)电路，其包括彼此交替地串联耦接的多个寄存器和多个输入选择器，并且适用于根据所述第一输入控制信号、所述第二输入控制信号和所述反馈信号而选择性地执行MISR逻辑运算或寄存器读取操作。
根据一个实施例，一种半导体器件包括：模式控制电路，其适用于基于模式信号而产生至少一个控制信号；和寄存器电路，其包括多个级，所述多个级包括串联耦接的一级、第二级和第三级；其中，响应于具有第一电平的所述控制信号，所述第三级接收并储存所述半导体器件的读取数据，并且将所储存的读取数据作为第三数据输出到所述第二级，所述第二级接收并储存来自所述第三级的所述第三数据，并且将所储存的第三数据作为第二数据输出到所述第一级，且所述第一级接收并储存来自所述第二级的所述第二数据，并且将所储存的第二数据作为第一数据输出到测试焊盘；以及其中，响应于具有第二电平的所述控制信号，所述第三级接收并组合第三外部输入信号与来自所述第一级的第一输出信号，并且输出第三输出信号，所述第二级接收并组合第二外部输入信号与来自所述第三级的所述第三输出信号，并且输出第二输出信号，以及所述第一级接收并组合第一外部输入信号与所述第二输出信号，并且输出所述第一输出信号。
附图说明
图1是示出多输入移位寄存器(MISR)电路的框图。
图2是示出MISR电路(诸如图1中示出的MISR电路)的操作的真值表。
图3是示出支持IEEE 1500类型读取操作的多输入移位寄存器(MISR)电路的框图。
图4是示出根据一个实施例的包括支持IEEE 1500类型读取操作的MISR电路的半导体器件的框图。
图5是示出根据一个实施例的模式控制电路(例如，图4中示出的模式控制电路)的电路图。
图6是示出根据一个实施例的第二输入选择器(例如，图4中示出的第二输入选择器)的电路图。
图7是示出根据一个实施例的第三输入选择器(例如，图4中示出的第三输入选择器)的电路图。
图8是根据一个实施例的被配置为高带宽存储器(HBM)的存储系统的示图。
具体实施方式
下面结合附图更详细地描述各种实施例。提供这些实施例使本公开全面且完整。本公开中提到的所有“实施例”指的是本文中所公开的发明构思的实施例。所呈现的实施例仅为示例，而非意在限制本公开的范围。此外，贯穿此说明书，提及的“一个实施例”等不一定表示仅一个实施例，且不同之处提及的任何这样的短语不一定指的是相同的实施例。
此外，要注意的是，本文中使用的术语是出于描述实施例的目的，而非意在限制此发明。如本文所使用的，单数形式意在包括复数形式，反之亦然，除非上下文另有明确说明。还要理解的是，在本申请文件中使用时术语“包括”、“包括有”、“包含”和/或“包含有”表示存在陈述的特征，但不排除存在或添加一个或更多个其他未陈述的特征。如本文所使用的，术语“和/或”表示一个或更多个关联的所列项目的任意组合和所有组合。还需注意的是，在本申请文件中，“连接/耦接”不仅指一个组件直接耦接另一个组件，而且指一个组件通过一个或更多个中间组件间接耦接另一个组件。直接或间接连接/耦接的两个元件之间的通信可以是有线的或无线的，除非上下文另外指出。
要理解的是，虽然在本文中可以使用术语“第一”、“第二”、“第三”等来确定各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另外具有相同或相似名称的另一个元件区分开。因此，在不偏离本公开的精神和范围的情况下，一个例子中的第一元件在另一例子中也能被称为第二或第三元件。
附图不一定按比例绘制，并且在一些情况下，为了清楚地示出实施例的特征，比例可能已经被夸大。
图1是示出多输入移位寄存器(MISR)电路10的框图。图2是用于描述MISR电路10的操作的一个方面的真值表。
参考图1，MISR电路10可以包括彼此交替地串联耦接的多个触发器与多个输入选择器。多个输入选择器可以分别对应于多个触发器。例如，MISR电路10可以包括第一输入选择器11至第四输入选择器14和第一触发器21至第四触发器24以储存并输出四个比特位。分别从第一触发器21至第四触发器24的输出端子输出第一输出信号OUT0至第四输出信号OUT3。第一输出信号OUT0在第一输出信号OUT0至第四输出信号OUT3之中被最后输出并且作为反馈信号FB提供给第三输入选择器13和第四输入选择器14。由于第三输入选择器13和第四输入选择器14接收反馈信号FB，因此可以用以下的多项式从数学上描述MISR电路10：f(x)＝X4+X3+1。
第一输入选择器11至第四输入选择器14可以分别输出第一选择信号SEL_IN0至第四选择信号SEL_IN3。第一输入选择器11至第四输入选择器14可以基于第一输入控制信号M0、第二输入控制信号M1以及反馈信号FB而组合第一外部输入信号IN0至第四外部输入信号IN3与从前一级触发器输出的第一输出信号OUT0至第四输出信号OUT3。例如，第三输入选择器13可以通过基于第一输入控制信号M0、第二输入控制信号M1以及反馈信号FB而组合第三外部输入信号IN2与从第四触发器24输出的第四输出信号OUT3来输出第三选择信号SEL_IN2。第四输入选择器14位于串联耦接的最前级处。第四输入选择器14可以接收具有接地电压VSS的电平的信号来作为前一级触发器的输出信号。第一选择信号SEL_IN0至第四选择信号SEL_IN3可以被提供为对应的触发器的输入信号。
第一触发器21至第四触发器24可以储存从对应的输入选择器提供的第一选择信号SEL_IN0至第四选择信号SEL_IN3，并且响应于时钟CLK将其中所储存的值输出为第一输出信号OUT0至第四输出信号OUT3。可以从对应的输入选择器提供第一选择信号SEL_IN0至第四选择信号SEL_IN3。第一触发器21至第四触发器24的第一输出信号OUT0至第四输出信号OUT3可以分别被提供给下一级输入选择器。
第一输出信号OUT0至第四输出信号OUT3与第一外部输入信号IN0至第四外部输入信号IN3可以一对一地对应。对应的输出信号与外部输入信号可以共享同一输入/输出焊盘(例如，DQ焊盘)，并且可以通过共享的输入/输出焊盘来被输入和输出。
现在将参考图1和图2来描述MISR电路10的操作。
首先，当第一输入控制信号M0和第二输入控制信号M1为逻辑低电平(例如，‘0’)时，第一输入选择器11至第四输入选择器14以逻辑低电平(‘0’)输出全部第一选择信号SEL_IN0至第四选择信号SEL_IN3。因此，MISR电路10可以执行复位功能。
当第一输入控制信号M0以逻辑高电平(例如，‘1’)输入且第二输入控制信号M1以逻辑低电平(‘0’)输入时，第一输入选择器11至第四输入选择器14将前一级触发器的输出信号输出为第一选择信号SEL_IN0至第四选择信号SEL_IN3。因此，第一触发器21至第四触发器24可以操作为基于时钟CLK的切换而接收和输出前一级触发器的输出信号的移位寄存器。换言之，MISR电路10可以执行线性反馈移位寄存器(linearfeedback shift register，LFSR)的功能。第三输入选择器13可以根据反馈信号FB的逻辑电平选择性地将前一级触发器的输出信号(即，第四输出信号OUT3)反相，并且可以输出第三选择信号SEL_IN2。第四输入选择器14可以根据反馈信号FB的逻辑电平选择性地将前一级触发器的输出信号(即，具有接地电压VSS的电平的信号)反相，并且可以输出第四选择信号SEL_IN3。
当第一输入控制信号M0以逻辑低电平(例如，‘0’)输入且第二输入控制信号M1以逻辑高电平(‘1’)输入时，第一输入选择器11至第四输入选择器14通过选择第一外部输入信号IN0至第四外部输入信号IN3来提供第一选择信号SEL_IN0至第四选择信号SEL_IN3。第一触发器21至第四触发器24可以基于时钟CLK的切换而储存第一选择信号SEL_IN0至第四选择信号SEL_IN3。换言之，MISR电路10可以执行简单的寄存器功能。
当第一输入控制信号M0与第二输入控制信号M1以逻辑高电平(‘1’)输入时，第一输入选择器11至第四输入选择器14通过根据反馈信号FB相应地组合第一外部输入信号IN0与从前一级触发器输出的第一输出信号OUT0至第四外部输入信号IN3与从前一级触发器输出的第四输出信号OUT3来提供第一选择信号SEL_IN0至第四选择信号SEL_IN3。因此，MISR电路10可以执行多输入移位寄存器(MISR)的功能。第三输入选择器13可以根据反馈信号FB的逻辑电平来选择性地将前一级触发器的输出信号(即，第四输出信号OUT3)反相。然后，第三输入选择器13可以组合第三外部输入信号IN2与被选择性反相的输出信号并且输出第三选择信号SEL_IN2。第四输入选择器14可以根据反馈信号FB的逻辑电平来选择性地将前一级触发器的输出信号(即，具有接地电压VSS的电平的信号)反相。然后，第四输入选择器14可以组合第四外部输入信号IN3与被选择性反相的输出信号并且输出第四选择信号SEL_IN3。
如上所述，MISR电路10可以根据第一输入控制信号M0的逻辑电平和第二输入控制信号M1的逻辑电平来执行MISR功能。
近来，已经提出了用于嵌入式芯测试的IEEE标准1500。对于IEEE标准1500的读取操作(IEEE 1500读取操作)，图1中示出的MISR电路可以被使用。换言之，通过使用MISR电路的寄存器，可以读取半导体器件的内部设置值(即，目标数据)并且将半导体器件的内部设置值提供给外部设备(例如，控制器)。IEEE 1500读取操作用于在半导体器件中读取目标数据(诸如温度和电压)并且将这样的数据提供给外部设备。为了执行IEEE 1500读取操作，有必要将读取目标数据储存在内部寄存器(或触发器)中并且之后读取所储存的目标数据。因此，提供了下述方法：将读取目标数据储存在被包括在半导体器件中的MISR电路的寄存器中并且之后将所储存的目标数据读取到外部设备的方法。虽然本发明特别适用于IEEE1500读取操作，但是本发明不限于此。相反，本发明的各方面可以与包括等同于IEEE 1500标准的读取操作的读取操作的其他类型的读取操作结合使用。
图3是示出支持IEEE 1500读取操作的多输入移位寄存器(MISR)电路30的框图。
参考图3，MISR电路30可以包括彼此交替地串联耦接的多个多路复用器、多个输入选择器和多个触发器。图3示出了MISR电路30包括第一输入选择器31至第四输入选择器34、第一触发器41至第四触发器44以及第一多路复用器51至第四多路复用器54(MUX1至MUX4)。MISR电路30可以储存并输出四个比特位。
与图1的MISR电路10相比，图3的MISR电路30的不同之处在于：第一多路复用器51至第四多路复用器54被设置在第一输入选择器31与第一触发器41之间、在第二输入选择器32与第二触发器42之间、在第三输入选择器33与第三触发器43之间、第四输入选择器34与第四触发器44之间。第一输入选择器31至第四输入选择器34、第一触发器41至第四触发器44以及第一多路复用器51至第四多路复用器54可以一对一地对应。
第一多路复用器51至第四多路复用器54可以根据模式控制信号SHIFT_WR而分别选择被输入到第一输入端子的信号与被输入到第二输入端子的信号中的任意一个。第一多路复用器51至第四多路复用器54可以分别输出第一多路复用器选择信号MSEL_IN0至第四多路复用器选择信号MSEL_IN3。第一多路复用器51至第三多路复用器53可以通过第一输入端子(H)来分别接收从前一级触发器输出的第二输出信号OUT1至第四输出信号OUT3。第四多路复用器54可以通过第一输入端子来接收在半导体器件中读取的目标数据TAR_DATA。第一多路复用器51至第四多路复用器54可以通过第二输入端子(L)来分别接收从第一输入选择器31至第四输入选择器34输出的第一选择信号SEL_IN0至第四选择信号SEL_IN3。
例如，第三多路复用器53可以基于模式控制信号SHIFT_WR而选择从第四触发器44输出的第四输出信号OUT3和从第三输入选择器33输出的第三选择信号SEL_IN2中的一个。第三多路复用器53可以将被选择的信号作为第三多路复用器选择信号MSEL_IN2提供给第三触发器43。当执行IEEE 1500读取操作时，模式控制信号SHIFT_WR可以处于逻辑高电平，而当MISR电路运行时(即，当执行MISR逻辑运算时)，模式控制信号SHIFT_WR可以处于逻辑低电平。
第一输出信号OUT0至第四输出信号OUT3与第一外部输入信号IN0至第四外部输入信号IN3可以一对一地对应。对应的输出信号与外部输入信号可以共享同一个输入/输出焊盘(例如，DQ焊盘)，并且可以通过共享的输入/输出焊盘来被输入和输出。因此，当执行MISR逻辑运算时，可以通过输入/输出焊盘来将第一输出信号OUT0至第四输出信号OUT3输出到外部设备，或者可以通过相同的输入/输出焊盘来从外部设备输入第一外部输入信号IN0至第四外部输入信号IN3。当执行IEEE 1500读取操作时，可以通过与输入/输出焊盘分开的测试输入/输出焊盘(例如，WSO焊盘)来将第一输出信号OUT0输出到外部设备。
现在将参考图3来描述MISR电路30的操作。
当模式控制信号SHIFT_WR变成逻辑高电平以执行IEEE 1500读取操作时，第四多路复用器54通过第一输入端子(H)接收在半导体器件中读取的目标数据TAR_DATA，并且将第四多路复用器选择信号MSEL_IN3提供给第四触发器44。第四触发器44可以响应于时钟CLK的第一次切换而将第四多路复用器选择信号MSEL_IN3输出为第四输出信号OUT3。
类似地，第三多路复用器53通过第一输入端子(H)来接收从第四触发器44输出的第四输出信号OUT3，并且将第三多路复用器选择信号MSEL_IN2提供给第三触发器43。第三触发器43可以响应于时钟CLK的第二次切换而将第三多路复用器选择信号MSEL_IN2输出为第三输出信号OUT2。照这样，在时钟CLK切换四次之后，可以通过测试输入/输出焊盘将目标数据TAR_DATA作为第一输出信号OUT0输出到外部设备。因此，MISR电路30可以执行下述的IEEE 1500读取操作：将在半导体器件中读取的目标数据TAR_DATA读取出的IEEE 1500读取操作。
相反，当模式控制信号SHIFT_WR变成逻辑低电平以执行MISR逻辑运算时，第一多路复用器51至第四多路复用器54可以通过第二输入端子(L)来分别接收从第一输入选择器31至第四输入选择器34输出的第一选择信号SEL_IN0至第四选择信号SEL_IN3。因此，MISR电路30根据第一输入控制信号M0的逻辑电平和第二输入控制信号M1的逻辑电平而执行上面参考图2描述的MISR逻辑运算。
然而，如上所述，当与第一输入选择器31至第四输入选择器34和第一触发器(或寄存器)41至第四触发器(或寄存器)44一对一对应的第一多路复用器51至第四多路复用器54被设置时，MISR电路30占用的面积会增大。另外，因为在执行MISR逻辑运算时通过相应多路复用器来传输信号，所以会出现MISR操作延迟。
因此，本发明的一个实施例涉及能够在使面积增加和信号延迟最小化的同时支持IEEE 1500读取操作和执行MISR逻辑运算的MISR电路。
图4是示出根据一个实施例的包括支持IEEE 1500读取操作的MISR电路120的半导体器件100的框图。
参考图4，半导体器件100可以包括模式控制电路110和MISR电路120。
模式控制电路110可以根据模式控制信号SHIFT_WR而选择性地掩蔽第一初始输入控制信号M0、第二初始输入控制信号M1和初始反馈信号FB，并且输出第一输入控制信号M0_N、第二输入控制信号M1_N和反馈信号FB_N。当执行IEEE 1500读取操作时，模式控制信号SHIFT_WR可以处于逻辑高电平，而当操作为MISR电路时(即，当执行MISR逻辑运算时)，模式控制信号SHIFT_WR可以处于逻辑低电平。
当模式控制信号SHIFT_WR变成逻辑高电平以执行IEEE 1500读取操作时，模式控制电路110可以将第一初始输入控制信号M0、第二初始输入控制信号M1和初始反馈信号FB分别输出为第一输入控制信号M0_N、第二输入控制信号M1_N和反馈信号FB_N。当模式控制信号SHIFT_WR变成逻辑低电平以执行MISR逻辑运算时，模式控制电路110可以通过将第一初始输入控制信号M0、第二初始输入控制信号M1和初始反馈信号FB掩蔽为相应的特定电平来输出第一输入控制信号M0_N、第二输入控制信号M1_N和反馈信号FB_N。例如，模式控制电路110可以通过将第一初始输入控制信号M0激活到逻辑高电平来输出第一输入控制信号M0_N，并且可以通过将第二初始输入控制信号M1和初始反馈信号FB去激活到逻辑低电平来输出第二输入控制信号M1_N和反馈信号FB_N。
MISR电路120可以包括彼此交替地串联耦接的多个寄存器与多个输入选择器。多个输入选择器与多个寄存器可以一对一地对应。将描述下述情形作为示例：用与时钟CLK同步运行的触发器来配置多个寄存器中的每个寄存器。然而，本发明不限于此，且每个寄存器可以被实现为根据时钟执行储存数据或者输出所储存的数据的操作的组件。
MISR电路120可以包括第一输入选择器121至第四输入选择器124和第一触发器131至第四触发器134并且可以储存并输出四个比特位。第一输出信号OUT0至第四输出信号OUT3可以分别从第一触发器131至第四触发器134的输出端子输出。第一输出信号OUT0是从第一触发器131至第四触发器134中的最后一级触发器(即，第一触发器131)输出的。第一输出信号OUT0可以被提供为初始反馈信号FB。由于第三输入选择器123和第四输入选择器124接收反馈信号FB_N，因此可以用以下的多项式从数学上描述MISR电路120：f(x)＝X4+X3+1。
第一输入选择器121至第四输入选择器124可以基于第一输入控制信号M0_N、第二输入控制信号M1_N以及反馈信号FB_N而组合第一外部输入信号IN0至第四外部输入信号IN3与从前一级触发器输出的第一输出信号OUT0至第四输出信号OUT3，并且分别输出第一选择信号SEL_IN0至第四选择信号SEL_IN3。例如，第三输入选择器123可以基于第一输入控制信号M0_N、第二输入控制信号M1_N以及反馈信号FB_N而组合第三外部输入信号IN2与从第四触发器134输出的第四输出信号OUT3，并且输出第三选择信号SEL_IN2。第四输入选择器124被设置在串联耦接的最前级处。第四输入选择器124可以接收在半导体器件中读取的目标数据TAR_DATA以作为前一级触发器的输出信号。供作参考，在执行MISR逻辑运算的情况下，目标数据TAR_DATA可以被固定为具有接地电压VSS的电平的信号。第一选择信号SEL_IN0至第四选择信号SEL_IN3可以分别被提供为对应的触发器的输入信号。
第一触发器131至第四触发器134可以储存第一选择信号SEL_IN0至第四选择信号SEL_IN3并且响应于时钟CLK将其中所储存的值输出为第一输出信号OUT0至第四输出信号OUT3。可以从对应的输入选择器提供第一选择信号SEL_IN0至第四选择信号SEL_IN3。第一触发器131至第四触发器134的第一输出信号OUT0至第四输出信号OUT3可以分别被提供给下一级输入选择器。
第一输出信号OUT0至第四输出信号OUT3与第一外部输入信号IN0至第四外部输入信号IN3可以一对一地对应。对应的输出信号与外部输入信号可以共享同一个输入/输出焊盘(例如，DQ焊盘)，并且可以通过共享的输入/输出焊盘来被输入和输出。因此，当执行MISR逻辑运算时，可以通过多个输入/输出焊盘来将从第一触发器131至第四触发器134输出的第一输出信号OUT0至第四输出信号OUT3输出到外部设备。另外，第一外部输入信号IN0至第四外部输入信号IN3可以通过相同的多个输入/输出焊盘输入并被分别储存在第一触发器131至第四触发器134中。当IEEE 1500读取操作被执行时，第一输出信号OUT0可以通过单独的测试输入/输出焊盘(例如，WSO焊盘)来被输出到外部设备。
图5是示出根据一个实施例的模式控制电路(例如，图4中示出的模式控制电路110)的电路图。
参考图5，模式控制电路110可以包括第一逻辑组件210、第二逻辑组件220和第三逻辑组件230。
第一逻辑组件210可以对模式控制信号SHIFT_WR和第一初始输入控制信号M0执行或运算。第一逻辑组件210可以包括或非门NR1和反相器INV1。或非门NR1接收模式控制信号SHIFT_WR和第一初始输入控制信号M0，并且对所接收的信号执行或非运算。然后，反相器INV1将或非门NR1的输出反相。
模式控制信号SHIFT_WR可以被反相器INV2反相并且可以被输出为反相模式控制信号SHIFT_WRB。
第二逻辑组件220可以对反相模式控制信号SHIFT_WRB和第二初始输入控制信号M1执行与运算。第二逻辑组件220可以包括与非门ND1和反相器INV3，该与非门ND1接收反相模式控制信号SHIFT_WRB和第二初始输入控制信号M1，该反相器INV3将与非门ND1的输出反相。
第三逻辑组件230可以对反相模式控制信号SHIFT_WRB和初始反馈信号FB执行与运算。例如，第三逻辑组件230可以包括与非门ND2和反相器INV4。与非门ND2接收反相模式控制信号SHIFT_WRB和初始反馈信号FB，并且对所接收的信号执行与非运算。反相器INV4将与非门ND2的输出反相。
通过上述配置，当模式控制信号SHIFT_WR具有逻辑高电平时，模式控制电路110可以将第一初始输入控制信号M0、第二初始输入控制信号M1和初始反馈信号FB分别输出为第一输入控制信号M0_N、第二输入控制信号M1_N和反馈信号FB_N。当模式控制信号SHIFT_WR具有逻辑低电平时，模式控制电路110可以将第一输入控制信号M0_N激活到逻辑高电平并将其输出，并且将第二输入控制信号M1_N和反馈信号FB_N去激活到逻辑低电平并将其输出。
返回参考图4，第一输入选择器121至第四输入选择器124可以分成两个组，一组为第三输入选择器123和第四输入选择器124，另一组为第一输入选择器121和第二输入选择器122，该第三输入选择器123和第四输入选择器124接收反馈信号FB_N，该第一输入选择器121和第二输入选择器122不接收反馈信号FB_N。作为示例将描述第二输入选择器122和第三输入选择器123。
图6是示出根据一个实施例的第二输入选择器(例如，图4中示出的第二输入选择器122)的电路图。
参考图6，第二输入选择器122可以包括第一与非门ND3、第二与非门ND4和异或门XR1。第一与非门ND3对第一输入控制信号M0_N和从第三触发器133输出的第三输出信号OUT2执行与非运算。第二与非门ND4对第二输入控制信号M1_N和第二外部输入信号IN1执行与非运算。异或门XR1对第一与非门ND3的输出和第二与非门ND4的输出执行异或运算，并且输出第二选择信号SEL_IN1。
下面将描述具有上述配置的第二输入选择器122的操作。
当第一输入控制信号M0_N和第二输入控制信号M1_N以逻辑低电平输入时，第二输入选择器122将第二选择信号SEL_IN1输出为逻辑低电平。因此，包括第二输入选择器122的MISR电路120可以执行复位功能。
当第一输入控制信号M0_N以逻辑高电平输入且第二输入控制信号M1_N以逻辑低电平输入时，第二输入选择器122将第三输出信号OUT2输出为第二选择信号SEL_IN1。因此，包括第二输入选择器122的MISR电路120可以执行线性反馈移位寄存器(LFSR)的功能。
当第一输入控制信号M0_N以逻辑低电平输入且第二输入控制信号M1_N以逻辑高电平输入时，第二输入选择器122将第二外部输入信号IN1输出为第二选择信号SEL_IN1。因此，包括第二输入选择器122的MISR电路120可以执行寄存器功能。
当第一输入控制信号M0_N和第二输入控制信号M1_N以逻辑高电平输入时，第二输入选择器122根据第二外部输入信号IN1和第三输出信号OUT2的逻辑电平而输出第二选择信号SEL_IN1。因此，包括第二输入选择器122的MISR电路120可以执行多输入移位寄存器(MISR)的功能。
图7是示出根据一个实施例的第三输入选择器(例如，图4中示出的第三输入选择器123)的电路图。
参考图7，第三输入选择器123可以包括第一异或门XR2、第一与非门ND5、第二与非门ND6和第二异或门XR3。第一异或门XR2对反馈信号FB_N和从第四触发器134输出的第四输出信号OUT3执行异或运算。第一与非门ND5对第一异或门XR2的输出和第一输入控制信号M0_N执行与非运算。第二与非门ND6对第二输入控制信号M1_N和第三外部输入信号IN2执行与非运算。第二异或门XR3可以对第一与非门ND5的输出和第二与非门ND6的输出执行异或运算，并且输出第三选择信号SEL_IN2。
下面将描述具有上述配置的第三输入选择器123的操作。
当第一输入控制信号M0_N和第二输入控制信号M1_N以逻辑低电平输入时，第三输入选择器123将第三选择信号SEL_IN2输出为逻辑低电平。因此，包括第三输入选择器123的MISR电路120可以执行复位功能。
当第一输入控制信号M0_N以逻辑高电平输入且第二输入控制信号M1_N以逻辑低电平输入时，第三输入选择器123基于反馈信号FB_N和第四输出信号OUT3的逻辑电平而输出第三选择信号SEL_IN2。第三输入选择器123可以基于反馈信号FB_N的逻辑电平而选择性地将第四输出信号OUT3反相，并且可以将反相信号输出为第三选择信号SEL_IN2。因此，包括第三输入选择器123的MISR电路120可以执行线性反馈移位寄存器(LFSR)的功能。
当第一输入控制信号M0_N以逻辑低电平输入且第二输入控制信号M1_N以逻辑高电平输入时，第三输入选择器123将第三外部输入信号IN2输出为第三选择信号SEL_IN2。因此，包括第三输入选择器123的MISR电路120可以执行寄存器功能。
当第一输入控制信号M0_N和第二输入控制信号M1_N以逻辑高电平输入时，第三输入选择器123基于第三外部输入信号IN2和第四输出信号OUT3的逻辑电平而输出第三选择信号SEL_IN2。在这种情况下，第三输入选择器123可以基于反馈信号FB_N的逻辑电平而选择性地将第四输出信号OUT3反相。接下来，第三输入选择器123可以组合反相信号与第三外部输入信号IN2以输出为第三选择信号SEL_IN2。因此，包括第三输入选择器123的MISR电路120可以执行多输入移位寄存器(MISR)的功能。
为了实现更有效的制造、组装和处理，图4的第一输入选择器121至第四输入选择器124可以由相同的配置实现。在这种情况下，第一输入选择器121至第四输入选择器124可以由图7的配置实现。另外，不接收反馈信号FB_N的第一和第二输入选择器121和122可以接收具有接地电压VSS的电平的信号而非反馈信号FB_N。
现在将参考图4至图7来描述图4中示出的半导体器件100的操作。
当模式控制信号SHIFT_WR具有逻辑高电平以执行IEEE 1500读取操作时，模式控制电路110可以将第一输入控制信号M0_N激活到逻辑高电平并将其输出，并且将第二输入控制信号M1_N和反馈信号FB_N去激活到逻辑低电平并将其输出。
第四输入选择器124接收半导体器件中的目标数据TAR_DATA并且将目标数据TAR_DATA提供给第四触发器134来作为第四选择信号SEL_IN3。第四触发器134可以响应于时钟CLK的第一次切换而将第四选择信号SEL_IN3输出为第四输出信号OUT3。
第三输入选择器123可以从第四触发器134接收第四输出信号OUT3，并且将第四输出信号OUT3输出为第三选择信号SEL_IN2。第三触发器133可以响应于时钟CLK的第二次切换而将第三选择信号SEL_IN2输出为第三输出信号OUT2。照这样，在时钟CLK切换四次之后，目标数据TAR_DATA可以通过测试输入/输出焊盘而被作为第一输出信号OUT0输出到外部设备。因此，MISR电路120可以执行下述的IEEE 1500读取操作：读取在半导体器件中读取的目标数据TAR_DATA的IEEE 1500读取操作。
相反，当模式控制信号SHIFT_WR具有逻辑低电平以执行MISR逻辑运算时，模式控制电路110可以将第一初始输入控制信号M0、第二初始输入控制信号M1和初始反馈信号FB分别输出为第一输入控制信号M0_N、第二输入控制信号M1_N和反馈信号FB_N。
在这方面，第一输入选择器121至第四输入选择器124可以基于第一输入控制信号M0_N、第二输入控制信号M1_N以及反馈信号FB_N而组合第一外部输入信号IN0至第四外部输入信号IN3与从前一级触发器输出的第一输出信号OUT0至第四输出信号OUT3。然后，第一输入选择器121至第四输入选择器124可以分别输出第一选择信号SEL_IN0至第四选择信号SEL_IN3。第一触发器131至第四触发器134可以储存从前一级输入选择器提供的第一选择信号SEL_IN0至第四选择信号SEL_IN3，或者响应于时钟CLK将其中所储存的值输出为第一输出信号OUT0至第四输出信号OUT3。因此，MISR电路120可以基于第一输入控制信号M0_N的逻辑电平和第二输入控制信号M1_N的逻辑电平而执行MISR逻辑运算。
如上所述，在一个实施例中，可以使用不具有多路复用器的MISR电路的寄存器来执行IEEE 1500读取操作。因此，可以减小电路面积，可以提高读取操作和MISR逻辑运算的速度，并且可以防止MISR逻辑运算的延迟，从而防止信号完整性(SI)特性的劣化。
图8是根据一个实施例的被配置为高带宽存储器(HBM)的存储系统300的示图。
参考图8，存储系统300可以包括层叠型存储器件310、存储器控制器320、中介层330和封装基板340。存储系统300可以以诸如以下形式的各种形式中的任意一种形式实现：系统级封装(SIP)、多芯片封装(MCP)、片上系统(SoC)、和包括多个封装体的封装上封装(PoP)。
中介层330可以被形成在封装基板340之上。中介层330与封装基板340可以通过电耦接装置332(诸如凸球、球栅阵列和C4凸块)来彼此耦接。中介层330与封装基板340可以形成用于传输信号的信号路径。虽然未示出，但是封装基板340可以包括封装球，且存储系统300可以通过封装球来与外部电子设备耦接。
层叠型存储器件310和存储器控制器320可以形成在中介层330之上。层叠型存储器件310与存储器控制器320可以通过微型凸块焊盘322来电耦接。层叠型存储器件310和存储器控制器320的各自的物理区域PHY可以通过在中介层330中形成的信号路径来耦接。
可以以高带宽存储器(HBM)的形式来配置层叠型存储器件310，在高带宽存储器(HBM)中，通过下述方式增大带宽：通过层叠多个裸片增大输入/输出单元的数量并且利用穿通电极或穿通硅通孔(TSV)电耦接裸片。
多个裸片可以包括基底裸片314和多个核心裸片312。所述核心裸片312可以层叠在基底裸片314之上并且通过微型凸块焊盘316和穿通硅通孔TSV来彼此耦接。用于储存数据的多个存储单元和用于存储单元的读取/写入操作的电路可以被设置在每个核心裸片312中。用于核心裸片312与存储器控制器320的交接的电路可以被安装在基底裸片314上。因此，可以执行存储系统300中的各种功能，例如存储器管理功能(诸如，存储单元的刷新与电源管理以及核心裸片312与存储器控制器320之间的时序控制功能)。
存储器控制器320可以是控制层叠型存储器件310的主器件。存储器控制器320可以是中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)、应用处理器(AP)、控制器芯片或存储器控制器芯片。
用于通过微型凸块焊盘322对信号进行电交换的接口电路I/F可以被包括在存储器控制器320和基底裸片314的物理区域PHY中。基底裸片314与存储器控制器320可以通过接口电路I/F和微型凸块焊盘322来交换数据DQ、数据选通信号DQS、时钟信号CK、命令信号CMD和地址信号ADD。
特别地，在上文中参考图4描述的MISR电路120和模式控制电路110可以被设置在基底裸片314的接口电路I/F中。根据一个实施例，仅MISR电路120可以被设置在基底裸片314的接口电路I/F中，且模式控制电路110可以被设置在物理区域PHY的周边处。
微型凸块焊盘322可以包括：输入/输出焊盘324(例如多个DQ焊盘)，其在执行MISR逻辑运算时被使用；和单独的测试输入/输出焊盘326(例如，WSO焊盘)，其在执行IEEE 1500读取操作时被使用。与DQ焊盘324相比，作为在测试操作中使用的焊盘的WSO焊盘326可以以相对低的速度被驱动。
当模式控制信号SHIFT_WR变成逻辑低电平且MISR逻辑运算被执行时，图4的MISR电路120可以通过多个DQ焊盘324来输入/输出第一输出信号OUT0至第四输出信号OUT3和第一外部输入信号IN0至第四外部输入信号IN3。换言之，MISR电路120可以通过多个DQ焊盘324来将从第一触发器131至第四触发器134输出的第一输出信号OUT0至第四输出信号OUT3输出到存储器控制器320。另外，MISR电路120可以通过相同的多个DQ焊盘324来将从存储器控制器320输入的第一外部输入信号IN0至第四外部输入信号IN3储存在第一触发器131至第四触发器134中。
当模式控制信号SHIFT_WR变成逻辑高电平且IEEE 1500读取操作被执行时，MISR电路120可以通过WSO焊盘326来将第一输出信号OUT0以要在IEEE 1500读取操作中被使用的信号的形式输出到存储器控制器320。存储器控制器320可以基于所接收的信号来将层叠型存储器件310的温度、电压等复位。
从以上描述可以明显看出，在根据实施例的半导体器件中，通过使用甚至不包括多路复用器的MISR电路的寄存器来执行IEEE 1500或等同的读取操作，可以减小电路面积，可以提高读取操作和MISR逻辑运算的速度，并且可以防止MISR逻辑运算中的的延迟，从而防止信号完整(SI)特性的劣化。
虽然就具体实施例而言已经示出和描述了本发明，但是所公开的实施例无意进行限制。另外，要注意，在不偏离本公开的精神和/或范围的情况下，正如本领域技术人员根据本公开将意识到的是，可以通过替换、改变和修改来以各种方式实现本发明。本发明意在包括落入权利要求的范围之内的所有的替换、改变和修改。
例如，虽然在本公开的上述实施例中阐明了半导体存储器件被分成两个存储体组且每个存储体组包括四个存储体，但是要注意的是这只是示例。本发明的实施例可以包括更多或更少的存储体组被包括在半导体存储器件中的布置方式和更多数量或更少数量的存储体被包括在每个存储体组中的布置方式。

Claims (22)

1.一种半导体器件，包括：
模式控制电路，其适用于根据模式控制信号而选择性地掩蔽第一初始输入控制信号、第二初始输入控制信号和初始反馈信号，并且适用于输出第一输入控制信号、第二输入控制信号和反馈信号；以及
多输入移位寄存器MISR电路，其包括彼此交替地串联耦接的多个寄存器和多个输入选择器，其中，所述多个输入选择器中的每个输入选择器根据所述第一输入控制信号、所述第二输入控制信号和所述反馈信号而组合外部输入信号与所述多个寄存器之中的前一级寄存器的输出信号，并且提供用于所述多个寄存器之中的下一级寄存器的输入信号。
2.根据权利要求1所述的半导体器件，
其中，所述模式控制电路根据具有第一逻辑电平的所述模式控制信号而将所述第一初始输入控制信号、所述第二初始输入控制信号和所述初始反馈信号分别输出为所述第一输入控制信号、所述第二输入控制信号和所述反馈信号，以及
其中，所述模式控制电路通过根据具有第二逻辑电平的所述模式控制信号而将所述第一初始输入控制信号、所述第二初始输入控制信号和所述初始反馈信号分别掩蔽为特定电平来输出所述第一输入控制信号、所述第二输入控制信号和所述反馈信号。
3.根据权利要求2所述的半导体器件，其中，所述模式控制电路基于具有所述第二逻辑电平的所述模式控制信号而激活并输出所述第一输入控制信号以及将所述第二输入控制信号和所述反馈信号去激活并输出。
4.根据权利要求1所述的半导体器件，
其中，当执行MISR逻辑运算时，所述模式控制信号处于第一逻辑电平，以及
其中，当执行将所述半导体器件中的目标数据读取出并将所述目标数据输出到外部设备的读取操作时，所述模式控制信号处于第二逻辑电平。
5.根据权利要求4所述的半导体器件，其中，当执行所述读取操作时，所述多个寄存器之中的最后一级寄存器的输出信号通过测试输入/输出焊盘而提供给所述外部设备。
6.根据权利要求1所述的半导体器件，其中，所述多个寄存器之中的最后一级寄存器的输出信号被提供为所述初始反馈信号。
7.根据权利要求1所述的半导体器件，其中，位于串联耦接的最前级处的输入选择器接收在半导体器件中读取的目标数据以作为前一级触发器的输出信号。
8.根据权利要求1所述的半导体器件，其中，所述多个输入选择器中的每个输入选择器根据所述第一输入控制信号而选择通过组合所述反馈信号与前一级寄存器的输出信号而得到的信号，且根据所述第二输入控制信号而选择所述外部输入信号。
9.根据权利要求1所述的半导体器件，其中，所述模式控制电路包括：
第一逻辑组件，其适用于对所述模式控制信号和所述第一初始输入控制信号执行或运算以输出所述第一输入控制信号；
第二逻辑组件，其适用于对反相模式控制信号和所述第二初始输入控制信号执行与运算以输出所述第二输入控制信号；以及
第三逻辑组件，其适用于对所述反相模式控制信号和所述初始反馈信号执行与运算以输出所述反馈信号。
10.根据权利要求1所述的半导体器件，其中，所述多个输入选择器中的至少一个输入选择器包括：
第一逻辑门，其适用于对所述第一输入控制信号和前一级寄存器的输出信号执行与非运算；
第二逻辑门，其适用于对所述第二输入控制信号和所述外部输入信号执行与非运算；以及
第三逻辑门，其适用于对所述第一逻辑门的输出和所述第二逻辑门的输出执行异或运算以将输入信号提供给下一级寄存器。
11.根据权利要求1所述的半导体器件，其中，所述多个输入选择器中的至少一个输入选择器包括：
第四逻辑门，其适用于对所述反馈信号和前一级寄存器的输出信号执行异或运算；
第五逻辑门，其适用于对所述第四逻辑门的输出和所述第一输入控制信号执行与非运算；
第六逻辑门，其适用于对所述第二输入控制信号和所述外部输入信号执行与非运算；以及
第七逻辑门，其适用于对所述第五逻辑门的输出和所述第六逻辑门的输出执行异或运算以将输入信号提供给下一级寄存器。
12.根据权利要求1所述的半导体器件，其中，所述MISR电路根据所述第一输入控制信号和所述第二输入控制信号而执行复位功能、线性反馈移位寄存器LFSR功能、寄存器功能和MISR功能中的一个。
13.一种存储系统，包括：
存储器控制器；以及
层叠型存储器件，其包括基底裸片和多个核心裸片，所述多个核心裸片层叠在所述基底裸片上以通过多个穿通电极来传输信号，
其中，所述基底裸片包括：
模式控制电路，其适用于根据模式控制信号而选择性地掩蔽第一初始输入控制信号、第二初始输入控制信号和初始反馈信号，并且适用于输出第一输入控制信号、第二输入控制信号和反馈信号；以及
多输入移位寄存器MISR电路，其包括彼此交替地串联耦接的多个寄存器和多个输入选择器，并且适用于根据所述第一输入控制信号、所述第二输入控制信号和所述反馈信号而选择性地执行MISR逻辑运算或者寄存器读取操作。
14.根据权利要求13所述的存储系统，
其中，所述模式控制电路根据具有第一逻辑电平的所述模式控制信号而将所述第一初始输入控制信号、所述第二初始输入控制信号和所述初始反馈信号分别输出为所述第一输入控制信号、所述第二输入控制信号和所述反馈信号，以及
其中，所述模式控制电路通过根据具有第二逻辑电平的所述模式控制信号而将所述第一初始输入控制信号、所述第二初始输入控制信号和所述初始反馈信号分别掩蔽为特定电平来输出所述第一输入控制信号、所述第二输入控制信号和所述反馈信号。
15.根据权利要求14所述的存储系统，其中，所述模式控制电路基于具有所述第二逻辑电平的所述模式控制信号而激活并输出所述第一输入控制信号以及将所述第二输入控制信号和所述反馈信号去激活并输出。
16.根据权利要求13所述的存储系统，其中，所述寄存器读取操作包括读取所述存储器件中的目标数据。
17.根据权利要求13的存储系统，其中，当执行所述寄存器读取操作时，所述MISR电路通过测试输入/输出焊盘将所述多个寄存器之中的最后一级寄存器的输出信号提供给所述存储器控制器。
18.根据权利要求13所述的存储系统，其中，所述多个输入选择器中的每个输入选择器根据所述第一输入控制信号、所述第二输入控制信号和所述反馈信号而组合外部输入信号与前一级寄存器的输出信号，并且提供所述多个寄存器之中的下一级寄存器的输入信号。
19.根据权利要求18的存储系统，其中，当执行所述MISR逻辑运算时，所述MISR电路通过多个输入/输出焊盘将所述多个寄存器的输出信号输出到所述存储器控制器，并且通过所述多个输入/输出焊盘来将从所述存储器控制器输入的所述外部输入信号储存在所述多个寄存器中。
20.根据权利要求13所述的存储系统，其中，所述MISR逻辑运算根据所述第一输入控制信号和所述第二输入控制信号而包括复位功能、线性反馈移位寄存器LFSR功能、寄存器功能和MISR功能中的一个。
21.一种半导体器件，包括：
模式控制电路，其适用于基于模式信号而产生至少一个控制信号；以及
寄存器电路，其包括多个级，所述多个级包括串联耦接的第一级、第二级和第三级；
其中，响应于具有第一电平的所述控制信号，
所述第三级接收并储存所述半导体器件的读取数据，并且将所储存的读取数据作为第三数据输出到所述第二级，
所述第二级接收并储存来自所述第三级的所述第三数据，并且将所储存的第三数据作为第二数据输出到所述第一级，以及
所述第一级接收并储存来自所述第二级的所述第二数据，并且将所储存的第二数据作为第一数据输出到测试焊盘；以及
其中，响应于具有第二电平的所述控制信号，
所述第三级接收并组合第三外部输入信号与来自所述第一级的第一输出信号，并且输出第三输出信号，
所述第二级接收并组合第二外部输入信号与来自所述第三级的所述第三输出信号，并且输出第二输出信号，以及
所述第一级接收并组合第一外部输入信号与所述第二输出信号，并且输出所述第一输出信号。
22.根据权利要求21所述的半导体器件，其中，所述第一级包括串联的第一输入选择器和第一寄存器，所述第二级包括串联的第二输入选择器和第二寄存器，且所述第三级包括串联的第三输入选择器和第三寄存器，所述第三寄存器耦接到所述第二输入选择器，且所述第二寄存器耦接到所述第一输入选择器。
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