KR20170116918A - 다중-입력 쉬프트 레지스터 기능을 지원하는 입출력 회로 및 이를 포함하는 메모리 장치 - Google Patents

다중-입력 쉬프트 레지스터 기능을 지원하는 입출력 회로 및 이를 포함하는 메모리 장치 Download PDF

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Abstract

메모리 장치의 입출력 회로는 수신 회로 및 레지스터 회로를 포함한다. 상기 수신 회로는 노말 기입 모드 및 테스트 기입 모드에서 동일한 노말 기입 프로토콜에 따라서 동작하고, 복수의 입력 신호들을 수신하여 복수의 래치 신호들을 발생한다. 상기 레지스터 회로는 상기 테스트 기입 모드에서 상기 래치 신호들에 기초하여 복수의 테스트 결과 신호들을 발생한다. 메모리 장치의 입출력 회로는 노말 기입 경로 및 노말 기입 프로토콜에 따라서 다중-입력 쉬프트 레지스터 기능을 수행할 수 있다. 다중-입력 쉬프트 레지스터 기능이 노말 기입 동작과 동일한 타이밍 조건에 의해 수행되기 때문에, 테스트 기입 동작을 위한 추가적인 타이밍의 고려가 불필요하여 다중-입력 쉬프트 레지스터 기능이 효율적으로 수행될 수 있다.

Description

내장형 리프레쉬 콘트롤러 및 이를 포함하는 메모리 장치{Embedded refresh controller and memory device including the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 내장형 리프레쉬 콘트롤러 및 이를 포함하는 메모리 장치에 관한 것이다.
고 대역폭 메모리(HBM: high bandwidth memory)는 그래픽 디디알-파이브(DDR5: double data rate 5) 에스디램(SDRAM: synchronous dynamic random access memory) 또는 와이드 입출력 메모리(wide input-output memory)를 대체할 수 있는 차세데 그래픽 메모리로서 개발되고 있다. 고 대역폭 메모리는 호스트 장치와의 링크를 테스트하고 트레이닝하기 위하여 다중-입력 쉬프트 레지스터 또는 다중-입력 시그니쳐 레지스터 (MISR: multiple-input shift register or multiple-input signature register) 기능을 제공할 수 있다. 다중-입력 쉬프트 레지스터 기능을 위하여, 고 대역폭 메모리는 피드백 루프를 형성하고 다중 입력 단자들을 갖는 쉬프트 레지스터 회로를 포함할 수 있다. 상기 쉬프트 레지스터는 호스트 장치로부터의 입력 데이터를 수신하고 압축하여 시그니쳐(signature) 또는 테스트 결과 데이터를 발생할 수 있다. 상기 시그니쳐는 호스트 장치로 제공되어 호스트 장치에 저장된 예상 값과 비교될 수 있다. 상기 시그니쳐와 상기 예상 값의 불일치가 있는 경우, 호스트 장치는 수정된 타이밍 조건을 갖는 입력 데이터를 다시 전송할 수 있다. 이와 같은 트레이닝을 통하여 호스트 장치는 적절한 전송 조건을 찾거나 결함 링크를 리던던트 링크로 대체할 수 있다.
다중-입력 쉬프트 레지스터 회로가 모든 입력 데이터를 저장하는 레지스터들을 필요로 하지는 않을지라도, 다중-입력 쉬프트 레지스터 기능을 위한 부가적인 회로는 고 대역폭 메모리의 설계 부담을 야기할 수 있다. 또한 테스트를 위한 경로의 셋업/홀드 마진이 통상의 데이터 기입 경로의 셋업/홀드 마진과 독립적으로 조정되어야 하는 경우, 이는 설계 부담을 더욱 가중시킬 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 효율적으로 다중-입력 쉬프트 레지스터 기능을 지원할 수 있는 메모리 장치의 입출력 회로를 제공하는 것이다.
또한 본 발명의 일 목적은, 상기 입출력 회로를 포함하는 메모리 장치 및 메모리 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치의 입출력 회로는 수신 회로 및 레지스터 회로를 포함한다.
상기 수신 회로는 노말 기입 모드 및 테스트 기입 모드에서 동일한 노말 기입 프로토콜에 따라서 동작하고, 복수의 입력 신호들을 수신하여 복수의 래치 신호들을 발생한다.
상기 레지스터 회로는 상기 테스트 기입 모드에서 상기 래치 신호들에 기초하여 복수의 테스트 결과 신호들을 발생한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치의 입출력 회로는 복수의 입출력 핀들, 수신 회로 및 레지스터 회로를 포함한다.
상기 입출력 핀들은 복수의 입력 신호들을 각각 수신한다.
상기 수신 회로는 통상의 기입 모드 및 테스트 기입 모드에서 동일한 노말 기입 프로토콜에 따른 적어도 하나의 클록 신호에 동기하여 동작하고, 상기 입력 신호들을 수신하여 복수의 래치 신호들을 발생한다.
상기 레지스터 회로는 상기 테스트 기입 모드에서 상기 클록 신호를 지연한 클록 신호에 동기하여 동작하고, 상기 래치 신호들에 기초하여 복수의 테스트 결과 신호들을 발생한다.
본 발명의 실시예들에 따른 메모리 장치의 입출력 회로는 노말 기입 경로 및 노말 기입 프로토콜에 따라서 다중-입력 쉬프트 레지스터 기능을 수행할 수 있다. 다중-입력 쉬프트 레지스터 기능이 노말 기입 동작과 동일한 타이밍 조건에 의해 수행되기 때문에, 테스트 기입 동작을 위한 추가적인 타이밍의 고려가 불필요하여 다중-입력 쉬프트 레지스터 기능이 효율적으로 수행될 수 있다.
또한, 본 발명의 실시예들에 따른 메모리 장치의 입출력 회로는 코맨드-어드레스 링크의 테스트의 경우에 시스템 클록 신호의 프리앰블 클록에 상응하는 코맨드-어드레스 신호를 필터링함으로써 테스트 결과의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 입출력 회로를 나타내는 도면이다.
도 2는 본 발명의 실시예들에 따른 입출력 회로를 포함하는 메모리 시스템을 나타내는 도면이다.
도 3은 도 2의 메모리 장치에 포함되는 내부 회로의 일 실시예를 나타내는 도면이다.
도 4는 고 대역폭 메모리의 구조의 일 예를 나타내는 도면이다.
도 5 내지 도 8은 노말 기입 프로토콜에 따른 기입 동작 및 테스트 클록 신호의 발생을 나타내는 타이밍도들이다.
도 9는 도 1의 입출력 회로에 포함되는 수신 회로의 일 실시예를 나타내는 도면이다.
도 10은 도 1의 입출력 회로에 포함되는 레지스터 회로의 일 실시예를 나타내는 도면이다.
도 11은 도 10의 레지스터 회로에 포함되는 연산 회로의 일 실시예를 나타내는 도면이다.
도 12는 도 11의 연산 회로의 동작을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시예에 따른 입출력 회로의 동작을 나타내는 타이밍도이다.
도 14는 본 발명의 실시예들에 따른 메모리 장치의 입출력 회로를 나타내는 도면이다.
도 15는 도 14의 입출력 회로에 포함되는 수신 회로의 일 실시예를 나타내는 도면이다.
도 16은 본 발명의 일 실시예에 따른 입출력 회로의 동작을 나타내는 타이밍도이다.
도 17은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 입출력 회로를 나타내는 도면이다.
도 1을 참조하면, 입출력 회로(10)는 수신 회로(100) 및 레지스터 회로(200)를 포함할 수 있다.
수신 회로(100)는 노말 기입 모드 및 테스트 기입 모드에서 동일한 노말 기입 프로토콜에 따라서 동작한다. 수신 회로(100)는 복수의 입력 신호들(IN1~INn)을 수신하여 복수의 래치 신호들(SL1~SLn)을 발생한다. 노말 기입 프로토콜에 대해서는 도 5 내지 도 8을 참조하여 후술한다.
레지스터 회로(200)는 상기 테스트 기입 모드에서 래치 신호들(SL1~SLn)에 기초하여 복수의 테스트 결과 신호들(TO1~TOn)을 발생한다. 레지스터 회로(200)는 상기 노말 기입 모드 또는 상기 테스트 기입 모드를 나타내는 모드 신호(MD)에 응답하여 상기 노말 기입 모드에서는 디스에이블되고 상기 테스트 기입 모드에서만 인에이블될 수 있다. 모드 신호(MD)는 도 3의 모드 레지스터(412)에 저장된 테스트 정보에 기초하여 제어 로직(410)으로부터 발생될 수 있다.
일 실시예에서, 입출력 회로(10)는 호스트 장치로부터 데이터 신호들을 수신하는 데이터 입출력 회로에 상응할 수 있다. 이 경우, 데이터 입출력 회로(10)의 수신 회로(100)는 복수의 데이터 핀들(DPN1~DPNn), 샘플링 블록(120) 및 래치 블록(140)을 포함할 수 있다.
데이터 핀들(DPN1~DPNn)은 데이터 신호들(IN1~INn)을 상기 입력 신호들로서 각각 수신한다. 샘플링 블록(120)은 기입 데이터 스트로브 신호(WDQS)에 동기하여 데이터 신호들(IN1~INn)을 샘플링하여 복수의 샘플링 신호들(SS1~SSn)을 각각 발생하는 복수의 샘플링 회로들(SMP1~SMPn)을 포함할 수 있다. 래치 블록(140)은 기입 마스터 클록 신호(PWY)에 동기하여 샘플링 신호들(SS1~SSn)을 래치하여 래치 신호들(SL1~SLn)을 각각 발생하는 복수의 래치 회로들(LAT1~LATn)을 포함할 수 있다. 레지스터 회로(200)는 래치 회로들(LAT1~LATn)로부터 각각 래치 신호들(SL1~SLn)을 수신하여 테스트 결과 신호들(TO1~TOn)을 각각 발생하는 복수의 레지스터 유닛들(RU1~RUn)을 포함할 수 있다.
기입 마스터 클록 신호(PWY)는 도 3의 모드 레지스터(412)에 저장된 정보에 기초하여 제어 로직(410)으로부터 발생될 수 있다. 모드 레지스터(412)는 상기 노말 기입 프로토콜에 따른 기입 레이턴시(write latency) 및 버스트 길이(burst length)에 관한 정보를 저장할 수 있고, 제어 로직(410)은 모드 레지스터(412)에 저장된 기입 레이턴시 및 버스트 길이에 기초하여 기입 마스터 클록 신호(PWY)를 발생할 수 있다. 노말 기입 프로토콜에 따른 기입 마스터 클록 신호(PWY)에 대해서는 도 5 내지 도 8을 참조하여 후술한다.
데이터 입출력 회로(10)는 상기 노말 기입 프로토콜에 따른 기입 마스터 클록 신호(PWY)를 지연하여 테스트 클록 신호(TCK)를 발생하는 지연 회로(DEL)를 더 포함할 수 있고, 레지스터 회로(200)는 테스트 클록 신호(TCK)에 동기하여 동작할 수 있다. 후술하는 바와 같이, 레지스터 회로(200)는 피드백 루프를 형성하여 다중-입력 쉬프트 레지스터 기능을 수행할 수 있다.
상기 노말 기입 모드에서 래치 신호들(SL1~SLn)은 도 2 및 도 3의 내부 회로(400)에 제공되고, 래치 신호들(SL1~SLn)은 기입 데이터로서 메모리 셀 어레이에 기입될 수 있다. 한편, 상기 테스트 기입 모드에서는 래치 신호들(SL1~SLn)은 레지스터 회로(200)에 제공되고, 래치 신호들(SL1~SLn)은 테스트 입력 신호로서 테스트 결과 신호들(TO1~TOn)을 발생하는데 이용될 수 있다.
이와 같이, 본 발명의 실시예들에 따른 메모리 장치의 입출력 회로는 노말 기입 경로 및 노말 기입 프로토콜에 따라서 다중-입력 쉬프트 레지스터 기능을 수행할 수 있다. 다중-입력 쉬프트 레지스터 기능이 노말 기입 동작과 동일한 타이밍 조건에 의해 수행되기 때문에, 테스트 기입 동작을 위한 추가적인 타이밍의 고려가 불필요하여 다중-입력 쉬프트 레지스터 기능이 효율적으로 수행될 수 있다.
도 2는 본 발명의 실시예들에 따른 입출력 회로를 포함하는 메모리 시스템을 나타내는 도면이다.
도 2를 참조하면, 메모리 시스템(1000)은 메모리 컨트롤러와 같은 호스트 장치(20) 및 메모리 장치(40)를 포함한다. 메모리 장치(40)는 코맨드-어드레스 입출력 블록(AWORD)(41), 데이터 입출력 블록들(DWORD0~DWORD3)(42~45) 및 내부 회로(400)를 포함할 수 있다. 호스트 장치(20)는 코맨드-어드레스 입출력 블록(21), 데이터 입출력 블록들(22) 및 내부 회로(25)를 포함할 수 있다. 일 실시예에서, 메모리 장치(40)는 고 대역폭 메모리(HBM) 표준에 부합하는 메모리 장치일 수 있다.
호스트 장치(20)의 코맨드-어드레스 입출력 블록(21)으로부터 메모리 장치(40)의 코맨드-어드레스 입출력 블록(41)으로, 코맨드(CMD), 어드레스(ADD), 시스템 클록 신호(CLK), 클록 인에이블 신호(CKE) 등이 전달될 수 있다. 한편 호스트 장치(20)의 데이터 입출력 블록들(22)과 메모리 장치(40)의 데이터 입출력 블록들(42~45) 사이에서 데이터(DQ), 데이터 버스 인버젼 신호(DBI), 데이터 마스크 신호(DM), 기입 데이터 스트로브 신호(WDQS), 독출 데이터 스트로브 신호(RDQS) 등이 전달될 수 있다.
다중-입력 쉬프트 레지스터(MISR: multiple-input shift register) 및/또는 선형 피드백 쉬프트 레지스터(LFSR: linear feedback shift register) 회로는 메모리 장치(40)의 입출력 블록들(41~45)에 구현될 수 있다. 이러한 MISR/LFSR 회로들은 호스트 장치(20)와 메모리 장치(40) 사이의 링크를 테스트하고 트레이닝하기 위해 구비될 수 있다.
예를 들어, 도 2에 도시된 바와 같이, 데이터 입출력 블록들(42~45)에 포함되는 하나의 바이트에 상응하는 MISR/LFSR 회로는 20 비트의 크기를 가질 수 있다. 상기 20 비트는 바이트 데이터 신호, 데이터 버스 인버젼(DBI: data bus inversion) 신호 및 데이터 마스트(DM: data mask) 신호의 상승 비트들(R) 및 하강 비트들(F)을 포함할 수 있다. 코맨드-어드레스 입출력 블록(41)은 30 비트의 크기를 가질 수 있다. 상기 30 비트는 로우 코맨드의 6 비트들(R0~R5), 컬럼 코맨드의 8 비트들(C0~C7) 및 클록 인에이블 신호(CKE)의 상승 비트들(R) 및 하강 비트들(F)을 포함할 수 있다.
예를 들어, 하나의 채널에는 각각이 하나의 워드에 상응하는 4개의 데이터 입출력 블록들(42~45)이 포함될 수 있고 하나의 데이터 입출력 블록은 4 바이트(BYTE0~BYTE3)에 상응하는 4개의 MISR/LFSR 회로들을 포함할 수 있다. 데이터 입출력 블록들(42~45) 내의 MISR/LFSR 회로들의 저장값들이 IEEE 1500 표준의 DWORD_MISR 인스트럭션(instruction)을 통하여 독출되는 경우, 전체 320 비트의 테스트 결과 데이터가 직렬로 출력되어 호스트 장치(20)에 제공될 수 있다. 마찬가지로 코맨드-어드레스 입출력 블록(41) 내의 MISR/LFSR 회로들의 저장값들이 IEEE 1500 표준의 AWORD_MISR 인스트럭션을 통하여 독출되는 경우, 전체 30비트의 테스트 결과 데이터가 직렬로 출력되어 호스트 장치(20)에 제공될 수 있다.
테스트 기입 모드는 도 11 및 도 12를 참조하여 후술하는 LFSR 모드, 레지스터 모드 및 MISR 모드를 포함할 수 있다.
도 3은 도 2의 메모리 장치에 포함되는 내부 회로의 일 실시예를 나타내는 도면이다.
도 3을 참조하면, 메모리 영역(400) 또는 메모리 장치의 내부 회로는 제어 로직(410), 어드레스 레지스터(420), 뱅크 제어 로직(430), 로우 어드레스 멀티플렉서(440), 컬럼 어드레스 래치(450), 로우 디코더(460), 컬럼 디코더(470), 메모리 셀 어레이(480), 센스 앰프부(485), 입출력 게이팅 회로(490), 데이터 입출력 버퍼(495) 및 리프레쉬 카운터(445)를 포함할 수 있다.
메모리 셀 어레이(480)는 복수의 뱅크 어레이들(480a~480h)을 포함할 수 있다. 로우 디코더(460)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 뱅크 로우 디코더들(460a~460h)을 포함하고, 컬럼 디코더(470)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 컬럼 디코더들(470a~470h)을 포함하며, 센스 앰프부(485)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 센스 앰프들(485a~485h)을 포함할 수 있다.
어드레스 레지스터(420)는 메모리 컨트롤러로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스 신호(ADD)를 수신할 수 있다. 어드레스 레지스터(420)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(430)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(440)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(450)에 제공할 수 있다.
뱅크 제어 로직(430)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 복수의 뱅크 로우 디코더들(460a~460h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 복수의 뱅크 컬럼 디코더들(470a~470h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(440)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(445)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(440)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(440)로부터 출력된 로우 어드레스(RA)는 뱅크 로우 디코더들(460a~460h)에 각각 인가될 수 있다.
뱅크 로우 디코더들(460a~460h) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(440)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(450)는 어드레스 레지스터(420)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(450)는, 버스트 모드(burst mode)에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(450)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 뱅크 컬럼 디코더들(470a~470h)에 각각 인가할 수 있다.
뱅크 컬럼 디코더들(470a~470h) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(490)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(490)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 뱅크 어레이들(480a~480h)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 뱅크 어레이들(480a~480h)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
뱅크 어레이들(480a~480h) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(495)를 통하여 메모리 컨트롤러에 제공될 수 있다. 뱅크 어레이들(480a~480h) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(495)에 제공될 수 있다. 데이터 입출력 버퍼(495)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
제어 로직(410)은 반도체 메모리 영역(400)의 동작을 제어할 수 있다. 제어 로직(410)은 반도체 메모리 영역(400)에 기입 동작 또는 독출 동작이 수행되도록 제어 신호들을 생성할 수 있다. 제어 로직(410)은 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(411) 및 반도체 메모리 영역(400)의 동작 모드를 설정하기 위한 모드 레지스터 세트(MRS: mode register set)(412)를 포함할 수 있다. 예를 들어, 커맨드 디코더(411)는 기입 인에이블 신호, 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 칩 선택 신호 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다.
기입 마스터 클록 신호(PWY)는 모드 레지스터(412)에 저장된 정보에 기초하여 제어 로직(410)으로부터 발생될 수 있다. 모드 레지스터(412)는 상기 노말 기입 프로토콜에 따른 기입 레이턴시(write latency) 및 버스트 길이(burst length)에 관한 정보를 저장할 수 있고, 제어 로직(410)은 모드 레지스터(412)에 저장된 기입 레이턴시 및 버스트 길이에 기초하여 기입 마스터 클록 신호(PWY)를 발생할 수 있다. 노말 기입 프로토콜에 따른 기입 마스터 클록 신호(PWY)에 대해서는 도 5 내지 도 8을 참조하여 후술한다. 또한 모드 신호(MD)는 모드 레지스터(412)에 저장된 테스트 정보에 기초하여 제어 로직(410)으로부터 발생될 수 있다. 모드 레지스터(412)에 관한 사항은 고 대역폭 메모리(HBM) 표준 등에 의해 이해될 수 있으므로 자세한 설명은 생략한다.
도 4는 고 대역폭 메모리의 구조의 일 예를 나타내는 도면이다.
도 4를 참조하면, 고 대역폭 메모리(HBM)(1100)는 복수의 DRAM 반도체 다이들(1120, 1130, 1140, 1150)이 적층된 구조를 포함할 수 있다. 고 대역폭 메모리는 채널이라 칭하는 복수의 독립된 인터페이스들을 통하여 상기 적층된 구조의 고 대역폭 동작에 최적화될 수 있다. HBM 표준에 따라서 각각의 DRAM 스택은 최대 8개의 채널까지 지원할 수 있다. 도 4에는 4개의 DRAM 반도체 다이들이 적층되고 각각의 DRAM 반도체 다이가 2개의 채널(CHANNEL0, CHANNEL1)을 지원하는 예가 도시되어 있다. 각각의 반도체 다이는 상기 적층 구조에 추가적인 커패시티(capacity) 및 추가적인 채널을 제공할 수 있다.
각각의 채널은 DRAM 뱅크들의 독립된 세트에 대한 액세스를 제공한다. 하나의 채널로부터의 리퀘스트는 다른 채널에 부착된 데이터를 액세스하지 못한다. 채널들은 독립적으로 클록킹되고 서로 동기화될 필요가 없다.
고 대역폭 메모리(1100)는 스택 구조의 하부에 위치하고 신호의 재분배 및 다른 기능들을 제공하는 인터페이스 다이(1110)를 선택적으로 포함할 수 있다. DRAM 반도체 다이들(1120, 1130, 1140, 1150)에 통상적으로 구현되는 기능들이 이러한 인터페이스 다이(1110) 또는 로직 다이에 구현될 수 있다.
HBM 표준은 기본적으로 호스트 장치와 메모리 장치 사이의 링크의 테스트 및 트레이닝을 위하여 MISR 회로를 요구한다. 도 1의 입출력 회로(10)에 포함되는 레지스터 회로(200)는 HBM 표준에 따른 MISR 기능을 수행할 수 있다.
도 5 내지 도 8은 노말 기입 프로토콜에 따른 기입 동작 및 테스트 클록 신호의 발생을 나타내는 타이밍도들이다.
도 5에는 버스트 길이(BL: burst length)가 2인 경우의 단일 기입 버스트(single write burst)가 도시되어 있고, 도 6에는 버스트 길이가 4인 경우의 단일 기입 버스트가 도시되어 있다. 시점 T0~T7은 호스트 장치로부터 메모리 장치로 제공되는 시스템 클록 신호(CLK)의 상승 에지들에 상응한다. 시점 T0에서 코맨드 신호(CMD)를 통하여 기입 코맨드가 전달되고 어드레스 신호(ADD)를 통하여 뱅크 어드레스(BAx) 및 컬럼 어드레스(CAa)가 전달된다. 기입 데이터 스트로브 신호(WDQS)는 시구간 T3~T4의 프리앰블 클록을 포함하고 기입 코맨드(WRITE)로부터 기입 레이턴시(WL)(예를 들어, WL=4)가 경과한 시점 T4 이후의 기입 데이터 스트로브 신호(WDQS)의 에지들에 동기하여 데이터 신호의 비트들(Da, Da+1, Da+2, Da+3)이 제공된다.
도 3의 제어 로직(410)은 모드 레지스터(412)에 저장된 기입 레이턴시(WL) 및 버스트 길이(BL)에 기초하여 기입 마스터 클록 신호(PWY)를 발생할 수 있다. 기입 마스터 클록 신호(PWY)의 활성화 시점은 기입 코맨드(WRITE)의 시점(T0)으로부터 기입 레이턴시(WL) 및 제1 지연 시간(tD1)이 경과한 시점(Ta)에 해당한다. 제1 지연 시간(tD1)은 도 1의 샘플링 블록(120)의 셋업/홀드 시간에 따라서 결정될 수 있다. 한편, 마스트 클록 신호(PWY)의 토글링 회수 또는 클록 개수는 버스트 길이(BL)에 따라서 결정될 수 있다. 도 5에 도시된 바와 같이 버스트 길이(BL)가 2인 경우에 기입 마스터 클록 신호(PWY)는 1개의 클록을 포함하고, 도 6에 도시된 바와 같이 버스트 길이(BL)가 4인 경우에는 기입 마스터 클록 신호(PWY)는 2개의 클록들을 포함한다.
도 1의 지연 회로(DEL)는 기입 마스터 클록 신호(PWY)를 지연하여 테스트 클록 신호(TCK)를 발생할 수 있다. 테스트 클록 신호(TCK)의 활성화 시점은 기입 마스터 클록 신호(PWY)의 활성화 시점(Ta)으로부터 제2 지연 시간(tD2)이 경과한 시점(Tb)에 해당한다. 제2 지연 시간(tD2)은 도 1의 래치 블록(140)의 셋업/홀드 시간에 따라서 결정될 수 있다.
도 7에는 버스트 길이(BL: burst length)가 2인 경우의 연속적인 기입 버스트들(seamless write bursts)가 도시되어 있고, 도 8에는 버스트 길이가 4인 경우의 연속적인 기입 버스트들이 도시되어 있다. 시점 T0~T7은 호스트 장치로부터 메모리 장치로 제공되는 시스템 클록 신호(CLK)의 상승 에지들에 상응한다. 시점 T0에서 코맨드 신호(CMD)를 통하여 첫 번째 기입 코맨드(WRITE)가 전달되고 어드레스 신호(ADD)를 통하여 뱅크 어드레스(BAx) 및 컬럼 어드레스(CAa)가 전달된다. 버스트 길이(BL)가 2인 도 7의 경우에는 시점 T1에서 코맨드 신호(CMD)를 통하여 두 번째 기입 코맨드(WRITE)가 전달되고 어드레스 신호(ADD)를 통하여 뱅크 어드레스(BAx) 및 컬럼 어드레스(CAb)가 전달된다. 버스트 길이(BL)가 4인 도 8의 경우에는 시점 T2에서 코맨드 신호(CMD)를 통하여 두 번째 기입 코맨드(WRITE)가 전달되고 어드레스 신호(ADD)를 통하여 뱅크 어드레스(BAx) 및 컬럼 어드레스(CAb)가 전달된다.
기입 데이터 스트로브 신호(WDQS)는 시구간 T3~T4의 프리앰블 클록을 포함하고 첫 번째 기입 코맨드(WRITE)로부터 기입 레이턴시(WL)(예를 들어, WL=4)가 경과한 시점 T4 이후의 기입 데이터 스트로브 신호(WDQS)의 에지들에 동기하여 데이터 신호의 비트들(Da, Da+1, Da+2, Da+3, Db, Db+1, Db+2, Db+3)이 제공된다.
도 3의 제어 로직(410)은 모드 레지스터(412)에 저장된 기입 레이턴시(WL) 및 버스트 길이(BL)에 기초하여 기입 마스터 클록 신호(PWY)를 발생할 수 있다. 기입 마스터 클록 신호(PWY)의 활성화 시점은 기입 코맨드(WRITE)의 시점(T0)으로부터 기입 레이턴시(WL) 및 제1 지연 시간(tD1)이 경과한 시점(Ta)에 해당한다. 제1 지연 시간(tD1)은 도 1의 샘플링 블록(120)의 셋업/홀드 시간에 따라서 결정될 수 있다. 한편, 마스트 클록 신호(PWY)의 토글링 회수 또는 클록 개수는 버스트 길이(BL)에 따라서 결정될 수 있다. 도 7에 도시된 바와 같이 버스트 길이(BL)가 2인 경우에 기입 마스터 클록 신호(PWY)는 두 개의 기입 코맨드들에 상응하는 2개의 클록들을 포함하고, 도 8에 도시된 바와 같이 버스트 길이(BL)가 4인 경우에는 기입 마스터 클록 신호(PWY)는 두 개의 기입 코맨드들에 상응하는 4개의 클록들을 포함한다.
도 1의 지연 회로(DEL)는 기입 마스터 클록 신호(PWY)를 지연하여 테스트 클록 신호(TCK)를 발생할 수 있다. 테스트 클록 신호(TCK)의 활성화 시점은 기입 마스터 클록 신호(PWY)의 활성화 시점(Ta)으로부터 제2 지연 시간(tD2)이 경과한 시점(Tb)에 해당한다. 제2 지연 시간(tD2)은 도 1의 래치 블록(140)의 셋업/홀드 시간에 따라서 결정될 수 있다.
기입 마스터 클록 신호(PWY)는 노말 기입 프로토콜에 따라서, 즉 노말 기입 프로토콜에 부합하도록 발생되고, 테스트 클록 신호(TCK)는 단순히 기입 마스터 클록 신호(PWY)를 지연하여 발생할 수 있다. 래치 블록(140)에 래치된 데이터는 이미 기입 마스터 클록 신호(PWY)의 도메인에 속하므로, 기입 데이터 스트로브 신호(WDQS)의 타이밍에 관계없이 지연 회로(DEL)의 지연 시간을 조절함으로써 레지스터 회로(200)의 래칭 동작이 제어될 수 있다.
이와 같이, 본 발명의 실시예들에 따른 메모리 장치의 입출력 회로는 노말 기입 경로 및 노말 기입 프로토콜에 따라서 다중-입력 쉬프트 레지스터 기능을 수행할 수 있다. 다중-입력 쉬프트 레지스터 기능이 노말 기입 동작과 동일한 타이밍 조건에 의해 수행되기 때문에, 테스트 기입 동작을 위한 추가적인 타이밍의 고려가 불필요하여 다중-입력 쉬프트 레지스터 기능이 효율적으로 수행될 수 있다.
도 9는 도 1의 입출력 회로에 포함되는 수신 회로의 일 실시예를 나타내는 도면이다.
도 9를 참조하면, 수신 회로(101)는 복수의 데이터 핀들(DPN1~DPNn), 샘플링 블록(121) 및 래치 블록(141)을 포함할 수 있다.
데이터 핀들(DPN1~DPNn)은 데이터 신호들(IN1~INn)을 전술한 입력 신호들로서 각각 수신한다. 샘플링 블록(121)은 기입 데이터 스트로브 신호(WDQS)에 동기하여 데이터 신호들(IN1~INn)을 샘플링하여 복수의 샘플링 신호들(SS1~SSn)을 각각 발생하는 복수의 샘플링 회로들(SMP1~SMPn)을 포함할 수 있다. 래치 블록(141)은 기입 마스터 클록 신호(PWY)에 동기하여 샘플링 신호들(SS1~SSn)을 래치하여 래치 신호들(SL1~SLn)을 각각 발생하는 복수의 래치 회로들(LAT1~LATn)을 포함할 수 있다.
도 9에는, 데이터 신호들(IN1~INn)이 더블 데이터 레이트(DDR: double data rate) 방식으로 전송되는 경우에 상응하는 실시예가 도시되어 있다. 이하, 도 9를 참조하여 제1 샘플링 회로(SMP1) 및 제1 래치 회로(LAT1)의 구성의 실시예를 설명한다. 나머지 샘플링 회로들(SMP1~SMPn) 및 래치 회로들(LAT2~LATn)의 구성은 제1 샘플링 회로(SMP1) 및 제1 래치 회로(LAT1)의 구성과 실질적으로 동일하므로 도시 및 설명을 생략한다. 수신 회로(101)의 동작은 도 13을 참조하여 후술한다.
제1 샘플링 회로(SMP1)는 수신기(RX)(131), 제1 플립-플롭(132), 제2 플립-플롭(133) 및 제3 플립-플롭(134)을 포함할 수 있다. 수신기(131)는 데이터 신호(IN1)를 버퍼링하여 제공한다. 제1 플롭-플롭(132)은, 데이터 단자(D)에 수신기(131)의 출력이 인가되고 클록 단자(CK)에 기입 데이터 스트로브 신호(WDQS)가 인가되고, 출력 단자(Q)로 샘플링된 신호(SS1Ra)가 제공된다. 제2 플롭-플롭(133)은, 데이터 단자(D)에 수신기(131)의 출력이 인가되고 클록 단자(CK)에 기입 데이터 스트로브 신호(WDQS)의 반전 신호가 인가되고, 출력 단자(Q)로 하강 샘플링 신호(SS1F)가 제공된다. 제3 플롭-플롭(134)은, 데이터 단자(D)에 제1 플립-플롭(132)의 출력이 인가되고 클록 단자(CK)에 기입 데이터 스트로브 신호(WDQS)의 반전 신호가 인가되고, 출력 단자(Q)로 상승 샘플링 신호(SS1R)가 제공된다.
이와 같이, 각각의 샘플링 회로(SMPi)(i=1~n)는 기입 데이터 스트로브 신호(WDQS)의 상승 에지에 동기하여 데이터 신호(INi)를 샘플링하여 상승 샘플링 신호(SSiR)를 발생하고 기입 데이터 스트로브 신호(WDQS)의 하강 에지에 동기하여 데이터 신호(INi)를 샘플링하여 하강 샘플링 신호(SSiF)를 발생할 수 있다.
제1 래치 회로(LAT1)는 제4 플립-플롭(151) 및 제5 플립-플롭(152)을 포함할 수 있다. 제4 플롭-플롭(151)은, 데이터 단자(D)에 상승 샘플링 신호(SS1R)가 인가되고 클록 단자(CK)에 기입 마스터 클록 신호(PWY)가 인가되고, 출력 단자(Q)로 상승 래치 신호(SL1R)가 제공된다. 제5 플롭-플롭(152)은, 데이터 단자(D)에 하강 샘플링 신호(SS1F)가 인가되고 클록 단자(CK)에 기입 마스터 클록 신호(PWY)가 인가되고, 출력 단자(Q)로 하강 래치 신호(SL1F)가 제공된다.
이와 같이, 각각의 래치 회로(LATi)는, 기입 마스터 클록 신호(PWY)에 동기하여 상승 샘플링 신호(SSiR)를 래치하여 상승 래치 신호(SLiR)를 발생하고 기입 마스터 클록 신호(PWY)에 동기하여 하강 샘플링 신호(SSiF)를 래치하여 하강 래치 신호(SLiF)를 발생할 수 있다.
도 10은 도 1의 입출력 회로에 포함되는 레지스터 회로의 일 실시예를 나타내는 도면이다.
도 10을 참조하면, 레지스터 회로(201)는 복수의 레지스터 유닛들(RU1~RUn)을 포함할 수 있다. 각각의 레지스터 유닛(RUi)(i=1~n)은 도 9의 래치 회로들(LAT1~LATn)로부터 상승 래치 신호(SLiR) 및 하강 래치 신호(SLiF)를 수신하여 상승 테스트 결과 신호(TOiR) 및 하강 테스트 결과 신호(TOiF)를 발생할 수 있다.
제1 레지스터 유닛(RU1)은 제1 연산 회로(OPR)(211), 제2 연산 회로(212), 제1 플립-플롭(213) 및 제2 플립-플롭(214)을 포함할 수 있다. 제2 레지스터 유닛(RU2)은 제1 연산 회로(221), 제2 연산 회로(222), 제1 플립-플롭(223) 및 제2 플립-플롭(224)을 포함할 수 있다. 이와 같은 방식으로, 마지막의 제n 레지스터 유닛(RUㅜ)은 제1 연산 회로(231), 제2 연산 회로(232), 제1 플립-플롭(233) 및 제2 플립-플롭(234)을 포함할 수 있다.
도 10에는, 입력 신호들(IN1~INn)이 더블 데이터 레이트(DDR) 방식으로 전송되는 경우에 상응하는 실시예가 도시되어 있다. 이하, 도 10을 참조하여 제1 레지스터(RU1)의 구성의 실시예를 설명한다. 나머지 레지스터 유닛들(RU2~RUn)의 구성은 제1 레지스터 유닛(RU1)의 구성과 실질적으로 동일하므로 설명을 생략한다. 레지스터 회로(201)의 동작은 도 13을 참조하여 후술한다.
제1 연산 회로(211)는 상승 래치 신호(SL1R) 및 하강 테스트 결과 신호(TO1F)에 대한 연산을 수행한다. 제1 플립-플롭(213)은, 데이터 단자(D)에 제1 연산 회로(211)의 출력이 인가되고 클록 단자(CK)에 테스트 클록 신호(TCK)가 인가되고, 출력 단자(Q)로 상승 테스트 결과 신호(TO1R)가 제공된다. 즉, 제1 플립-플롭(213)은 테스트 클록 신호(TCK)에 동기하여 제1 연산 회로(211)의 출력을 래치하여 상승 테스트 결과 신호(TO1F)를 발생한다.
제2 연산 회로(212)는 하강 래치 신호 및 다음의 레지스터 유닛, 즉 제2 레지스터 유닛(RU2)의 상승 테스트 결과 신호(TO2R)에 대한 연산을 수행한다. 제2 플립-플롭(214)은, 데이터 단자(D)에 제2 연산 회로(212)의 출력이 인가되고 클록 단자(CK)에 테스트 클록 신호(TCK)가 인가되고, 출력 단자(Q)로 하강 테스트 결과 신호(TO1R)가 제공된다. 즉 제2 플립-플롭(214)은 테스트 클록 신호(TCK)에 동기하여 제2 연산 회로(212)의 출력을 래치하여 하강 테스트 결과 신호(TO1F)를 발생한다.
이와 같이, 후단의 레지스터 유닛의 출력이 전단의 레지스터 유닛의 입력으로서 제공된다. 특히, 첫 번째 레지스터 유닛(RU1)의 상승 테스트 결과 신호(TO1R)는 마지막 레지스터 유닛(RUn)의 제2 연산 회로(232)에 입력됨으로써 레지스터 유닛들(RU1~RUn)은 피드백 루프를 형성할 수 있다.
도 11은 도 10의 레지스터 회로에 포함되는 연산 회로의 일 실시예를 나타내는 도면이고, 도 12는 도 11의 연산 회로의 동작을 설명하기 위한 도면이다.
도 11에는 제1 연산 회로(211)의 구성의 일 실시예가 도시되어 있다. 도 10의 제2 연산 회로(213)의 구성은 제1 연산 회로(211)의 구성과 실질적으로 동일하므로 중복되는 도시 및 설명을 생략한다.
도 11을 참조하면, 제1 연산 회로(211)는 제1 로직 게이트(LG1), 제2 로직 게이트(LG2) 및 제3 로직 게이트(LG3)를 포함할 수 있다.
제1 로직 게이트(LG1)는 상승 래치 신호(SL1R) 및 제1 제어 신호(M1)를 논리 연산하여 출력한다. 제2 로직 게이트(LG2)는 피드백되는 하강 테스트 출력 신호(TO1F) 및 제2 제어 신호(M0)를 논리 연산하여 출력한다. 제3 로직 게이트(LG3)는 제2 로직 게이트(LG1) 및 제2 로직 게이트(LG2)의 출력들을 논리 연산하여 출력한다. 제3 로직 게이트(LG3)의 출력은 제1 플립-플롭(213)에 제공되고, 제1 플립-플롭(213)은 테스트 클록 신호(TCK)에 동기하여 제3 로직 게이트(LG3)의 출력을 래치하여 상승 테스트 결과 신호(TO1R)를 출력한다.
제1 로직 게이트(LG1) 및 제2 로직 게이트(LG2)는 논리곱(AND) 게이트로 구현되고 제3 로직 게이트(LG3)는 배타적 논리합(XOR) 게이트로 구현되는 경우의 제1 연산 회로(211)의 동작이 도 12에 도시되어 있다.
도 12를 참조하면, 제1 제어 신호(M1) 및 제2 제어 신호(M0)의 논리 레벨에 따라서 도 10의 레지스터 회로(201)는 다양한 기능을 수행할 수 있다.
제1 제어 신호(M1)가 0의 논리 레벨을 갖고 제2 제어 신호(M0)가 0의 논리 레벨을 갖는 경우, 제1 논리 게이트(LG1)는 상승 래치 신호(SL1R)에 관계 없이 0의 논리 레벨을 출력하고 제2 논리 게이트(LG2)는 하강 테스트 출력 신호(TO1F)에 관계 없이 0의 논리 레벨을 출력한다. 이 경우, 제3 로직 게이트(LG3)는 항상 동일한 논리 레벨을 출력하고, 결과적으로 레지스터 회로(201)는 리셋(RESET) 기능을 수행한다.
제1 제어 신호(M1)가 0의 논리 레벨을 갖고 제2 제어 신호(M0)가 1의 논리 레벨을 갖는 경우, 제1 논리 게이트(LG1)는 상승 래치 신호(SL1R)에 관계 없이 O의 논리 레벨을 출력하고 제2 논리 게이트(LG2)는 하강 테스트 출력 신호(TO1F)에 의존하는 논리 레벨을 출력한다. 이 경우, 제3 로직 게이트(LG3)는 상승 래치 신호(SL1R)에 관계 없이 하강 테스트 출력 신호(TO1F)에 의존하는 논리 레벨을 출력하고, 결과적으로 레지스터 회로(201)는 선형 피드백 쉬프트 레지스터(LFSR) 기능을 수행한다.
제1 제어 신호(M1)가 1의 논리 레벨을 갖고 제2 제어 신호(M0)가 0의 논리 레벨을 갖는 경우, 제1 논리 게이트(LG1)는 상승 래치 신호(SL1R)에 의존하는 논리 레벨을 출력하고 제2 논리 게이트(LG2)는 하강 테스트 출력 신호(TO1F)에 관계 없이 0의 논리 레벨을 출력한다. 이 경우, 제3 로직 게이트(LG3)는 하강 테스트 출력 신호(TO1F)에 관계 없이 상승 래치 신호(SL1R)에 의존하는 논리 레벨을 출력하고, 결과적으로 레지스터 회로(201)는 단순한 레지스터(REGISTER) 기능을 수행한다.
제1 제어 신호(M1)가 1의 논리 레벨을 갖고 제2 제어 신호(M0)가 1의 논리 레벨을 갖는 경우, 제1 논리 게이트(LG1)는 상승 래치 신호(SL1R)에 의존하는 논리 레벨을 출력하고 제2 논리 게이트(LG2)는 하강 테스트 출력 신호(TO1F)에 의존하는 논리 레벨을 출력한다. 이 경우, 제3 로직 게이트(LG3)는 상승 래치 신호(SL1R) 및 하강 테스트 출력 신호(TO1F)에 의존하는 논리 레벨을 출력하고, 결과적으로 레지스터 회로(201)는 다중-입력 쉬프트 레지스터(MISR) 기능을 수행한다.
이와 같이, 제어 신호들(M1, M0)의 논리 레벨에 따라서 레지스터 회로(201)는 다양한 기능들을 수행할 수 있다. 제어 신호들(M1, M0)은 도 3의 모드 레지스터(412)에 저장된 테스트 정보에 기초하여 발생될 수 있다.
도 13은 본 발명의 일 실시예에 따른 입출력 회로의 동작을 나타내는 타이밍도이다.
도 13에서 시점들(T0~T8) 사이의 간격은 기입 데이터 스트로브 신호(WDQS)의 사이클 주기에 해당한다.
도 13을 참조하면, 기입 데이터 스트로브 신호(WDQS)는 노말 기입 프로토콜에 따른 프리앰블 클록을 포함한다. 시점 T1부터 입력 신호(IN1)를 통하여 DDR 방식으로 기입 데이터 스트로브 신호(WDQS)의 상승 에지에 동기된 비트들(R1~R6) 및 하강 에지에 동기된 비트들(F1~F6)이 제공된다. 시점 T1은 도 5 내지 도 8을 전술한 바와 같이 기입 코맨드로부터 기입 레이턴시가 경과한 시점에 해당할 수 있다.
도 9의 제1 플립-플롭(132)은 기입 데이터 스트로브 신호(WDQS)의 상승 에지에 동기하여 입력 신호(IN1)를 샘플링하여 출력 신호(SS1Ra)를 제공하고, 제2 플립-플롭(133)은 기입 데이터 스트로브 신호(WDQS)의 하강 에지에 동기하여 입력 신호(IN1)를 샘플링하여 하강 샘플링 신호(SS1F)를 출력한다. 제3 플립-플롭(134)은 기입 데이터 스트로브 신호(WDQS)의 하강 에지에 동기하여 제1 플립-플롭(132)의 출력 신호(SS1Ra)를 샘플링하여 상승 샘플링 신호(SS1F)를 출력한다.
도 3의 제어 로직(410)은 모드 레지스터(412)에 저장된 기입 레이턴시, 버스트 길이 및 제1 지연 시간(tD1)에 기초하여 기입 마스터 클록 신호(PWY)를 발생한다. 전술한 바와 같이, 제1 지연 시간(tD1)은 도 1의 샘플링 블록(120)의 셋업/홀드 시간에 따라서 결정될 수 있다.
도 9의 제4 플립-플롭(151)은 기입 마스터 클록 신호(PWY)의 상승 에지에 동기하여 상승 샘플링 신호(SS1R)를 샘플링하여 상승 래치 신호(SL1R)를 출력한다. 제5 플립-플롭(152)은 기입 마스터 클록 신호(PWY)의 하강 에지에 동기하여 하강 샘플링 신호(SS1F)를 샘플링하여 하강 래치 신호(SL1F)를 출력한다.
도 1의 지연 회로(DEL)는 기입 마스터 클록 신호(PWY)를 제2 지연 시간(tD2)만큼 지연하여 테스트 클록 신호(TCK)를 발생한다. 전술한 바와 같이, 제2 지연 시간(tD2)은 도 1의 래치 블록(140)의 셋업/홀드 시간에 따라서 결정될 수 있다.
도 10의 제1 레지스터 유닛(RU1)은 테스트 클록 신호(TCK)에 동기하여 상승 테스트 결과 신호(TO1R) 및 하강 테스트 결과 신호(TO1F)를 출력한다. 상승 테스트 결과 신호(TO1R) 및 하강 테스트 결과 신호(TO1F)의 비트 값들(R1'~R6', F1'~F6')은 입력 신호(IN1)의 비트 값들(R1~R6, F1~F6)과 같을 수도 있고 다를 수도 있다.
이와 같이, 본 발명의 실시예들에 따른 메모리 장치의 입출력 회로는 노말 기입 경로 및 노말 기입 프로토콜에 따라서 다중-입력 쉬프트 레지스터 기능을 수행할 수 있다. 다중-입력 쉬프트 레지스터 기능이 노말 기입 동작과 동일한 타이밍 조건에 의해 수행되기 때문에, 테스트 기입 동작을 위한 추가적인 타이밍의 고려가 불필요하여 다중-입력 쉬프트 레지스터 기능이 효율적으로 수행될 수 있다.
도 14는 본 발명의 실시예들에 따른 메모리 장치의 입출력 회로를 나타내는 도면이다.
도 14를 참조하면, 입출력 회로(12)는 수신 회로(102) 및 레지스터 회로(202)를 포함할 수 있다.
수신 회로(102)는 노말 기입 모드 및 테스트 기입 모드에서 동일한 노말 기입 프로토콜에 따라서 동작한다. 수신 회로(102)는 복수의 입력 신호들(IN1~INn)을 수신하여 복수의 래치 신호들(SL1~SLn)을 발생한다. 노말 기입 프로토콜에 대해서는 도 5 내지 도 8을 참조하여 전술한 바와 같다.
레지스터 회로(202)는 상기 테스트 기입 모드에서 래치 신호들(SL1~SLn)에 기초하여 복수의 테스트 결과 신호들(TO1~TOn)을 발생한다. 레지스터 회로(202)는 상기 노말 기입 모드 또는 상기 테스트 기입 모드를 나타내는 모드 신호(MD)에 응답하여 상기 노말 기입 모드에서는 디스에이블되고 상기 테스트 기입 모드에서만 인에이블될 수 있다. 모드 신호(MD)는 도 3의 모드 레지스터(412)에 저장된 테스트 정보에 기초하여 제어 로직(410)으로부터 발생될 수 있다.
일 실시예에서, 입출력 회로(10)는 호스트 장치로부터 코맨드-어드레스 신호들을 수신하는 코맨드-어드레스 입출력 회로에 상응할 수 있다. 이 경우, 코맨드-어드레스 입출력 회로(12)의 수신 회로(102)는 복수의 코맨드-어드레스 핀들(APN1~APNn) 및 복수의 샘플링 회로들(SMP1~SMPn)을 포함할 수 있다.
코맨드-어드레스 핀들(APN1~APNn)은 코맨드-어드레스 신호들(IN1~INn)을 상기 입력 신호들로서 각각 수신한다. 샘플링 회로들(SMP1~SMPn)은 호스트 장치로부터 제공되는 시스템 클록 신호(CLK)에 동기하여 코맨드-어드레스 신호들(IN1~INn)을 샘플링하여 래치 신호들(SL1~SLn)을 각각 발생한다. 레지스터 회로(202)는 샘플링 회로들(SMP1~SMPn)로부터 각각 래치 신호들(SL1~SLn)을 수신하여 테스트 결과 신호들(TO1~TOn)을 각각 발생하는 복수의 레지스터 유닛들(RU1~RUn)을 포함할 수 있다.
코맨드-어드레스 입출력 회로(12)는 시스템 클록 신호(CLK)를 수신하여 프리앰블 클록을 제거하여 출력하는 필터 회로(FLT) 및 필터 회로(FLT)의 출력을 지연하여 테스트 클록 신호(TCK)를 발생하는 지연 회로(DEL)를 더 포함하고, 레지스터 회로(202)는 테스트 클록 신호(TCK)에 동기하여 동작할 수 있다. 전술한 바와 같이, 레지스터 회로(202)는 피드백 루프를 형성하여 다중-입력 쉬프트 레지스터 기능을 수행할 수 있다.
상기 노말 기입 모드에서 래치 신호들(SL1~SLn)은 도 2 및 도 3의 내부 회로(400)에 제공되고, 래치 신호들(SL1~SLn)은 기입 데이터로서 메모리 셀 어레이에 기입될 수 있다. 한편, 상기 테스트 기입 모드에서는 래치 신호들(SL1~SLn)은 레지스터 회로(202)에 제공되고, 래치 신호들(SL1~SLn)은 테스트 입력 신호로서 테스트 결과 신호들(TO1~TOn)을 발생하는데 이용될 수 있다.
이와 같이, 본 발명의 실시예들에 따른 메모리 장치의 입출력 회로는 코맨드-어드레스 링크의 테스트의 경우에 시스템 클록 신호의 프리앰블 클록에 상응하는 코맨드-어드레스 신호를 필터링함으로써 테스트 결과의 신뢰성을 향상시킬 수 있다.
도 15는 도 14의 입출력 회로에 포함되는 수신 회로의 일 실시예를 나타내는 도면이다.
도 15를 참조하면, 수신 회로(102)는 코맨드-어드레스 신호들(IN1~INn)을 전술한 입력 신호들로서 각각 수신하는 복수의 코맨드-어드레스 핀들(APN1~APNn) 및 복수의 샘플링 회로들(SMP1~SMPn)을 포함할 수 있다.
도 15에는, 코맨드-어드레스 신호들(IN1~INn)이 더블 데이터 레이트(DDR: double data rate) 방식으로 전송되는 경우에 상응하는 실시예가 도시되어 있다. 이하, 도 15를 참조하여 제1 샘플링 회로(SMP1)의 구성의 실시예를 설명한다. 나머지 샘플링 회로들(SMP1~SMPn)의 구성은 제1 샘플링 회로(SMP1)의 구성과 실질적으로 동일하므로 도시 및 설명을 생략한다. 수신 회로(102)의 동작은 도 16을 참조하여 후술한다.
제1 샘플링 회로(SMP1)는 수신기(RX)(161), 제1 플립-플롭(162), 제2 플립-플롭(163) 및 제3 플립-플롭(164)을 포함할 수 있다. 수신기(161)는 코맨드-어드레스 신호(IN1)를 버퍼링하여 제공한다. 제1 플롭-플롭(162)은, 데이터 단자(D)에 수신기(161)의 출력이 인가되고 클록 단자(CK)에 시스템 클록 신호(CLK)가 인가되고, 출력 단자(Q)로 샘플링된 신호(SL1Ra)가 제공된다. 제2 플롭-플롭(163)은, 데이터 단자(D)에 수신기(131)의 출력이 인가되고 클록 단자(CK)에 시스템 클록 신호(CLK)의 반전 신호가 인가되고, 출력 단자(Q)로 하강 래치 신호(SL1F)가 제공된다. 제3 플롭-플롭(164)은, 데이터 단자(D)에 제1 플립-플롭(132)의 출력이 인가되고 클록 단자(CK)에 시스템 클록 신호(CLK)의 반전 신호가 인가되고, 출력 단자(Q)로 상승 래치 신호(SL1R)가 제공된다.
이와 같이, 각각의 샘플링 회로(SMPi)(i=1~n)는 시스템 클록 신호(CLK)의 상승 에지에 동기하여 코맨드-어드레스 신호(INi)를 샘플링하여 상승 래치 신호(SLiR)를 발생하고 시스템 클록 신호(CLK)의 하강 에지에 동기하여 코맨드-어드레스 신호(INi)를 샘플링하여 하강 래치 신호(SLiF)를 발생할 수 있다.
한편, 도 14의 입출력 회로(12)에 포함되는 레지스터 회로(202)는 도 10의 레지스터 회로(201)와 실질적으로 동일한 구성을 가질 수 있고 중복되는 도시 및 설명은 생략한다.
도 16은 본 발명의 일 실시예에 따른 입출력 회로의 동작을 나타내는 타이밍도이다.
도 16에서 시점들(T0~T8) 사이의 간격은 은 시스템 클록 신호(CLK)의 사이클 주기에 해당한다.
도 16을 참조하면, 상기 테스트 기입 모드에서, 시스템 클록 신호(CLK)는 비활성화된 상태를 유지하다가 코맨드-어드레스 신호(IN1)가 전송될 때 토글링할 수 있다. 시스템 클록 신호(CLK)는 프리앰블 클록을 포함하고, 상기 프리앰블 클록의 다음 클록에 동기하여 코맨드-어드레스 신호(IN1)의 비트들이 상기 호스트 장치로부터 제공될 수 있다. 시점 T1부터 입력 신호(IN1)를 통하여 DDR 방식으로 시스템 클록 신호(CLK)의 상승 에지에 동기된 비트들(R1~R6) 및 하강 에지에 동기된 비트들(F1~F6)이 제공된다.
도 15의 제1 플립-플롭(162)은 시스템 클록 신호(CLK)의 상승 에지에 동기하여 입력 신호(IN1)를 샘플링하여 출력 신호(SL1Ra)를 제공하고, 제2 플립-플롭(163)은 시스템 클록 신호(CLK)의 하강 에지에 동기하여 입력 신호(IN1)를 샘플링하여 하강 래치 신호(SL1F)를 출력한다. 제3 플립-플롭(164)은 시스템 클록 신호(CLK)의 하강 에지에 동기하여 제1 플립-플롭(162)의 출력 신호(SL1Ra)를 샘플링하여 상승 래치 신호(SL1F)를 출력한다.
도 14의 필터 회로(FLT)는 시스템 클록 신호(CLK)의 프리앰블 클록을 필터링하여 제거하고 지연 회로(DEL)는 필터 회로(FLT)의 출력을 제3 지연 시간(tD3)만큼 지연하여 테스트 클록 신호(TCK)를 발생한다. 제3 지연 시간(tD3)은 도 14의 샘플링 회로들(SMP1~SMPn)의 셋업/홀드 시간에 따라서 결정될 수 있다.
노말 기입 모드에서는 시스템 클록 신호(CLK)가 활성화되어 토글링하고 있는 상태에서 코맨드-어드레스 신호의 비트들이 전송된다. 반면에 테스트 기입 모드에서는 시스템 클록 신호(CLK)의 비활성화된 상태를 유지하다가 코맨드-어드레스 신호의 비트들의 전송을 위해 시스템 클록 신호(CLK)의 토글링을 개시한다. 신호의 무결성(SI: signal integrity) 관점에서 시스템 클록 신호(CLK)가 프리앰블 클록을 포함하도록 하고, 이러한 프리앰블 클록을 제거하여 테스트 클록 신호(TCK)를 발생할 수 있다.
도 10의 제1 레지스터 유닛(RU1)은 테스트 클록 신호(TCK)에 동기하여 상승 테스트 결과 신호(TO1R) 및 하강 테스트 결과 신호(TO1F)를 출력한다. 상승 테스트 결과 신호(TO1R) 및 하강 테스트 결과 신호(TO1F)의 비트 값들(R1'~R6', F1'~F6')은 입력 신호(IN1)의 비트 값들(R1~R6, F1~F6)과 같을 수도 있고 다를 수도 있다.
이와 같이, 본 발명의 실시예들에 따른 메모리 장치의 입출력 회로는 코맨드-어드레스 링크의 테스트의 경우에 시스템 클록 신호의 프리앰블 클록에 상응하는 코맨드-어드레스 신호를 필터링함으로써 테스트 결과의 신뢰성을 향상시킬 수 있다.
도 17은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 17을 참조하면, 모바일 시스템(1200)은 어플리케이션 프로세서(1210), 통신(Connectivity)부(1220), 메모리 장치(1230), 비휘발성 메모리 장치(1240), 사용자 인터페이스(1250) 및 파워 서플라이(1260)를 포함한다.
어플리케이션 프로세서(1210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신부(1220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 메모리 장치(1230)는 어플리케이션 프로세서(1210)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치(1230)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다. 비휘발성 메모리 장치(1240)는 모바일 시스템(1200)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 사용자 인터페이스(1250)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1260)는 모바일 시스템(1200)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1200)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
메모리 장치(1230) 및/또는 비휘발성 메모리 장치(1240)는 도 1 내지 도 16을 참조하여 전술한 바와 같은 입출력 회로를 포함할 수 있다. 상기 입출력 회로는 노말 기입 경로 및 노말 기입 프로토콜에 따라서 다중-입력 쉬프트 레지스터 기능을 수행할 수 있다. 다중-입력 쉬프트 레지스터 기능이 노말 기입 동작과 동일한 타이밍 조건에 의해 수행되기 때문에, 테스트 기입 동작을 위한 추가적인 타이밍의 고려가 불필요하여 다중-입력 쉬프트 레지스터 기능이 효율적으로 수행될 수 있다. 또한, 상기 입출력 회로는 코맨드-어드레스 링크의 테스트의 경우에 시스템 클록 신호의 프리앰블 클록에 상응하는 코맨드-어드레스 신호를 필터링함으로써 테스트 결과의 신뢰성을 향상시킬 수 있다.
본 발명의 실시예들은 메모리 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 노말 기입 모드 및 테스트 기입 모드에서 동일한 노말 기입 프로토콜에 따라서 동작하고, 복수의 입력 신호들을 수신하여 복수의 래치 신호들을 발생하는 수신 회로; 및
    상기 테스트 기입 모드에서 상기 래치 신호들에 기초하여 복수의 테스트 결과 신호들을 발생하는 레지스터 회로를 포함하는 메모리 장치의 입출력 회로.
  2. 제1 항에 있어서,
    상기 수신 회로는 상기 노말 기입 프로토콜에 따른 적어도 하나의 클록 신호에 동기하여 동작하고,
    상기 레지스터 회로는 상기 클록 신호를 지연한 클록 신호에 동기하여 동작하는 것을 특징으로 하는 메모리 장치의 입출력 회로.
  3. 제1 항에 있어서, 상기 수신 회로는,
    데이터 신호들을 상기 입력 신호들로서 각각 수신하는 복수의 데이터 핀들;
    기입 데이터 스트로브 신호에 동기하여 상기 데이터 신호들을 샘플링하여 복수의 샘플링 신호들을 각각 발생하는 복수의 샘플링 회로들; 및
    기입 마스터 클록 신호에 동기하여 상기 샘플링 신호들을 래치하여 상기 래치 신호들을 각각 발생하는 복수의 래치 회로들을 포함하는 것을 특징으로 하는 메모리 장치의 입출력 회로.
  4. 제3 항에 있어서,
    상기 기입 마스터 클록 신호는 상기 노말 기입 프로토콜에 따른 기입 레이턴시(write latency) 및 버스트 길이(burst length)에 기초하여 발생되는 것을 특징으로 하는 메모리 장치의 입출력 회로.
  5. 제4 항에 있어서,
    상기 기입 마스터 클록 신호를 지연하여 테스트 클록 신호를 발생하는 지연 회로를 더 포함하고,
    상기 레지스터 회로는 상기 테스트 클록 신호에 동기하여 동작하는 것을 특징으로 하는 메모리 장치의 입출력 회로.
  6. 제3 항에 있어서,
    상기 샘플링 회로들의 각각은, 상기 기입 데이터 스트로브 신호의 상승 에지에 동기하여 상기 데이터 신호를 샘플링하여 상승 샘플링 신호를 발생하고 상기 기입 데이터 스트로브 신호의 하강 에지에 동기하여 상기 데이터 신호를 샘플링하여 하강 샘플링 신호를 발생하고,
    상기 래치 회로들의 각각은, 상기 기입 마스터 클록 신호에 동기하여 상기 상승 샘플링 신호를 래치하여 상승 래치 신호를 발생하고 상기 기입 마스터 클록 신호에 동기하여 상기 하강 샘플링 신호를 래치하여 하강 래치 신호를 발생하는 것을 특징으로 하는 메모리 장치의 입출력 회로.
  7. 제6 항에 있어서,
    상기 레지스터 회로는, 상기 래치 회로들로부터 각각 상기 상승 래치 신호 및 상기 하강 래치 신호를 수신하여 상승 테스트 결과 신호 및 하강 테스트 결과 신호를 발생하는 복수의 레지스터 유닛들을 포함하고,
    상기 레지스터 유닛들의 각각은 상기 기입 마스터 클록 신호를 지연한 테스트 클록 신호에 동기하여 동작하는 것을 특징으로 하는 메모리 장치의 입출력 회로.
  8. 제1 항에 있어서, 상기 수신 회로는,
    코맨드-어드레스 신호들을 상기 입력 신호들로서 각각 수신하는 복수의 코맨드-어드레스 핀들; 및
    호스트 장치로부터 제공되는 시스템 클록 신호에 동기하여 상기 코맨드-어드레스 신호들을 샘플링하여 상기 래치 신호들을 각각 발생하는 복수의 샘플링 회로들을 포함하는 것을 특징으로 하는 메모리 장치의 입출력 회로.
  9. 제8 항에 있어서,
    상기 테스트 기입 모드에서, 상기 시스템 클록 신호는 비활성화된 상태를 유지하다가 상기 코맨드-어드레스 신호들이 전송될 때 토글링하고,
    상기 시스템 클록 신호는 프리앰블 클록을 포함하고, 상기 프리앰블 클록의 다음 클록에 동기하여 상기 코맨드-어드레스 신호들의 비트들이 상기 호스트 장치로부터 제공되는 것을 특징으로 하는 메모리 장치의 입출력 회로.
  10. 제9 항에 있어서,
    상기 시스템 클록 신호를 수신하여 상기 프리앰블 클록을 제거하여 출력하는 필터 회로; 및
    상기 필터 회로의 출력을 지연하여 테스트 클록 신호를 발생하는 지연 회로를 더 포함하고,
    상기 레지스터 회로는 상기 테스트 클록 신호에 동기하여 동작하는 것을 특징으로 하는 메모리 장치의 입출력 회로.
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* Cited by examiner, † Cited by third party
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CN110556154A (zh) * 2018-05-31 2019-12-10 爱思开海力士有限公司 包括多输入移位寄存器电路的半导体器件
KR20200027641A (ko) * 2018-09-05 2020-03-13 에스케이하이닉스 주식회사 컨트롤러 및 그것의 동작 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160005445A1 (en) * 2014-07-02 2016-01-07 SK Hynix Inc. Semiconductor memory device and method of testing the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160005445A1 (en) * 2014-07-02 2016-01-07 SK Hynix Inc. Semiconductor memory device and method of testing the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110556154A (zh) * 2018-05-31 2019-12-10 爱思开海力士有限公司 包括多输入移位寄存器电路的半导体器件
KR20190136581A (ko) * 2018-05-31 2019-12-10 에스케이하이닉스 주식회사 다중-입력 쉬프트 레지스터(misr) 회로를 구비한 반도체 장치
CN110556154B (zh) * 2018-05-31 2023-01-24 爱思开海力士有限公司 包括多输入移位寄存器电路的半导体器件
KR20200027641A (ko) * 2018-09-05 2020-03-13 에스케이하이닉스 주식회사 컨트롤러 및 그것의 동작 방법

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