KR102147360B1 - 입력 데이터 정렬 회로 및 이를 포함하는 반도체 장치 - Google Patents

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Abstract

입력 데이터 정렬 회로 및 이를 포함하는 반도체 장치가 개시된다. 본 발명의 예시적 실시예에 따라, 입력 데이터 정렬 회로는 데이터 스트로브 신호(DQS)를 2분주한 신호를 이용할 수 있다. 입력 데이터 정렬 회로는 증가된 폭을 갖는 데이터를 데이터 신호(DQ)를 통해서 수신되는 데이터 시퀀스로부터 생성할 수 있고, 이를 선택적으로 샘플링하여 병렬로 정렬된 데이터를 출력할 수 있다.

Description

입력 데이터 정렬 회로 및 이를 포함하는 반도체 장치{Circuit for aligning input data and semiconductor device including the same}
본 발명의 기술적 사상은 입력 데이터 정렬 회로 및 이를 포함하는 반도체 장치에 관한 것으로서, 자세하게는 데이터 스트로브 신호에 동기된 데이터 신호를 정렬하는 입력 데이터 정렬 회로 및 이를 포함하는 반도체 장치에 관한 것이다.
데이터를 저장하는 반도체 메모리 장치는 점차 집적도가 증가하고 있을 뿐만 아니라, 반도체 메모리 장치를 이용하여 데이터를 기록하거나 독출하는 장치들, 예컨대 중앙 처리 장치(CPU)등의 동작 속도가 증가함에 따라 대역폭(bandwidth) 또한 증가하고 있다. 예컨대, 반도체 메모리 장치의 일예로서 DRAM(dynamic random access memory)은 전원이 차단되는 경우 저장하고 있는 데이터를 소실하는 휘발성이지만, 집적화에 유리하고 고속으로 데이터를 기록하거나 독출할 수 있는 점에서 중앙 처리 장치(CPU)의 캐쉬 메모리로서 사용될 수 있다.
동기식 반도체 메모리 장치는 데이터와 함께 수신되는 클락 신호를 이용하여 수신되는 데이터를 처리할 수 있다. 대역폭을 증가시키기 위하여, 동기식 메모리는 상기 클락 신호의 상승 에지 및 하강 에지에서 각각 데이터를 처리하는 DDR(double data rate) 방식을 채택할 수 있다. DDR 동기식 메모리 장치는 상기 클락 신호의 주파수를 증가시키지 않으면서도 대역폭을 2배 증가시킬 수 있다. 한편, DDR 동기식 메모리 장치뿐만 아니라 DDR 동기식 메모리 장치와 통신하는 메모리 컨트롤러 또한 DDR 방식을 지원할 수 있고, DDR 방식에 따라 데이터를 전송하거나 수신할 수 있다.
본 발명의 기술적 사상은 입력 데이터 정렬 회로 및 이를 포함하는 반도체 장치에 관한 것으로서, 일련의 데이터를 포함하는 데이터 시퀀스를 수신하여 병렬로 정렬하는 입력 데이터 정렬 회로 및 이를 포함하는 반도체 장치를 제공한다.
본 발명의 기술적 사상의 일면에 따른 입력 데이터 정렬 회로는 데이터 스트로브 신호에 따라 직렬 입력되는 데이터를 데이터 시퀀스로 제공하는 입력 데이터 샘플러, 상기 데이터 스트로브 신호를 분주하여 데이터 정렬 신호를 생성하는 분주기, 상기 데이터 정렬 신호의 극성을 판별하여 제어 신호를 제공하는 극성 판별 블록, 및 상기 제어 신호에 응답하고, 상기 데이터 정렬 신호에 따라 상기 데이터 시퀀스를 병렬로 정렬하여 출력 데이터로 생성하는 데이터 정렬 블록을 포함할 수 있다.
본 발명의 예시적 실시예에 따라, 상기 데이터 정렬 블록은 상기 데이터 정렬 신호에 동기되고, 상기 데이터 시퀀스의 홀수 번째 및 짝수 번째 데이터를 각각 포함하는 시퀀스들 중 하나를 병렬로 정렬하여 제1 및 제2 데이터를 각각 출력하는 제1 및 제2 정렬 블록, 및 상기 제어 신호에 따라 상기 제1 및 제2 데이터 중 일부를 선택하여 출력하는 선택 블록을 포함할 수 있다.
본 발명의 예시적 실시예에 따라, 상기 제1 및 제2 정렬 블록은 상기 데이터 정렬 신호의 극성에 따라 상기 데이터 시퀀스의 홀수 번째 및 짝수 번째 데이터를 각각 병렬로 정렬하거나 상기 데이터 시퀀스의 짝수 번째 및 홀수 번째 데이터를 각각 병렬로 정렬할 수 있다.
본 발명의 예시적 실시예에 따라, 상기 제1 정렬 블록은 상기 데이터 정렬 신호에 의해 제어되고 직렬 연결된 상승 에지 트리거 플립플롭 및 하나 이상의 제1 래치들을 포함하고, 상기 상승 에지 트리거 플립플롭 및 상기 제1 래치들의 출력을 제1 데이터로서 출력할 수 있다. 또한, 상기 제2 정렬 블록은 상기 데이터 정렬 신호에 의해 제어되고 직렬 연결된 하강 에지 트리거 플립플롭 및 하나 이상의 제2 래치들을 포함하고, 상기 하강 에지 트리거 플립플롭 및 상기 제2 래치들의 출력을 제2 데이터로서 출력할 수 있다.
본 발명의 예시적 실시예에 따라, 상기 극성 판별 블록은 데이터의 직렬 입력을 예정하는 트리거 신호를 상기 입력 데이터 스트로브 신호로서 샘플링하는 제1 샘플러, 상기 제1 샘플러가 출력한 신호를 지연시키는 지연부, 및 상기 데이터 정렬 신호를 상기 지연부가 출력한 신호로서 샘플링하여 상기 제어 신호를 출력하는 제2 샘플러를 포함할 수 있다.
본 발명의 예시적 실시예에 따라, 상기 제1 지연부는 상기 입력 데이터 스트로브 신호의 주기 보다 짧은 시간만큼 상기 제1 샘플러가 출력한 신호를 지연시킬 수 있다.
본 발명의 예시적 실시예에 따라, 상기 극성 판별 블록은 상기 트리거 신호를 지연 시킨 샘플 신호를 더 출력할 수 있고, 상기 입력 데이터 정렬 회로는 상기 출력 데이터를 상기 샘플 신호로서 샘플링하는 출력 데이터 샘플러를 더 포함할 수 있다.
본 발명의 기술적 사상의 다른 일면에 따른 반도체 장치는 데이터 스트로브 신호에 따라 직렬 입력되는 데이터를 병렬로 정렬하여 출력 데이터를 생성하고, 상기 출력 데이터를 N개의 경로들을 통해서 출력하는 입력 데이터 정렬 회로, 및 상기 N개의 경로들을 통해서 수신되는 데이터가 동시에 기록되는 N개의 메모리 블록들을 포함하는 데이터 저장 블록을 포함할 수 있다. 또한, 상기 입력 데이터 정렬 회로는 상기 데이터 스트로브 신호를 분주한 데이터 정렬 신호를 생성하고, 상기 데이터 정렬 신호의 극성에 기초하여 상기 직렬 입력되는 데이터를 병렬로 정렬하여 상기 출력 데이터로 생성할 수 있다.
본 발명의 예시적 실시예에 따라, 상기 입력 데이터 정렬 회로는 상기 데이터 스트로브 신호에 따라 상기 직렬 입력되는 데이터를 데이터 시퀀스로 제공하는 입력 데이터 샘플러, 상기 데이터 스트로브 신호를 분주하여 상기 데이터 정렬 신호를 생성하는 분주기, 상기 데이터 정렬 신호의 극성을 판별하여 제어 신호를 제공하는 극성 판별 블록, 및 상기 제어 신호에 응답하고, 상기 데이터 정렬 신호에 따라 상기 데이터 시퀀스를 병렬로 정렬하여 출력 데이터로 생성하는 데이터 정렬 블록을 포함할 수 있다.
본 발명의 예시적 실시예에 따라, 상기 데이터 정렬 블록은 상기 데이터 정렬 신호에 동기되고, 상기 데이터 시퀀스의 홀수 번째 및 짝수 번째 데이터를 각각 포함하는 시퀀스들 중 하나를 병렬로 정렬하여 제1 및 제2 데이터를 각각 출력하는 제1 및 제2 정렬 블록, 및 상기 제어 신호에 따라 상기 제1 및 제2 데이터 중 일부를 선택하여 출력하는 선택 블록을 포함할 수 있다.
본 발명의 예시적 실시예에 따라, 상기 제1 및 제2 정렬 블록은 상기 데이터 정렬 신호의 극성에 따라 상기 데이터 시퀀스의 홀수 번째 및 짝수 번째 데이터를 각각 병렬로 정렬하거나 상기 데이터 시퀀스의 짝수 번째 및 홀수 번째 데이터를 각각 병렬로 정렬할 수 있다.
본 발명의 예시적 실시예에 따라, 상기 극성 판별 블록은 데이터의 직렬 입력을 예정하는 트리거 신호를 상기 데이터 스트로브 신호로서 샘플링하는 제1 샘플러, 상기 제1 샘플러가 출력한 신호를 지연시키는 지연부, 및 상기 데이터 정렬 신호를 상기 지연부가 출력한 신호로서 샘플링하여 상기 제어 신호를 출력하는 제2 샘플러를 포함할 수 있다.
본 발명의 예시적 실시예에 따라, 상기 지연부는 상기 입력 데이터 스트로브 신호의 주기 보다 짧은 시간만큼 상기 제1 샘플러가 출력한 신호를 지연시킬 수 있다.
본 발명의 예시적 실시예에 따라, 상기 반도체 장치는 반도체 메모리 장치를 제어하는 메모리 컨트롤러일 수 있고, 상기 입력 데이터 정렬 회로는 상기 반도체 메모리 장치의 버스트 독출 모드에서 동작할 수 있다.
본 발명의 예시적 실시예에 따라, 상기 반도체 장치는 반도체 메모리 장치일 수 있고, 상기 메모리 블록들은 복수개의 DRAM 셀들을 포함할 수 있으며, 상기 입력 데이터 정렬 회로는 버스트 기록 모드에서 동작할 수 있다.
본 발명의 예시적 실시예에 따라, 입력 데이터 정렬 회로는 병렬로 정렬된 복수개의 데이터들에서 발생할 수 있는 지터(jitter)의 영향을 줄일 수 있다.
또한, 본 발명의 예시적 실시예에 따라, 입력 데이터 정렬 회로는 병렬로 정렬된 복수개의 데이터들에 대한 샘플링 마진을 개선시킬 수 있다.
도 1은 본 발명의 예시적 실시예에 따른 입력 데이터 정렬 회로를 나타내는 블록도이다.
도 2는 본 발명의 예시적 실시예에 따른 데이터 정렬 블록을 나타내는 블록도이다.
도 3은 본 발명의 예시적 실시예에 따라 입력 데이터 정렬 회로의 내부 신호들을 나타내는 타이밍도이다.
도 4는 본 발명의 예시적 실시예에 따른 제1 데이터 샘플러를 나타내는 블록도이다.
도 5a 및 5b는 본 발명의 예시적 실시예에 따라 데이터 정렬 블록이 포함하는 홀수 정렬 블록 및 짝수 정렬 블록을 각각 나타내는 블록도들이다.
도 6a 및 6b는 본 발명의 예시적 실시예에 따라 짝수 정렬 블록 및 홀수 정렬 블록이 각각 포함하는 제1 및 제2 정렬 블록들을 나타내는 블록도들이다.
도 7a 및 7b는 데이터 정렬 신호의 극성이 각각 제1 극성인 경우 홀수 정렬 블록에 포함된 제1 및 제2 정렬 블록의 동작 및 짝수 정렬 블록에 포함된 제1 및 제2 정렬 블록의 동작을 각각 나타내는 타이밍도들이다.
도 8a 및 8b는 데이터 정렬 신호의 극성이 각각 제2 극성인 경우 홀수 정렬 블록에 포함된 제1 및 제2 정렬 블록의 동작 및 짝수 정렬 블록에 포함된 제1 및 제2 정렬 블록의 동작을 각각 나타내는 타이밍도들이다.
도 9a 및 9b는 본 발명의 예시적 실시예에 따라 홀수 정렬 블록 및 짝수 정렬 블록이 포함하는 선택 블록들을 각각 나타내는 블록도들이다.
도 10은 본 발명의 예시적 실시예에 따른 극성 판별 블록을 나타내는 블록도이다.
도 11은 본 발명의 예시적 실시예에 따라 극성 판별 블록의 동작을 나타내는 타이밍도이다.
도 12는 본 발명의 예시적 실시예에 따른 입력 데이터 정렬 회로를 포함하는 반도체 메모리 장치를 나타내는 블록도이다.
도 13은 본 발명의 예시적 실시예에 따라 도 12의 메모리 셀 어레이의 구조를 나타내는 도면이다.
도 14는 본 발명의 예시적 실시예에 따른 입력 데이터 정렬 회로를 포함하는 DRAM 및 메모리 컨트롤러를 구비하는 메모리 모듈을 나타내는 도면이다.
도 15는 본 발명의 예시적 실시예에 따른 입력 데이터 정렬 회로를 포함하는 메모리 시스템을 설명하는 도면이다.
도 16은 본 발명의 예시적 실시예에 따른 입력 데이터 정렬 회로를 포함하는 메모리 컨트롤러 및 DRAM이 장착된 컴퓨터 시스템을 나타내는 도면이다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 1은 본 발명의 예시적 실시예에 따른 입력 데이터 정렬 회로(10)를 나타내는 블록도이고, 도 3은 본 발명의 예시적 실시예에 따라 입력 데이터 정렬 회로(10)의 내부 신호들을 나타내는 타이밍도이다. 입력 데이터 정렬 회로(10)는 데이터 스트로브 신호(DQS) 및 데이터 신호(DQ)를 수신할 수 있다. 입력 데이터 정렬 회로(10)는 데이터 신호(DQ)를 통해서 일련의 N개 데이터를 포함하고 데이터 스트로브 신호(DQS)에 동기된 데이터 시퀀스(DS)를 수신할 수 있고, 데이터 시퀀스에 포함된 복수개의 데이터를 병렬로 정렬한 N개의 데이터(rDP)를 출력할 수 있다. 입력 데이터 정렬 회로(10)는 DDR 방식을 지원할 수 있고, 이에 따라 입력 데이터 정렬 회로(10)가 수신하는 데이터 시퀀스(DS)는 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지에 동기된 데이터를 포함할 수 있다. 이하에서, 입력 데이터 정렬 회로(10)는 DDR 방식에 따라 동작하는 것으로 가정한다. 즉, 입력 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지 각각에 응답하여 데이터 신호(DQ)를 샘플링하여 데이터 시퀀스(DS)를 수신할 수 있다.
입력 데이터 정렬 회로(10)는 버스트 모드에서 동작할 수 있다. 버스트 모드는 버스트 모드의 시작을 알리는 신호를 먼저 전송하고, 이어서 미리 정해진 개수(버스트 길이(burst length)로서 지칭된다)의 데이터를 시리얼하게 송신하거나 수신하는 동작 모드를 말한다. 예컨대, 입력 데이터 정렬 회로(10)는 반도체 메모리 장치에 포함될 수 있고, 입력 데이터 정렬 회로(10)는 반도체 메모리 장치의 버스트 기록 모드에서 동작할 수 있다. 반도체 메모리 장치는 외부로부터(예컨대, 메모리 컨트롤러로부터) 버스트 기록 모드에 대응하는 기록 명령을 수신할 수 있고, 이어서 버스트 길이에 대응하는 데이터를 시리얼하게 수신할 수 있다. 이와 같이, 시리얼하게 수신된 일련의 데이터를 데이터 시퀀스라고 한다. 도 3은 버스트 길이가 8인 경우, 즉 N이 8인 경우 입력 데이터 정렬 회로(10)가 8개의 병렬로 정렬된 데이터(rDP)를 출력하는 것을 나타낸다. 이하에서, 도 1에 도시된 N은 8인 것으로 가정한다.
한편, 본 발명의 예시적 실시예에 따라 입력 데이터 정렬 회로(10)는 반도체 메모리 장치를 제어하는 메모리 컨트롤러에 포함될 수 있다. 메모리 컨트롤러는 반도체 메모리 장치를 버스트 독출 모드로 설정할 수 있고, 이에 응답하여 반도체 메모리 장치는 일련의 데이터를 포함하는 데이터 시퀀스를 데이터 신호(DQ)를 통해서 메모리 컨트롤러로 전송할 수 있다. 메모리 컨트롤러에 포함된 입력 데이터 정렬 회로(10)는 반도체 메모리 장치로부터 데이터 시퀀스를 수신하여 병렬로 정렬할 수 있다. 이하에서, 본 발명의 예시적 실시예에 따른 입력 데이터 정렬 회로(10)는 반도체 메모리 장치에 포함된 것으로 설명되나, 본 발명의 실시예들은 이에 제한되지 않는다.
도 1에 도시된 바와 같이, 입력 데이터 정렬 회로(10)는 데이터 버퍼(110), 데이터 스트로브 버퍼(120), 제1 데이터 샘플러(200), 분주기(300), 극성 판별 블록(400), 데이터 정렬 블록(500) 및 제2 데이터 샘플러(600)를 포함할 수 있다. 데이터 버퍼(110)는 수신된 데이터 신호(DQ)를 버퍼링하여 내부 데이터 신호(iDQ)를 출력할 수 있다. 데이터 스트로브 버퍼(120)는 수신된 데이터 스트로브 신호(DQS)를 버퍼링하여 내부 데이터 스트로브 신호(iDQS)를 출력 할 수 있다. 이하에서, 본 발명의 예시적 실시예들은 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)가 각각 데이터 버퍼(110) 및 데이터 스트로브 버퍼(120)를 통과한 내부 데이터 신호(iDQ) 및 내부 데이터 스트로브 신호(iDQS)에 기초하여 설명된다.
데이터 스트로브 신호(DQS)는 데이터 신호(DQ)를 통해서 데이터 시퀀스(DS)가 수신되기 전, 예컨대 미리 정해진 사이클을 가지고, 그 다음에 데이터 시퀀스(DS)가 데이터 신호(DQ)를 통해서 수신될 수 있다. 예컨대, 도 3에 도시된 바와 같이, 데이터 시퀀스(DS)에 앞서 2 사이클 동안 내부 데이터 스트로브 신호(iDQS)가 수신될 수 있다. 이와 같이, 데이터 시퀀스(DS)와 함께 수신되기 이전에 데이터 스트로브 신호(DQS)가 진동하는 횟수, 즉 데이터 스트로브 신호(DQS)의 사이클 수를 프리앰블(preamble)로서 지칭할 수 있다. 프리앰블은 데이터를 서로 송수신하는 장치들 사이에 미리 정해질 수 있으며, 설정 신호의 송수신을 통해 변경될 수 있다. 도 3의 실시예에서 프리엠블은 2 tCK이며, 여기서 1 tCK는 1 클락 사이클에 대응하는 시간을 나타낸다.
본 발명의 예시적 실시예에 따라, 제1 데이터 샘플러(200)는 데이터 버퍼(110)로부터 데이터 시퀀스(DS)를 수신할 수 있고, 데이터 스트로브 버퍼(110)로부터 내부 데이터 스트로브 신호(iDQS)를 수신할 수 있다. 제1 데이터 샘플러(200)는 내부 데이터 스트로브 신호(iDQS)를 이용하여 내부 데이터 신호(iDQ)를 통해서 수신되는 데이터 시퀀스(DS)를 샘플링할 수 있다. 즉, 제1 데이터 샘플러(200)는 내부 데이터 스트로브 신호(iDQS)의 상승 에지 및 하강 에지에서 데이터 시퀀스(DS)를 각각 샘플링하고 정렬하여 2개의 데이터 시퀀스들(DS_F, DS_S)을 생성할 수 있다.
도 1 및 3을 참조하면, 제1 데이터 샘플러(200)는 데이터 시퀀스(DS)의 홀수 번째 데이터들을 포함하는 데이터 시퀀스(DS_F) 및 데이터 시퀀스(DS)의 짝수 번째 데이터들을 포함하는 데이터 시퀀스(DS_S)를 각각 출력할 수 있다. 즉, 데이터 시퀀스(DS_F)는 내부 데이터 스트로브 신호(iDQS)의 상승 에지에서 데이터 시퀀스(DS)를 샘플링한 데이터들을 포함할 수 있고, 데이터 시퀀스(DS_S)는 내부 데이터 스트로브 신호(iDQS)의 하강 에지에서 데이터 시퀀스(DS)을 샘플링한 데이터들을 포함할 수 있다. 이에 따라, 도 3에 도시된 바와 같이, 하나의 데이터 시퀀스(DS)가 2개의 데이터 시퀀스들(DS_F, DS_S)로 병렬 처리되었기 때문에, 데이터 시퀀스(DS)에 포함된 데이터들의 폭(duration)은 1/2 tCK에 대응하는 반면, 데이터 시퀀스(DS_F 또는 DS_S)에 포함된 데이터들의 폭은 1 tCK에 대응할 수 있다. 제1 데이터 샘플러(200)는 도 4에서 보다 자세하게 설명된다.
분주기(300)는 내부 데이터 스트로브 신호(iDQS)를 수신할 수 있고, 수신된 내부 데이터 스트로브 신호(iDQS)를 분주한 데이터 정렬 신호(DA)를 출력할 수 있다. 예컨대, 데이터 정렬 신호(DA)는 내부 데이터 스트로브 신호(iDQS)를 2분주한 신호일 수 있다. 이하에서, 데이터 정렬 신호(DA)는 내부 데이터 스트로브 신호(iDQS)를 2분주한 신호인 것으로 가정한다.
극성 판별 블록(400)은 데이터 정렬 신호(DA)의 극성을 판별할 수 있다. 내부 데이터 스트로브 신호(iDQS)를 2분주한 데이터 정렬 신호(DA)가 프리앰블 구간을 지난 이후, 데이터 시퀀스(DS)의 첫 번째 데이터에 대응하는 데이터 정렬 신호(DA)는 2개의 서로 다른 극성을 가질 수 있다. 즉, 데이터 정렬 신호(DA)는 데이터 시퀀스(DS)의 첫 번째 데이터가 수신되는 시점에서, 상승 에지 또는 하강 에지를 나타낼 수 있다. 이와 같이 데이터 정렬 신호(DA)가 서로 다른 극성을 가지는 것은 프리앰블의 길이에 기인한다. 전술한 바와 같이, 내부 데이터 스트로브 신호(iDQS)는 프리앰블의 길이(수 tCK)에 대응하는 만큼 데이터 시퀀스(DS)보다 먼저 수신될 수 있고 프리앰블의 길이는 미리 설정되는 값에 따라 가변적이므로, 프리앰블의 길이에 대응하는 내부 데이터 스트로브 신호(iDQS)의 사이클 수가 홀수 또는 짝수인지에 따라 데이터 정렬 신호(DA)의 극성이 결정될 수 있다. 본 발명의 예시적 실시예에 따라, 입력 데이터 정렬 회로(10)는 데이터 정렬 신호(DA)의 극성으로부터 독립적으로 데이터 시퀀스(DS)를 병렬로 정렬된 8개의 데이터(DP)로서 출력할 수 있다.
극성 판별 블록(400)은 데이터 시퀀스(DS)의 입력을 예정하는 트리거 신호(iTRIG)를 수신할 수 있다. 트리거 신호(iTRIG)는 일련의 데이터를 포함하는 데이터 시퀀스(DS)가 입력될 것을 미리 알리는 신호로서, 예컨대 반도체 메모리 장치 외부의 메모리 컨트롤러로부터 수신된 데이터 기록 명령을 디코딩한 신호로 부터 생성될 수 있다. 메모리 컨트롤러는 버스트 기록 모드를 이용하여 데이터를 기록하기 위하여, 버스트 기록 모드를 나타내는 기록 명령을 반도체 메모리 장치로 전송할 수 있다. 도 12의 명령 디코더(1110)는 수신된 기록 명령을 디코딩하여 기록 명령이 수신되었음을 나타내는 트리거 신호(iTRIG)를 생성할 수 있다.
극성 판별 블록(400)은 내부 데이터 스트로브 신호(iDQS), 데이터 정렬 신호(DA) 및 트리거 신호(iTRIG)에 기초하여 데이터 정렬 신호(DA)의 극성을 나타내는 극성 신호(POL)를 생성할 수 있다. 또한, 극성 판별 블록(400)은 내부 데이터 스트로브 신호(iDQS), 데이터 정렬 신호(DA) 및 트리거 신호(iTRIG)에 기초하여 제2 데이터 샘플러(600)가 데이터 정렬 블록이 출력하는 데이터(DP_F, DP_S)를 샘플링하는데 사용하는 샘플링 신호(SAM)를 생성할 수 있다. 극성 판별 블록(400)의 동작에 대한 자세한 내용은 도 10 및 11에서 설명된다.
데이터 정렬 블록(500)은 제1 데이터 샘플러(200)로부터 데이터 시퀀스들(DS_F, DS_S) 및 데이터 정렬 신호(DA)를 수신할 수 있고, 데이터 정렬 신호(DA) 및 극성 신호(POL)를 수신할 수 있다. 도 1에 도시된 바와 같이, 데이터 정렬 블록(500)은 데이터 시퀀스들(DS_F, DS_S)를 병렬로 정렬하여 N개의 병렬로 정렬된 데이터(DP)를 출력할 수 있다. 데이터 정렬 블록(500)는 도 2에서 보다 자세하게 설명된다.
제2 데이터 샘플러(600)는 데이터 정렬 블록(500)으로부터 병렬로 정렬된 데이터(DP)를 수신할 수 있고, 극성 판별 블록(400)으로부터 샘플링 신호(SAM)를 수신할 수 있다. 도 3을 참조하면, 제2 데이터 샘플러(600)는 T7 시점 부근에서 샘플링 신호(SAM)의 하강 에지에 응답하여 8개의 경로를 통해서 수신되는 데이터(DP)를 샘플링하여 데이터(rDP)를 출력할 수 있다. 8개의 경로를 통해서 제2 데이터 샘플러(600)가 출력하는 데이터(rDP)는 2 tCK보다 긴 시간에 대응하는 폭을 가질 수 있고, 8개의 메모리 블록에 동시에 저장될 수 있다.
도 2는 본 발명의 예시적 실시예에 따른 데이터 정렬 블록(500)을 나타내는 블록도이다. 도 2에 도시된 바와 같이, 데이터 정렬 블록(500)은 홀수 정렬 블록(510) 및 짝수 정렬 블록(520)을 포함할 수 있다. 도 1을 참조하면, 홀수 정렬 블록(510)은 제1 데이터 샘플러(200)로부터 데이터 시퀀스(DS_F)를 수신할 수 있고, 짝수 정렬 블록(520)은 제1 데이터 샘플러(200)로부터 데이터 시퀀스(DS_S)를 수신할 수 있다. 제1 데이터 샘플러(200)가 출력하는 2개의 데이터 시퀀스(DS_F, DS_S)의 타이밍은 일치할 수 있고(즉, 서로 정렬될 수 있고), 이에 따라 홀수 정렬 블록(510) 및 짝수 정렬 블록(520)은 동일한 타이밍의 데이터 시퀀스들(DS_F, DS_S)을 수신할 수 있다. 이에 따라, 홀수 정렬 블록(510) 및 짝수 정렬 블록(520)은 동일하게 구성될 수 있다.
도 1 내지 3을 참조하면, 홀수 정렬 블록(510)은 데이터 시퀀스(DS)의 홀수 번째 데이터를 포함하는 데이터 시퀀스(DS_F)를 수신할 수 있고, 데이터 정렬 신호(DA) 및 극성 신호(POL)를 이용함으로써 데이터 시퀀스(DS_F)를 병렬로 정렬하여 4개의 데이터(D1, D3, D5, D7)를 포함하는 데이터(DP_F)를 출력할 수 있다. 또한, 짝수 정렬 블록(520)은 데이터 시퀀스(DS)의 짝수 번째 데이터를 포함하는 데이터 시퀀스(DS_S)를 수신할 수 있고, 데이터 정렬 신호(DA) 및 극성 신호(POL)를 이용함으로써 데이터 시퀀스(DS_S)를 병렬로 정렬하여 4개의 데이터(D2, D4, D6, D8)를 포함하는 데이터(DP_S)를 출력할 수 있다. 도 1에 도시된 바와 같이, 데이터 시퀀스들(DP_F, DP_S)은 각각 4개의 경로를 통해서 출력될 수 있다.
한편, 도 3에 도시된 바와 같이, 홀수 정렬 블록(510) 및 짝수 정렬 블록(520)(또는, 이를 포함하는 데이터 정렬 블록(500))이 출력하는 데이터(DP_F, DP_S)의 폭(duration)은 2 tCK에 대응할 수 있다. 폭이 1 tCK인 데이터를 포함하는 데이터 시퀀스들(DS_F, DS_S)은 데이터 정렬 블록(500)을 통과하면서 폭이 2 tCK인 데이터(DP_F, DP_S)로서 병렬로 정렬될 수 있다. 이와 같이, 확장된 폭은 샘플링 마진을 개선시켜 제2 데이터 샘플러(600)가 데이터(DP_F, DPS)를 샘플링하는데 유리할 수 있다. 뿐만 아니라, 8개의 경로에서 발생할 수 있는 데이터의 지터(jitter)에 따른 영향을 줄일 수 있다.도 4는 본 발명의 예시적 실시예에 따른 제1 데이터 샘플러(200)를 나타내는 블록도이다. 제1 데이터 샘플러(200)는 내부 데이터 신호(iDQ) 및 내부 데이터 스트로브 신호(iDQS)를 수신할 수 있고, 내부 데이터 신호(iDQ)를 통해서 수신되는 데이터 시퀀스(DS)에 포함된 홀수 번째 및 짝수 번째 데이터를 각각 포함하는 데이터 시퀀스들(DS_F, DS_S)를 각각 출력할 수 있다.
도 4에 도시된 바와 같이, 제1 데이터 샘플러(200)는 상승 에지 트리거 플립플롭(210) 및 2개의 하강 에지 트리거 플립플롭(220, 230)을 포함할 수 있다. 상승 에지 트리거 플립플롭(210)은 내부 데이터 신호(iDQ)를 수신하고, 내부 데이터 스트로브 신호(iDQS)에 의해 제어된다. 즉, 상승 에지 트리거 플립플롭(210)은 내부 데이터 스트로브 신호(iDQS)의 상승 에지에서 데이터 신호(iDQ)를 샘플링 할 수 있다. 한편, 하강 에지 트리거 플립플롭(220)은 내부 데이터 신호(iDQ)를 수신하고, 내부 데이터 스트로브 신호(iDQS)에 의해 제어될 수 있으며, 내부 데이터 스트로브 신호(iDQS)의 하강 에지에서 내부 데이터 신호(iDQ)를 샘플링 할 수 있다.
상승 에지 트리거 플립플롭(210)이 출력하는 데이터 시퀀스(DS_FX) 및 하강 에지 트리거 플립플롭(220)가 출력하는 데이터 시퀀스(DS_S)의 타이밍을 맞추기 위하여, 하강 에지 트리거 플립플롭(230)은 상승 에지 트리거 플립플롭(210)이 출력하는 데이터 시퀀스(DS_FX)를 내부 데이터 스트로브 신호(iDQS)의 하강 에지에서 샘플링할 수 있다. 이에 따라, 제1 데이터 샘플러(200)가 출력하는 데이터 시퀀스들(DS_F, DS_S)에 포함되는 데이터의 폭은 제1 데이터 샘플러(200)가 수신하는 데이터 시퀀스(DS)에 포함된 데이터의 폭의 2배가 될 수 있다. 도 3은 제1 데이터 샘플러(200)와 관련된 데이터 시퀀스들(DS, DS_FX, DS_F, DS_S) 및 내부 데이터 스트로브 신호(iDQS)를 도시한다.
도 5a 및 5b는 본 발명의 예시적 실시예에 따라 데이터 정렬 블록(500)이 포함하는 홀수 정렬 블록(510) 및 짝수 정렬 블록(520)을 각각 나타내는 블록도들이다. 도 1에서 설명한 바와 같이, 데이터 정렬 블록(500)이 포함하는 홀수 정렬 블록(510) 및 짝수 정렬 블록(520)은 동일하게 구성될 수 있고, 홀수 정렬 블록(510) 및 짝수 정렬 블록(520)의 입력 신호 및 출력 신호만 상이할 수 있다. 즉, 도 5a 및 5b를 참조하면, 홀수 정렬 블록(510) 및 짝수 정렬 블록(520)은 제1 정렬 블록(511 또는 521), 제2 정렬 블록(512 또는 522) 및 선택 블록(515 또는 525)을 포함할 수 있다. 이 때, 제1 정렬 블록들(511, 521)은 구성이 동일할 수 있고, 제2 정렬 블록들(512, 522)은 구성이 동일할 수 있고, 선택 블록들(515, 525) 역시 구성이 동일할 수 있다. 이하에서 도 5a를 참조하여 홀수 정렬 블록(510)이 자세하게 설명된다. 도 5a에 도시된 바와 같이, 홀수 정렬 블록(510)은 제1 정렬 블록(511), 제2 정렬 블록(512) 및 선택 블록(515)을 포함할 수 있다. 제1 정렬 블록(511) 및 제2 정렬 블록(512)은 데이터 시퀀스(DS_F) 및 데이터 정렬 신호(DA)를 수신할 수 있다. 또한 제1 정렬 블록(511) 및 제2 정렬 블록(512)은 각각 병렬로 정렬된 제1 및 제2 데이터(DP_F1, DP_F2)를 각각 4개의 경로를 통해서 출력할 수 있다.
제1 정렬 블록(511)은 데이터 정렬 신호(DA)의 극성에 따라 데이터 시퀀스(DS_F)의 홀수 번째 또는 짝수 번째 데이터를 포함하는 시퀀스들 중 하나를 병렬로 정렬하여 제1 데이터(DP_F1)를 출력할 수 있다. 또한, 제2 정렬 블록(512)은 데이터 정렬 신호(DA)의 극성에 따라 데이터 시퀀스(DS_F)의 홀수 번째 또는 짝수 번째 데이터를 포함하는 시퀀스들 중 하나를 병렬로 정렬하여 제2 데이터(DP_F2)를 출력할 수 있다. 본 발명의 예시적 실시예에 따라, 제1 정렬 블록(511) 및 제2 정렬 블록(512)이 정렬하는 시퀀스는 서로 다를 수 있다. 예컨대, 데이터 정렬 신호(DA)의 극성이 제1 극성인 경우, 제1 정렬 블록(511)은 데이터 시퀀스(DS_F)의 홀수 번째 데이터를 포함하는 시퀀스를 정렬하여 제1 데이터(DP_F1)를 출력할 수 있고, 제2 정렬 블록(512)은 데이터 시퀀스(DS_F)의 짝수 번째 데이터를 포함하는 시퀀스를 정렬하여 제2 데이터(DP_F2)를 출력할 수 있다. 데이터 정렬 신호(DA)의 극성이 제2 극성인 경우, 제1 및 제2 정렬 블록(511, 512)은 그와 반대로 동작할 수 있다.
제1 및 제2 정렬 블록(511, 512)은 각각 4개의 데이터를 포함하는 시퀀스를 정렬하여 4개 경로를 통해서 제1 및 제2 데이터(DP_F1, DP_F2)를 출력할 수 있다. 본 발명의 예시적 실시예에 따라, 제1 및 제2 데이터(DP_F1, DP_F2)는 데이터 정렬 신호(DA)에 동기될 수 있다. 즉, 제1 및 제2 데이터(DP_F1, DP_F2)의 폭은 내부 데이터 스트로브 신호(iDQS)가 2분주된 데이터 정렬 신호(DA)에 동기되어 데이터 시퀀스(DS_F)에 포함된 데이터의 폭의 2배가 될 수 있다. 제1 및 제2 정렬 블록(511, 512)의 동작에 대한 자세한 내용은 도 6a, 7b 및 8a에서 설명된다.
선택 블록(515)은 제1 및 제2 정렬 블록(511, 512)으로부터 제1 및 제2 데이터(DP_F1, DP_F2)를 수신할 수 있고, 극성 신호(POL)에 기초하여 제1 및 제2 데이터(DP_F1, DP_F2) 중 일부를 선택하여 출력할 수 있다. 전술한 바와 같이, 제1 및 제2 정렬 블록(511, 512)은 각각 4개의 경로를 통해서 제1 및 제2 데이터(DP_F1, DP_F2)를 출력할 수 있고, 선택 블록(515)은 극성 신호(POL)에 따라 총 8개의 경로로 수신되는 제1 및 제2 데이터(DP_F1, DP_F2) 중 일부를 선택하여 4개의 경로를 통해서 출력할 수 있다. 예컨대, 도 3을 참조하면, 선택 블록(515)은 데이터 시퀀스(DP_F)를 출력할 수 있고, 데이터 시퀀스(DP_F)는 2 tCK에 대응하는 폭을 갖는 제1 및 제2 데이터(DP_F1, DP_F2) 중 4개의 데이터(D1, D3, D5, D7)를 포함할 수 있다. 한편, 도 1의 짝수 정렬 블록(520)의 경우, 짝수 정렬 블록(520)에 포함된 선택 회로는 데이터 시퀀스(DP_S)를 출력할 수 있고, 데이터 시퀀스(DP_S)는 4개의 데이터(D2, D4, D6, D8)를 포함할 수 있다.
도 3을 참조하면, 선택 블록(515)이 출력한 데이터(DP_F)는 2 tCK에 대응하는 폭을 가질 수 있고, 이는 제1 및 제2 정렬 블록(511, 512)이 출력하는 제1 및 제2 데이터(DP_F1, DP_F2)에 기인한다. 제1 및 제2 정렬 블록(511, 512)에 의해서 확장된 제1 및 제2 데이터(DP_F1, DP_F2)의 폭은 선택 블록(515)이 출력하는 데이터(DP_F)에 그대로 반영될 수 있다. 선택 블록(515)의 구조에 대한 자세한 내용은 도 9a에서 설명된다.
도 5b는 본 발명의 예시적 실시예에 따라 짝수 정렬 블록(520)을 나타내는 블록도 이다. 전술한 바와 같이, 짝수 정렬 블록(520)은 도 5a에 도시된 홀수 정렬 블록(510)과 입력 신호 및 출력 신호만 상이할 뿐 구조가 동일하므로, 도 5b에 대한 설명은 생략한다.
도 6a 및 6b는 본 발명의 예시적 실시예에 따라 짝수 정렬 블록(510) 및 홀수 정렬 블록(520)이 각각 포함하는 제1 및 제2 정렬 블록들(511, 512, 521, 522)을 나타내는 블록도들이다. 전술한 바와 같이, 제1 정렬 블록들(511, 521)은 구성이 동일할 수 있고, 제2 정렬 블록들(512, 522)은 구성이 동일할 수 있으므로, 이하에서 도 6a를 참조하여 홀수 정렬 블록(510)에 포함된 제1 및 제2 정렬 블록(511, 512)가 설명된다.
제1 및 제2 정렬 블록(511, 512)은 데이터 시퀀스(DS_F) 및 내부 데이터 스트로브 신호(iDQS)를 수신할 수 있고, 4개의 경로를 통해서 제1 및 제2 데이터(DP_F1, DP_F2)를 각각 출력할 수 있다. 도 6a 및 6b는 도 3과 같이 N이 8인 실시예를 도시하며, 본 실시예에서 제1 및 제2 정렬 블록(511, 512)은 각각 4개의 경로를 통해서 제1 및 제2 데이터(DP_F1, DP_F2)를 출력할 수 있다.
도 6a에 도시된 바와 같이, 제1 정렬 블록(511)은 상승 에지 트리거 플립플롭(511_1) 및 3개의 래치들(511_2 내지 511_4)을 포함할 수 있다. 상승 에지 트리거 플립플롭(511_1) 및 3개의 래치들(511_2 내지 511_4)은 직렬 연결될 수 있고, 데이터 정렬 신호(DA)에 의해 제어될 수 있다. 상승 에지 트리거 플립플롭(511_1) 및 3개의 래치들(511_2 내지 511_4) 각각이 출력하는 신호들(DO_7, DE_5, DO_3, DE_1)이 제1 정렬 블록(511)의 외부로 출력될 수 있고, 제1 데이터(DP_F1)를 구성할 수 있다. 본 발명의 예시적 실시예에 따라, 3개의 래치들(511_2 내지 511_4)은 각각 D 래치일 수 있다. 또한, 도 6a에 도시된 바와 같이, 3개의 래치들(511_2 내지 511_4)은 각각 하강 D 래치, 상승 D 래치 및 하강 D 래치일 수 있고, 도 6a에 도시된 순서대로 상승 에지 트리거 플립플롭(511_1)과 직렬 연결될 수 있다.
한편, 도 6a에 도시된 바와 같이, 제2 정렬 블록(512)은 하강 에지 트리거 플립플롭(512_1) 및 3개의 래치들(512_2 내지 512_4)을 포함할 수 있다. 하강 에지 트리거 플립플롭(512_1) 및 3개의 래치들(512_2 내지 512_4)은 직렬 연결될 수 있고, 데이터 정렬 신호(DA)에 의해 제어될 수 있다. 상승 에지 트리거 플립플롭(512_1) 및 3개의 래치들(512_2 내지 512_4) 각각이 출력하는 신호들(DE7, DO_5, DE_3, DO_1)이 제2 정렬 블록(512)의 외부로 출력될 수 있고, 제2 데이터(DP_F2)를 구성할 수 있다. 도 6a에 도시된 바와 같이, 3개의 래치들(512_2 내지 512_4)은 각각 상승 D 래치, 하강 D 래치 및 상승 D 래치일 수 있고, 도 6a에 도시된 순서대로 하강 에지 트리거 플립플롭(512_1)와 직렬 연결될 수 있다.
후술하는 바와 같이, 제1 및 제2 정렬 블록(511, 512)에 포함된 플립플롭들(511_1, 512_1) 및 래치들(511_2 내지 511_4, 512_2 내지 512_4)은 2 tCK에 대응하는 폭을 갖는 데이터들을 입출력하기 때문에, 1 tCK에 대응하는 폭을 갖는 데이터들을 입출력하는 것들과 비교하여 동작 속도가 낮을 수 있다. 이에 따라, 플립플롭들(511_1, 512_1) 및 래치들(511_2 내지 511_4, 512_2 내지 512_4)을 구성하는 트랜지스터들의 크기는 감소할 수 있고, 입력 데이터 정렬 회로(10)의 크기도 감소할 수 있다. 플립플롭들(511_1, 512_1) 및 래치들(511_2 내지 511_4, 512_2 내지 512_4)의 크기가 감소함에 따라 제1 및 제2 정렬 블록(511, 512)을 포함하는 본 발명의 예시적 실시예에 따른 홀수 정렬 블록(510)을 구현하기 위해 필요한 공간도 감소할 수 있다. 이에 따라 도 2를 참조하면, 본 발명의 예시적 실시예에 따른 데이터 정렬 블록(500)은 홀수 정렬 블록(510) 및 짝수 정렬 블록(520)을 포함하고 있음에도 불구하고, 데이터 정렬 블록(500)을 구현하기 위해 필요한 공간은 1 tCK에 대응하는 폭을 갖고 병렬로 정렬된 데이터를 출력하기 위해 보다 큰 크기의 트랜지스터들을 포함하는 회로를 구현하기 위해 필요한 공간과 유사하거나 상대적으로 작을 수 있다. 반도체 메모리 장치는 데이터 시퀀스(DS)의 비트 폭에 대응하는 수의 입력 데이터 정렬 회로(10)를 포함할 수 있으므로, 입력 데이터 정렬 회로(10)의 감소된 크기는 높은 집적도를 갖는 반도체 메모리 장치를 설계하는데 유리할 수 있다.
도 6b는 본 발명의 예시적 실시예에 따라 짝수 정렬 블록(520)에 포함된 제1 및 제2 정렬 블록(521, 522)을 나타내는 블록도 이다. 전술한 바와 같이, 짝수 정렬 블록(520)에 포함된 제1 및 제2 정렬 블록(521, 522)는 도 6a에 도시된 홀수 정렬 블록(510)에 포함된 제1 및 제2 정렬 블록(511, 512)과 입력 신호 및 출력 신호만 상이할 뿐 구조가 동일하므로, 도 6b에 대한 설명은 생략한다.
도 7a 및 7b는 데이터 정렬 신호(DA)의 극성이 각각 제1 극성인 경우 홀수 정렬 블록(510)에 포함된 제1 및 제2 정렬 블록(511, 512)의 동작 및 짝수 정렬 블록(520)에 포함된 제1 및 제2 정렬 블록(521, 522)의 동작을 각각 나타내는 타이밍도들이다. 도 7a 및 7b에 도시된 바와 같이, 프리엠블이 2 tCK인 경우, 내부 데이터 스트로브 신호(iDQS)를 2분주한 데이터 정렬 신호(DA)의 하강 에지가 데이터 시퀀스(DS)의 첫 번째 데이터(D1)에 대응할 수 있다. 이와 같이 도 7a 및 7b에 도시된 데이터 정렬 신호(DA)의 극성을 제1 극성 또는 짝수 극성이라고 부른다. 이에 따라, 도 7a 및 7b에 도시된 바와 같이 도 1의 극성 판별 블록(400)이 생성하는 극성 신호(POL)는 T4 시점 및 T5 시점 사이에서 로우 레벨로 천이된다.
도 7a는 본 발명의 예시적 실시예에 따라 홀수 정렬 블록(510)에 포함된 제1 및 제2 정렬 블록(511, 512)의 동작을 나타내는 도면이다. 도 6a 및 7a를 참조하면, 제1 정렬 블록(511)은 T3 시점에서 데이터 시퀀스(DS_F)의 첫 번째 데이터(D1)을 수신할 수 있다. 상승 에지 트리거 플립플롭(511_1)은 T3 시점에서 데이터 정렬 신호(DA)의 상승 에지에 응답하여 데이터(D1)를 샘플링할 수 있고, 데이터 정렬 신호(DA)의 다음 상승 에지가 발생하는 T5 시점까지 데이터(D1)를 유지할 수 있다. 상승 에지 트리거 플립플롭(511_1)과 연결된 하강 D 래치(511_2)는 T4 시점 및 T5 시점 사이에 데이터 정렬 신호(DA)의 로우 레벨에 응답하여 상승 에지 트리거 플립프롭(511_1)이 출력하는 데이터(D1)를 래치하여 출력할 수 있다. 또한, 하강 D 래치(511_2)와 연결된 상승 D 래치(511_3)는 T5 시점 및 T6 시점 사이에 데이터 정렬 신호(DA)의 하이 레벨에 응답하여 하강 D 래치(511_2)가 출력하는 데이터(D1)를 래치하여 출력할 수 있다. 마지막으로, 상승 D 래치(511_3)와 연결된 하강 D 래치(511_4)는 T6 시점 및 T7 시점 사이에 데이터 정렬 신호(DA)의 로우 레벨에 응답하여 상승 D 래치(511_3)가 출력하는 데이터(D1)를 래치하여 출력할 수 있다.
또한, 제2 정렬 블록(512)은 T3 시점에서 데이터 시퀀스(DS_F)의 첫 번째 데이터(D1)을 수신할 수 있다. 하강 에지 트리거 플립플롭(512_1)은 T4 시점에서 데이터 정렬 신호(DA)의 하강 에지에 응답하여 데이터(D3)를 샘플링할 수 있고, 데이터 정렬 신호(DA)의 다음 하강 에지가 발생하는 T6 시점까지 데이터(D3)를 유지할 수 있다. 하강 에지 트리거 플립플롭(512_1)과 연결된 상승 D 래치(512_2)는 T5 시점 및 T6 시점 사이에 데이터 정렬 신호(DA)의 하이 레벨에 응답하여 하강 에지 트리거 플립프롭(512_1)이 출력하는 데이터(D3)를 래치하여 출력할 수 있다. 또한, 상승 D 래치(512_2)와 연결된 하강 D 래치(512_3)는 T6 시점 및 T7 시점 사이에 데이터 정렬 신호(DA)의 로우 레벨에 응답하여 상승 D 래치(512_2)가 출력하는 데이터(D3)를 래치하여 출력할 수 있다. 도 7a에 도시된 바와 같이, 내부 데이터 스트로브 신호(iDQS)가 2분주된 데이터 정렬 신호(DA)에 의하여 제1 및 제2 정렬 블록(511, 512)에 포함된 플립플롭들(511_1, 512_1) 및 래치들(511_2 내지 511_4, 512_2 내지 512_4)이 출력하는 데이터의 폭은 2 tCK에 대응할 수 있다.
도 7a에 도시된 바와 같이, T6 시점부터 제1 정렬 블록(511)이 출력하는 데이터(DE_5, DE_1)는 각각 D5 및 D1을 나타내고, T6 시점부터 제2 정렬 블록(512)이 출력하는 데이터(DE_7, DE_3)는 각각 D7 및 D3를 나타낸다. 이에 따라, 데이터 시퀀스(DS_F)가 포함하는 4개의 데이터(D1, D3, D5, D7)가 T6 시점부터 병렬로 정렬되고, 4개의 데이터(D1, D3, D5, D7)는 모두 2 tCK에 대응하는 폭을 가질 수 있다.
도 7b는 본 발명의 예시적 실시예에 따라 짝수 정렬 블록(520)에 포함된 제1 및 제2 정렬 블록(521, 522)의 동작을 나타내는 도면이다. 짝수 정렬 블록(520)에 포함된 제1 및 제2 정렬 블록(521, 522)의 동작은 홀수 정렬 블록(510)에 포함된 제1 및 제2 정렬 블록(511, 512)의 동작과 유사하므로 제1 및 제2 정렬 블록(521, 522)의 동작에 대한 구체적은 설명은 생략된다.
도 7b에 도시된 바와 같이, T6 시점부터 제1 정렬 블록(521)이 출력하는 데이터(DE_6, DE_2)는 각각 D6 및 D2을 나타내고, T6 시점부터 제2 정렬 블록(522)이 출력하는 데이터(DE_8, DE_4)는 각각 D8 및 D4를 나타낸다. 이에 따라, 데이터 시퀀스(DS_S)가 포함하는 4개의 데이터(D2, D4, D6, D8)가 T6 시점부터 병렬로 정렬되고, 4개의 데이터(D2, D4, D6, D8)는 모두 2 tCK에 대응하는 폭을 가질 수 있다. 결과적으로, 도 7a 및 7b에 도시된 바와 같이, 데이터 시퀀스(DS)가 포함하는 8개의 데이터(D1 내지 D8)는 모두 T7 시점에서 8개의 데이터로서 병렬로 정렬될 수 있다.
도 8a 및 8b는 데이터 정렬 신호(DA)의 극성이 각각 제2 극성인 경우 홀수 정렬 블록(510)에 포함된 제1 및 제2 정렬 블록(511, 512)의 동작 및 짝수 정렬 블록(520)에 포함된 제1 및 제2 정렬 블록(521, 522)의 동작을 각각 나타내는 타이밍도들이다. 도 7a 및 7b에 도시된 경우와 달리, 도 8a 및 8b에 도시된 바와 같이, 프리엠블이 1 tCK인 경우, 내부 데이터 스트로브 신호(iDQS)를 2분주한 데이터 정렬 신호(DA)의 상승 에지가 데이터 시퀀스(DS)의 첫 번째 데이터(D1)에 대응할 수 있다. 이와 같이 도 8a 및 8b에 도시된 데이터 정렬 신호(DA)의 극성을 제2 극성 또는 홀수 극성이라고 부른다. 전술한 바와 같이, 본 발명의 예시적 실시예에 따른 입력 데이터 정렬 회로(10)는 데이터 정렬 신호(DA)의 극성으로부터 독립적으로 데이터 시퀀스(DS)를 병렬로 정렬할 수 있다. 이에 따라, 도 8a 및 8b에 도시된 바와 같이 도 1의 극성 판별 블록(400)이 생성하는 극성 신호(POL)는 T3 시점 및 T4 시점 사이에서 하이 레벨로 천이된다.
도 8a는 본 발명의 예시적 실시예에 따라 홀수 정렬 블록(510)에 포함된 제1 및 제2 정렬 블록(511, 512)의 동작을 나타내는 도면이다. 도 6a 및 8a를 참조하면, 제1 정렬 블록(511)은 T2 시점에서 데이터 시퀀스(DS_F)의 첫 번째 데이터(D1)을 수신할 수 있다. 상승 에지 트리거 플립플롭(511_1)은 T3 시점에서 데이터 정렬 신호(DA)의 상승 에지에 응답하여 데이터(D3)를 샘플링할 수 있고, 데이터 정렬 신호(DA)의 다음 상승 에지가 발생하는 T5 시점까지 데이터(D3)를 유지할 수 있다. 상승 에지 트리거 플립플롭(511_1)과 연결된 하강 D 래치(511_2)는 T4 시점 및 T5 시점 사이에 데이터 정렬 신호(DA)의 로우 레벨에 응답하여 상승 에지 트리거 플립프롭(511_1)이 출력하는 데이터(D3)를 래치하여 출력할 수 있다. 또한, 하강 D 래치(511_2)와 연결된 상승 D 래치(511_3)는 T5 시점 및 T6 시점 사이에 데이터 정렬 신호(DA)의 하이 레벨에 응답하여 하강 D 래치(511_2)가 출력하는 데이터(D3)를 래치하여 출력할 수 있다. 마지막으로, 상승 D 래치(511_3)와 연결된 하강 D 래치(511_4)는 T6 시점 및 T7 시점 사이에 데이터 정렬 신호(DA)의 로우 레벨에 응답하여 상승 D 래치(511_3)가 출력하는 데이터(D1)를 래치하여 출력할 수 있다. 도 8a에 도시된 바와 같이, 내부 데이터 스트로부 신호(iDQS)가 2분주된 데이터 정렬 신호(DA)에 의하여 상승 에지 트리거 플립플롭(511_1) 및 3개의 래치들(511_2 내지 511_4)이 출력하는 데이터의 폭은 2 tCK에 대응할 수 있다.
또한, 제2 정렬 블록(512)은 T2 시점에서 데이터 시퀀스(DS_F)의 첫 번째 데이터(D1)을 수신할 수 있다. 하강 에지 트리거 플립플롭(512_1)은 T2 시점에서 데이터 정렬 신호(DA)의 하강 에지에 응답하여 데이터(D1)를 샘플링할 수 있고, 데이터 정렬 신호(DA)의 다음 하강 에지가 발생하는 T4 시점까지 데이터(D1)를 유지할 수 있다. 하강 에지 트리거 플립플롭(512_1)과 연결된 상승 D 래치(51_2)는 T3 시점 및 T4 시점 사이에 데이터 정렬 신호(DA)의 하이 레벨에 응답하여 하강 에지 트리거 플립프롭(512_1)이 출력하는 데이터(D1)를 래치하여 출력할 수 있다. 또한, 상승 D 래치(512_2)와 연결된 하강 D 래치(512_3)는 T4 시점 및 T5 시점 사이에 데이터 정렬 신호(DA)의 로우 레벨에 응답하여 상승 D 래치(512_2)가 출력하는 데이터(D1)를 래치하여 출력할 수 있다.
도 8a에 도시된 바와 같이, T5 시점부터 제1 정렬 블록(511)이 출력하는 데이터(DO_7, DO_3)는 각각 D7 및 D3을 나타내고, T6 시점부터 제2 정렬 블록(512)이 출력하는 데이터(DO_5, DO_1)는 각각 D5 및 D1를 나타낸다. 이에 따라, 데이터 시퀀스(DS_F)가 포함하는 4개의 데이터(D1, D3, D5, D7)가 T5 시점부터 병렬로 정렬되고, 4개의 데이터(D1, D3, D5, D7)는 모두 2 tCK에 대응하는 폭을 가질 수 있다.
도 8b는 본 발명의 예시적 실시예에 따라 짝수 정렬 블록(520)에 포함된 제1 및 제2 정렬 블록(521, 522)의 동작을 나타내는 도면이다. 짝수 정렬 블록(520)에 포함된 제1 및 제2 정렬 블록(521, 522)의 동작은 홀수 정렬 블록(510)에 포함된 제1 및 제2 정렬 블록(511, 512)의 동작과 유사하므로 제1 및 제2 정렬 블록(521, 522)의 동작에 대한 구체적은 설명은 생략된다.
도 8b에 도시된 바와 같이, T5 시점부터 제1 정렬 블록(521)이 출력하는 데이터(DO_8, DO_4)는 각각 D8 및 D4을 나타내고, T6 시점부터 제2 정렬 블록(522)이 출력하는 데이터(DO_6, DO_2)는 각각 D6 및 D2를 나타낸다. 이에 따라, 데이터 시퀀스(DS_S)가 포함하는 4개의 데이터(D2, D4, D6, D8)가 T5 시점부터 병렬로 정렬되고, 4개의 데이터(D2, D4, D6, D8)는 모두 2 tCK에 대응하는 폭을 가질 수 있다. 결과적으로, 도 8a 및 8b에 도시된 바와 같이, 데이터 시퀀스(DS)가 포함하는 8개의 데이터(D1 내지 D8)는 모두 T6 시점에서 8개의 데이터로서 병렬로 정렬될 수 있다.
이상 도 7a, 7b, 8a 및 8b에서 설명된 바와 같이, 본 발명의 예시적 실시예에 따른 (홀수 정렬 블록(510) 및 짝수 정렬 블록(520)을 포함하는) 데이터 정렬 블록(500)은 데이터 정렬 신호(DA)의 극성에 독립적으로 8개의 데이터를 포함하는 데이터 시퀀스(DS)를 2 tCK의 폭을 갖는 8개의 데이터로서 병렬로 정렬할 수 있다.
도 9a 및 9b는 본 발명의 예시적 실시예에 따라 홀수 정렬 블록(510) 및 짝수 정렬 블록(520)이 포함하는 선택 블록들(515, 525)을 각각 나타내는 블록도들이다. 도 7a 및 8a를 참조하면, 데이터 정렬 신호(DA)의 극성에 따라 홀수 정렬 블록(510)의 제1 및 제2 정렬 블록(511, 512)이 각각 출력하는 제1 및 제2 데이터(DP_F1, DP_F2) 중 일부를 선택하는 경우, 데이터 시퀀스(DS_F)에 포함된 4개의 데이터(D1, D3, D5, D7)가 모두 병렬로 정렬될 수 있음을 알 수 있다. 이를 위해, 선택 블록(515)은 데이터 정렬 신호(DA)의 극성을 나타내는 극성 신호(POL)에 기초하여 제1 및 제2 데이터(DP_F1, DP_F2) 중 일부를 선택하여 데이터 시퀀스(DS_F)에 포함된 4개의 데이터(D1, D3, D5, D7)가 모두 병렬로 정렬된 데이터(DP_F)를 출력할 수 있다. 짝수 정렬 블록(520)의 선택 블록(525) 역시 정렬 신호(DA)의 극성을 나타내는 극성 신호(POL)에 기초하여 데이터 시퀀스(DS_S)에 포함된 4개의 데이터(D2, D4, D6, D8)가 모두 병렬로 정렬된 데이터(DP_S)를 출력할 수 있다.
도 9a는 본 발명의 예시적 실시예에 따라 홀수 정렬 블록(510)에 포함된 선택 블록(515)를 나타내는 블록도이다. 도 9a에 도시된 바와 같이, 홀수 정렬 블록(510)의 선택 블록(515)은 4개의 멀티플렉서들(515_1 내지 515_4)을 포함할 수 있다. 4개의 멀티플렉서들(515_1 내지 515_4)은 각각 제1 데이터(DP_F1) 중 하나의 데이터 및 제2 데이터(DP_F2) 중 하나의 데이터를 입력 받을 수 있고, 극성 신호(POL)에 의해 제어될 수 있다. 예컨대, 도 7a 및 7b에 도시된 바와 같이, 데이터 정렬 신호(DA)의 극성이 제1 극성(짝수 극성)인 경우, 극성 신호(POL)는 로우 레벨일 수 있다. 이에 따라, 4개의 멀티플렉서들(515_1 내지 515_4)은 제1 및 제2 데이터(DP_F1, DP_F2) 중 4개의 데이터(DE_1, DE_3, DE_5, DE_7)을 선택하여 4개의 데이터(DP_1, DP_2, DP_3, DP_4)로서 출력할 수 있다. 한편, 도 8a에 도시된 바와 같이, 데이터 정렬 신호(DA)의 극성이 제2 극성(홀수 극성)인 경우, 극성 신호(POL)는 하이 레벨일 수 있다. 이에 따라, 4개의 멀티플렉서들(515_1 내지 515_4)은 제1 및 제2 데이터(DP_F1, DP_F2) 중 4개의 데이터(DO_1, DO_3, DO_5, DO_7)을 선택하여 4개의 데이터(DP_1, DP_2, DP_3, DP_4)로서 출력할 수 있다.
도 9b는 본 발명의 예시적 실시예에 따라 짝수 정렬 블록(520)에 포함된 선택 블록(525)를 나타내는 블록도이다. 짝수 정렬 블록(520)에 포함된 선택 블록(525)의 동작은 홀수 정렬 블록(510)에 포함된 선택 블록(515)의 동작과 유사하므로 선택 블록(525)의 동작에 대한 구체적은 설명은 생략된다.
도 10은 본 발명의 예시적 실시예에 따른 극성 판별 블록(400)을 나타내는 블록도이다. 도 1을 함께 참조하면, 극성 판별 블록(400)은 분주기(300)가 생성한 데이터 정렬 신호(DA)의 극성을 나타내는 극성 신호(POL)를 생성할 수 있다. 극성 판별 블록(400)이 생성한 극성 신호(POL)는 선택 블록(515)이 제1 및 제2 데이터(DP_F1, DP_F2) 중 일부를 선택하여 데이터(DP_F)를 출력하는데 사용될 수 있다. 또한, 극성 판별 블록(400)은 제2 데이터 샘플러(600)에서 데이터(DP_F)를 샘플링하는데 사용하는 샘플링 신호(SAM)를 생성할 수 있다. 도 10에 도시된 바와 같이, 극성 판별 블록(400)은 3개의 플립플롭들(410, 430, 440) 및 2개의 지연부들(420, 450)을 포함할 수 있다.
상승 에지 트리거 플립플롭(410)은 트리거 신호(iTRIG)를 수신할 수 있고, 내부 데이터 스트로브 신호(iDQS)에 의해 제어될 수 있다. 즉, 상승 에지 트리거 플립플롭(410)은 내부 데이터 스트로브 신호(iDQS)의 상승 에지에 응답하여 트리거 신호(iTRIG)를 샘플링할 수 있다. 도 1에서 설명한 바와 같이, 트리거 신호(iTRIG)는 일련의 데이터를 포함하는 데이터 시퀀스(DS)가 입력될 것을 미리 알리는 신호로서, 예컨대 반도체 메모리 장치 외부의 메모리 컨트롤러로부터 수신된 데이터 기록 명령을 디코딩한 신호로부터 생성될 수 있다. 지연부(420)는 상승 에지 트리거 플립플롭(410)이 출력한 신호(T_X)를 지연시킬 수 있다. 예컨대, 지연부(420)는 신호(T_X)를 지연시키기 위하여 복수개의 인버터들을 포함할 수 있다. 본 발명의 예시적 실시예에 따라, 상승 에지 트리거 플립플롭(430)이 데이터 정렬 신호(DA)의 에지들을 제외한 부분에서 데이터 정렬 신호(DA)를 샘플링할 수 있도록, 지연부(420)는 신호(T_X)를 내부 데이터 스트로브 신호(iDQS)의 1 주기(즉, 1 tCK)보다 짧은 시간만큼 지연 시킬 수 있다. 상승 에지 트리거 플립플롭(410)은 데이터 정렬 신호(DA)를 수신할 수 있고, 지연부(420)가 출력하는 신호(T_Y)에 의해 제어될 수 있다. 즉, 상승 에지 트리거 플립플롭(410)은 신호(T_Y)의 상승 에지에 응답하여 데이터 정렬 신호(DA)를 샘플링 할 수 있고, 극성 신호(POL)를 출력할 수 있다.
상승 에지 트리거 플립플롭(440)은 상승 에지 트리거 플립플롭(410)이 출력하는 신호(T_X)를 수신할 수 있고, 내부 데이터 스트로브 신호(iDQS)에 의해 제어될 수 있다. 즉, 상승 에지 트리거 플립플롭(440)은 내부 데이터 스트로브 신호(iDQS)의 상승 에지에 응답하여 신호(T_X)를 샘플링 할 수 있고, 이에 따라 상승 에지 트리거 플립플롭(440)은 신호(T_X)를 1 tCK만큼 지연시킨 신호(S_Y)를 출력할 수 있다. 지연부(450)는 상승 에지 트리거 플립플롭(440)이 출력한 신호(S_Y)를 지연시킬 수 있다. 예컨대, 신호(SAM)의 하강 에지가 선택 블록(515)이 출력하는 데이터(DP_F)를 샘플링하는데 적합한 시점에 있도록, 지연부(450)는 신호(S_Y)를 지연시킬 수 있다.
도 11은 본 발명의 예시적 실시예에 따라 극성 판별 블록(400)의 동작을 나타내는 타이밍도이다. 도 11에 도시된 바와 같이, 반도체 메모리 장치는 외부로부터 클락 신호(CLK) 및 명령 신호(CMD)를 수신할 수 있다. 클락 신호(CLK)는 명령 신호(CMD)를 전달하기 위한 신호이고, 명령 신호(CMD)는 클락 신호(CLK)에 동기될 수 있다. 한편, 클락 신호(CLK) 및 데이터 스트로브 신호(DQS)(또는, 내부 데이터 스트로브 신호(iDQS))는 서로 동기되지 않을 수 있다. 즉, 클락 신호(CLK) 및 데이터 스트로브 신호(DQS) 사이의 위상차는 일정하지 않을 수 있다. 설명의 편의상, 도 11은 제1 정렬 블록(511)의 출력인 제1 데이터(DP_F1)의 일부(DE_5, DE_1)만을 도시한다.
도 10 및 11을 참조하면, 반도체 메모리 장치가 외부로부터 기록 명령(WR)을 수신한 경우, 기록 명령(WR)을 디코딩한 신호로부터 생성된 트리거 신호(iTRIG)가 생성될 수 있다. 상승 에지 트리거 플립플롭(410)은 T4 시점에서 내부 데이터 스트로브 신호(iDQS)의 상승 에지에 응답하여 트리거 신호(iTRIG)를 샘플링하여 신호(T_X)를 출력할 수 있다. 지연부(420)는 1 tCK보다 짧은 시간만큼 신호(T_X)를 지연시켜 신호(T_Y)를 출력할 수 있다. 상승 에지 트리거 플립플롭(430)은 T4 시점 및 T5 시점 사이에서 신호(T_Y)의 상승 에지에 응답하여 데이터 정렬 신호(DA)를 샘플링하여 극성 신호(POL)를 출력할 수 있다. 도 11에 도시된 실시예에서, 데이터 정렬 신호(DA)의 극성은 도 7a 및 7b에 도시된 실시예와 같이 제1 극성(짝수 극성)이고, 이에 따라 극성 신호(POL)는 T4 시점 및 T5 시점 사이에서 로우 레벨로 천이할 수 있다.
도 11에 도시된 바와 같이, 제1 및 제2 정렬 블록(511, 512)이 제1 및 제2 데이터(DP_F1, DP_F2)를 출력하는 시점인 T6 시점에 극성 신호(POL)는 이미 데이터 정렬 신호(DA)의 극성이 제1 극성(짝수 극성)임을 나타내는 로우 레벨로 유지될 수 있다. 이에 따라, 선택 블록(515)은 제1 및 제2 데이터(DP_F1, DP_F2) 중 일부를 극성 신호(POL)에 따라 선택하여 출력할 수 있다.
한편, 상승 에지 트리거 플립플롭(440)은 신호(T_X)를 1 tCK 지연시킨 신호(S_Y)를 출력할 수 있다. 지연부(450)는 샘플링 신호(SAM)의 하강 에지가 데이터(DP_F)를 샘플링하는데 적합한 시점(예컨대, 도 11에서는 T7 시점 부근)에 있도록 신호(S_Y)를 지연시킬 수 있다. 본 발명의 예시적 실시예에 따라 도 1의 제2 데이터 샘플러(600)는 샘플링 신호(SAM)의 하강 에지에 응답하여 데이터(DP_F)를 샘플링하여 데이터(rDP_F)를 출력할 수 있다.
비록 도 11에 도시된 실시예에서 트리거 신호(iTRIG)는 1 tCK에 대응하는 폭을 가지고 있지만, 본 발명의 예시적 실시예에 따라 입력 데이터 정렬 회로(10)가 수신하는 트리거 신호(iTRIG)는 1 tCK 이상의 폭, 예컨대 2 tCK 내지 3 tCK에 대응하는 폭을 가질 수 있다. 만약 도 11에 도시된 실시예와 달리, 트리거 신호(iTRIG)의 폭이 2 tCK에 대응 하는 경우, 제2 데이터 샘플러(600)는 신호(T_Y)를 샘플링 신호(SAM)로서 사용할 수 있다. 또한, 트리거 신호(iTRIG)가 도 11에 도시된 시점보다 빨리 생성되는 경우, 극성 판별 블록(140)은 트리거 신호(iTRIG)를 내부 데이터 스트로브 신호(iDQS)에 의해 제어되는 복수개의 플립플롭들에 통과시킬 수도 있다.
도 12는 본 발명의 예시적 실시예에 따른 입력 데이터 정렬 회로(10)를 포함하는 반도체 메모리 장치(1000)를 나타내는 블록도이다. 도 12에 도시된 바와 같이, 반도체 메모리 장치(1000)는 제어 로직(1100), 어드레스 버퍼(1200), 칼럼 어드레스 래치(1300), 로우 디코더(1400), 칼럼 디코더(1500), 메모리 셀 어레이(1800), 입출력 게이팅 회로(1600), 센스 앰프(1700) 및 데이터 입출력 버퍼(1900)를 포함할 수 있다.
반도체 메모리 장치(1000)는 DDR SDRAM (Double Data Rate Synchronous Dynamic Ramdom Access Memory), LPDDR (Low Power Double Data Rate) SDRAM, GDDR (Graphics Double Data Rate) SDRAM, RDRAM (Rambus Dynamic Ramdom Access Memory) 등과 같은 동적 랜덤 억세스 메모리 (Dynamic Ramdom Access Memory): DRAM) 이거나, 다른 임의의 휘발성 메모리 장치일 수 있다. 제어 로직(1100)은 반도체 메모리 장치(1000)의 동작을 제어할 수 있다. 예컨대, 제어 로직(1100)은 반도체 메모리 장치(1000)가 기록 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(1100)은 반도체 메모리 장치 외부의 메모리 컨트롤러로부터 수신되는 명령 신호(CMD)을 디코딩하는 명령 디코더(1110) 및 반도체 메모리 장치(1000)의 동작 모드를 설정하기 위한 모드 레지스터(1120)를 포함할 수 있다. 예컨대, 명령 디코더(1110)는 기록 명령(WR)을 디코딩하여 트리거 신호(iTRIG)를 생성할 수 있다. 제어 로직(1100)은 클럭 신호(CLK)를 더 수신하여 명령 신호(CMD)를 수신하는데 이용할 수 있다.
어드레스 버퍼(1200)는 메모리 컨트롤러로부터 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 버퍼(1200)는 수신된 로우 어드레스(ROW_ADDR)를 로우 디코더(1400)로 제공하고, 수신된 칼럼 어드레스(COL_ADDR)를 칼럼 어드레스 래치(1300)에 제공할 수 있다. 로우 디코더(1400)는 어드레스 버퍼(1200)로부터 제공된 로우 어드레스를 디코딩하여 로우 어드레스에 대응하는 워드라인을 활성화할 수 있다. 칼럼 어드레스 래치(1300)는 어드레스 버퍼(1200)로부터 칼럼 어드레스(COL_ADDR)를 수신하고, 수신된 칼럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 칼럼 어드레스 래치(1300)는, 버스트 모드에서, 수신된 칼럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(1300)는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(COL_ADDR)를 칼럼 디코더(1500)에 인가할 수 있다.
칼럼 디코더(1500)는 입출력 게이팅 회로(1600)를 통하여 칼럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다. 입출력 게이팅 회로(1600)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 메모리 셀 어레이(1800)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 그리고 메모리 셀 어레이(1800)에 데이터를 기록하기 위한 기록 드라이버를 포함할 수 있다.
메모리 셀 어레이(1800)에서 독출될 데이터는 센스 앰프에 의해 감지 증폭되고, 독출 데이터 래치들에 저장될 수 있다. 독출 데이터 래치에 저장된 데이터는 데이터 입출력 버퍼(1900)를 통하여 메모리 컨트롤러에 제공될 수 있다. 데이터 입출력 버퍼(1900)는 본 발명의 예시적 실시예에 따른 입력 데이터 정렬 회로(10)를 포함할 수 있다. 입력 데이터 정렬 회로(10)는 버스트 기록 모드에 따라 수신되는 데이터 신호(DQ) 및 입력 데이터 스트로브 신호(DQS)를 수신할 수 있다. 입력 데이터 정렬 회로(100)는 데이터 신호(DQ)를 통해서 일련의 데이터를 포함하는 데이터 시퀀스(DS)를 수신할 수 있고, 데이터 스트로브 신호(DQS)를 2분주한 신호를 이용함으로써 데이터 시퀀스(DS)를 병렬로 정렬하여 2 tCK에 대응하는 폭만큼 증가된 폭을 갖는 데이터를 생성할 수 있고, 이를 선택적으로 샘플링하여 병렬로 정렬된 데이터를 출력하여 입출력 게이팅 회로(1600)에 제공할 수 있다. 입력 데이터 정렬 회로(10)가 출력한 병렬로 정렬된 데이터는 입출력 게이팅 회로(1600)의 기록 드라이버를 통하여 메모리 셀 어레이(1800)에 기록될 수 있다.
도 13은 본 발명의 예시적 실시예에 따라 도 12의 메모리 셀 어레이(1800)의 구조를 나타내는 도면이다. 도 13에 도시된 바와 같이, 메모리 셀 어레이(1800)는 N개의 메모리 블록들(MB_1 내지 MB_N)을 포함할 수 있다. N개의 메모리 블록들(MB_1 내지 MB_N)은 입출력 게이팅 회로(1600)를 통해서 데이터 입출력 버퍼(1900)의 입력 데이터 정렬 회로(10)가 출력하는 병렬로 정렬된 데이터를 수신할 수 있다. N개의 메모리 블록들(MB_1 내지 MB_N)은 입력 데이터 정렬 회로(10)가 N개의 경로를 통해서 출력하는 데이터(rDP)에 각각 대응할 수 있다. 입력 데이터 정렬 회로(10)가 출력하는 데이터(rDP)는 N개의 메모리 블록들(MB_1 내지 MB_N) 각각에 동시에 기록될 수 있다.
도 14는 본 발명의 예시적 실시예에 따른 입력 데이터 정렬 회로를 포함하는 DRAM 및 메모리 컨트롤러를 구비하는 메모리 모듈을 나타내는 도면이다. 도 14에 도시된 바와 같이, 메모리 모듈(2000)은 인쇄 회로 기판(2010), 복수의 DRAM 칩들(2020), 커넥터(2030), 복수의 버퍼 칩들(2040) 그리고 컨트롤러(2050)를 포함할 수 있다. 컨트롤러(2050)는 DRAM 칩들(2020) 및 버퍼 칩들(2040)과 통신하고, DRAM 칩들(2020)의 동작 모드를 제어할 수 있다. 컨트롤러(2050)는 DRAM 칩(2050)의 모드 레지스터를 이용하여 다양한 기능들, 특성들 그리고 모드들을 제어할 수 있다.
각각의 DRAM 칩(2020)은 DDR 모드를 지원할 수 있고, DDR 모드에 따라 데이터가 입출력되는 복수개의 데이터 입력 단자를 포함할 수 있다. 또한, 각각의 DRAM 칩(2020)은 본 발명의 예시적 실시예에 따른 입력 데이터 정렬 회로를 포함할 수 있으며, 입력 데이터 정렬 회로는 데이터 입력 단자와 연결될 수 있다. 또한, 각각의 DRAM 칩(2020)과 연결된 컨트롤러(2050)도 본 발명의 예시적 실시예에 따른 입력 데이터 정렬 회로를 포함할 수 있다. DRMA 칩(2020) 및 컨트롤러(2050)에 포함된 입력 데이터 정렬 회로는 전술한 본 발명의 예시적 실시예들 중 하나에 따라 일련의 데이터를 포함하는 데이터 시퀀스를 병렬로 정렬한 데이터를 출력할 수 있다. 즉, 입력 데이터 정렬 회로는 내부 데이터 스트로브 신호를 2분주한 신호를 이용하여 2 tCK에 대응하는 폭만큼 증가된 폭을 갖는 데이터를 수신된 데이터 시퀀스로부터 생성할 수 있고, 이를 선택적으로 샘플링하여 병렬로 정렬된 데이터를 출력할 수 있다.
버퍼 칩(2040)은 자신과 연결된 DRAM 칩(2020)의 특성을 테스트한 결과를 저장할 수 있다. 버퍼 칩(2040)은 저장된 특성 정보를 이용하여 해당 DRAM 칩(2020)의 동작을 관리함으로써, 위크(weak) 셀이나 위크 페이지가 DRAM 칩(2020) 동작에 미치는 영향을 감소시킬 수 있다. 예컨대, 버퍼 칩(2040)은 그 내부에 저장부를 두어, DRAM 칩(2020)의 위크 셀 또는 위크 페이지를 구제할 수 있다.
DRAM 모듈(2000)은 SIMM(Single in-line memory module), DIMM(Dual in-line memory module), SO-DIMM(Small-outline DIMM), UDIMM(Unbuffered DIMM), FBDIMM(Fully-buffered DIMM), RBDIMM(Rank-buffered DIMM), LRDIMM(Load-reduced DIMM), mini-DIMM 및 micro-DIMM 등의 메모리 모듈에 적용될 수 있다.
도 15는 본 발명의 예시적 실시예에 따른 입력 데이터 정렬 회로를 포함하는 메모리 시스템을 설명하는 도면이다. 도 15에 도시된 바와 같이, 메모리 시스템(4000)은 광 연결 장치들(4010A, 4010B)과 컨트롤러(4020) 그리고 DRAM(4030)을 포함할 수 있다. 광 연결 장치들(4010A, 4010B)은 컨트롤러(4020)와 DRAM(4030)을 상호 연결할 수 있다. 컨트롤러(4020)는 컨트롤 유닛(4040), 제1 송신부(4050), 제1 수신부(4060)를 포함한다. 컨트롤 유닛(4040)은 제1 전기 신호(SN1)를 제1 송신부(4050)로 전송한다. 제1 전기 신호(SN1)는 DRAM(4030)으로 전송되는 명령 신호들, 클럭킹 신호들, 어드레스 신호들 또는 기록 데이터 등으로 구성될 수 있다.
제1 송신부(4050)는 제1 광 변조기(4050A)를 포함하고, 제1 광 변조기(4050A)는 제1 전기 신호(SN1)를 제1 광 송신 신호(OTP1EC)로 변환하여 광 연결 장치(4010A)로 전송할 수 있다. 제1 광 송신 신호(OTP1EC)는 광 연결 장치(4010A)를 통하여 시리얼 통신으로 전송될 수 있다. 제1 수신부(4060)는 제1 광 복조기(4060B)를 포함하고, 제1 광 복조기(4060B)는 광 연결 장치(4010B)로부터 수신된 제2 광 수신 신호(OPT2OC)를 제2 전기 신호(SN2)로 변환하여 컨트롤 유닛(4040)으로 전송할 수 있다. 제2 전기 신호(SN2)는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 포함할 수 있다. 컨트롤 유닛(4040)는 본 발명의 예시적 실시예에 따른 입력 데이터 정렬 회로를 포함할 수 있다. 즉, 입력 데이터 정렬 회로는 내부 데이터 스트로브 신호를 2분주한 신호를 이용하여 2 tCK에 대응하는 폭만큼 증가된 폭을 갖는 데이터를 수신된 데이터 시퀀스로부터 생성할 수 있고, 이를 선택적으로 샘플링하여 병렬로 정렬된 데이터를 출력할 수 있다.
DRAM(4030)는 제2 수신부(4070), 메모리 셀 어레이를 포함하는 메모리 영역(4080) 및 제2 송신부(4090)를 포함할 수 있다. 제2 수신부(4070)은 제2 광 복조기(4070A)를 포함하고, 제2 광 복조기(4070A)는 광 연결 장치(4010A)로부터 제1 광 수신 신호(OPT1OC)를 제1 전기 신호(SN1)로 변환하여 메모리 영역(4080)으로 전송할 수 있다.
메모리 영역(4080)에서는 제1 전기 신호(SN1)에 응답하여 기입 데이터를 메모리 셀에 기입하거나 메모리 영역(4080)로부터 독출된 데이터를 제2 전기 신호(SN2)로서 제2 송신부(4090)로 전송할 수 있다. 제1 전기 신호(SN1)는 입력 데이터 시퀀스(DQ)에 대응하는 신호 및 데이터 스트로브 신호(DQS)를 포함할 수 있다. 메모리 영역(4080)은 본 발명의 예시적 실시예에 따른 입력 데이터 정렬 회로를 포함할 수 있다. 즉, 입력 데이터 정렬 회로는 내부 데이터 스트로브 신호를 2분주한 신호를 이용하여 2 tCK에 대응하는 폭만큼 증가된 폭을 갖는 데이터를 수신된 데이터 시퀀스로부터 생성할 수 있고, 이를 선택적으로 샘플링하여 병렬로 정렬된 데이터를 출력할 수 있다.
제2 전기 신호(SN2)는 메모리 콘트롤러(4020)로 전송되는 클럭킹 신호, 독출 데이터 등으로 구성될 수 있다. 제2 송신부(4090)는 제2 광 변조기(4090B)를 포함하고, 제2 광 변조기(4090B)는 제2 전기 신호(SN2)를 제2 광 데이터 신호(OPT2EC)로 변환하여 광 연결 장치(4010B)로 전송할 수 있다. 제2 광 송신 신호(OTP2EC)는 광 연결 장치(4010B)를 통하여 시리얼 통신으로 전송될 수 있다.
도 16은 본 발명의 예시적 실시예에 따른 입력 데이터 정렬 회로를 포함하는 메모리 컨트롤러(6013) 및 DRAM(6011)이 장착된 컴퓨터 시스템을 나타내는 도면이다. 컴퓨터 시스템(6000)은 모바일 기기나 데스크 톱 컴퓨터 등에 장착될 수 있다. 컴퓨터 시스템(6000)은 시스템 버스(6040)에 전기적으로 연결되는 DRAM 메모리 시스템(6010), 중앙 처리 장치(6050), 사용자 인터페이스(6070) 및 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(6080)을 포함할 수 있다. 컴퓨터 시스템(6000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있다.
사용자 인터페이스(6070)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(6070)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(6070)는 유무선 형태일 수 있고, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 사용자 인터페이스(6070) 또는 모뎀(6080)을 통해 제공되거나 중앙 처리 장치(6050)에 의해서 처리된 데이터는 DRAM 메모리 시스템(6010)에 저장될 수 있다.
DRAM 메모리 시스템(6010)은 DRAM(6011)와 메모리 컨트롤러(6012)를 포함할 수 있다. DRAM(6011)에는 중앙 처리 장치(6050)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. DRAM(6011) 및 메모리 컨트롤러(6012)은 본 발명의 예시적 실시예에 따른 입력 데이터 정렬 회로를 각각 포함할 수 있다. 즉, 각각의 입력 데이터 정렬 회로는 내부 데이터 스트로브 신호를 2분주한 신호를 이용하여 2 tCK에 대응하는 폭만큼 증가된 폭을 갖는 데이터를 수신된 데이터 시퀀스로부터 생성할 수 있고, 이를 선택적으로 샘플링하여 병렬로 정렬된 데이터를 출력할 수 있다.
컴퓨터 시스템(6000)이 무선 통신을 수행하는 장비인 경우, 컴퓨터 시스템(6000)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Multiple Access), CDMA2000 과 같은 통신 시스템에서 사용될 수 있다. 컴퓨터 시스템(6000)은 개인 휴대용 정보 단말기(PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛(web tablet), 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (10)

  1. 데이터 스트로브 신호에 따라 직렬 입력되는 데이터를 데이터 시퀀스로 제공하는 입력 데이터 샘플러;
    상기 데이터 스트로브 신호를 분주하여 데이터 정렬 신호를 생성하는 분주기;
    상기 데이터 정렬 신호의 극성을 판별하여 제어 신호를 제공하는 극성 판별 블록; 및
    상기 제어 신호에 응답하고, 상기 데이터 정렬 신호에 따라 상기 데이터 시퀀스를 병렬로 정렬하여 출력 데이터로 생성하는 데이터 정렬 블록을 포함하는 입력 데이터 정렬 회로.
  2. 제1항에 있어서, 상기 데이터 정렬 블록은
    상기 데이터 정렬 신호에 동기되고, 상기 데이터 시퀀스의 홀수 번째 및 짝수 번째 데이터를 각각 포함하는 시퀀스들 중 하나를 병렬로 정렬하여 제1 및 제2 데이터를 각각 출력하는 제1 및 제2 정렬 블록; 및
    상기 제어 신호에 따라 상기 제1 및 제2 데이터 중 일부를 선택하여 출력하는 선택 블록을 포함하는 것을 특징으로 하는 입력 데이터 정렬 회로.
  3. 제2항에 있어서, 상기 제1 및 제2 정렬 블록은
    상기 데이터 정렬 신호의 극성에 따라 상기 데이터 시퀀스의 홀수 번째 및 짝수 번째 데이터를 각각 병렬로 정렬하거나 상기 데이터 시퀀스의 짝수 번째 및 홀수 번째 데이터를 각각 병렬로 정렬하는 것을 특징으로 하는 입력 데이터 정렬 회로.
  4. 제3항에 있어서,
    상기 제1 정렬 블록은 상기 데이터 정렬 신호에 의해 제어되고 직렬 연결된 상승 에지 트리거 플립플롭 및 하나 이상의 제1 래치들을 포함하고, 상기 상승 에지 트리거 플립플롭 및 상기 제1 래치들의 출력을 제1 데이터로서 출력하고,
    상기 제2 정렬 블록은 상기 데이터 정렬 신호에 의해 제어되고 직렬 연결된 하강 에지 트리거 플립플롭 및 하나 이상의 제2 래치들을 포함하고, 상기 하강 에지 트리거 플립플롭 및 상기 제2 래치들의 출력을 제2 데이터로서 출력하는 것을 특징으로 하는 입력 데이터 정렬 회로.
  5. 제1항에 있어서, 상기 극성 판별 블록은
    데이터의 직렬 입력을 예정하는 트리거 신호를 상기 데이터 스트로브 신호로서 샘플링하는 제1 샘플러;
    상기 제1 샘플러가 출력한 신호를 지연시키는 지연부; 및
    상기 데이터 정렬 신호를 상기 지연부가 출력한 신호로서 샘플링하여 상기 제어 신호를 출력하는 제2 샘플러를 포함하는 것을 특징으로 하는 입력 데이터 정렬 회로.
  6. 제5항에 있어서,
    상기 지연부는 상기 데이터 스트로브 신호의 주기 보다 짧은 시간만큼 상기 제1 샘플러가 출력한 신호를 지연시키는 것을 특징으로 하는 입력 데이터 정렬 회로.
  7. 제5항에 있어서,
    상기 극성 판별 블록은 상기 트리거 신호를 지연 시킨 샘플 신호를 더 출력하고,
    상기 입력 데이터 정렬 회로는 상기 출력 데이터를 상기 샘플 신호로서 샘플링하는 출력 데이터 샘플러를 더 포함하는 입력 데이터 정렬 회로.
  8. 데이터 스트로브 신호에 따라 직렬 입력되는 데이터를 병렬로 정렬하여 출력 데이터를 생성하고, 상기 출력 데이터를 N개의 경로들을 통해서 출력하는 입력 데이터 정렬 회로; 및
    상기 N개의 경로들을 통해서 수신되는 데이터가 동시에 기록되는 N개의 메모리 블록들을 포함하는 데이터 저장 블록을 포함하고,
    상기 입력 데이터 정렬 회로는 상기 데이터 스트로브 신호를 분주한 데이터 정렬 신호를 생성하고, 상기 데이터 정렬 신호의 극성에 기초하여 상기 직렬 입력되는 데이터를 병렬로 정렬하여 상기 출력 데이터로 생성하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 입력 데이터 정렬 회로는
    상기 데이터 스트로브 신호에 따라 상기 직렬 입력되는 데이터를 데이터 시퀀스로 제공하는 입력 데이터 샘플러;
    상기 데이터 스트로브 신호를 분주하여 상기 데이터 정렬 신호를 생성하는 분주기;
    상기 데이터 정렬 신호의 극성을 판별하여 제어 신호를 제공하는 극성 판별 블록; 및
    상기 제어 신호에 응답하고, 상기 데이터 정렬 신호에 따라 상기 데이터 시퀀스를 병렬로 정렬하여 출력 데이터로 생성하는 데이터 정렬 블록을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 데이터 정렬 블록은
    상기 데이터 정렬 신호에 동기되고, 상기 데이터 시퀀스의 홀수 번째 및 짝수 번째 데이터를 각각 포함하는 시퀀스들 중 하나를 병렬로 정렬하여 제1 및 제2 데이터를 각각 출력하는 제1 및 제2 정렬 블록; 및
    상기 제어 신호에 따라 상기 제1 및 제2 데이터 중 일부를 선택하여 출력하는 선택 블록을 포함하는 것을 특징으로 하는 반도체 장치.
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