WO2013042233A1 - 半導体装置 - Google Patents

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WO2013042233A1
WO2013042233A1 PCT/JP2011/071525 JP2011071525W WO2013042233A1 WO 2013042233 A1 WO2013042233 A1 WO 2013042233A1 JP 2011071525 W JP2011071525 W JP 2011071525W WO 2013042233 A1 WO2013042233 A1 WO 2013042233A1
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WO
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signal
delay
phase
unit
dqphase
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PCT/JP2011/071525
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English (en)
French (fr)
Inventor
宣幸 ▲徳▼▲廣▼
Original Assignee
富士通株式会社
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns

Definitions

  • the present invention relates to a semiconductor device.
  • DDR Double Data Rate
  • JEDEC JESD79-3E DDR (Double Data Rate) memory interface
  • the DDR memory interface is used in a RAM constituted by a semiconductor integrated circuit used in a personal computer such as DDR SDRAM (Synchronous Dynamic Random Access Memory).
  • the DDR memory is a memory that transfers data at a data transfer rate that is twice the clock frequency by inputting and outputting data at both the rising edge (positive edge) and the falling edge (negative edge) of the clock signal. .
  • an internal clock signal (CK signal) generated inside the memory controller is transmitted to a DIMM (Dual In-line Memory Module).
  • the DIMM generates a data strobe signal (DQS signal) based on the CK signal received from the DDR memory, and transmits the DQS signal together with the data signal (DQ signal) to the memory controller.
  • DQS signal data strobe signal
  • the memory controller receives the DQS signal and the DQ signal.
  • the DQ signal is retimed by the DQS signal, and further switched to the internal clock.
  • the timing relationship between the internal CK signal and the reception data signal needs to be within a certain range.
  • Factors that cause variation include, for example, the arrangement position of the memory controller and the DIMM, and environmental changes such as power supply and temperature.
  • the variation varies depending on the DIMM slot to be accessed.
  • An object of the present invention is to provide a semiconductor device capable of absorbing variations on the memory controller side and speeding up operation switching during continuous operation in order to solve the above-described problems caused by the prior art.
  • the first delay amount is continuously generated during the read operation period based on the phase difference between the received external clock signal and the internal clock signal.
  • a phase detection unit that detects a period of time that is equal to or longer than a read time for one data signal and is less than a certain time from the start of the read operation to the output of the received data signal.
  • a generation unit configured to generate a second control signal by delaying the first control signal to be started by a second delay amount whose sum with the first delay amount is the predetermined time;
  • a delay control unit that delays the data signal by the first delay amount detected by the phase detection unit at the start of an effective period of the second control signal generated by the unit.
  • FIG. 1 is a block diagram of an example of the semiconductor device according to the first embodiment.
  • FIG. 2 is a timing chart showing an operation example of the present invention.
  • FIG. 3 is a block diagram of the semiconductor device according to the second embodiment.
  • FIG. 4 is an explanatory diagram showing an example of the DQPHASE signal.
  • FIG. 5 is an explanatory diagram showing an example representing the phase of the DQPHASE signal.
  • FIG. 6 is an explanatory diagram illustrating a detailed example of the generation unit 122.
  • FIG. 7 is a timing chart (part 1) illustrating an operation example of the generation unit 122.
  • FIG. 8 is a timing chart (part 2) illustrating an operation example of the generation unit 122.
  • FIG. 9 is an explanatory diagram showing a detailed example of the signal restoration circuit 112.
  • FIG. 1 is a block diagram of an example of the semiconductor device according to the first embodiment.
  • FIG. 2 is a timing chart showing an operation example of the present invention.
  • FIG. 3 is a
  • FIG. 10 is an explanatory diagram illustrating an example in which a read operation is continuously performed on the memory 101.
  • FIG. 11 is a block diagram of an example of the semiconductor device according to the third embodiment.
  • FIG. 12 is an explanatory diagram illustrating a conventional example in the case where read operations are continuously performed on different memories 101.
  • FIG. 13 is an explanatory diagram showing an example of the present invention in the case where read operations are continuously performed on different memories 101.
  • FIG. 14 is a block diagram of the semiconductor device according to the fourth embodiment.
  • FIG. 15 is a block diagram illustrating an example of a motherboard.
  • a memory controller is described as an example of a semiconductor device.
  • the present invention is not limited to this, and a CPU or a motherboard may be used.
  • Example 1 In the first embodiment, even if the effective period of the control signal for determining the delay amount of the continuously changing data signal is as short as the reading time of one data signal, the sum of the control signal and the delay amount of the data signal is a fixed time. Delay to be That is, the control signal can be validated during the data signal delay processing. As a result, it is possible to speed up the switching of the operation during continuous operation (reading or writing) while making the response of the data signal a certain time. Therefore, the entire operation period during the continuous operation can be shortened.
  • FIG. 1 is a block diagram of an example of the semiconductor device according to the first embodiment.
  • a memory controller 100 is given as an example of the semiconductor device.
  • the memory controller 100 is an example of the memory controller 100 of the present disclosure, and is an interface circuit of the memory 101 and is a data input / output unit.
  • the memory controller 100 receives, for example, a DQS signal as a data signal or a DQS signal as a data signal from the memory 101 (DIMM) as a reception signal.
  • the memory 101 is a signal source.
  • the memory 101 is, for example, a DDR SDRAM.
  • the DDR SDRAM transfers data at a double rate of the clock (CK) signal (both rising and falling edges of the clock signal).
  • the memory controller 100 has a signal reception circuit 111 and a signal restoration circuit 112.
  • the signal receiving circuit 111 includes a generation unit 122, a clock generation unit 131, a clock output unit 124, a phase setting unit 125, a first phase delay unit 132, a second phase delay unit 133, and a phase detection unit. 121 and a data holding unit 127. Each unit is realized by an analog circuit, a logic circuit, an FF, or the like.
  • the DQS signal, the dqs90 signal, and the ddqs signal are data strobe signals.
  • the CLK signal, the output signal of the clock generation unit 131, and the output signal of the clock generation unit 141 are internal clock signals.
  • the DQ signal, dq-odd signal, dq-even signal, ddq-even signal, ddq-odd signal, ldq-even signal, ldq-odd signal, dq0 signal, and IN signal are data Signal.
  • the delay control unit 123 includes a clock generation unit 131, a first phase delay unit 132, a second phase delay unit 133, and a signal restoration circuit 112.
  • the delay control unit 123 can output the data signal as a DQ OUT signal in synchronization with the CLK signal when a predetermined time has elapsed from the start of the read operation.
  • the delay control unit 123 the clock generation unit 131, the first phase delay unit 132, and the second phase delay unit 133 are synchronized with the reference CLK signal by delaying the DQ signal. A data signal is generated.
  • the signal restoration circuit 112 outputs a data signal as a DQ OUT signal when a predetermined time has elapsed since the start of the read operation.
  • the DQPHASE signal which is a delay signal is the delay amount of each part of the delay control unit 123. If the DQPHASE signal changes while each part of the delay control unit 123 is delaying the data signal based on the DQPHASE signal, the delay amount is not determined, so a logical whisker pulse or the like is generated in the data signal. Or the data signal is shifted. Therefore, each part of the delay control unit 123 prevents the DQPHASE signal from changing based on the control signal while delaying the data signal.
  • the clock generator 131 divides the CLK signal to generate a multi-phase CLK signal.
  • the clock output unit 124 receives the CLK signal from the clock generation unit 131, generates a CK signal, and outputs the CK signal to the memory 101.
  • the memory 101 When reading data from the memory 101, the memory 101 generates a DQS signal based on the CK signal received from the memory controller 100, and generates a DQ signal synchronized with the DQS signal.
  • the DQS signal and the DQ signal are in phase.
  • the phase detection unit 121 compares the signal having the same frequency as the DQS signal obtained by dividing the CLK signal by the clock generation unit 131 with the signal obtained by delaying the DQS signal from the first phase delay unit 132, and compares the phase difference.
  • the delay amount based on is continuously detected during the readout period.
  • the DQPHASE signal is an information signal representing a delay amount based on a phase difference between a signal having the same frequency as the DQS obtained by dividing the CLK signal and a signal obtained by delaying the DQS signal.
  • the DQPHASE signal has information on the number of laps, CLK selection, and DL.
  • the number of laps of the DQPHASE signal indicates how many times the phase has been made
  • CLK selection of the DQPHASE signal indicates CLK selection in units of a predetermined phase difference
  • DL of the DQPHASE signal is a predetermined phase difference (for example, 180 degrees) Represents a delay adjustment amount of less than
  • phase detection unit 121 stores a DQPHASE signal at the end of the readout period.
  • the generation unit 122 described later can delay the control signal using the stored DQPHASE signal.
  • the phase setting unit 125 receives the DQS signal and the DQ signal from the memory 101 during a period (valid period) when the I / O INH signal is “H”. Then, the phase setting unit 125 sets a phase shift of a predetermined phase (90 degrees) in the DQS signal and the DQ signal. A signal obtained by phase shifting the DQS signal is a dqs90 signal.
  • the I / O INH signal is information indicating that the phase setting unit 125 is performing a reception operation.
  • the phase setting unit 125 does not receive the DQS signal and the DQ signal during the period when the I / O INH signal is “L” (non-valid period). Further, the phase setting unit 125 divides the DQ signal into two data signals (a dq-even signal and a dq-odd signal, respectively), a data signal when the DQS signal rises and a data signal when the DQS signal falls. Output to the first phase delay unit 132.
  • the first phase delay unit 132 delays the DQS signal in a range less than a predetermined phase difference based on the DQPHASE signal when the DL2 DLIR INH signal changes from “L” to “H”. Furthermore, the first phase delay unit 132 applies a phase delay to the DQ signal based on the DQPHASE signal when the DL2 DLIR INH signal changes from “L” to “H”. Specifically, the first phase delay unit 132 has a variable delay circuit. The first phase delay unit 132 receives the DQPHASE signal and sets a delay amount less than a predetermined phase difference in the DQS signal.
  • the first phase delay unit 132 changes from “L” to “H” even if the value of the DQPHASE signal is changed by the phase detection unit 121 during the period (effective period) when the DL2 DLIR INH signal is “H”.
  • a delay amount based on the value of the DQPHASE signal when changed is applied to the DQS signal and the DQ signal.
  • the first phase delay unit 132 may include a latch circuit for storing the DQPHASE signal when the DL2 DLIR INH signal changes from “L” to “H”.
  • the phase detection unit 121 continuously detects the DQPHASE signal, if the PHSEL INH signal is “H” during the period in which the first phase delay unit 132 delays the data signal, the delay amount is increased.
  • the DQPHASE signal used does not change. Therefore, it is possible to prevent logical whisker pulses caused by fluctuations in the DQPHASE signal.
  • the second phase delay unit 133 captures the ddq-odd signal and the ddq-even signal of the second phase delay unit body based on the DQPHASE signal when the PHSEL INH signal changes from “L” to “H”. Determine timing.
  • the second phase delay unit 133 is configured to change from “L” to “H” even if the value of the DQPHASE signal is changed by the phase detection unit 121 during the period (effective period) when the PHSEL INH signal is “H”. Based on the value of the DQPHASE signal, the timing for capturing the ddq-even signal and the ddq-odd signal is maintained.
  • the second phase delay unit 133 may include a latch circuit for storing a DQPHASE signal when the PHSEL INH signal changes from “L” to “H”.
  • the second phase delay unit 133 includes a clock generation unit 141 and a second phase delay unit main body 142.
  • the clock generation unit 141 divides the CLK signal to generate a multi-phase CLK signal.
  • the clock generation unit 141 selects one divided CLK signal from a plurality of CLK signals divided based on the DQPHASE signal when the PHSEL INH signal changes from “L” to “H”. Output to the second phase delay unit main body 142.
  • the second phase delay unit main body 142 receives the CLK signal divided from the clock generation unit 141. Then, the second phase delay unit main body 142 takes in the ddq-even signal and the ddq-odd signal based on the DQPHASE signal when the PHSEL INH signal changes from “L” to “H”. The second phase delay unit main body 142 outputs the ldq-even signal obtained by retiming the ddq-even signal and the ldq-odd signal obtained by retiming the ddq-odd signal to the selector 126.
  • the phase detection unit 121 continuously detects the DQPHASE signal, if the PHSEL INH signal is “H” during the period in which the second phase delay unit 133 delays the data signal, the delay amount or The DQPHASE signal used for the clock selection signal does not change. Therefore, it is possible to prevent logical whisker pulses caused by fluctuations in the DQPHASE signal.
  • the selector 126 selects a plurality of outputs from the second phase delay unit 133. Specifically, the selector 126 receives the CLK signal generated by the clock generation unit 141, and alternately selects the ldq-even signal and the ldq-odd signal using the CLK signal as selection information. More specifically, the selector 126 alternately selects the ldq-even signal for the rising edge of the DQS signal and the ldq-odd signal for the falling signal of the DQS signal.
  • the data holding unit 127 holds the ldq-even signal or ldq-odd signal selected by the selector 126 and switches the clock of the data signal to the reference CLK signal. Therefore, a reference CLK signal given from inside or outside the memory controller 100 is added to the data holding unit 127 from the input side of the clock generation unit 131.
  • the data holding unit 127 holds the dq0 signal in synchronization with the reference CLK signal, switches the clock to the reference CLK signal, and outputs the dq0 signal as an IN signal. Then, the data holding unit 127 outputs the IN signal to the signal restoration circuit 112.
  • the phase of the received data in the DQ signal varies depending on environmental factors such as power supply voltage and device temperature. Therefore, after changing to the internal clock, the received data also varies.
  • the DQ signal is normalized with the internal clock signal.
  • the signal restoration circuit 112 performs a delay control of the IN signal based on the DQPHASE signal when the LC INH signal changes from “L” to “H”, and realizes a process of reproducing the pulse width of the data. Yes. Further, the signal restoration circuit 112 prohibits the change of the DQPHASE signal while the LC INH signal is “H”.
  • the phase detection unit 121 continuously detects the DQPHASE signal, if the LC INH signal is “H” during the period in which the signal restoration circuit 112 delays the data signal (IN signal), the delay amount The DQPHASE signal used for the clock selection signal does not change. Therefore, it is possible to prevent logical whisker pulses caused by fluctuations in the DQPHASE signal.
  • the signal restoration circuit 112 may have a latch circuit for storing a DQPHASE signal when the LC INH signal changes from “L” to “H”.
  • the signal restoration circuit 112 has a FIFO (First-In First-Out) function sufficient to absorb delay variations in data, and a delay that passes through the FIFO according to the delay amount of the DQPHASE signal. Increase or decrease time. As a result, the delay of the reception signal output from the signal reception circuit 111, that is, the DQ signal is kept constant, and the data pulse width is reproduced.
  • FIFO First-In First-Out
  • the signal restoration processing by the signal restoration circuit 112 will be described more specifically.
  • the FIFO may be passed through the FIFO by the delay amount.
  • the data signal can be output after a certain time from the start of the read operation by increasing or decreasing the delay amount. Therefore, it is possible to prevent variations in response of read data.
  • the data pulse width is always constant, and the output signal (DQ OUT signal) of the signal restoration circuit 112 is generated.
  • the DQ OUT signal becomes a stable received signal. That is, the original data signal can be restored faithfully.
  • the generation unit 122 delays the control signal by a delay amount that makes a sum of the delay amount by which the data signal (IN signal) is delayed by the signal restoration circuit 112 a predetermined time, thereby generating a new control signal.
  • the new control signals are I / O INH signal, DL2 DLIR INH signal, PHSEL INH signal, and LC INH signal.
  • the difference in delay amount between the I / O INH signal, the DL2 DLIR INH signal, the PHSEL INH signal, and the LC INH signal is determined in advance depending on the circuit configuration of each part to be controlled.
  • the period (valid period) when the I / O INH signal, DL2 DLIR INH signal, PHSEL INH signal, and LC INH signal are “H” (valid period) is the same time width as the control signal “H” period (valid period).
  • FIG. 2 is a timing chart showing an operation example of the present invention. As shown in the timing chart 200, the period from the start of the read operation to the output of read data is a fixed time. ⁇ is the 1 / reference CLK signal. In FIG. 2, x, y, z, and i are fixed values determined in advance by the semiconductor device designer at the time of design.
  • the time from the rise time of the control signal to the time when the read data is output from the DQ OUT signal is fixed by the signal restoration circuit 112 and the generation unit 122 shown in FIG.
  • the delay time corresponding to the second delay amount from the rise time of the control signal to the rise time of the PHSEL INH signal is x ⁇ + (i ⁇ 1) ⁇ .
  • the delay time corresponding to the first delay amount from the time when read data is input to the signal restoration circuit 112 to the time when the data signal appears in the DQ OUT signal is y ⁇ + (1 to i) ⁇ . (1-i) and (i-1) are determined by the DQPHASE signal. That is, the first delay amount and the second delay amount are contradictory.
  • the time from the DQ OUT signal to the time when read data is output is 24 ⁇ .
  • the time from the rise time of the control signal to the rise time of the PHSEL INH signal is 6+ (16 to 1) ⁇ , that is, 22 to 7 ⁇ .
  • the time from the time when read data is input to the signal restoration circuit 112 to the time when read data is output from the DQ OUT signal is 1+ (1 to 16) ⁇ , that is, 2 to 17 ⁇ .
  • the sum of the delay amount for delaying the read data signal and the delay amount for delaying the control signal is kept constant.
  • the control signal is valid only during the delay process of the read data signal. Therefore, if the effective period of the control signal is not the entire period of the read period but at least the read time width of one data signal, it is possible to prevent the read data signal from being affected by the change in the DQPHASE signal. And since the effective period of a control signal can be shortened, switching of continuous operation
  • Example 2 Next, in a second embodiment, a detailed example of each part of the memory controller shown in the first embodiment will be described. Therefore, in Example 2, the same effect as Example 1 is acquired. In the second embodiment, the same components as those shown in the first embodiment are denoted by the same reference numerals.
  • FIG. 3 is a block diagram of the semiconductor device according to the second embodiment.
  • the clock generation unit 131 includes a clock generator 201 and a selector 202.
  • the clock generator 201 generates a multi-phase CLK signal.
  • the clock generator 201 may have a frequency dividing circuit.
  • the clock generator 201 divides the CLK signal by a frequency dividing circuit to generate a multi-phase CLK signal.
  • the clock generator 201 divides the CLK signal of 2 [GHz] by 2 by the clock generator 201 to obtain the CLK signal of 1 [GHz], and has a 2-phase of 0 degrees and 180 degrees.
  • CLK signals (CLK0 deg1 signal and CLK180 deg1 signal respectively) are generated.
  • the selector 202 uses the value obtained by inverting the DQPHASE signal (which will be described later as a lower fifth bit of the DQPHASE signal) by the inverter 222 as a selection signal, and selects one of the CLK0Deg1 signal and the CLK180Deg1 signal as a phase detection unit. To 121.
  • the clock output unit 124 includes a flip-flop (FF) 205 and an output buffer 206, receives a 180-degree CLK signal (CLK180deg1) divided by two from the clock generator 201, and outputs the CK signal to the memory 101.
  • CLK180deg1 180-degree CLK signal
  • the two CK signals between the output buffer 206 of the clock output unit 124 and the input buffer 231 of the memory 101 indicate a differential pair. More specifically, in the clock output unit 124, the FF 205 receives the CLK180deg1 signal, and the output buffer 206 outputs the CK signal to the memory 101 by the output of the FF 205.
  • the memory 101 When reading data from the memory 101, the memory 101 generates a DQS signal based on the CK signal received by the input buffer 231, and generates a DQ signal synchronized with the DQS signal.
  • the output buffer 232 outputs a DQS signal
  • the output buffer 233 outputs a DQ signal.
  • the DQS signal and the DQ signal are in phase.
  • the phase setting unit 125 receives the DQS signal and the DQ signal while the I / O INH signal is “H”, and sets a predetermined phase (90 degrees).
  • the phase setting unit 125 includes an input buffer 207 on the DQS signal side, a delay circuit (hereinafter simply referred to as “DL”) 209, and an inverter 210, and an input buffer 208, FF211 and FF212 on the DQ signal side, Have
  • the input buffer 207 receives and outputs the DQS signal while the I / O INH signal is “H”, and does not transmit the DQS signal to the inside during the “L” period.
  • the DL 209 performs a 90 ° phase shift on the DQS signal received by the input buffer 207 and outputs a dqs90 signal.
  • the DQS signal that has passed through the DL 209 is a CLK signal of 1 [GHz].
  • the input buffer 208 receives and outputs the DQ signal while the I / O INH signal is “H”, and does not transmit the DQ signal to the inside during the “L” period.
  • the FF 211 captures the DQ signal received by the input buffer 208 in synchronization with the dqs90 signal and outputs it as a dq-even signal.
  • the FF 212 takes in the DQ signal received by the input buffer 208 in synchronization with the signal obtained by inverting the dqs90 signal by the inverter 210, and outputs it as a dq-odd signal.
  • the FF 211 and the FF 212 divide the DQ signal into a data signal (dq-even signal) when the dqs90 signal rises and a data signal (dq-odd signal) when the dqs90 signal falls.
  • the first phase delay unit 132 delays the phase of the dqs90 signal within a range of less than 180 degrees based on the DQPHASE signal when the DL2 DLIR INH signal changes from “L” to “H”. Further, the first phase delay unit 132 delays the dq-even signal and the dq-odd signal based on the DQPHASE signal when the DL2 DLIR INH signal changes from “L” to “H”.
  • the first phase delay unit 132 includes delay circuits (DL) 215, 216, and 217.
  • the DLs 215, 216, and 217 set and output variable delay amounts for the input signals.
  • the DL 215 receives the DQPHASE signal (which will be described later, the lower 4 bits of the DQPHASE signal), and outputs a ddqs signal by setting a delay amount of less than 180 degrees, which is the limit value of the DL 215 delay capability, to the dqs90 signal.
  • DL 216 delays the dq-even signal from the FF 211 side
  • DL 217 delays the dq-odd signal from the FF 212 side.
  • the phase delay in this case is a delay amount of less than 180 degrees, which is the limit value of the delay capability of DL 216, 217.
  • the first phase delay unit 132 may have a latch circuit for storing the DQPHASE signal when it changes from “L” to “H”. You may output to DL215,216,217. Thereby, even if the phase detection unit 121 continuously detects the DQPHASE signal, if the DL2 DLIR INH signal is “H” during the period in which the first phase delay unit 132 delays the data signal, the delay amount The DQPHASE signal used for is not changed.
  • the phase detection unit 121 compares the clock signal generated by the clock generation unit 131 with the ddqs signal whose phase is set in the dqs90 signal during the read operation period (the period in which the Read sig signal is enabled). Then, the phase detector 121 detects a phase difference based on the comparison result. And the phase detection part 121 outputs delay information (DQPHASE signal) as phase information showing a phase difference.
  • DQPHASE signal delay information
  • the phase detection unit 121 includes a sample hold (S / H) circuit 213 and a phase detector 214.
  • the S / H circuit 213 samples and holds the ddqs signal obtained by delaying the dqs90 signal by the first phase delay unit 132, and generates two clock signals for phase comparison.
  • the phase detector 214 compares the two clock signals generated by the S / H circuit 213 with the signal (CLK0 deg1 signal or CLK180 deg1 signal) output from the selector 202 to detect a phase difference and outputs a DQPHASE signal.
  • the DQPHASE signal is an information signal representing the delay amount of the DQS signal, and is output from the signal receiving circuit 111 as phase difference information and also output to the first phase delay unit 132 and the signal restoration circuit 112.
  • the DQPHASE signal is inverted by the inverter 222 and then output to the selector 222 as a selection signal. Further, after being inverted by the DQPHASE signal inverter 223, it is output to the selector 223 as a selection signal.
  • FIG. 4 is an explanatory diagram showing an example of the DQPHASE signal.
  • FIG. 5 is an explanatory diagram showing an example representing the phase of the DQPHASE signal.
  • the phase tracking range is determined by how many [Bits] represent the DQPHASE signal.
  • the DQPHASE signal is an 8-digit binary number.
  • the DQPHASE signal is a digital quantity having an arbitrary bit [Bit] length, and its initial value is, for example, “000000000000”.
  • one delay (0 to 15/16 ⁇ 180 degrees) of the 180 degree phase divided into 16 parts is realized.
  • the angles are black circles, spotted circles, hatched circles, and white circles on the circumference.
  • the DQPHASE signal in the first quadrant (I) has the DQPHASE signal “xxxx0xxxx”.
  • the DQPHASE signal in the second quadrant (II) has the DQPHASE signal “xxxx1xxxx”.
  • the lower 5 [Bit] is the same.
  • DL 215 As an example, if a delay line is used and the length of the delay line is infinite, phase adjustment is possible only with DL 215. However, in reality, the length of the delay line is finite, and the phase cannot be adjusted only by DL215. Moreover, in the DL 215, a delay can be added, but a minus delay cannot be made.
  • the lower 4 [Bit] of the DQPHASE signal becomes an adjustment amount of less than 180 degrees.
  • the middle 1 [Bit] of the DQPHASE signal is information indicating which phase is used in units of 180 degrees, and is used to select a clock signal having a phase delay in units of 180 degrees (selector 202 and selector 204 selection signals).
  • the upper 4 [Bit] of the DQPHASE signal is a signal indicating how many times the phase has been rotated, and is a signal indicating -7 to 7 described later.
  • the upper 4 [Bit] of the DQPHASE signal is represented by a two's complement, which is 0 when “0000”, 7 when “0111”, ⁇ 1 when “1111”, In the case of “1001”, it is ⁇ 7.
  • the second phase delay unit 133 determines the DQ signal in units of 180 degrees based on the DQPHASE signal when the PHSEL INH signal changes from “L” to “H”. Change the capture timing. Thereby, the second phase delay unit 133 performs switching from the phase of the DQS signal to the clock phase of the internal signal.
  • the clock generation unit 141 includes a clock generator 203 and a selector 204.
  • the clock generator 203 generates a multi-phase CLK signal.
  • the clock generator 203 may have a frequency dividing circuit.
  • the clock generator 203 divides the CLK signal by a frequency dividing circuit to generate a multi-phase CLK signal.
  • the clock generator 203 divides the CLK signal of 2 [GHz] by 2 by the clock generator 203 to obtain the CLK signal of 1 [GHz], and has a 2-phase of 0 degree and 180 degrees.
  • CLK signals (CLK0 deg2 signal and CLK180 deg2 signal respectively) are generated.
  • the selector 204 uses a value obtained by inverting the DQPHASE signal (the lower fifth bit value of the DQPHASE signal described later) determined by the PHSEL INH signal by the inverter 223 as a selection signal. Then, the selector 204 outputs one of the CLK0 deg2 signal and the CLK180 deg2 signal to the second phase delay unit main body 142 based on the selection signal.
  • the second phase delay unit main body 142 includes FFs 218 and 219 and an inverter 220.
  • the FF 218 takes in the ddq-even signal in synchronization with the clock signal selected by the selector 204 based on the inverted signal of the DQPHASE signal, and outputs the ldq-even signal.
  • the FF 219 takes in the ddq-odd signal in synchronization with the clock signal obtained by inverting the clock signal selected by the selector 204 by the inverter 220 based on the inverted signal of the DQPHASE signal, and outputs the ldq-odd signal.
  • the ldq-even signal and the dq-odd signal become data signals switched to the internal clock phase.
  • the first phase delay unit 132 may have a latch circuit for storing the DQPHASE signal when it changes from “L” to “H”. You may output to DL215,216,217. Thereby, even if the phase detection unit 121 continuously detects the DQPHASE signal, if the DL2 DLIR INH signal is “H” during the period in which the first phase delay unit 132 delays the data signal, the delay amount The DQPHASE signal used for is not changed.
  • the selector 126 selects one of the ldq-even signal and the ldq-odd signal output from the second phase delay unit 133 based on the clock signal output from the selector 204. Therefore, the selector 126 outputs a data signal synchronized with the rising edge and falling edge of the clock signal output from the selector 204.
  • the data holding unit 127 holds the data signal output from the selector 126 in synchronization with the CLK signal.
  • the data holding unit 127 has an FF 221.
  • the FF 221 holds the output from the selector 126 in synchronization with the CLK signal (a signal having a period twice the DQS signal), and outputs the held value to the signal restoration circuit 112 as an IN signal.
  • the IN signal is switched from the phase of the DQS signal to the phase of the CLK signal.
  • the generation unit 122 generates a new control signal by delaying the control signal and outputs it to each unit.
  • generation part 122 is demonstrated using FIG.
  • FIG. 6 is an explanatory diagram illustrating a detailed example of the generation unit 122.
  • the generator 122 delays the control signal according to the DQPHASE signal to generate a DL2, DLIR INH signal, PHSEL INH signal, I / O INH signal, and LC INH signal.
  • the generation unit 122 includes a plurality of storage elements (FFs 601 to 617) and a plurality of selectors 621 to 634.
  • the FFs 601 to 615 store the control signals arranged in the order of input from the arrangement start position based on the number of circulations of the DQPHASE signal.
  • the FFs 601 to 615 output the stored control signals in the order of arrangement in synchronization with the CLK signal.
  • the output results are DL2 DLIR INH signal and I / O INH signal.
  • the FF 616 takes in the output of the FF 615 in synchronization with the CLK signal and outputs the PHSEL INH signal. Then, the FF 617 takes in the output of the FF 616 in synchronization with the CLK signal and outputs the LC INH signal.
  • the selectors 621 to 634 are storage control units that control the FFs 601 to 615.
  • the selectors 621 to 634 select the array start position based on the number of rounds of the DQPHASE signal. More specifically, the FFs 601 to 615 are connected like selectors via selectors 621 to 634.
  • the delay amount between the DL2 DLIR INH signal and the I / O INH signal and the PHSEL INH signal, and the delay amount between the PHSEL INH signal and the LC INH signal are determined by the design of the memory controller 100, respectively.
  • the data signal passes through the second phase delay unit 133 after one clock from the first phase delay unit 132 and the phase setting unit 125. Therefore, there is FF 616 between the DL2 DLIR INH signal and the I / O INH signal and the PHSEL INH signal.
  • the data signal passes through the signal restoration circuit 112 after one clock from the second phase delay unit 133. Therefore, there is FF 617 between the LC INH signal and the PHSEL INH signal.
  • FIG. 7 is a timing chart (part 1) illustrating an operation example of the generation unit 122.
  • a period from the rising edge of the CLK signal to immediately before the next rising edge is defined as one cycle, and numbers are sequentially assigned to the CLK signal for easy understanding.
  • the rising edge of the first clock is indicated by an arrow in FIG.
  • the number of circulations of the DQPHASE signal is 7.
  • the control signal changes from “L” to “H” at the rising edge of the second clock, and becomes “H” during the period corresponding to the reading time of one data signal. Since the number of rounds of the DQPHASE signal is 7, the selector 621 selects and outputs the control signal. Therefore, the node a that is the output of the FF 601 remains “L”.
  • the node b which is the output of the FF 602 changes from “L” to “H” at the rising edge of the second clock.
  • the node c which is the output of the FF 603, changes from “L” to “H” at the rising edge of the third clock.
  • the node d which is the output of the FF 604, changes from “L” to “H” at the rise of the fourth clock.
  • the node e which is the output of the FF 605, changes from “L” to “H” at the rising edge of the fifth clock.
  • DL2 DLIR INH signal and I / O INH signal change from “L” to “H” at the 16th clock rise.
  • the PHSEL INH signal changes from “L” to “H” at the rising edge of the 17th clock.
  • the LC INH signal changes from “L” to “H” at the rising edge of the 18th clock.
  • FIG. 8 is a timing chart (part 2) illustrating an operation example of the generation unit 122.
  • the number of laps of the DQPHASE signal is ⁇ 7.
  • the control signal changes from “L” to “H” at the rising edge of the second clock, and becomes “H” during the period corresponding to the reading time of one data signal. Since the DQPHASE signal is -7, the selector 634 selects and outputs the control signal.
  • the selectors 621 to 633 other than the selector 634 receive the output of the preceding FF. Therefore, the nodes a to e remain “L”. Then, the DL2 DLIR INH signal changes from “L” to “H” at the rising edge of the second clock. Then, the PHSEL INH signal changes from “L” to “H” at the rising edge of the third clock. Then, the LC INH signal changes from “L” to “H” at the rise of the fourth clock.
  • the time from the rise time of the control signal to the rise time of the PHSEL INH signal is 1 ⁇ .
  • x ⁇ + (i ⁇ 1) ⁇ shown in FIG. 2 since x is 0 and the number of rounds of the DQPHASE signal is ⁇ 7, 1 ⁇ . -7 to 7 of the number of laps of the DQPHASE signal correspond to 1 to 15 of i, respectively.
  • the signal restoration circuit 112 performs delay control of the IN signal according to the DQPHSE signal when the LC INH signal changes from “L” to “H”, and the pulse width of the IN signal.
  • the process to play is realized. More specifically, the signal restoration circuit 112 has a FIFO function sufficient to absorb data delay variation, and increases or decreases the delay time passing through the FIFO according to the delay amount of the DQPHASE signal. As a result, the delay of the reception signal output from the signal reception circuit 111, that is, the DQ signal is kept constant, and the data pulse width is reproduced.
  • FIG. 9 is an explanatory diagram showing a detailed example of the signal restoration circuit 112.
  • the signal restoration circuit 112 includes a storage unit 902 and a storage control unit 901.
  • the storage unit 902 stores the IN signals arranged in the order of input, and can read the IN signals in the order of arrangement.
  • the storage unit 902 includes FF921 to FF936.
  • the storage control unit 901 selects an array start position in the storage unit 902 based on the DQPHASE signal when the LC INH signal changes from “L” to “H”. More specifically, the storage control unit 901 has a selector group 911.
  • the selector group 911 has selectors 941 to 955.
  • the selection signal provided to the selectors 621 to 634 included in the generation unit 122 and the selection signal provided to the selectors 941 to 955 included in the signal restoration circuit 112 are contradictory. That is, in the generation unit 122 and the signal restoration circuit 112, the handling of the DQPHASE signal is reversed. Thereby, the sum of the delay amount attached to the read data and the delay amount attached to the control signal can be kept constant.
  • FIG. 10 is an explanatory diagram illustrating an example in which a read operation is continuously performed on the memory 101.
  • the memory controller 100 continuously performs the reading operation of the slot 1 and the reading operation of the slot 2.
  • the effective period of the control signal (the period of “H” of the control signal) does not overlap. Therefore, in the timing chart 1000, there is a defined period (6 tCK in the example of DDR3) from the first control signal falling to the next control signal rising. In the timing chart 1000, the reading operation for the slot 2 is started with the rise of the next control signal. Therefore, by making the effective period of the control signal equal to or longer than the reading time of one data signal and less than a certain time, the total reading period when the reading operation is continuously performed can be shortened. Further, not only the read operation but also the write operation can be performed, and the operation switching can be performed at higher speed as the entire circuit that speeds up the operation switching.
  • the DQPHASE signal used in each part is determined by the control signal so that the continuously changing DQPHASE signal does not fluctuate while the data signal passes through each part, thereby preventing a logical whisker pulse from being generated. Can do.
  • the same effect as the first embodiment can be obtained.
  • Example 3 when there are a plurality of read destination memories (DIMMs), the phase detection unit for detecting the delay amount is provided for each memory, thereby delaying the data signal by the delay amount along the read destination memory. Can do. Thereby, even if access to different memories operates continuously, the operation can be switched at high speed. Therefore, the entire operation period can be shortened.
  • the same components as those in the first and second embodiments are denoted by the same reference numerals, and detailed description thereof is omitted.
  • FIG. 11 is a block diagram of an example of the semiconductor device according to the third embodiment.
  • FIG. 11 shows an example in which there are a plurality of memories 101 (memory 101-1 to memory 101-n (n ⁇ 2)).
  • the phase detector 121 corresponding to the memory 101 to be read is selected by the DIMM selection signal.
  • phase detectors 121-1 to 121-n store the DQPHASE signal at the end of the read period to the corresponding memories 101-1 to 101-n, respectively.
  • FIG. 12 is an explanatory diagram showing a conventional example in the case where read operations are continuously performed on different memories 101.
  • FIG. 13 is an explanatory diagram showing an example of the present invention in the case where read operations are continuously performed on different memories 101.
  • the control signal is “H” in the read period from the start of the read operation to the end of the read operation for each read operation.
  • the control signal is “H” in the read time period for one data signal from the start of the read operation.
  • the operation can be switched at high speed. Therefore, the entire operation period can be shortened.
  • the fourth embodiment shows an example in which the clock generators shown in the first and second embodiments are shared.
  • the same components as those in the first and second embodiments are denoted by the same reference numerals, and detailed description thereof is omitted.
  • FIG. 14 is a block diagram of the semiconductor device according to the fourth embodiment.
  • the second phase delay unit 133 does not have the clock generation unit 141, and the output of the clock generation unit 131 is used by the phase delay unit main body 142. Therefore, the PHSEL INH signal is input to the clock generation unit 131.
  • the clock generator 131 divides the CLK signal to generate a multi-phase CLK signal. Then, the clock generation unit 131 selects one CLK signal from a plurality of CLK signals based on the DQPHASE signal when the PHSEL INH signal changes from “L” to “H”, and the second phase delay unit The data is output to the main body 142 and the phase detection unit 121.
  • the clock generation unit 131 may include a latch circuit for storing a DQPHASE signal when the PHSEL INH signal changes from “L” to “H”.
  • the same effect as in the first and second embodiments can be obtained. Furthermore, according to the fourth embodiment, the circuit scale of the memory controller 100 can be reduced compared to the first and second embodiments by not having the same clock generation unit 141 as the clock generation unit 131.
  • the memory controller 100 shown in the first to fourth embodiments may be provided on a substrate such as a mother board on which the memory 101 board is mounted, for example.
  • FIG. 15 is a block diagram illustrating an example of a motherboard.
  • the mother board 1500 is provided with a CPU (Central Processing Unit) 1501 and a socket 1502.
  • the CPU 1501 is provided with a memory controller 100.
  • a memory board 1503 is attached to the socket 1502.
  • a plurality of sockets 1502 may be provided on the mother board 1500.
  • the control signal is delayed even if the effective period of the control signal for determining the delay amount of the continuously changing data signal is shorter than the readout period. To enable it during the delay processing of the data signal. Further, the sum of the delay amount for delaying the control signal and the delay amount for delaying the data signal is made constant. Accordingly, since the effective period of the control signal can be shortened, switching of a plurality of operations can be speeded up during continuous operation while suppressing variation in read response. Therefore, the entire operation time during continuous operation can be shortened.
  • the delay amount of the control signals can be adjusted by controlling the first input position to the array. Furthermore, when the data signals are input to the array in the input order and output in the array order, the delay amount of the data signals can be adjusted by controlling the second input position to the array. Furthermore, since the first arrangement start position and the second arrangement start position are contradictory, the sum of the delay amount of the control signal and the delay amount of the data signal can be made constant.
  • Memory Controller 1500 Motherboard 1501 CPU 101 Memory 121 Phase detection unit 122 Generation unit 123 Delay control unit 601 to 617 FF 621 to 634 Selector 901 Storage control unit 902 Storage unit

Abstract

　メモリコントローラ（１００）は、位相検出部（１２１）と、生成部（１２２）と、遅延制御部（１２３）と、を有している。位相検出部（１２１）は、受信した外部クロック信号と内部クロック信号との位相差に基づき、読み出し動作期間中連続的に第１の遅延量を検出する。生成部（１２２）は、１データ信号分の読み出し時間以上で、読み出し動作開始から受信したデータ信号を出力するまでの一定時間未満の有効期間であり、読み出し動作開始時に有効期間が開始する制御信号を、第１の遅延量との和が一定時間となる第２の遅延量分遅延させることで、あらたな制御信号を生成する。あらたな制御信号は、ＤＬ２　ＤＬＩＲ　ＩＮＨ信号、ＰＨＳＥＬ　ＩＮＨ信号、ＬＣ　ＩＮＨ信号である。遅延制御部（１２３）は、生成部（１２２）によって生成された制御信号の有効期間の開始時に位相検出部（１２１）により検出された第１の遅延量分、データ信号を遅延させる。

Description

半導体装置
　本発明は、半導体装置に関する。
　従来、高速のメモリインタフェイス規格として、ＤＤＲ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ）メモリインタフェイス（ＪＥＤＥＣ　ＪＥＳＤ７９－３Ｅ）がある。ＤＤＲメモリインタフェイスは、たとえば、ＤＤＲ　ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄａｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などのパーソナルコンピュータで使用される半導体集積回路で構成されるＲＡＭで用いられる。
　ＤＤＲメモリインタフェイスでは、メモリコントローラからの要求（コマンド）によって、ＲＡＭ内の記憶内容を読み書きすることができる。ＤＤＲメモリは、クロック信号の立ち上がりエッジ（ポジティブエッジ）と立ち下がりエッジ（ネガティブエッジ）の双方でデータの入出力をすることで、クロック周波数の２倍のデータ転送レートでデータ転送をするメモリである。
　ＤＤＲメモリでは、メモリコントローラの内部で生成させた内部クロック信号（ＣＫ信号）をＤＩＭＭ（Ｄｕａｌ　Ｉｎ－ｌｉｎｅ　Ｍｅｍｏｒｙ　Ｍｏｄｕｌｅ）に送信する。ＤＩＭＭはＤＤＲメモリから受信したＣＫ信号によってデータストローブ信号（ＤＱＳ信号）を生成し、ＤＱＳ信号をデータ信号（ＤＱ信号）とともにメモリコントローラに送信する。
　メモリコントローラでは、ＤＱＳ信号およびＤＱ信号を受信する。メモリコントローラでは、ＤＱＳ信号によってＤＱ信号をリタイミングし、さらに内部クロックに乗り換える。このとき、受信点のラッチ回路で確実にデータ信号を受信するには、内部ＣＫ信号と受信データ信号のタイミング関係が一定範囲内にあることが必要である。
　また、関連する技術としては、ある信号が入力されてから出力されるまでに遅延させる場合、微小遅延を生成する回路と、粗遅延を生成する回路とを有することで、必要な遅延時間を回路の組み合わせで生成する技術が公開されている。
特開２００９－１３０４５５号公報
　しかしながら、読み出し動作時においては、メモリコントローラがリードコマンドを発行してから、ＤＱＳ信号およびＤＱ信号がメモリコントローラに返ってくるまでの時間（＝フライトタイム）は、ばらつく。ばらつく要因としては、たとえば、メモリコントローラとＤＩＭＭとの配置位置や、電源、温度などの環境変化が挙げられる。さらに、同一ＤＩＭＭチャネル内に多スロットのＤＩＭＭを搭載した場合、アクセス対象とするＤＩＭＭスロットによってばらつきが異なる。
　また、異なるスロットに連続して読み出しまたは書き込み動作が行われる際、高速にスロットを切り替えながら、ばらつきを抑えるのは困難である。
　本発明は、上述した従来技術による問題点を解消するため、メモリコントローラ側にてばらつきを吸収し、連続動作時の動作切り替えを高速化させることができる半導体装置を提供することを目的とする。
　上述した課題を解決し、目的を達成するため、本発明の一側面によれば、受信した外部クロック信号と内部クロック信号との位相差に基づき、読み出し動作期間中連続的に第１の遅延量を検出する位相検出部と、１データ信号分の読み出し時間以上で、前記読み出し動作開始から受信したデータ信号を出力するまでの一定時間未満の有効期間であり、前記読み出し動作開始時に前記有効期間が開始される第１の制御信号を、前記第１の遅延量との和が前記一定時間となる第２の遅延量分遅延させることで、第２の制御信号を生成する生成部と、前記生成部によって生成された前記第２の制御信号の有効期間の開始時に前記位相検出部により検出された前記第１の遅延量分、前記データ信号を遅延させる遅延制御部と、を有する半導体装置が提案される。
　本発明の一側面によれば、メモリコントローラ側にてばらつきを吸収し、連続動作時の動作切り替えを高速化させることができるという効果を奏する。
図１は、実施例１にかかる半導体装置の一例を示すブロック図である。 図２は、本発明の一動作例を示すタイミングチャートである。 図３は、実施例２にかかる半導体装置を示すブロック図である。 図４は、ＤＱＰＨＡＳＥ信号の一例を示す説明図である。 図５は、ＤＱＰＨＡＳＥ信号の位相を表す例を示す説明図である。 図６は、生成部１２２の詳細例を示す説明図である。 図７は、生成部１２２の動作例を示すタイミングチャート（その１）である。 図８は、生成部１２２の動作例を示すタイミングチャート（その２）である。 図９は、信号復元回路１１２の詳細例を示す説明図である。 図１０は、メモリ１０１に対して連続して読み出し動作を行う例を示す説明図である。 図１１は、実施例３にかかる半導体装置の一例を示すブロック図である。 図１２は、異なるメモリ１０１に対して読み出し動作が連続した場合の従来例を示す説明図である。 図１３は、異なるメモリ１０１に対して読み出し動作が連続した場合の本発明例を示す説明図である。 図１４は、実施例４にかかる半導体装置を示すブロック図である。 図１５は、マザーボードの一例を示すブロック図である。
　以下に添付図面を参照して、本発明にかかる半導体装置の実施の形態を詳細に説明する。本実施の形態では、半導体装置の一例として、メモリコントローラを挙げて説明するが、これに限らず、ＣＰＵやマザーボードであってもよい。
（実施例１）
　実施例１では、連続的に変化するデータ信号の遅延量を確定させる制御信号の有効期間が１データ信号の読み出し時間程度まで短くても、制御信号をデータ信号の遅延量との和が一定時間となるように遅延させる。すなわち、データ信号の遅延処理中に制御信号を有効化させることができる。これにより、データ信号の応答を一定時間にしつつ、連続動作（読み出しまたは書き込み）時の動作の切り替えを高速化させることができる。したがって、連続動作時の全体の動作期間を短縮することができる。
　図１は、実施例１にかかる半導体装置の一例を示すブロック図である。図１では、半導体装置の一例として、メモリコントローラ１００が挙げられている。メモリコントローラ１００は、本開示のメモリコントローラ１００の一例であって、メモリ１０１のインターフェイス回路であって、データの入出力手段である。
　そのため、メモリコントローラ１００は、受信信号としてたとえば、メモリ１０１（ＤＩＭＭ）から外部クロック信号としてＤＱＳ信号やデータ信号としてＤＱ信号を受信する。この場合、メモリ１０１は信号源である。メモリ１０１は、たとえば、ＤＤＲ　ＳＤＲＡＭである。ＤＤＲ　ＳＤＲＡＭは、クロック（ＣＫ）信号の２倍レート（クロック信号の立ち上がりおよび立ち下がりの両方のエッジ）によりデータ転送する。
　メモリコントローラ１００は、信号受信回路１１１と、信号復元回路１１２と、を有している。信号受信回路１１１は、生成部１２２と、クロック生成部１３１と、クロック出力部１２４と、位相設定部１２５と、第一の位相遅延部１３２と、第二の位相遅延部１３３と、位相検出部１２１と、データ保持部１２７と、を有している。各部は、アナログ回路、論理回路、ＦＦなどによって実現される。
　ここで、各信号について説明する。ＤＱＳ信号と、ｄｑｓ９０信号と、ｄｄｑｓ信号とは、データストローブ信号である。ＣＬＫ信号と、クロック生成部１３１の出力信号と、クロック生成部１４１の出力信号とは、内部クロック信号である。ＤＱ信号と、ｄｑ－ｏｄｄ信号と、ｄｑ－ｅｖｅｎ信号と、ｄｄｑ－ｅｖｅｎ信号と、ｄｄｑ－ｏｄｄ信号と、ｌｄｑ－ｅｖｅｎ信号と、ｌｄｑ－ｏｄｄ信号と、ｄｑ０信号と、ＩＮ信号とは、データ信号である。
　また、遅延制御部１２３は、クロック生成部１３１と、第一の位相遅延部１３２と、第二の位相遅延部１３３と、信号復元回路１１２と、を有している。遅延制御部１２３によって、読み出し動作開始時から一定時間経過時にデータ信号をＣＬＫ信号に同期させてＤＱ　ＯＵＴ信号として出力させることができる。
　より具体的には、遅延制御部１２３のうち、クロック生成部１３１と、第一の位相遅延部１３２と、第二の位相遅延部１３３とが、ＤＱ信号を遅延させて基準ＣＬＫ信号に同期したデータ信号を生成している。そして、遅延制御部１２３のうち、信号復元回路１１２が、読み出し動作開始時から一定時間経過時にデータ信号をＤＱ　ＯＵＴ信号として出力する。
　実施例１では、遅延信号であるＤＱＰＨＡＳＥ信号が、遅延制御部１２３の各部の遅延量となっている。遅延制御部１２３の各部が、ＤＱＰＨＡＳＥ信号に基づいてデータ信号を遅延させている最中に、ＤＱＰＨＡＳＥ信号が変化してしまうと、遅延量が定まらないため、データ信号に論理的なヒゲパルスなどが発生したりデータ信号がずれたりする問題点がある。そこで、遅延制御部１２３の各部は、データ信号を遅延させている最中に、制御信号に基づいてＤＱＰＨＡＳＥ信号が変化しないようにする。
　まず、クロック生成部１３１は、ＣＬＫ信号を分周して、複数相のＣＬＫ信号を生成する。クロック出力部１２４は、クロック生成部１３１からＣＬＫ信号を受け、ＣＫ信号を生成してメモリ１０１へ出力する。
　メモリ１０１からデータを読み出す場合、メモリ１０１はメモリコントローラ１００から受信したＣＫ信号によりＤＱＳ信号を生成し、ＤＱＳ信号に同期したＤＱ信号を生成する。ＤＱＳ信号及びＤＱ信号は同相である。
　位相検出部１２１は、クロック生成部１３１によりＣＬＫ信号が分周されたＤＱＳ信号と同一周波数の信号と、第一の位相遅延部１３２からのＤＱＳ信号を遅延させた信号とを比較して位相差に基づく遅延量を、読み出し期間中連続的に検出する。ここで、ＤＱＰＨＡＳＥ信号が、ＣＬＫ信号が分周されたＤＱＳと同一周波数の信号と、ＤＱＳ信号が遅延された信号と、の位相差に基づく遅延量を表す情報信号である。より具体的な例は後述するが、ＤＱＰＨＡＳＥ信号は、周回数と、ＣＬＫ選択と、ＤＬと、の情報を有している。ＤＱＰＨＡＳＥ信号の周回数は、位相が何周したかを表し、ＤＱＰＨＡＳＥ信号のＣＬＫ選択は、所定位相差を単位とするＣＬＫ選択を表し、ＤＱＰＨＡＳＥ信号のＤＬは、所定位相差（たとえば、１８０度）未満の遅延調整量を表す。
　さらに、位相検出部１２１は、読み出し期間終了時に、ＤＱＰＨＡＳＥ信号を記憶する。これにより、つぎの読み出し動作開始時に、後述する生成部１２２が、記憶されたＤＱＰＨＡＳＥ信号を用いて制御信号を遅延させることができる。
　つぎに、位相設定部１２５は、メモリ１０１からＤＱＳ信号とＤＱ信号とをＩ／Ｏ　ＩＮＨ信号が“Ｈ”の期間（有効期間）に受信する。そして、位相設定部１２５は、ＤＱＳ信号およびＤＱ信号に所定の位相（９０度）の位相シフトを設定する。ＤＱＳ信号を位相シフトさせた信号がｄｑｓ９０信号である。また、Ｉ／Ｏ　ＩＮＨ信号は、位相設定部１２５が受信動作中であることを示す情報である。
　また、位相設定部１２５は、ＤＱＳ信号とＤＱ信号とをＩ／Ｏ　ＩＮＨ信号が“Ｌ”の期間（非有効期間）に受信しない。さらに、位相設定部１２５は、ＤＱ信号をＤＱＳ信号の立ち上がり時のデータ信号と、ＤＱＳ信号の立ち下がり時のデータ信号との２つのデータ信号（それぞれｄｑ－ｅｖｅｎ信号、ｄｑ－ｏｄｄ信号）に分けて、第一の位相遅延部１３２へ出力する。
　第一の位相遅延部１３２は、ＤＬ２　ＤＬＩＲ　ＩＮＨ信号が“Ｌ”から“Ｈ”に変化した時のＤＱＰＨＡＳＥ信号に基づいて、所定位相差未満の範囲でＤＱＳ信号を遅延させる。さらに、第一の位相遅延部１３２は、ＤＬ２　ＤＬＩＲ　ＩＮＨ信号が“Ｌ”から“Ｈ”に変化した際のＤＱＰＨＡＳＥ信号に基づいて、ＤＱ信号に位相遅延を施す。具体的には、第一の位相遅延部１３２は、可変遅延回路を有する。第一の位相遅延部１３２は、ＤＱＰＨＡＳＥ信号を受け、所定位相差未満の遅延量をＤＱＳ信号に設定する。
　また、第一の位相遅延部１３２は、ＤＬ２　ＤＬＩＲ　ＩＮＨ信号が“Ｈ”の期間（有効期間）中に位相検出部１２１によりＤＱＰＨＡＳＥ信号の値が変化しても、“Ｌ”から“Ｈ”に変化した時のＤＱＰＨＡＳＥ信号の値に基づく遅延量をＤＱＳ信号やＤＱ信号に施す。たとえば、第一の位相遅延部１３２は、ＤＬ２　ＤＬＩＲ　ＩＮＨ信号が“Ｌ”から“Ｈ”に変化した時のＤＱＰＨＡＳＥ信号を記憶させるためにラッチ回路を有していてもよい。
　これにより、位相検出部１２１が連続的にＤＱＰＨＡＳＥ信号を検出していても、第一の位相遅延部１３２がデータ信号を遅延させる期間中、ＰＨＳＥＬ　ＩＮＨ信号が“Ｈ”であれば、遅延量に用いるＤＱＰＨＡＳＥ信号は変化しない。したがって、ＤＱＰＨＡＳＥ信号の変動によって生じる論理的なヒゲパルスなどを防止することができる。
　第二の位相遅延部１３３は、ＰＨＳＥＬ　ＩＮＨ信号が“Ｌ”から“Ｈ”に変化した時のＤＱＰＨＡＳＥ信号に基づいて、第二の位相遅延部本体のｄｄｑ－ｏｄｄ信号とｄｄｑ－ｅｖｅｎ信号の取り込みタイミングを決定する。第二の位相遅延部１３３は、ＰＨＳＥＬ　ＩＮＨ信号が“Ｈ”の期間（有効期間）中に位相検出部１２１によりＤＱＰＨＡＳＥ信号の値が変化しても、“Ｌ”から“Ｈ”に変化した時のＤＱＰＨＡＳＥ信号の値に基づきｄｄｑ－ｅｖｅｎ信号、ｄｄｑ－ｏｄｄ信号の取りこむタイミングを保つ。たとえば、第二の位相遅延部１３３は、ＰＨＳＥＬ　ＩＮＨ信号が“Ｌ”から“Ｈ”に変化した時のＤＱＰＨＡＳＥ信号を記憶させるためにラッチ回路を有していてもよい。
　より具体的には、第二の位相遅延部１３３は、クロック生成部１４１と、第二の位相遅延部本体１４２とを有している。クロック生成部１４１は、ＣＬＫ信号を分周して、複数相のＣＬＫ信号を生成する。そして、クロック生成部１４１は、ＰＨＳＥＬ　ＩＮＨ信号が“Ｌ”から“Ｈ”に変化した時のＤＱＰＨＡＳＥ信号に基づいて分周された複数相のＣＬＫ信号から１つの分周されたＣＬＫ信号を選択して、第二の位相遅延部本体１４２へ出力する。
　第二の位相遅延部本体１４２は、クロック生成部１４１から分周されたＣＬＫ信号を受ける。そして、第二の位相遅延部本体１４２は、ＰＨＳＥＬ　ＩＮＨ信号が“Ｌ”から“Ｈ”に変化した時のＤＱＰＨＡＳＥ信号に基づいて、ｄｄｑ－ｅｖｅｎ信号と、ｄｄｑ－ｏｄｄ信号とを取り込む。第二の位相遅延部本体１４２は、ｄｄｑ－ｅｖｅｎ信号をリタイミングしたｌｄｑ－ｅｖｅｎ信号と、ｄｄｑ－ｏｄｄ信号をリタイミングしたｌｄｑ－ｏｄｄ信号をセレクタ１２６へ出力する。
　これにより、位相検出部１２１が連続的にＤＱＰＨＡＳＥ信号を検出していても、第二の位相遅延部１３３がデータ信号を遅延させる期間中、ＰＨＳＥＬ　ＩＮＨ信号が“Ｈ”であれば、遅延量やクロック選択信号に用いるＤＱＰＨＡＳＥ信号は変化しない。したがって、ＤＱＰＨＡＳＥ信号の変動によって生じる論理的なヒゲパルスなどを防止することができる。
　セレクタ１２６は、第二の位相遅延部１３３の複数出力を選択する。具体的には、セレクタ１２６は、クロック生成部１４１で生成されたＣＬＫ信号を受け、ＣＬＫ信号を選択情報としてｌｄｑ－ｅｖｅｎ信号と、ｌｄｑ－ｏｄｄ信号とを交互に選択する。より具体的には、セレクタ１２６は、ＤＱＳ信号の立ち上がりエッジに対するｌｄｑ－ｅｖｅｎ信号と、ＤＱＳ信号の立ち下がり信号に対するｌｄｑ－ｏｄｄ信号とを交互に選択する。
　データ保持部１２７は、セレクタ１２６で選択されたｌｄｑ－ｅｖｅｎ信号またはｌｄｑ－ｏｄｄ信号を保持するとともに、データ信号のクロックを基準ＣＬＫ信号に乗り換える。そこで、データ保持部１２７には、メモリコントローラ１００の内部または外部から与えられた基準ＣＬＫ信号がクロック生成部１３１の入力側から加えられる。データ保持部１２７では、基準ＣＬＫ信号に同期してｄｑ０信号を保持し、クロックを基準ＣＬＫ信号に乗り換え、ｄｑ０信号をＩＮ信号として出力する。そして、データ保持部１２７は、ＩＮ信号を信号復元回路１１２へ出力する。
　ＤＱ信号における受信データの位相は、電源電圧、装置温度等の環境要因により変動している。そのため、内部クロックに乗り換えた後、受信データも同様に変動する。信号受信回路１１１では、内部クロック信号でＤＱ信号が正規化されたようになる。
　しかしながら、内部クロック位相に乗り換えた受信データは、その取り込みクロックをタイムリーに進めたり遅らせたりしている。そのため、この影響でパルス幅はクロックを切り換えたと同時に１クロック幅分（＝ｔＣＫ／２＝２相クロックの相間遅延差分）だけ狭くなったり、広くなったりする。
　そこで、信号復元回路１１２は、ＬＣ　ＩＮＨ信号が“Ｌ”から“Ｈ”に変化した時のＤＱＰＨＡＳＥ信号に基づいて、ＩＮ信号の遅延制御を行い、データのパルス幅を再生する処理を実現している。さらに、信号復元回路１１２は、ＬＣ　ＩＮＨ信号が“Ｈ”の期間中、ＤＱＰＨＡＳＥ信号の変化を禁止する。
　これにより、位相検出部１２１が連続的にＤＱＰＨＡＳＥ信号を検出していても信号復元回路１１２がデータ信号（ＩＮ信号）を遅延させる期間中、ＬＣ　ＩＮＨ信号が“Ｈ”であれば、遅延量やクロック選択信号に用いるＤＱＰＨＡＳＥ信号は変化しない。したがって、ＤＱＰＨＡＳＥ信号の変動によって生じる論理的なヒゲパルスなどを防止することができる。たとえば、信号復元回路１１２は、ＬＣ　ＩＮＨ信号が“Ｌ”から“Ｈ”に変化した時のＤＱＰＨＡＳＥ信号を記憶させるためにラッチ回路を有していてもよい。
　より具体的には、信号復元回路１１２は、データの遅延ばらつきを吸収するに十分なＦＩＦＯ（Ｆｉｒｓｔ－Ｉｎ　Ｆｉｒｓｔ－Ｏｕｔ）機能を有し、ＤＱＰＨＡＳＥ信号が持つ遅延量に応じ、ＦＩＦＯを通過する遅延時間を増加又は減少させる。これにより、信号受信回路１１１から出力される受信信号即ち、ＤＱ信号の遅延を一定に保つとともに、データパルス幅を再生している。
　信号復元回路１１２による信号復元処理について、より具体的に述べる。ＤＱＰＨＡＳＥ信号が持つ遅延量が大きくなった場合（＝クロック乗り換えのための遅延が大きい場合）には、遅延量分だけＦＩＦＯを早く通過するようにすればよい。また、ＤＱＰＨＡＳＥ信号が持つ遅延量が小さくなれば、遅延量分だけＦＩＦＯを遅く通過するようにすればよい。このように、遅延量の増加又は減少により、データ信号を読み出し動作開始時から一定時間後に出力させることができる。したがって、読み出しデータの応答のばらつきを防止させることができる。
　データパルス幅が常に一定になり、信号復元回路１１２の出力信号（ＤＱ　ＯＵＴ信号）が生成される。そして、ＤＱ　ＯＵＴ信号が安定した受信信号となる。即ち、原データ信号を忠実に復元することができる。
　つぎに、生成部１２２は、信号復元回路１１２でデータ信号（ＩＮ信号）が遅延される遅延量との和が一定時間となる遅延量分、制御信号を遅延させることで、あらたな制御信号を生成する。あらたな制御信号は、Ｉ／Ｏ　ＩＮＨ信号、ＤＬ２　ＤＬＩＲ　ＩＮＨ信号、ＰＨＳＥＬ　ＩＮＨ信号、ＬＣ　ＩＮＨ信号である。Ｉ／Ｏ　ＩＮＨ信号とＤＬ２　ＤＬＩＲ　ＩＮＨ信号と、ＰＨＳＥＬ　ＩＮＨ信号と、ＬＣ　ＩＮＨ信号との間での遅延量の差は、制御対象となる各部の回路の構成によってあらかじめ決定される。
　また、Ｉ／Ｏ　ＩＮＨ信号、ＤＬ２　ＤＬＩＲ　ＩＮＨ信号、ＰＨＳＥＬ　ＩＮＨ信号、ＬＣ　ＩＮＨ信号が“Ｈ”の期間（有効期間）は、制御信号の“Ｈ”の期間（有効期間）と同一時間幅であってもよいし、制御信号の“Ｈ”の期間に対してマージンがあってもよい。Ｉ／Ｏ　ＩＮＨ信号は、ＤＱ信号とＤＱＳ信号の受信を制御するため、マージンを持たせることで、ＤＱ信号とＤＱＳ信号の取り込み精度を向上させることができる。
　図２は、本発明の一動作例を示すタイミングチャートである。タイミングチャート２００で示すように、読み出し動作開始から読み出しデータが出力されるまでの期間が一定時間となる。τは、１／基準ＣＬＫ信号である。そして、図２中、ｘ，ｙ，ｚ，ｉは、半導体装置の設計者があらかじめ設計時に定める固定値である。
　たとえば、制御信号の立ち上がり時刻から、ＤＱ　ＯＵＴ信号から読み出しデータが出力される時刻までの時間は、図１で示した信号復元回路１１２と生成部１２２によって一定となる。そして、たとえば、制御信号の立ち上がり時刻からＰＨＳＥＬ　ＩＮＨ信号の立ち上がり時刻までの第２の遅延量分の遅延時間は、ｘτ＋（ｉ～１）τである。そして、たとえば、読み出しデータが信号復元回路１１２に入力される時刻から、ＤＱ　ＯＵＴ信号にデータ信号が表れる時刻までの第１の遅延量分の遅延時間は、ｙτ＋（１～ｉ）τである。（１～ｉ）および（ｉ～１）は、ＤＱＰＨＡＳＥ信号によって決定される。すなわち、第１の遅延量と第２の遅延量とは、相反している。
　たとえば、ｘ＝６，ｙ＝１，ｚ＝２，ｉ＝１６の場合、ＤＱ　ＯＵＴ信号から読み出しデータが出力される時刻までの時間は、２４τとなる。そして、制御信号の立ち上がり時刻からＰＨＳＥＬ　ＩＮＨ信号の立ち上がり時刻までの時間は、６＋（１６～１）τであり、すなわち、２２～７τである。そして、読み出しデータが信号復元回路１１２に入力される時刻から、ＤＱ　ＯＵＴ信号から読み出しデータが出力される時刻までの時間は、１＋（１～１６）τであり、すなわち、２～１７τである。
　実施例１によれば、図２で示すように、読み出しデータ信号を遅延させる遅延量と制御信号を遅延させる遅延量の和を一定に保つ。これにより、読み出しデータ信号の遅延処理中のみ制御信号が有効期間となる。したがって、制御信号の有効期間が、読み出し期間中すべてでなく、少なくとも１データ信号の読み出し時間幅あれば、読み出しデータ信号にＤＱＰＨＡＳＥ信号の変化による影響が発生するのを防止できる。そして、制御信号の有効期間を短縮化させることができるため、連続動作の切り替えを高速化させることができる。したがって、連続動作中の合計の動作期間を短縮させることができる。
（実施例２）
　つぎに、実施例２では、実施例１で示したメモリコントローラの各部の詳細例について説明する。したがって、実施例２では、実施例１と同様の効果が得られる。また、実施例２では、実施例１で示した構成と同一構成については同一符号を付す。
　図３は、実施例２にかかる半導体装置を示すブロック図である。まず、クロック生成部１３１は、クロックジェネレータ２０１と、セレクタ２０２とを有している。クロックジェネレータ２０１は複数相のＣＬＫ信号を生成する。たとえば、クロックジェネレータ２０１は、分周回路を有していてもよい。たとえば、クロックジェネレータ２０１は、分周回路によりＣＬＫ信号を分周し、複数相のＣＬＫ信号を生成する。
　より具体的には、たとえば、クロックジェネレータ２０１は、２［ＧＨｚ］のＣＬＫ信号をクロックジェネレータ２０１によって２分周して１［ＧＨｚ］のＣＬＫ信号を得て、０度、１８０度の２相のＣＬＫ信号（それぞれＣＬＫ０ｄｅｇ１信号、ＣＬＫ１８０ｄｅｇ１信号）を生成している。
　セレクタ２０２は、ＤＱＰＨＡＳＥ信号（後述するがＤＱＰＨＡＳＥ信号の下位５ビット目の値）をインバータ２２２で反転された値を選択信号として、ＣＬＫ０Ｄｅｇ１信号とＣＬＫ１８０Ｄｅｇ１信号のうち、いずれか一方の信号を位相検出部１２１へ出力する。
　クロック出力部１２４は、フリップフロップ（ＦＦ）２０５および出力バッファ２０６を有し、クロックジェネレータ２０１から２分周された１８０度のＣＬＫ信号（ＣＬＫ１８０ｄｅｇ１）を受け、ＣＫ信号をメモリ１０１へ出力する。クロック出力部１２４の出力バッファ２０６とメモリ１０１の入力バッファ２３１との間のＣＫ信号が２本あるのは、差動対を示している。より具体的には、クロック出力部１２４では、ＦＦ２０５がＣＬＫ１８０ｄｅｇ１信号を受け、ＦＦ２０５の出力により出力バッファ２０６が、ＣＫ信号をメモリ１０１に対して出力する。
　メモリ１０１からデータを読み出す場合、メモリ１０１は、入力バッファ２３１で受信したＣＫ信号によりＤＱＳ信号を生成し、ＤＱＳ信号に同期したＤＱ信号を生成する。メモリ１０１では、出力バッファ２３２がＤＱＳ信号を出力し、出力バッファ２３３がＤＱ信号を出力する。ＤＱＳ信号およびＤＱ信号は同相である。
　位相設定部１２５は、ＤＱＳ信号およびＤＱ信号をＩ／Ｏ　ＩＮＨ信号が“Ｈ”の期間中受信し、所定の位相（９０度）を設定する。位相設定部１２５は、ＤＱＳ信号側に入力バッファ２０７、遅延回路（Ｄｅｌａｙ　Ｃｉｒｃｕｉｔ、以下、単に「ＤＬ」と称する）２０９、インバータ２１０を有し、ＤＱ信号側に入力バッファ２０８、ＦＦ２１１、ＦＦ２１２と、を有する。
　入力バッファ２０７は、Ｉ／Ｏ　ＩＮＨ信号が“Ｈ”の期間中にＤＱＳ信号を受信して内部に出力し、“Ｌ”の期間中にＤＱＳ信号を内部に伝達しない。ＤＬ２０９は、入力バッファ２０７で受けたＤＱＳ信号に９０度の位相シフトを施し、ｄｑｓ９０信号を出力する。ＤＬ２０９を通過したＤＱＳ信号は、１〔ＧＨｚ〕のＣＬＫ信号である。
　入力バッファ２０８は、Ｉ／Ｏ　ＩＮＨ信号が“Ｈ”の期間中にＤＱ信号を受信して内部に出力し、“Ｌ”の期間中にＤＱ信号を内部に伝達しない。ＦＦ２１１が、入力バッファ２０８が受信したＤＱ信号をｄｑｓ９０信号に同期して取り込み、ｄｑ－ｅｖｅｎ信号として出力する。また、ＦＦ２１２は、入力バッファ２０８が受信したＤＱ信号をインバータ２１０でｄｑｓ９０信号が反転された信号に同期して取り込み、ｄｑ－ｏｄｄ信号として出力する。ここでは、ＦＦ２１１とＦＦ２１２によって、ｄｑｓ９０信号の立ち上がり時のデータ信号（ｄｑ－ｅｖｅｎ信号）と、ｄｑｓ９０信号の立ち下がり時のデータ信号（ｄｑ－ｏｄｄ信号）とにＤＱ信号を分けている。
　第一の位相遅延部１３２は、ＤＬ２　ＤＬＩＲ　ＩＮＨ信号が“Ｌ”から“Ｈ”に変化したときのＤＱＰＨＡＳＥ信号に基づいて、１８０度未満の範囲でｄｑｓ９０信号の位相を遅延させる。さらに、第一の位相遅延部１３２は、ＤＬ２　ＤＬＩＲ　ＩＮＨ信号が“Ｌ”から“Ｈ”に変化したときのＤＱＰＨＡＳＥ信号に基づいて、ｄｑ－ｅｖｅｎ信号とｄｑ－ｏｄｄ信号とを遅延させる。
　そこで、第一の位相遅延部１３２は、遅延回路（ＤＬ）２１５，２１６，２１７を有している。ＤＬ２１５，２１６，２１７は可変遅延量を入力された信号に対して設定して出力する。ＤＬ２１５は、ＤＱＰＨＡＳＥ信号（後述するがＤＱＰＨＡＳＥ信号の下位４ビット）を受け、ＤＬ２１５の遅延能力の限界値である、１８０度未満の遅延量をｄｑｓ９０信号に設定することで、ｄｄｑｓ信号を出力する。
　また、ＤＬ２１６は、ＦＦ２１１側からのｄｑ－ｅｖｅｎ信号を遅延させ、ＤＬ２１７は、ＦＦ２１２側からのｄｑ－ｏｄｄ信号を遅延させる。この場合の位相遅延は、ＤＬ２１６，２１７の遅延能力の限界値である、１８０度未満の遅延量である。
　また、たとえば、第一の位相遅延部１３２は、“Ｌ”から“Ｈ”に変化した時のＤＱＰＨＡＳＥ信号を記憶させるためにラッチ回路を有していてもよく、ラッチ回路から出力される信号をＤＬ２１５，２１６，２１７へ出力してもよい。これにより、位相検出部１２１が連続的にＤＱＰＨＡＳＥ信号を検出していても、第一の位相遅延部１３２がデータ信号を遅延させる期間中、ＤＬ２　ＤＬＩＲ　ＩＮＨ信号が“Ｈ”であれば、遅延量に用いるＤＱＰＨＡＳＥ信号は変化しない。
　位相検出部１２１は、クロック生成部１３１に生成されたクロック信号と、ｄｑｓ９０信号に位相が設定されたｄｄｑｓ信号とを、読み出し動作期間（Ｒｅａｄ　ｓｉｇ信号がＥｎａｂｅｌの期間）中に比較する。そして、位相検出部１２１は、比較結果に基づいて位相差を検出する。そして、位相検出部１２１は、位相差を表す位相情報として遅延情報（ＤＱＰＨＡＳＥ信号）を出力する。
　そこで、位相検出部１２１は、サンプルホールド（Ｓ／Ｈ）回路２１３と、位相検出器２１４とを有する。Ｓ／Ｈ回路２１３は、第一の位相遅延部１３２でｄｑｓ９０信号が位相遅延されたｄｄｑｓ信号をサンプルホールドし、位相比較のための２つのクロック信号を生成する。
　位相検出器２１４は、Ｓ／Ｈ回路２１３が生成した２つのクロック信号と、セレクタ２０２から出力された信号（ＣＬＫ０ｄｅｇ１信号またはＣＬＫ１８０ｄｅｇ１信号）とを比較して位相差を検出し、ＤＱＰＨＡＳＥ信号を出力する。ＤＱＰＨＡＳＥ信号は、ＤＱＳ信号の遅延量を表す情報信号であって、信号受信回路１１１から位相差情報として出力されるとともに、第一の位相遅延部１３２や信号復元回路１１２に出力される。また、ＤＱＰＨＡＳＥ信号はインバータ２２２で反転した後、選択信号としてセレクタ２２２に出力される。また、ＤＱＰＨＡＳＥ信号インバータ２２３で反転した後、選択信号としてセレクタ２２３に出力される。
　図４は、ＤＱＰＨＡＳＥ信号の一例を示す説明図である。図５は、ＤＱＰＨＡＳＥ信号の位相を表す例を示す説明図である。位相追従範囲は、ＤＱＰＨＡＳＥ信号を何［Ｂｉｔ］で表すかによって決定される。たとえば、ＤＱＰＨＡＳＥ信号は、８桁２進数である。ＤＱＰＨＡＳＥ信号は、図４に示すように、任意のビット［Ｂｉｔ］長のディジタル量であり、初期値をたとえば、“０００００００００”とする。実施例２では、１８０度位相を１６等分したうちの一つの遅延（０～１５／１６×１８０度）を実現している。図５に示すように、周回上の黒丸、斑丸、斜線丸、白丸の角度である。
　１周期の３６０度を３２等分して表現しているので、図５において、第一象限（Ｉ）のＤＱＰＨＡＳＥ信号は、ＤＱＰＨＡＳＥ信号が“ｘｘｘｘ０ｘｘｘｘ”となる。第二象限（ＩＩ）のＤＱＰＨＡＳＥ信号は、ＤＱＰＨＡＳＥ信号が“ｘｘｘｘ１ｘｘｘｘ”となる。そして、遅延がｍ周した場合には、下５［Ｂｉｔ］が同じになる。
　ここで、ＤＬ２１５を例に挙げると、遅延線を用いて、遅延線の長さが無限であれば、ＤＬ２１５のみで位相調整が可能である。しかしながら、現実には遅延線の長さは有限であり、ＤＬ２１５のみで位相調整をすることができない。しかも、ＤＬ２１５では、遅延を付加することはできるが、マイナス遅延はできない。
　そこで、位相調整において、１８０度を１６等分（３６０度を３２等分）した精度で遅延調整する場合には、ＤＱＰＨＡＳＥ信号の下位４［Ｂｉｔ］が１８０度未満の調整量となる。この場合、ＤＱＰＨＡＳＥ信号の中位１［Ｂｉｔ］は、１８０度単位でどの位相を使うかの情報であって、１８０度を単位とする位相遅延を持つクロック信号の選択に用いる（セレクタ２０２やセレクタ２０４の選択信号）。
　また、ＤＱＰＨＡＳＥ信号の上位４［Ｂｉｔ］は、位相を何周したかを表す信号であり、後述する－７～７を表す信号である。たとえば、ＤＱＰＨＡＳＥ信号の上位４［Ｂｉｔ］が、２の補数で表され、“００００”の場合、０であり、“０１１１”の場合、７であり、“１１１１”の場合、－１であり、“１００１”の場合、－７である。
　つぎに、図３の説明に戻って、第二の位相遅延部１３３は、ＰＨＳＥＬ　ＩＮＨ信号が“Ｌ”から“Ｈ”に変化した際のＤＱＰＨＡＳＥ信号に基づいて、１８０度を単位としてＤＱ信号の取り込みタイミングを変化させる。これにより、第二の位相遅延部１３３は、ＤＱＳ信号の位相から内部信号のクロック位相への乗り換えが行われる。
　そこで、クロック生成部１４１は、クロックジェネレータ２０３と、セレクタ２０４とを有している。クロックジェネレータ２０３は複数相のＣＬＫ信号を生成する。たとえば、クロックジェネレータ２０３は、分周回路を有していてもよい。たとえば、クロックジェネレータ２０３は、分周回路によりＣＬＫ信号を分周し、複数相のＣＬＫ信号を生成する。
　より具体的には、たとえば、クロックジェネレータ２０３は、２［ＧＨｚ］のＣＬＫ信号をクロックジェネレータ２０３によって２分周して１［ＧＨｚ］のＣＬＫ信号を得て、０度、１８０度の２相のＣＬＫ信号（それぞれＣＬＫ０ｄｅｇ２信号、ＣＬＫ１８０ｄｅｇ２信号）を生成している。
　セレクタ２０４は、ＰＨＳＥＬ　ＩＮＨ信号によって確定された、ＤＱＰＨＡＳＥ信号（後述するＤＱＰＨＡＳＥ信号の下位５ビット目の値）をインバータ２２３で反転された値を選択信号とする。そして、セレクタ２０４は、選択信号に基づいて、ＣＬＫ０ｄｅｇ２信号とＣＬＫ１８０ｄｅｇ２信号のうち、いずれか一方の信号を第２の位相遅延部本体１４２へ出力する。
　そこで、第二の位相遅延部本体１４２は、ＦＦ２１８，２１９およびインバータ２２０を有する。ＦＦ２１８は、ＤＱＰＨＡＳＥ信号の反転信号により、セレクタ２０４で選択されたクロック信号に同期してｄｄｑ－ｅｖｅｎ信号を取り込み、ｌｄｑ－ｅｖｅｎ信号を出力する。ＦＦ２１９は、ＤＱＰＨＡＳＥ信号の反転信号により、セレクタ２０４で選択されたクロック信号をインバータ２２０で反転させたクロック信号に同期してｄｄｑ－ｏｄｄ信号を取り込み、ｌｄｑ－ｏｄｄ信号を出力する。これにより、ｌｄｑ－ｅｖｅｎ信号とｄｑ－ｏｄｄ信号とは、内部クロック位相に乗り換えたデータ信号となる。
　また、たとえば、第一の位相遅延部１３２は、“Ｌ”から“Ｈ”に変化した時のＤＱＰＨＡＳＥ信号を記憶させるためにラッチ回路を有していてもよく、ラッチ回路から出力される信号をＤＬ２１５，２１６，２１７へ出力してもよい。これにより、位相検出部１２１が連続的にＤＱＰＨＡＳＥ信号を検出していても、第一の位相遅延部１３２がデータ信号を遅延させる期間中、ＤＬ２　ＤＬＩＲ　ＩＮＨ信号が“Ｈ”であれば、遅延量に用いるＤＱＰＨＡＳＥ信号は変化しない。
　セレクタ１２６は、セレクタ２０４から出力されたクロック信号に基づいて、第二の位相遅延部１３３から出力されたｌｄｑ－ｅｖｅｎ信号と、ｌｄｑ－ｏｄｄ信号とのうち、いずれか一方の信号を選択する。したがって、セレクタ１２６は、セレクタ２０４から出力されたクロック信号の立ち上がりエッジと立ち下がりエッジに同期したデータ信号を出力する。
　データ保持部１２７は、セレクタ１２６から出力されたデータ信号をＣＬＫ信号に同期して保持する。データ保持部１２７は、ＦＦ２２１を有している。ＦＦ２２１は、セレクタ１２６からの出力をＣＬＫ信号（ＤＱＳ信号の２倍周期の信号）に同期して保持し、保持した値をＩＮ信号として信号復元回路１１２へ出力する。これにより、ＩＮ信号は、ＤＱＳ信号の位相からＣＬＫ信号の位相に乗り換えられる。
　つぎに、生成部１２２は、制御信号を遅延させてあらたな制御信号を生成し、各部に出力する。ここで、図６を用いて生成部１２２の詳細例について説明する。
　図６は、生成部１２２の詳細例を示す説明図である。生成部１２２は、ＤＱＰＨＡＳＥ信号に応じて、制御信号を遅延させてＤＬ２　ＤＬＩＲ　ＩＮＨ信号、ＰＨＳＥＬ　ＩＮＨ信号、Ｉ／Ｏ　ＩＮＨ信号、ＬＣ　ＩＮＨ信号を生成する。具体的には、生成部１２２は、複数の記憶素子（ＦＦ６０１～６１７）と複数のセレクタ６２１～６３４とを有している。
　ＦＦ６０１～６１５は、制御信号をＤＱＰＨＡＳＥ信号の周回数に基づく配列開始位置から入力順に配列させて記憶する。そして、ＦＦ６０１～６１５は、記憶された制御信号をＣＬＫ信号に同期して配列順に出力する。出力結果が、ＤＬ２　ＤＬＩＲ　ＩＮＨ信号、Ｉ／Ｏ　ＩＮＨ信号である。
　さらに、ＦＦ６１６が、ＣＬＫ信号に同期してＦＦ６１５の出力を取り込み、ＰＨＳＥＬ　ＩＮＨ信号を出力する。そして、ＦＦ６１７は、ＣＬＫ信号に同期してＦＦ６１６の出力を取り込み、ＬＣ　ＩＮＨ信号を出力する。
　セレクタ６２１～６３４は、ＦＦ６０１～６１５を制御する記憶制御部である。セレクタ６２１～６３４は、ＤＱＰＨＡＳＥ信号の周回数に基づき配列開始位置を選択する。より具体的には、ＦＦ６０１～６１５は、セレクタ６２１～６３４を介して、シフトレジスタのように接続されている。
　ＤＬ２　ＤＬＩＲ　ＩＮＨ信号およびＩ／Ｏ　ＩＮＨ信号とＰＨＳＥＬ　ＩＮＨ信号との間の遅延量、ＰＨＳＥＬ　ＩＮＨ信号とＬＣ　ＩＮＨ信号との間の遅延量は、それぞれメモリコントローラ１００の設計によって決定される。
　図３のメモリコントローラ１００の例では、データ信号が、第一の位相遅延部１３２や位相設定部１２５よりも１クロック分後で第二の位相遅延部１３３を通過する。そのため、ＤＬ２　ＤＬＩＲ　ＩＮＨ信号およびＩ／Ｏ　ＩＮＨ信号と、ＰＨＳＥＬ　ＩＮＨ信号との間にＦＦ６１６がある。
　図３のメモリコントローラ１００の例では、データ信号が、第二の位相遅延部１３３よりも１クロック分後で信号復元回路１１２を通過する。そのため、ＬＣ　ＩＮＨ信号と、ＰＨＳＥＬ　ＩＮＨ信号との間にＦＦ６１７がある。
　また、図６の例では、ｘ＝０の場合を例に挙げているが、ｘ＝６の場合には、ＦＦ６１５の後段であり、かつＤＬ２　ＤＬＩＲ　ＩＮＨ信号の前にシフトレジスタ（ＦＩＦＯ）状態の６個のＦＦが配置される。図６中、ノードａ～ｅは、図７と図８で示すタイミングチャートの説明用に付されている。
　図７は、生成部１２２の動作例を示すタイミングチャート（その１）である。タイミングチャート７００では、ＣＬＫ信号の立ち上がりから次の立ち上がりの直前までを１周期として、理解の容易化のために、ＣＬＫ信号の上に順に番号を付している。１クロック目の立ち上がりは、図７中矢印の箇所である。図７の例では、ＤＱＰＨＡＳＥ信号の周回数が７である。
　タイミングチャート７００では、制御信号が２クロック目の立ち上がりで“Ｌ”から“Ｈ”に変化し、１データ信号の読み出し時間分の期間中“Ｈ”となる。ＤＱＰＨＡＳＥ信号の周回数が７であるため、セレクタ６２１が、制御信号を選択して出力する。そのため、ＦＦ６０１の出力であるノードａは、“Ｌ”のままである。
　そして、ＦＦ６０２の出力であるノードｂは、２クロック目の立ち上がりで、“Ｌ”から“Ｈ”に変化する。そして、ＦＦ６０３の出力であるノードｃは、３クロック目の立ち上がりで、“Ｌ”から“Ｈ”に変化する。そして、ＦＦ６０４の出力であるノードｄは、４クロック目の立ち上がりで、“Ｌ”から“Ｈ”に変化する。そして、ＦＦ６０５の出力であるノードｅは、５クロック目の立ち上がりで、“Ｌ”から“Ｈ”に変化する。
　ＤＬ２　ＤＬＩＲ　ＩＮＨ信号およびＩ／Ｏ　ＩＮＨ信号は、１６クロック目の立ち上がりで“Ｌ”から“Ｈ”に変化する。そして、ＰＨＳＥＬ　ＩＮＨ信号は、１７クロック目の立ち上がりで“Ｌ”から“Ｈ”に変化する。ＬＣ　ＩＮＨ信号は、１８クロック目の立ち上がりで“Ｌ”から“Ｈ”に変化する。
　よって、ＤＱＰＨＡＳＥ信号の周回数が７の場合、制御信号の立ち上がり時刻からＰＨＳＥＬ　ＩＮＨ信号の立ち上がり時刻までの時間は、１６τである。図２で示したｘτ＋（ｉ～１）τにおいて、ｘが０であり、ＤＱＰＨＡＳＥ信号の周回数が７であるため、１５τとなる。ＤＱＰＨＡＳＥ信号の周回数の－７～７は、それぞれｉの１～１５に対応する。
　図８は、生成部１２２の動作例を示すタイミングチャート（その２）である。図８の例では、ＤＱＰＨＡＳＥ信号の周回数が－７である。タイミングチャート８００では、２クロック目の立ち上がりで制御信号が“Ｌ”から“Ｈ”に変化し、１データ信号の読み出し時間分の期間中“Ｈ”となる。ＤＱＰＨＡＳＥ信号が－７であるため、セレクタ６３４は、制御信号を選択して出力する。
　セレクタ６３４以外のセレクタ６２１～６３３は、前段のＦＦの出力を入力とする。そのため、ノードａ～ｅは“Ｌ”のままである。そして、ＤＬ２　ＤＬＩＲ　ＩＮＨ信号が、２クロック目の立ち上がりで“Ｌ”から“Ｈ”に変化する。そして、ＰＨＳＥＬ　ＩＮＨ信号が、３クロック目の立ち上がりで“Ｌ”から“Ｈ”に変化する。そして、ＬＣ　ＩＮＨ信号が、４クロック目の立ち上がりで“Ｌ”から“Ｈ”に変化する。
　よって、ＤＱＰＨＡＳＥ信号の周回数が－７の場合、制御信号の立ち上がり時刻からＰＨＳＥＬ　ＩＮＨ信号の立ち上がり時刻までの時間は、１τである。図２で示したｘτ＋（ｉ～１）τにおいて、ｘが０であり、ＤＱＰＨＡＳＥ信号の周回数が－７であるため、１τとなる。ＤＱＰＨＡＳＥ信号の周回数の－７～７は、ｉの１～１５にそれぞれ対応する。
　つぎに、図３に戻って、信号復元回路１１２は、ＬＣ　ＩＮＨ信号が“Ｌ”から“Ｈ”に変化した時のＤＱＰＡＨＳＥ信号に応じて、ＩＮ信号の遅延制御を行い、ＩＮ信号のパルス幅を再生する処理を実現している。より具体的には、信号復元回路１１２は、データの遅延ばらつきを吸収するに十分なＦＩＦＯ機能を有し、ＤＱＰＨＡＳＥ信号が持つ遅延量に応じ、ＦＩＦＯを通過する遅延時間を増加又は減少させる。これにより、信号受信回路１１１から出力される受信信号即ち、ＤＱ信号の遅延を一定に保つとともに、データパルス幅を再生している。
　図９は、信号復元回路１１２の詳細例を示す説明図である。信号復元回路１１２は、記憶部９０２と記憶制御部９０１とを有している。まず、記憶部９０２は、ＩＮ信号を入力順に配列させて記憶し、配列順にＩＮ信号の読み出しが可能である。記憶部９０２には、ＦＦ９２１～ＦＦ９３６を有している。
　記憶制御部９０１は、ＬＣ　ＩＮＨ信号が“Ｌ”から“Ｈ”に変化したときのＤＱＰＨＡＳＥ信号に基づいて、記憶部９０２における配列開始位置を選択する。より具体的には、記憶制御部９０１は、セレクタ群９１１を有している。セレクタ群９１１は、セレクタ９４１～９５５を有している。
　ここで、生成部１２２が有するセレクタ６２１～６３４に与える選択信号と、信号復元回路１１２が有するセレクタ９４１～９５５に与える選択信号とは、相反している。すなわち、生成部１２２と、信号復元回路１１２では、ＤＱＰＨＡＳＥ信号の取り扱いが逆である。これにより、読み出しデータに付ける遅延量と制御信号に付ける遅延量の和を一定に保つことができる。
　図１０は、メモリ１０１に対して連続して読み出し動作を行う例を示す説明図である。タイミングチャート１０００では、メモリ１０１がスロット１とスロット２とを有している場合に、メモリコントローラ１００が、スロット１の読み出し動作とスロット２の読み出し動作を連続して行った場合を示している。
　タイミングチャート１０００では、スロット１に対する読み出し期間中であっても、制御信号の有効期間（制御信号の“Ｈ”の期間）が重ならない。そのため、タイミングチャート１０００では、初めの制御信号の立ち下がりから次の制御信号の立ち上がりを定義された期間（ＤＤＲ３の例では、６ｔＣＫ）分空けている。そして、タイミングチャート１０００では、次の制御信号の立ち上がりと共に、スロット２に対する読み出し動作を開始している。したがって、制御信号の有効期間を１データ信号の読み出し時間以上で、一定時間未満にすることで、連続して読み出し動作を行った際の合計の読み出し期間を短縮させることができる。また、読み出し動作に限らず、書き込み動作を行うこともでき、動作の切り替えを高速化す回路全体として、より高速に動作切り替えを行うことが可能となる。
　また、連続的に変化するＤＱＰＨＡＳＥ信号が、データ信号が各部を通過中に変動しないように、制御信号によって各部で用いるＤＱＰＨＡＳＥ信号が確定することで、論理的なヒゲパルスが発生するのを防止することができる。実施例２によれば、実施例１と同様の効果が得られる。
（実施例３）
　実施例３では、読み出し先のメモリ（ＤＩＭＭ）が複数ある場合に、遅延量を検出する位相検出部をメモリごとに設けることで、読み出し先のメモリに沿った遅延量でデータ信号を遅延させることができる。これにより、異なるメモリへのアクセスが連続して動作しても、動作の切り替えを高速に行うことができる。したがって、全体の動作期間を短縮させることができる。また、実施例３では、実施例１，２と同一構成については同一符号を付し、詳細な説明を省略する。
　図１１は、実施例３にかかる半導体装置の一例を示すブロック図である。図１１では、メモリ１０１（メモリ１０１－１～メモリ１０１－ｎ（ｎ≧２））が複数ある場合の例を示している。メモリ１０１ごとに位相検出部１２１がある。位相検出部１２１－１～１２１－ｎのうち、ＤＩＭＭ選択信号によって読み出し対象となるメモリ１０１に対応する位相検出部１２１が選択される。
　また、位相検出部１２１－１～１２１－ｎは、それぞれ対応するメモリ１０１－１～１０１－ｎへの読み出し期間終了時に、ＤＱＰＨＡＳＥ信号を記憶する。
　図１２は、異なるメモリ１０１に対して読み出し動作が連続した場合の従来例を示す説明図である。図１３は、異なるメモリ１０１に対して読み出し動作が連続した場合の本発明例を示す説明図である。タイミングチャート１２００では、読み出し動作ごとに読み出し動作の開始から読み出し動作の終了までの読み出し期間で制御信号が“Ｈ”となっている。一方、タイミングチャート１３００では、読み出し動作ごとに読み出し動作の開始から１データ信号分の読み出し時間の期間で制御信号が“Ｈ”となっている。
　実施例３によれば、異なるＤＩＭＭへのアクセスが連続して動作しても、動作の切り替えを高速に行うことができる。したがって、全体の動作期間を短縮させることができる。
（実施例４）
　実施例４は、実施例１，２で示したクロック生成部が共通化される例を示す。また、実施例４では、実施例１，２と同一構成については同一符号を付し、詳細な説明を省略する。
　図１４は、実施例４にかかる半導体装置を示すブロック図である。実施例４では、第二の位相遅延部１３３でクロック生成部１４１を有さずに、クロック生成部１３１の出力を位相遅延部本体１４２で用いる。そのため、ＰＨＳＥＬ　ＩＮＨ信号がクロック生成部１３１に入力される。
　クロック生成部１３１は、ＣＬＫ信号を分周して、複数相のＣＬＫ信号を生成する。そして、クロック生成部１３１は、ＰＨＳＥＬ　ＩＮＨ信号が“Ｌ”から“Ｈ”に変化した時のＤＱＰＨＡＳＥ信号に基づいて複数相のＣＬＫ信号から１つのＣＬＫ信号を選択して、第二の位相遅延部本体１４２や位相検出部１２１へ出力する。また、たとえば、クロック生成部１３１は、ＰＨＳＥＬ　ＩＮＨ信号が“Ｌ”から“Ｈ”に変化した時のＤＱＰＨＡＳＥ信号を記憶させるためにラッチ回路を有していてもよい。
　実施例４によれば、実施例１，２と同様の効果が得られる。さらに、実施例４によれば、クロック生成部１３１と同一のクロック生成部１４１を有さないことで、実施例１，２と比較してメモリコントローラ１００の回路規模を縮小することができる。
　また、実施例１～４で示したメモリコントローラ１００は、たとえば、メモリ１０１ボードが装着されるマザーボードなどの基板に設けられていてもよい。
（マザーボードに適用した例）
　図１５は、マザーボードの一例を示すブロック図である。図１５に示すように、マザーボード１５００には、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ、中央演算処理装置）１５０１およびソケット１５０２が設けられている。ＣＰＵ１５０１には、メモリコントローラ１００が設けられている。ソケット１５０２には、メモリボード１５０３が取り付けられる。また、ソケット１５０２はマザーボード１５００上に複数設けられていてもよい。
　以上説明したように、実施例１～４で示した半導体装置によれば、連続的に変化するデータ信号の遅延量を確定させる制御信号の有効期間が読み出し期間より短くても、制御信号を遅延させて、データ信号の遅延処理中に有効化する。さらに、制御信号を遅延させる遅延量と、データ信号を遅延させる遅延量との和を一定にする。これにより、制御信号の有効期間を短縮化させることができるため、読み出し応答のばらつきを抑えつつ、連続動作時に複数の動作の切り替えを高速化させることができる。したがって、連続動作時の全体の動作時間を短縮することができる。
　また、制御信号の入力順に配列へ入力し、配列順に出力する際に、配列への第１の入力位置を制御することで、制御信号の遅延量を調整することができる。さらに、データ信号の入力順に配列へ入力し、配列順に出力する際に、配列への第２の入力位置を制御することで、データ信号の遅延量を調整することができる。さらに、第１の配列開始位置と、第２の配列開始位置が、相反することで、制御信号の遅延量と、データ信号の遅延量との和を一定にすることができる。
　１００　メモリコントローラ
　１５００　マザーボード
　１５０１　ＣＰＵ
　１０１　メモリ
　１２１　位相検出部
　１２２　生成部
　１２３　遅延制御部
　６０１～６１７　ＦＦ
　６２１～６３４　セレクタ
　９０１　記憶制御部
　９０２　記憶部

Claims (4)

  1. 　受信した外部クロック信号と内部クロック信号との位相差に基づき、読み出し動作期間中連続的に第１の遅延量を検出する位相検出部と、
    　１データ信号分の読み出し時間以上で、前記読み出し動作開始から受信したデータ信号を出力するまでの一定時間未満の有効期間であり、前記読み出し動作開始時に前記有効期間が開始される第１の制御信号を、前記第１の遅延量との和が前記一定時間となる第２の遅延量分遅延させることで、第２の制御信号を生成する生成部と、
    　前記生成部によって生成された前記第２の制御信号の有効期間の開始時に前記位相検出部により検出された前記第１の遅延量分、前記データ信号を遅延させる遅延制御部と、
    　を有することを特徴とする半導体装置。
  2. 　前記生成部は、
    　前記第１の制御信号を第１の配列開始位置から入力順に配列させて記憶し、配列順に前記第２の制御信号として出力する第１の記憶部と、
    　前記第２の遅延量に基づき前記第１の配列開始位置を選択する第１の記憶制御部と、
    　を有することを特徴とする請求項１に記載の半導体装置。
  3. 　前記遅延制御部は、
    　前記データ信号を第２の配列開始位置から入力順に配列させて記憶し、配列順に前記データ信号の読み出しが可能な第２の記憶部と、
    　前記第１の遅延量に基づき前記第２の配列開始位置を選択する第２の記憶制御部と、
    　を有することを特徴とする請求項２に記載の半導体装置。
  4. 　前記第１の記憶部の配列数と前記第２の記憶部の配列数とが同一であり、前記第１の配列開始位置と、前記第２の配列開始位置とが相反することを特徴とする請求項３に記載の半導体装置。
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