JP2011176816A - オンダイ終端回路、オンダイ終端及びトレーニング回路、メモリ装置、終端インピーダンスを提供する方法、オンダイ終端及びトレーニング方法、メモリモジュール、並びにコンピューティングシステム - Google Patents

Abstract

【課題】非同期的に制御されて電力消耗を削減でき、正確な時点に終端インピーダンスを提供できるオンダイ終端回路とそのトレーニング方法を提供する。
【解決手段】メモリ装置はメモリセルアレイを具備するメモリコア、これにに接続されたデータ入出力ピン、及びオンダイ終端回路を含み、オンダイ終端回路は、データ入出力ピンに終端インピーダンスを提供し、メモリ書き込みコマンドに基づいて生成される非同期制御信号に基づいて終端インピーダンスを入出力データピンに選択的に接続するスイッチング装置を具備する終端回路と、非同期制御信号の終端回路への信号経路を遅延させる非同期遅延部並びに非同期制御信号と基準信号の位相差を比較し、トレーニング結果として位相差を出力する位相検出器及び非同期制御信号の位相検出器への信号経路を遅延させる複製遅延部を具備する比較部を含むトレーニング回路とを含み得る。
【選択図】図１

Description

本発明はオンダイ終端（Ｏｎ−Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ、以下、ＯＤＴともいう）に係り、より詳細には、オンダイ終端回路、オンダイ終端及びトレーニング回路、メモリ装置、終端インピーダンスを提供する方法、オンダイ終端及びトレーニング方法、メモリモジュール、並びにコンピューティングシステムに関する。

オンダイ終端は信号線のインピーダンスマッチングのために半導体チップ内に設けた信号終端回路、又は、構成要素である。信号が装置の間でインタフェーシング信号線を通じて伝送される時、前記信号線がインピーダンスマッチングされた場合、信号反射が抑制される。例えば、ＯＤＴはメモリコントローラと半導体メモリ装置間のインタフェースにおける信号終端に使用できる。一般的に終端装置は、伝送線のインピーダンスとマッチングされた終端抵抗（ｔｅｒｍｉｎａｔｉｏｎ ｒｅｓｉｓｔｏｒ、ＲＴＴ）を含む。

従来のＯＤＴを適用した形態として、メモリコントローラからＯＤＴピンを通じてＯＤＴ回路をイネーブルするＯＤＴ信号を受信し、前記ＯＤＴ信号を外部クロック信号に同期させる半導体メモリ装置が挙げられる。前記半導体メモリ装置は、決められた数のクロックサイクルで決まるような所定の時間後に前記ＯＤＴ回路をターンオンする。このようなＯＤＴの適用形態においては、データストロボ信号を生成しなくても、前記ＯＤＴ信号を前記外部クロック信号に同期させるために内部クロック信号を前記外部クロック信号に同期させるクロック同期回路をターンオンする必要がある。ＯＤＴの他の適用形態においては、前記ＯＤＴ信号が受信された時点から所定のレイテンシの後、前記ＯＤＴ回路をターンオンするためのＯＤＴレイテンシ回路を必要とする場合がある。

韓国登録特許第０４８０６１２号明細書 米国特許第７，３７２，２９３号明細書 米国特許第７，４８６，１０４号明細書

前記のような問題点を解決するために、本発明の一目的は非同期的に制御されて電力消耗を削減できるオンダイ終端回路及び終端インピーダンスを提供する方法を提供することにある。

本発明の他の目的は正確な時点に終端インピーダンスを提供するオンダイ終端及びトレーニング回路及び方法を提供することにある。

本発明のまた他の目的は非同期的に制御されるオンダイ終端回路を含むメモリ装置、メモリモジュール及びコンピューティングシステムを提供することにある。

前記一目的を達成するために、本発明のオンダイ終端回路は、第１終端回路、第２終端回路、及び制御回路を含む。前記第１終端回路は入出力データノード（データ入出力ピン）に第１終端インピーダンスを提供する。前記第２終端回路は前記入出力データノードに第２終端インピーダンスを提供する。

前記制御回路は前記入出力データノードに前記第１終端インピーダンス、前記第２終端インピーダンス、又は、前記第１終端インピーダンスと前記第２終端インピーダンスとの双方、を選択的に提供するように、前記第１終端回路及び前記第２終端回路を各々選択的に活性化する第１制御信号及び第２制御信号を出力するように、出力イネーブル信号及び非同期制御信号に論理演算を遂行する。

一実施形態において、前記入出力データノードにおいてメモリ装置（半導体メモリ装置）から読み出されるか、又は前記メモリ装置に書き込まれるデータが受信され、メモリ読み出しモード、メモリ書き込みモード、又は、一般モード（ノーマルモード）によって、前記出力イネーブル信号及び前記非同期制御信号の所定のロジックレベルに基づいて前記入出力データノードに相異なる終端インピーダンス値を提供する。

一実施形態において、ロジックハイレベルの前記出力イネーブル信号はメモリ読み出しモードを示し、前記メモリ読み出しモードにおいて前記第１終端回路及び前記第２終端回路は活性化されず、ロジックローレベルの前記出力イネーブル信号及びロジックハイレベルの前記非同期制御信号はメモリ書き込みモードを示し、前記メモリ書き込みモードにおいて前記第１終端回路が活性化され、前記第２終端回路は活性化されず、ロジックローレベルである前記出力イネーブル信号及びロジックローレベルの前記非同期制御信号は一般モードを示し、前記一般モードにおいて前記第１終端回路及び前記第２終端回路を活性化する。

一実施形態において、前記メモリ書き込みモードにおいて前記入出力データノードに実質的に１２０オームの終端インピーダンスが提供され、前記一般モードにおいて前記入出力データノードに実質的に６０オームの終端インピーダンスが提供され、前記メモリ読み出しモードにおいて終端インピーダンスが提供されない。

一実施形態において、前記非同期制御信号は前記メモリ装置の外部ピンから受信され、前記入出力データノードは前記メモリ装置の他の外部ピンに接続される。

一実施形態において、前記非同期制御信号は前記メモリ装置のクロック信号に対して非同期的である。

一実施形態において、前記非同期制御信号はメモリ書き込みコマンドに基づいて生成される。

一実施形態において、書き込みデータウィンドウより大きいパルス幅を有する前記非同期制御信号を生成するパルス生成器をさらに含む。

一実施形態において、外部のメモリコントローラからメモリ読み出しコマンド及びメモリ書き込みコマンドを受信するコマンドデコーダをさらに含む。

一実施形態において、前記出力イネーブル信号は前記メモリ装置の出力バッファをイネーブルする。

一実施形態において、前記第１終端回路は、前記第１制御信号に応答するスイッチング装置、及び少なくとも１つの抵抗を含む。

一実施形態において、前記制御回路は、ロジックゲート、又は、マルチプレクサのうち少なくとも１つを含む。

一実施形態において、前記入出力データノードに第３インピーダンスを選択的に提供するように前記制御回路において生成された第３制御信号に応答して選択的に活性化される第３終端回路をさらに含む。

一実施形態において、メモリ書き込みモードにおいて前記入出力データノードに実質的に１２０オームの終端インピーダンスが提供され、一般モードにおいて前記入出力データノードに実質的に６０オームの終端インピーダンスが提供され、メモリ読み出しモードにおいて前書き込み出力データノードに実質的に４０オームのドライバインピーダンスが提供される。

前記他の目的を達成するために、本発明のオンダイ終端及びトレーニング回路は、終端回路及びトレーニング回路を含む。前記終端回路は入出力データノードに終端インピーダンスを提供し、非同期制御信号に基づいて前記入出力データノードに前記終端インピーダンスを選択的に接続するスイッチング装置を具備する。前記トレーニング回路は、前記非同期制御信号の前記終端回路への信号経路を遅延させる非同期遅延部、及び前記非同期制御信号と基準信号の位相差を比較し、トレーニング結果として前記位相差を出力する位相検出器及び前記非同期制御信号の前記位相検出器への信号経路を遅延させる複製遅延部を具備する比較部を含む。

一実施形態において、前記非同期制御信号及び前記基準信号は外部のメモリコントローラから外部ピンを通じて受信される。

一実施形態において、前記トレーニング結果は外部のメモリコントローラのレジスタに保存されるように外部ピンを通じて前記メモリコントローラに出力される。

一実施形態において、前記メモリコントローラは前記トレーニング結果を活用して前記非同期制御信号、又は、前記基準信号の位相を調節する。

一実施形態において、前記メモリコントローラはメモリ書き込みコマンドを生成する時、前記非同期制御信号を生成する。

一実施形態において、前記位相検出器から出力された前記トレーニング結果に基づいて前記非同期制御信号の遅延時間を変更する可変遅延部をさらに含む。

一実施形態において、前記非同期制御信号及び前記基準信号は外部のメモリコントローラから外部ピンを通じて受信される。

一実施形態において、前記メモリコントローラはメモリ書き込みコマンドを生成する時、前記非同期制御信号を生成する。

一実施形態において、外部のメモリコントローラからコマンドを受信するコマンドデコーダ、及び前記コマンドデコーダからメモリ書き込み信号を受信する時、前記非同期制御信号を生成するパルス生成器をさらに含む。

前記また他の目的を達成するために、本発明のメモリ装置は、メモリコア、データ入出力ピン、及びオンダイ終端回路を含む。 前記メモリコアはメモリセルアレイを具備する。前記データ入出力ピンはデータバッファを通じて前記メモリコアに接続される。前記オンダイ終端回路は、前記データ入出力ピンに終端インピーダンスを提供し、メモリ書き込みコマンドに基づいて生成される非同期制御信号に応答して前記終端インピーダンスを前記データ入出力ピンに選択的に接続するスイッチング装置を具備する終端回路を含む。

一実施形態において、前記メモリ装置はトレーニング回路をさらに含み、前記トレーニング回路は、前記非同期制御信号の前記終端回路への信号経路を遅延させる非同期遅延部、及び前記非同期制御信号と基準信号の位相差を比較し、トレーニング結果として前記位相差を出力する位相検出器及び前記非同期制御信号の前記位相検出器への信号経路を遅延させる複製遅延部を具備する比較部を含む。

一実施形態において、前記位相検出器から出力された前記トレーニング結果に基づいて前記非同期制御信号の遅延時間を変更する可変遅延部をさらに含むことができる。

一実施形態において、前記トレーニング結果はメモリコントローラのレジスタに保存されるように外部ピンを通じて前記メモリコントローラに出力される。

前記一目的を達成するために、本発明に係る、メモリ装置のデータ入出力ピンに接続されるラインに終端インピーダンスを提供する方法は、前記データ入出力ピンに第１終端インピーダンス、第２終端インピーダンス、又は、前記第１終端インピーダンスと前記第２終端インピーダンスとの双方、を選択的に提供するように、前記第１終端インピーダンスを有する第１終端回路及び前記第２終端インピーダンスを有する前記第２終端回路を各々選択的に活性化する第１制御信号及び第２制御信号を出力するように、出力イネーブル信号及び非同期制御信号に論理演算を遂行する。前記非同期制御信号は、前記メモリ装置のクロック信号に対して非同期的であり、メモリ書き込みコマンドに基づいて生成され、前記出力イネーブル信号はメモリ読み出しコマンドに基づいて生成される。

一実施形態において、メモリ読み出しモード、メモリ書き込みモード、又は、一般モードによって、前記出力イネーブル信号及び前記非同期制御信号の所定のロジックレベルに基づいて前記データ入出力ピンに相異なる終端インピーダンス値が提供される。

一実施形態において、前記出力イネーブル信号は外部クロック信号から生成された内部クロック信号を利用して生成され、前記内部クロック信号は前記メモリ書き込みモード及び前記一般モードにおいてターンオフされる。

一実施形態において、メモリ書き込みモードにおいて前記第１終端回路は前書き込み出力データラインに実質的に１２０オームの終端インピーダンスを提供するように活性化され、一般モードにおいて前記第１終端回路及び前記第２終端回路は前書き込み出力データラインに実質的に６０オームの終端インピーダンスを提供するように活性化され、メモリ読み出しモードにおいて終端インピーダンスが提供されない。

一実施形態において、前記非同期制御信号は前記メモリ装置の外部ピンにおいて受信され、前記データ入出力ピンは前記メモリ装置の他の外部ピンに接続される。

一実施形態において、前記メモリ装置において外部のメモリコントローラから受信したコマンドがデコーディングされ、前記メモリ書き込みコマンドをデコーディングして前記非同期制御信号が生成される。

一実施形態において、前記非同期制御信号を生成するように、書き込みデータウィンドウより大きいパルス幅を有する前記非同期制御信号が生成される。

一実施形態において、前記データ入出力ピンに接続されるラインに前記第３インピーダンスを選択的に提供するように第３終端回路を選択的に活性化する第３制御信号が生成される。

一実施形態において、メモリ書き込みモードにおいて前記データ入出力ピンに実質的に１２０オームの終端インピーダンスが提供され、一般モードにおいて前記データ入出力ピンに実質的に６０オームの終端インピーダンスが提供され、メモリ読み出しモードにおいて前記データ入出力ピンに実質的に４０オームのドライバインピーダンスが提供される。

前記他の目的を達成するために、本発明のオンダイ終端及びトレーニング方法は、メモリ書き込みコマンドに基づいて非同期制御信号が生成され、前記非同期制御信号と基準信号の位相差を比較し、前記比較結果に基づいて前記非同期制御信号の遅延時間を変更し、前記非同期制御信号に基づいてメモリ装置のデータ入出力ピンに終端インピーダンスを接続するように終端回路を活性化する。

一実施形態において、前記非同期制御信号及び前記基準信号は外部のメモリコントローラにおいて生成される。

一実施形態において、前記トレーニング結果はメモリコントローラのレジスタに保存されるように外部ピンを通じて前記メモリコントローラにおいて出力される。

一実施形態において、前記非同期制御信号の前記遅延時間は、前記比較結果を受信するメモリ装置に含まれた可変遅延部によって変更される。

一実施形態において、前記メモリ装置において外部のメモリコントローラから受信したコマンドをデコーディングし、前記メモリ書き込みコマンドをデコーディングして前記非同期制御信号を生成する。

前記また他の目的を達成するために、本発明のメモリモジュールは、第１メモリランク及び第２メモリランクを含む。前記第１メモリランクは第１チップ選択信号を通じてアクセス可能な複数の第１メモリ装置を含む。前記第２メモリランクは第２チップ選択信号を通じてアクセス可能な複数の第２メモリ装置を含む。前記第１メモリ装置及び前記第２メモリ装置の各々は、データを保存し、前記保存されたデータに基づいて読み出しデータを生成するメモリコア、メモリコントローラに第１外部ピンに接続された伝送線を通じて前記読み出しデータを伝送するデータ出力バッファ、及び前記第１チップ選択信号、前記第２チップ選択信号、及びクロック信号に対して非同期的な非同期制御信号の論理組み合わせに基づいて前記伝送線に相異なる終端インピーダンスを選択的に提供してオンダイ終端回路を含む。

一実施形態において、前記第１メモリランク及び前記第２メモリランクは前記メモリコントローラから前記非同期制御信号を同一の信号線を通じて受信することができる。

一実施形態において、前記非同期制御信号はメモリ書き込みコマンドに基づいて生成される。

一実施形態において、前記メモリモジュールはＵＤＩＭＭ、ＲＤＩＭＭ、ＦＢＤＩＭＭ、又は、ＬＲＤＩＭＭのうちいずれか１つである。

一実施形態において、前記メモリモジュールはＲＤＩＭＭであり、前記メモリモジュールのコマンド／アドレスラインは両端で終端されることができる。

一実施形態において、前記メモリモジュールはＲＤＩＭＭであり、前記メモリモジュールのコマンド／アドレスラインはフライ−バイ方式で接続され一端で終端される。

一実施形態において、メモリ書き込みモードで動作するメモリ装置は前記伝送線に実質的に１２０オームの終端インピーダンスを提供し、一般モードで動作するメモリ装置は前記伝送線に実質的に６０オームの終端インピーダンスを提供し、メモリ読み出しモードで動作するメモリ装置は前記伝送線に実質的に４０オームのドライバインピーダンスを提供することができる。

前記また他の目的を達成するために、本発明のコンピューティングシステムは、プロセッサ及びメモリシステムを含む。前記プロセッサは少なくとも１つのクロック信号を利用してシステムを制御するようにプロセッサバスを通じてシステムコントローラに接続される。前記メモリシステムは少なくとも１つのメモリ装置を具備する少なくとも１つのメモリモジュール、及び前記少なくとも１つのメモリモジュールを制御するメモリコントローラを含む。前記少なくとも１つのメモリ装置は、メモリセルアレイを具備するメモリコア、データバッファを通じて前記メモリコアに接続されたデータ入出力ピン、及びオンダイ終端回路を含む。前記オンダイ終端回路は、前記データ入出力ピンに終端インピーダンスを提供し、前記クロック信号に対して非同期的に生成される非同期制御信号に基づいて前記終端インピーダンスを前記データ入出力ピンに選択的に接続するスイッチング装置を具備する終端回路を含む。

一実施形態において、前記非同期制御信号は、前記メモリコントローラによるメモリ書き込みコマンドの発生に基づいて生成される。

一実施形態において、前記コンピューティングシステムはデスクトップ、又は、携帯型コンピューティング装置で具現される。

本発明の実施形態に係るオンダイ終端回路、オンダイ終端及びトレーニング回路、メモリ装置、終端インピーダンスを提供する方法、オンダイ終端及びトレーニング方法、メモリモジュール及びコンピューティングシステムは非同期的に制御されクロック同期回路をターンオフすることによって電力消耗を削減できる。

また、本発明の実施形態に係るオンダイ終端回路、オンダイ終端及びトレーニング回路、メモリ装置、終端インピーダンスを提供する方法、オンダイ終端及びトレーニング方法、メモリモジュール及びコンピューティングシステムはオンダイ終端のためのレイテンシ回路なしで具現される。

その上、本発明の実施形態に係るオンダイ終端回路、オンダイ終端及びトレーニング回路、メモリ装置、終端インピーダンスを提供する方法、オンダイ終端及びトレーニング方法、メモリモジュール及びコンピューティングシステムは終端インピーダンスをイネーブルするための外部制御信号の受信なしでオンダイ終端回路がターンオンされ伝送線の数を削減できる。

本発明の一実施形態に係るオンダイ終端（ｏｎ−ｄｉｅ ｔｅｒｍｉｎａｔｉｏｎ、 ＯＤＴ）回路を示したブロック図である。 図１のＯＤＴ回路の形態を示した回路図である。 図１のＯＤＴ回路の形態を示した回路図である。 動作モードに係る図１のＯＤＴ回路の終端抵抗の抵抗値を示した図面である。 本発明の一実施形態に係る図１のＯＤＴ回路の駆動方法を示したフローチャートである。 図１のＯＤＴ回路の動作を説明するためのタイミング図である。 本発明の一実施形態に係る図１のＯＤＴ回路を含む半導体メモリ装置を示したブロック図である。 本発明の一実施形態に係るＯＤＴトレーニング方法を説明するためのメモリシステムのブロック図である。 本発明の一実施形態に係るＯＤＴトレーニング方法を示したフローチャートである。 図９のＯＤＴトレーニング方法を遂行する図７の半導体メモリ装置の一部を示したブロック図である。 図９のＯＤＴトレーニング方法を説明するためのタイミング図である。 本発明の他の実施形態に係るＯＤＴトレーニング方法を説明するためのメモリシステムのブロック図である。 本発明の他の実施形態に係るＯＤＴトレーニング方法を示したフローチャートである。 図１３のＯＤＴトレーニング方法を遂行する図７の半導体メモリ装置の一部を示したブロック図である。 図１３のＯＤＴトレーニング方法を説明するためのタイミング図である。 本発明の他の実施形態に係る図１のＯＤＴ回路を含む半導体メモリ装置を示したブロック図である。 図１６の半導体メモリ装置において終端動作を説明するためのタイミング図である。 本発明のまた他の実施形態に係るＯＤＴトレーニング方法を説明するためのメモリシステムのブロック図である。 本発明のまた他の実施形態に係るＯＤＴトレーニング方法を示したフローチャートである。 図１９のＯＤＴトレーニング方法を遂行する図１８の半導体メモリ装置の一部を示したブロック図である。 図１９のＯＤＴトレーニング方法を説明するためのタイミング図である。 本発明の一実施形態に係るＯＤＴ機能を有するデータ出力バッファを示したブロック図である。 図２２のデータ出力バッファの一形態を示したブロック図である。 図２３のデータ出力バッファの形態を示した回路図である。 図２３のデータ出力バッファの形態を示した回路図である。 動作モードに係る図２２のデータ出力バッファの抵抗値を示した図面である。 本発明の一実施形態に係る図２２のデータ出力バッファの駆動方法を示したフローチャートである。 図２２のデータ出力バッファの動作を説明するためのタイミング図である。 本発明の一実施形態に係る図２２のデータ出力バッファを含む半導体メモリ装置を示したブロック図である。 図９のＯＤＴトレーニング方法を遂行する図２９の半導体メモリ装置の一部を示したブロック図である。 図１３のＯＤＴトレーニング方法を遂行する図２９の半導体メモリ装置の一部を示したブロック図である。 本発明の他の実施形態に係る図２２のデータ出力バッファを含む半導体メモリ装置を示したブロック図である。 図１９のＯＤＴトレーニング方法を遂行する図３２の半導体メモリ装置の一部を示したブロック図である。 本発明の一実施形態に係るメモリモジュールを示したブロック図である。 動作モードに係る図３４のメモリモジュールに含まれたメモリランクの抵抗値を示した図面である。 本発明の他の実施形態に係るメモリモジュールを示したブロック図である。 動作モードに係る図３６のメモリモジュールに含まれたメモリランクの抵抗値を示した図面である。 本発明の実施形態に係るメモリモジュールの形態を示した図面である。 本発明の実施形態に係るメモリモジュールの形態を示した図面である。 本発明の実施形態に係るメモリモジュールの形態を示した図面である。 本発明の実施形態に係るメモリモジュールの形態を示した図面である。 本発明の実施形態に係るメモリモジュールの形態を示した図面である。 本発明の実施形態に係るメモリモジュールの形態を示した図面である。 本発明の一実施形態に係るメモリシステムを示した図面である。 動作モードに係る図４４のメモリシステムに含まれたメモリランクの抵抗値を示した図面である。 動作モードに係る図４４のメモリシステムに含まれたメモリランクの抵抗値を示した図面である。 動作モードに係る図４４のメモリシステムに含まれたメモリランクの抵抗値を示した図面である。 動作モードに係る図４４のメモリシステムに含まれたメモリランクの抵抗値を示した図面である。 本発明の実施形態に係るメモリシステムを含むコンピュティングシステムを示した図面である。

本明細書で開示する本発明の実施形態において、特定の構造的又は機能的説明は単に本発明の実施形態を説明するという目的で提示したものである。本発明は他の多様な形態でも実施可能であり、本明細書で説明した実施形態に限定されるものと解釈してはならない。

本発明は、多様な変更を加えることができ、様々な形態を有することができるが、特定の実施形態を、提示した図面と合わせて本明細書で詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物、或いは代替物を含むものとして理解されなければならない。

第１、第２等の用語は多様な構成要素を説明するために使用されるが、これらの構成要素はこれらの用語によって限定されてはならない。これらの用語は単に、１つの構成要素を他の構成要素から区別するという目的で使用される。例えば、本発明の権利範囲から逸脱せずに第１構成要素を第２構成要素と命名し、同時に第２構成要素を第１構成要素と命名できる。

ある構成要素が他の構成要素に「接続され」る、又は「接続されて」いると言及した場合には、ある構成要素は他の構成要素に直接的に接続されるか、又は接続されている場合もあるが、中間にさらに他の構成要素が存在する場合もあると理解すべきである。反面、ある構成要素が他の構成要素に「直接接続され」る、又は「直接接続されて」いると言及した場合には、中間にさらに他の構成要素が存在しない、と理解すべきである。構成要素の間の関係を説明する他の表現、即ち「〜間に」と「すぐに〜間に」、又は「〜に隣接する」と「〜に直接隣接する」等も同じように解釈すべきである。

本明細書で使用する用語は単に特定の実施形態を説明するために使用するものであり、本発明を限定しようとする意図ではない。単数の表現は文脈上明白に「単数」を意味しない限り、複数の表現を含む。本明細書で、「含む」又は「有する」等の用語は、明細書上に記載した特徴、数字、段階、動作、構成要素、部品、又はこれらを組み合わせたものが存在することを指定しようとするものであって、１つ又はそれ以上の他の特徴や数字、段階、動作、構成要素、部品、又はこれらを組み合わせたもの等の存在、又は付加の可能性を、予め排除しない、と理解すべきである。

また、特に定義しない限り、技術的或いは科学的用語を含めて、ここで使用する全ての用語は、本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解されることと同一な意味を有する。一般的に使用される辞書において定義する用語と同じ用語は関連技術の文脈上に有する意味と一致する意味を有することと理解すべきであり、本明細書において明白に定義しない限り、過度に理想的或いは形式的な意味に解釈してはならない。例えば、「水平」「垂直」は一般に、数学的に厳密な意味ではなく、当該関連技術上の精度範囲で「実質的に水平」「実質的に垂直」と理解すべきである。

以下、本発明を実施するための形態の具体形態を、図面を参照しながらより詳細に説明する。図面上の同じ構成要素に対しては同じ参照符号を使用する。

図１は本発明の一実施形態に係るオンダイ終端（ｏｎ−ｄｉｅ ｔｅｒｍｉｎａｔｉｏｎ、ＯＤＴ）回路を示したブロック図である。

図１を参照すると、ＯＤＴ回路１００はスイッチング制御部１１０及び終端抵抗部１２０を含む。

終端抵抗部１２０は外部ピン２１０に接続される。終端抵抗部１２０は外部ピンに接続された伝送線に終端抵抗を提供する。 一般には、外部ピン２１０には、データ入出力（ｄａｔａ ｉｎｐｕｔ／ｏｕｔｐｕｔ）ピンの外に、データストロボ（ｄａｔａ ｓｔｒｏｂｅ）ピン、データマスク（ｄａｔａ ｍａｓｋ）ピン、終端データストロボ（ｔｅｒｍｉｎａｔｉｏｎ ｄａｔａ ｓｔｒｏｂｅ）ピン等がある。ここで、「ピン」という用語は集積回路における電気的相互接続箇所を幅広く示し、例えば、集積回路上のパッド、又は他の電気的接触点を含む。
以下の説明では、「外部ピン２１０、２１０ａ」を、「データ入出力ピン（入出力データノードともいう）２１０、２１０ａ」の意味に限定して用いる。

終端抵抗部１２０は電源電圧と外部ピン２１０との間に接続された終端抵抗を用いてプルアップ終端動作を遂行する。終端抵抗部１２０が前記プルアップ終端動作を遂行する場合、前記外部ピンに接続された前記伝送線の電圧は電源電圧に維持される。これによって、前記伝送線にローレベルを有するデータが伝送される時にだけ終端抵抗部１２０及び前記伝送線に電流が流れるので、前記プルアップ終端動作を遂行する終端抵抗部１２０は、従来のＯＤＴ回路において電流経路が形成されてＤＣ電流が消耗されるセンター終端動作を遂行する時に比べて、電力消耗を削減できる。

図面に示していないが、終端抵抗部１２０は接地電圧と外部ピン２１０との間に接続された終端抵抗を用いてプルダウン終端動作も遂行する。終端抵抗部１２０が前記プルダウン終端動作を遂行する場合、前記外部ピンに接続された前記伝送線の電圧は接地電圧に維持される。これによって、前記伝送線にハイレベルを有するデータが伝送される時にだけ終端抵抗部１２０及び前記伝送線に電流が流れるので、前記プルダウン終端動作を遂行する終端抵抗部１２０は、従来のＯＤＴ回路において電流経路が形成されてＤＣ電流が消耗されるセンタ終端動作を遂行する時に比べて、電力消耗を削減できる。

スイッチング制御部１１０は終端抵抗部１２０に結合される。スイッチング制御部１１０は外部クロック信号に同期していない非同期制御信号ＡＣＳに応答して前記終端抵抗の抵抗値を変更する。前記外部クロック信号はＯＤＴ回路１００を含む半導体メモリ装置（以下、単にメモリ装置ともいう）の外部からクロックピンを通じて提供されるクロック信号であって、メモリコントローラ（図示せず）、又は、外部のクロック生成器（図示せず）から前記半導体メモリ装置に提供される。
非同期制御信号ＡＣＳは外部ピン２１０に接続された伝送線を通じてデータが入力される書き込みモード（ｗｒｉｔｅ ｍｏｄｅ）において活性化される。スイッチング制御部１１０は活性化された非同期制御信号ＡＣＳに応答して前記終端抵抗の抵抗値を増加するように終端抵抗部１２０を制御する。一実施形態において、非同期制御信号ＡＣＳはメモリコントローラから制御ピンを通じて入力される。例えば、前記制御ピンはＯＤＴピンであってもよい。他の実施形態において、非同期制御信号ＡＣＳはメモリコントローラから受信された書き込みコマンドに基づいて生成される。

スイッチング制御部１１０が非同期制御信号ＡＣＳに応答して前記終端抵抗の抵抗値を変更するので、ＯＤＴ回路１００は終端抵抗部１２０を前記外部クロック信号に同期的に制御するためのＯＤＴレイテンシ回路等の制御回路なしで具現できる。また、ＯＤＴ回路１００を含む半導体メモリ装置は終端抵抗部１２０が終端動作を遂行する間、クロック同期回路をターンオフして、ＯＤＴ回路１００を含む半導体メモリ装置の電力消耗を削減できる。

スイッチング制御部１１０は非同期制御信号ＡＣＳ及び出力イネーブル信号ＤＯＥＮに基づいて終端抵抗部１２０を制御するスイッチング信号ＳＷＳを生成する。スイッチング制御部１１０はスイッチング信号ＳＷＳを生成するように出力イネーブル信号ＤＯＥＮ及び非同期制御信号ＡＣＳに対して論理演算を遂行する。出力イネーブル信号ＤＯＥＮは外部ピン２１０に接続された伝送線を通じてデータが出力される読み出しモード（ｒｅａｄ ｍｏｄｅ）において活性化される。

出力イネーブル信号ＤＯＥＮが活性化されている場合、スイッチング制御部１１０は、前記終端抵抗を提供しないように終端抵抗部１２０を制御する所定のロジックレベルを有するスイッチング信号ＳＷＳを生成し、終端抵抗部１２０は、前記所定のロジックレベルを有するスイッチング信号ＳＷＳに応答して外部ピン２１０から電気的に遮断（ｄｅｃｏｕｐｌｅ）される。

出力イネーブル信号ＤＯＥＮが非活性化されている場合、スイッチング制御部１１０は前記終端抵抗を提供するように終端抵抗部１２０を制御するスイッチング信号ＳＷＳを生成する。また、スイッチング制御部１１０は非同期制御信号ＡＣＳに応答して前記終端抵抗の抵抗値を変更するようにスイッチング信号ＳＷＳのロジックレベルを変更する。例えば、非同期制御信号ＡＣＳは書き込みモードにおいて活性化され、スイッチング制御部１１０は活性化された非同期制御信号ＡＣＳに応答してスイッチング信号ＳＷＳのロジックレベルを変更する。
具体的には、前記スイッチング信号ＳＷＳのロジックレベルが変更されるまでは、終端抵抗部１２０はノーマル終端抵抗値である第１抵抗値を提供し、前記ロジックレベルが変更されたスイッチング信号ＳＷＳに応答して、終端抵抗部１２０は、第２抵抗値を有する書き込み用終端抵抗を提供する。例えば、前記ノーマル終端抵抗の前記第１抵抗値は約（実質的に）６０Ωであり、前記書き込み用終端抵抗の前記第２抵抗値は約１２０Ωである。

上述した通り、ＯＤＴ回路１００が非同期的に制御されるので、ＯＤＴ回路１００は終端抵抗部１２０を前記外部クロック信号に同期的に制御するためのＯＤＴレイテンシ回路なしで具現できる。また、ＯＤＴ回路１００を含む半導体メモリ装置は終端抵抗部１２０が終端動作を遂行する間、クロック同期回路をターンオフすることによって、電力消耗を削減できる。また、ＯＤＴ回路１００を含む半導体メモリ装置はメモリコントローラから前記終端抵抗をイネーブルするためのＯＤＴイネーブル信号を受信しないので、前記半導体メモリ装置の終端動作が容易に制御され、外部ピンの数を削減できる。

図２は図１のＯＤＴ回路の一形態を示した回路図である。

図２を参照すると、ＯＤＴ回路１００ａはスイッチング制御部１１０ａ及び終端抵抗部１２０ａを含む。スイッチング制御部１１０ａは第１選択器１１１ａ及び第２選択器１１２ａを含む。第１選択器１１１ａ及び第２選択器１１２ａは各々マルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒ）で具現できる。終端抵抗部１２０ａは外部ピン２１０に接続され、第１終端回路１２１ａ及び第２終端回路１２２ａを含む。第１終端回路１２１ａは第１トランジスタＰ１及び第１抵抗Ｒ１を含み、第２終端回路１２２ａは第２トランジスタＰ２及び第２抵抗Ｒ２を含む。

第１選択器１１１ａは電源電圧ＶＤＤＱに接続された第１入力端子、接地電圧ＶＳＳＱに接続された第２入力端子、出力イネーブル信号ＤＯＥＮが印加される選択端子、及び第１スイッチング信号ＳＷＳ１が出力される出力端子を有する。第１選択器１１１ａは出力イネーブル信号ＤＯＥＮに応答して第１スイッチング信号ＳＷＳ１として電源電圧ＶＤＤＱ、又は、接地電圧ＶＳＳＱを選択的に出力する。

第１終端回路１２１ａは、外部ピン２１０に接続された入出力データノードに第１終端インピーダンスを選択的に提供するように、第１スイッチング信号ＳＷＳ１に応答して選択的に活性化される。例えば、第１終端回路１２１ａは、第１スイッチング信号ＳＷＳ１がロジックローの間活性化され、第１スイッチング信号ＳＷＳ１がロジックハイの間活性化されない。

第１トランジスタＰ１は電源電圧ＶＤＤＱに接続されたソース、第１選択器１１１ａの出力端子に接続されたゲート、及び第１抵抗Ｒ１に接続されたドレインを有する。第１抵抗Ｒ１は第１トランジスタＰ１と外部ピン２１０との間に接続される。第１トランジスタＰ１は第１スイッチング信号ＳＷＳ１に応答してターンオン又はオフされ、第１抵抗Ｒ１は第１トランジスタＰ１のターンオン又はオフ状態によって各々、外部ピン２１０に電気的に接続、又は、外部ピン２１０から電気的に遮断される。

第２選択器１１２ａは電源電圧ＶＤＤＱに接続された第１入力端子、非同期制御信号ＡＣＳが印加される第２入力端子、出力イネーブル信号ＤＯＥＮが印加される選択端子、及び第２スイッチング信号ＳＷＳ２が出力される出力端子を有する。第２選択器１１２ａは出力イネーブル信号ＤＯＥＮに応答して第２スイッチング信号ＳＷＳ２として電源電圧ＶＤＤＱ、又は、非同期制御信号ＡＣＳを選択的に出力する。

第２終端回路１２２ａは、前記入出力データノードに第２終端インピーダンスを選択的に提供するように、第２スイッチング信号ＳＷＳ２に応答して選択的に活性化される。例えば、第２終端回路１２２ａは、第２スイッチング信号ＳＷＳ２がロジックローの間活性化され、第２スイッチング信号ＳＷＳ２がロジックハイの間活性化されない。

第２トランジスタＰ２は電源電圧ＶＤＤＱに接続されたソース、第２選択器１１２ａの出力端子に接続されたゲート、及び第２抵抗Ｒ２に接続されたドレインを有する。第２抵抗Ｒ２は第２トランジスタＰ２と外部ピン２１０との間に接続される。第２トランジスタＰ２は第２スイッチング信号ＳＷＳ２に応答してターンオン又はオフされ、第２抵抗Ｒ２は第２トランジスタＰ２のオン又はオフ状態によって各々、外部ピン２１０に電気的に接続、又は、外部ピン２１０から電気的に遮断される。

外部ピン２１０に接続された伝送線を通じてデータが出力される読み出しモード（ｒｅａｄ ｍｏｄｅ）において出力イネーブル信号ＤＯＥＮが活性化されると、第１選択器１１１ａは第１スイッチング信号ＳＷＳ１として電源電圧ＶＤＤＱを出力し、第２選択器１１２ａは第２スイッチング信号ＳＷＳ２として電源電圧ＶＤＤＱを出力する。第１トランジスタＰ１はロジックハイレベルを有する第１スイッチング信号ＳＷＳ１に応答してターンオフされ、第２トランジスタＰ２はロジックハイレベルを有する第２スイッチング信号ＳＷＳ２に応答してターンオフされる。第１抵抗Ｒ１及び第２抵抗Ｒ２はターンオフされた第１トランジスタＰ１及び第２トランジスタＰ２によって各々外部ピン２１０から電気的に遮断される。これによって、ＯＤＴ回路１００ａは前記読み出しモードにおいて終端動作を遂行しない。

出力イネーブル信号ＤＯＥＮが非活性化されると、第１選択器１１１ａは第１スイッチング信号ＳＷＳ１として接地電圧ＶＳＳＱを出力する。第１トランジスタＰ１はロジックローレベルを有する第１スイッチング信号ＳＷＳ１に応答してターンオンされ、第１抵抗Ｒ１はターンオンされた第１トランジスタＰ１によって外部ピン２１０に電気的に接続される。このように、第１スイッチング信号ＳＷＳ１は、出力イネーブル信号ＤＯＥＮが活性化されない限り、非同期制御信号ＡＣＳに関わりなく常にローレベルを有する。
これによって、ノーマルモード（ｎｏｒｍａｌ ｍｏｄｅ）及び書き込みモード（ｗｒｉｔｅ ｍｏｄｅ）においては、オンダイ終端回路１００ａが終端抵抗部１２０ａをイネーブルするためのＯＤＴイネーブル信号を受信するＯＤＴイネーブルピンを有しないけれども、終端抵抗として第１抵抗Ｒ１が外部ピン２１０に接続された伝送線に常に提供される。

出力イネーブル信号ＤＯＥＮが非活性化される間、第２選択器１１２ａは第２スイッチング信号ＳＷＳ２として非同期制御信号ＡＣＳを出力する。第２トランジスタＰ２は非同期制御信号ＡＣＳに応答してターンオン又はオフされ、第２抵抗Ｒ２は第２トランジスタＰ２のオン又はオフ状態によって各々、外部ピン２１０から電気的に遮断、又は、外部ピン２１０に電気的に接続される。

非同期制御信号ＡＣＳはノーマルモードにおいてロジックローレベルに非活性化される。そこで、ノーマルモード（ｎｏｒｍａｌ ｍｏｄｅ）は、書き込み、又は、読み出し動作を遂行しないモードであって、例えば、アイドルモード（ｉｄｌｅ ｍｏｄｅ）、プリチャージモード（ｐｒｅｃｈａｒｇｅ ｍｏｄｅ）、パワーダウンモード（ｐｏｗｅｒ ｄｏｗｎ ｍｏｄｅ）、リフレッシュモード（ｒｅｆｒｅｓｈ ｍｏｄｅ）、バンクアクティブモード（ｂａｎｋ ａｃｔｉｖｅ ｍｏｄｅ）、待機モード（ｓｔａｎｄｂｙ ｍｏｄｅ）等を含む。前記ノーマルモードにおいて、第２選択器１１２ａは第２スイッチング信号ＳＷＳ２としてロジックローレベルを有する非同期制御信号ＡＣＳを出力する。第２トランジスタＰ２はロジックローレベルを有する非同期制御信号ＡＣＳに応答してターンオンされ、第２抵抗Ｒ２はターンオンされた第２トランジスタＰ２によって外部ピン２１０に電気的に接続される。
これによって、ノーマルモードにおいては、終端抵抗部１２０ａは外部ピン２１０に接続された伝送線に終端抵抗として並列接続された第１抵抗Ｒ１及び第２抵抗Ｒ２で構成されたノーマル終端抵抗を提供する。

非同期制御信号ＡＣＳは書き込みモードにおいてロジックハイレベルに活性化される。前記書き込みモードにおいて、第２選択器１１２ａは第２スイッチング信号ＳＷＳ２としてロジックハイレベルを有する非同期制御信号ＡＣＳを出力する。第２トランジスタＰ２はロジックハイレベルを有する非同期制御信号ＡＣＳに応答してターンオフされ、第２抵抗Ｒ２はターンオフされた第２トランジスタＰ２により外部ピン２１０から電気的に遮断される。
これによって、書き込みモードにおいては、終端抵抗部１２０ａは外部ピン２１０に接続された伝送線に終端抵抗として第１抵抗Ｒ１で構成された書き込み終端抵抗を提供する。前記書き込み終端抵抗は、並列接続された第１抵抗Ｒ１及び第２抵抗Ｒ２で構成されたノーマル終端抵抗の抵抗値に比べて大きい抵抗値を有する。一実施形態において、第１抵抗Ｒ１及び第２抵抗Ｒ２は実質的に同一の抵抗値を有する。例えば、第１抵抗Ｒ１及び第２抵抗Ｒ２の各々は約１２０Ωの抵抗値を有する。この場合、並列接続された第１抵抗Ｒ１及び第２抵抗Ｒ２で構成された前記ノーマル終端抵抗は約６０Ωの抵抗値を有し、第１抵抗Ｒ１で構成された前記書き込み終端抵抗は約１２０Ωの抵抗値を有する。

図３は図１のＯＤＴ回路の他の形態を示した回路図である。

図３を参照すると、ＯＤＴ回路１００ｂはスイッチング制御部１１０ｂ及び終端抵抗部１２０ｂを含む。スイッチング制御部１１０ｂはバッファ１１１ｂ及びＯＲゲート１１２ｂを含む。終端抵抗部１２０ｂは外部ピン２１０に接続され、第１終端回路１２１ｂ及び第２終端回路１２２ｂを含む。第１終端回路１２１ｂは第１トランジスタＰ１及び第１抵抗Ｒ１を含み、第２終端回路１２２ｂは第２トランジスタＰ２及び第２抵抗Ｒ２を含む。

バッファ１１１ｂは出力イネーブル信号ＤＯＥＮを受信し、第１スイッチング信号ＳＷＳ１として受信した出力イネーブル信号ＤＯＥＮを同相で出力する。ＯＲゲート１１２ｂは出力イネーブル信号ＤＯＥＮが印加される第１入力端子、非同期制御信号ＡＣＳが印加される第２入力端子、及び第２スイッチング信号ＳＷＳ２が出力される出力端子を有する。ＯＲゲート１１２ｂは出力イネーブル信号ＤＯＥＮ及び非同期制御信号ＡＣＳにＯＲ演算を遂行して第２スイッチング信号ＳＷＳ２を生成する。

第１終端回路１２１ｂは、外部ピン２１０に接続された入出力データノードに第１終端インピーダンスを選択的に提供するように、第１スイッチング信号ＳＷＳ１に応答して選択的に活性化される。例えば、第１終端回路１２１ｂは、第１スイッチング信号ＳＷＳ１がロジックローの間活性化され、第１スイッチング信号ＳＷＳ１がロジックハイの間活性化されない。第２終端回路１２２ｂは、前書き込み出力ノードに第２終端インピーダンスを選択的に提供するように、第２スイッチング信号ＳＷＳ２に応答して選択的に活性化する。例えば、第２終端回路１２２ｂは、第２スイッチング信号ＳＷＳ２がロジックローの間活性化され、第２スイッチング信号ＳＷＳ２がロジックハイの間活性化されない。

読み出しモードにおいて出力イネーブル信号ＤＯＥＮがロジックハイレベルで活性化されると、バッファ１１１ｂはロジックハイレベルを有する第１スイッチング信号ＳＷＳ１を出力し、ＯＲゲート１１２ｂはロジックハイレベルを有する第２スイッチング信号ＳＷＳ２を出力する。第１トランジスタＰ１及び第２トランジスタＰ２はロジックハイレベルを有する第１スイッチング信号ＳＷＳ１及び第２スイッチング信号ＳＷＳ２に応答してターンオフされる。第１抵抗Ｒ１及び第２抵抗Ｒ２はターンオフされた第１トランジスタＰ１及び第２トランジスタＰ２によって外部ピン２１０から電気的に遮断される。これによって、ＯＤＴ回路１００ｂは前記読み出しモードにおいて終端動作を遂行しない。

出力イネーブル信号ＤＯＥＮがロジックローレベルに非活性化されると、バッファ１１１ｂはロジックローレベルを有する第１スイッチング信号ＳＷＳ１を出力する。第１トランジスタＰ１はロジックローベルを有する第１スイッチング信号ＳＷＳ１に応答してターンオンされ、第１抵抗Ｒ１はターンオンされた第１トランジスタＰ１によって外部ピン２１０に電気的に接続される。
これによって、ノーマルモード及び書き込みモードにおいては、終端抵抗として第１抵抗Ｒ１が外部ピン２１０に接続された伝送線に常に提供される。

出力イネーブル信号ＤＯＥＮがロジックローレベルに非活性化される間、ＯＲゲート１１２ｂは第２スイッチング信号ＳＷＳ２として非同期制御信号ＡＣＳを出力する。ノーマルモードにおいて非同期制御信号ＡＣＳがロジックローレベルに非活性化されると、ＯＲゲート１１２ｂはロジックローレベルを有する第２スイッチング信号ＳＷＳ２を出力する。第２トランジスタＰ２はロジックローレベルを有する第２スイッチング信号ＳＷＳ２に応答してターンオンされ、第２抵抗Ｒ２はターンオンされた第２トランジスタＰ２によって外部ピン２１０に電気的に接続される。これによって、ノーマルモードにおいて、終端抵抗部１２０ｂは外部ピン２１０に接続された伝送線に終端抵抗として並列接続された第１抵抗Ｒ１及び第２抵抗Ｒ２で構成されたノーマル終端抵抗を提供する。書き込みモードにおいて非同期制御信号ＡＣＳがロジックハイレベルに活性化すると、ＯＲゲート１１２ｂはロジックハイレベルを有する第２スイッチング信号ＳＷＳ２を出力する。第２トランジスタＰ２はロジックハイレベルを有する第２スイッチング信号ＳＷＳ２に応答してターンオフされ、第２抵抗Ｒ２はターンオフされた第２トランジスタＰ２によって外部ピン２１０から電気的に遮断される。これによって、書き込みモードにおいて、終端抵抗部１２０ｂは外部ピン２１０に接続された伝送線に終端抵抗として第１抵抗Ｒ１で構成された書き込み終端抵抗を提供する。

図２及び図３には第１抵抗Ｒ１及び第２抵抗Ｒ２が各々１つの抵抗として示しているが、実施形態によって第１抵抗Ｒ１及び第２抵抗Ｒ２の各々は並列、直列又は、直並列接続された複数の抵抗及び前記抵抗の接続を制御するためのトランジスタで具現される。

図４は動作モードに係る図１のＯＤＴ回路の終端抵抗の抵抗値を示した図面である。

図１〜図４を参照すると、ＯＤＴ回路１００、１００ａ、１００ｂは、外部ピン２１０に接続された伝送線を通じてデータが出力される読み出しモードにおいては、外部ピン２１０から電気的に遮断されて終端抵抗を提供しない。ＯＤＴ回路１００、１００ａ、１００ｂは、前記伝送線を通じてデータが入力される書き込みモードにおいては、約１２０Ωの抵抗値を有する終端抵抗を提供する。例えば、前記書き込みモードにおいて、約１２０Ωの抵抗値を有する第２抵抗Ｒ２が前記終端抵抗として提供される。ＯＤＴ回路１００、１００ａ、１００ｂは、前記伝送線を通じてデータが入力、又は、出力されないノーマルモードにおいて、約６０Ωの抵抗値を有する終端抵抗を提供する。例えば、前記ノーマルモードにおいて、各々約１２０Ωの抵抗値を有して並列接続された第１抵抗Ｒ１及び第２抵抗Ｒ２が前記終端抵抗として提供される。

図４には前記書き込みモードにおいて約１２０Ωの抵抗値を有する終端抵抗が提供され、前記ノーマルモードにおいて約６０Ωの抵抗値を有する終端抵抗が提供される形態が示されているが、実施形態によって、前記書き込みモードにおける終端抵抗及び前記ノーマルモードにおいての終端抵抗の抵抗値はモードレジスタセット（ｍｏｄｅ ｒｅｇｉｓｔｅｒ ｓｅｔ）によって変更される。

図５は本発明の一実施形態に係る図１のＯＤＴ回路の駆動方法を示したフローチャートである。

図１〜図５を参照すると、ＯＤＴ回路１００はＯＤＴイネーブル信号の受信なしで外部ピン２１０に接続された伝送線に終端抵抗を提供する（段階Ｓ３１０）。例えば、ＯＤＴ回路１００を含む半導体メモリ装置に電源が印加された後、又は、前記半導体メモリ装置において初期化が遂行された後、ＯＤＴ回路１００がターンオンされ、ＯＤＴ回路１００は前記終端抵抗をイネーブルするための前記ＯＤＴイネーブル信号の受信なしで前記伝送線にノーマル終端抵抗を提供する。これによって、メモリコントローラは前記半導体メモリ装置に前記ＯＤＴイネーブル信号を送信する必要がなく、前記半導体メモリ装置は前記ＯＤＴイネーブル信号を受信するためのＯＤＴイネーブルピンを含む必要がない。

ＯＤＴ回路１００は外部クロック信号に同期していない非同期制御信号ＡＣＳに応答して前記終端抵抗の抵抗値を変更する（段階Ｓ３３０）。例えば、ＯＤＴ回路１００は、前記半導体メモリ装置のパワー−アップの後、前記伝送線に前記ノーマル終端抵抗を提供し、非同期制御信号ＡＣＳがロジックハイレベルに活性化されている間、前記伝送線に前記ノーマル終端抵抗の抵抗値より大きい抵抗値を有する書き込み終端抵抗を提供する。ＯＤＴ回路１００が非同期制御信号ＡＣＳに応答して前記終端抵抗の抵抗値を変更するので、ＯＤＴ回路１００はＯＤＴ制御信号を前記外部クロック信号に同期的に制御するためのＯＤＴレイテンシ回路等の制御回路なしで具現される。また、ＯＤＴ回路１００を含む半導体メモリ装置はノーマルモード及び書き込みモードにおいては、クロック同期回路（例えば、遅延固定ループ（ｄｅｌａｙ ｌｏｃｋｅｄ ｌｏｏｐ）又は、位相固定ループ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ））をターンオフできる。これによって、ＯＤＴ回路１００を含む半導体メモリ装置は電力消耗を削減できる。

図６は図１のＯＤＴ回路の動作を説明するためのタイミング図である。

図６には、ＯＤＴ回路が初めにノーマルモードで動作し、次に書き込みモードで動作し、再びノーマルモードで動作する時の形態が示されている。図６において、ＣＭＤはメモリコントローラから半導体メモリ装置に伝送されるコマンド信号を示し、ＡＣＳは非同期制御信号を示し、Ｒ＿ＤＱはデータ伝送線に提供される終端抵抗を示し、ＤＱは前記データ伝送線を通じて伝送されるデータを示す。

以上、図１〜図６を参照すると、メモリコントローラ（図示せず）は半導体メモリ装置に書き込みコマンドＷＲを伝送し、書き込みレイテンシＷＬだけの時間後、所定の書き込みデータウィンドウの間、データ伝送線を通じて書き込みデータＷＲＤを伝送する。前記半導体メモリ装置に含まれたＯＤＴ回路１００は、非同期制御信号ＡＣＳがロジックローレベルに非活性化されている間、約６０Ωの抵抗値を有する終端抵抗Ｒ＿ＤＱをデータ伝送線に提供し、非同期制御信号ＡＣＳがロジックハイレベルに活性化されている間、約１２０Ωの抵抗値を有する終端抵抗Ｒ＿ＤＱをデータ伝送線に提供する。

非同期制御信号ＡＣＳは、終端抵抗Ｒ＿ＤＱが書き込みデータＷＲＤの伝送開始時点よりも第１マージンＭ１だけ前の時点から約１２０Ωの抵抗値を有し、書き込みデータＷＲＤの伝送終了時点よりも第２マージンＭ２だけ後の時点から約６０Ωの抵抗値を有するように、書き込みデータＷＲＤの伝送時点を基準として一定の時点間だけ活性化される。例えば、第１マージンＭ１は２クロックサイクルに相応し、第２マージンＭ２は１クロックサイクルに相応する。一方、非同期制御信号ＡＣＳは外部クロック信号に同期していない信号であるので、工程、電圧、及び温度（合わせてＰＶＴという）の変動によって活性化時点が変化する。
そこで本発明の一部の実施形態においては、非同期制御信号ＡＣＳの活性化時点を調節するようにＯＤＴトレーニングが遂行される。前記ＯＤＴトレーニングは図８〜図１５、及び、図１８〜図２１を参照して後述する。

図７は本発明の一実施形態に係る図１のＯＤＴ回路１００を含む半導体メモリ装置４００を示したブロック図である。

図７を参照すると、半導体メモリ装置４００はメモリコア４１０、データ出力バッファ４２０、データ入力バッファ４３０、アドレス バッファ４４０、ＯＤＴバッファ４５０、コマンドデコーダ４６０、レイテンシ回路４６５、クロック同期回路４７０、及びＯＤＴ回路１００を含む。

メモリコア４１０はデータ入力バッファ４３０から提供された書き込みデータを保存し、読み出しデータを生成してデータ出力バッファ４２０に提供する。メモリコア４１０はデータを保存する複数のメモリセルを含むメモリセルアレイ４１１、アドレスバッファ４４０から受信したローアドレスＲＡをデコーディングしてメモリセルアレイ４１１のワードラインを選択するためのローデコーダ４１２、アドレスバッファ４４０から受信したコラムアドレスＣＡをデコーディングしてメモリセルアレイ４１１の少なくとも１つのビットラインを選択するためのコラムデコーダ４１３、及び選択されたメモリセルに保存されたデータを感知して前記読み出しデータを生成するための感知増幅器４１４を含む。

アドレスバッファ４４０はメモリコントローラ（図示せず）からアドレス ピン２４０を通じて受信したアドレス信号ＡＤＤＲに基づいてローデコーダ４１２にローアドレスＲＡを提供し、コラムデコーダ４１３にコラムアドレスＣＡを提供する。
コマンドデコーダ４６０は前記メモリコントローラからコマンドピン２３０を通じて受信したコマンド信号ＣＭＤ、例えば、書き込みイネーブル信号、ローアドレスストロボ信号、コラムアドレスストロボ信号、チップ選択信号等をデコーディングしてコマンド信号ＣＭＤに相応する制御信号を生成する。半導体メモリ装置４００はモードレジスタセットのためのモードレジスタ（図示せず）をさらに含む。クロック同期回路４７０はクロックピン２５０を通じて外部クロック信号ＣＬＫを受信し、外部クロック信号ＣＬＫに同期した内部クロック信号をレイテンシ回路４６５及びデータ出力バッファ４２０に提供する。クロック同期回路４７０は遅延同期ループＤＬＬ、又は、位相固定ループＰＬＬを含む（図７では、遅延同期ループＤＬＬで代表して示してある）。

データ出力バッファ４２０及びデータ入力バッファ４３０はデータ入出力ピン２１０に接続される。データ出力バッファ４２０は前記メモリコントローラにデータ入出力ピン２１０を通じて前記読み出しデータを伝送し、データ入力バッファ４３０は前記メモリコントローラからデータ入出力ピン２１０を通じて前記書き込みデータを受信する。
説明の便宜上、図７にはデータ入出力ピン２１０、データ出力バッファ４２０及びデータ入力バッファ４３０が各々１つずつ示されているが、半導体メモリ装置４００は複数のデータ入出力ピン、データ入力バッファ、及びデータ出力バッファを含む。また、半導体メモリ装置４００は複数のアドレスピン及びコマンドピンを含む。

ＯＤＴ回路１００はデータ出力バッファ４２０及びデータ入力バッファ４３０と共にデータ入出力ピン２１０に接続される。説明の便宜上、図７にはデータ入出力ピン２１０及びＯＤＴ回路１００が１つずつ示されているが、半導体メモリ装置４００は複数のデータ入出力ピン及びこれに各々接続された複数のＯＤＴ回路を含むか、又は複数のデータ入出力ピン２１０が１つのＯＤＴ回路を共有できる。
また、半導体メモリ装置４００はデータストロボピン、データマスクピン、終端データストロボピン等をさらに含み、これらに各々、又は、共有して接続されたＯＤＴ回路をさらに含む。

ＯＤＴ回路１００はＯＤＴバッファ４５０から受信した非同期制御信号ＡＣＳに応答して終端抵抗の抵抗値を変更する。ＯＤＴバッファ４５０は前記メモリコントローラからＯＤＴピン２２０を通じて非同期制御信号ＡＣＳを受信し、非同期制御信号ＡＣＳをバッファリングしてＯＤＴ回路１００に提供する。
従来の半導体メモリ装置においては、ＯＤＴピン、又は、ＯＤＴイネーブルピンを通じて終端抵抗をイネーブルするためのＯＤＴイネーブル信号を受信したが、本発明の一実施形態に係る半導体メモリ装置４００はＯＤＴピン２２０を通じて、前記ＯＤＴイネーブル信号の代わりに、非同期制御信号ＡＣＳを受信する。即ち、ＯＤＴ回路１００は前記ＯＤＴイネーブル信号を受信することなく、半導体メモリ装置４００のパワー−アップ、又は初期化の後、データ入出力ピン２１０に接続されたデータ伝送線に終端抵抗を提供する。

非同期制御信号ＡＣＳは外部クロック信号ＣＬＫに同期していない非同期信号である。従来の半導体メモリ装置においては終端動作遂行の際に、前記ＯＤＴイネーブル信号又はダイナミックＯＤＴ信号を外部クロック信号ＣＬＫに同期させるためにクロック同期回路４７０を駆動しなければならなかったが、本発明の一実施形態に係る半導体メモリ装置４００においては、ＯＤＴ回路１００が非同期制御信号ＡＣＳによって制御されるので、ＯＤＴ回路１００を駆動又は制御するためにクロック同期回路４７０をターンオンする必要がない。これによって、半導体メモリ装置４００はＯＤＴ回路１００を外部クロック信号ＣＬＫに同期的に制御するためのＯＤＴレイテンシ回路なしで具現できる。また、半導体メモリ装置４００はノーマルモード及び書き込みモードにおいてクロック同期回路４７０をターンオフできる。

ＯＤＴ回路１００はレイテンシ回路４６５から受信した出力イネーブル信号ＤＯＥＮに応答してデータ入出力ピン２１０から電気的に遮断される。
コマンドデコーダ４６０が前記メモリコントローラからコマンドピン２３０を通じて読み出しコマンドを受信すると、コマンドデコーダ４６０は読み出しモード信号ＲＤＭＳを生成する。
レイテンシ回路４６５はコマンドデコーダ４６０から読み出しモード信号ＲＤＭＳを受信し、クロック同期回路４７０から外部クロック信号ＣＬＫに同期した内部クロック信号を受信し、データ入出力ピン２１０を通じて前記読み出しデータが伝送される間、ロジックハイレベルを有する出力イネーブル信号ＤＯＥＮを生成する。

ＯＤＴ回路１００は、データ入出力ピン２１０を通じて前記書き込みデータ及び前記読み出しデータのいずれも伝送されないノーマルモード、例えば、アイドルモード、プリチャージモード、パワーダウンモード、リフレッシュモード、バンクアクティブモード、待機モード等において、データ入出力ピン２１０に接続されたデータ伝送線にノーマル終端抵抗を提供する。
ＯＤＴ回路１００は、データ入出力ピン２１０を通じて前記読み出しデータが伝送される読み出しモードにおいて、出力イネーブル信号ＤＯＥＮに応答してデータ入出力ピン２１０から電気的に遮断される。ＯＤＴ回路１００はデータ入出力ピン２１０を通じて前記書き込みデータが受信される書き込みモードにおいて非同期制御信号ＡＣＳに応答して、前記ノーマル終端抵抗の抵抗値より大きい抵抗値を有する書き込み終端抵抗を前記データ伝送線に提供する。

上述した通り、ＯＤＴ回路１００が非同期的に制御されるので、半導体メモリ装置４００は前記ノーマルモード及び前記書き込みモードにおいてクロック同期回路４７０をターンオフすることによって電力消耗を削減できる。

図８は本発明の一実施形態に係るＯＤＴトレーニング方法を説明するためのメモリシステムのブロック図であり、図９は本発明の一実施形態に係るＯＤＴトレーニング方法を示したフローチャートである。

図８及び図９を参照すると、メモリコントローラ５００は半導体メモリ装置４００に非同期制御信号ＡＣＳを送信する（段階Ｓ６１０）。半導体メモリ装置４００は図７のＯＤＴピン２２０を通じて非同期制御信号ＡＣＳを受信し、図７のＯＤＴ回路１００に非同期制御信号ＡＣＳを提供する。半導体メモリ装置４００で受信した非同期制御信号ＡＣＳは図７のＯＤＴバッファ４５０、内部信号線及び／又は、信号レベルを維持するためのリピータ（ｒｅｐｅａｔｅｒ）を過ぎることによって遅延されてＯＤＴ回路１００に印加される。これによって、ＯＤＴ回路１００はメモリコントローラ５００が非同期制御信号ＡＣＳを送信した時点から一定時間だけ遅延された後、終端抵抗の抵抗値を変更して書き込み終端抵抗を提供する。一方、このような遅延時間は、非同期制御信号ＡＣＳが半導体メモリ装置４００において外部クロック信号に同期していないので、工程、電圧及び温度（ＰＶＴ）の変動によって変化してしまう。

メモリコントローラ５００は前記書き込み終端抵抗が提供されることを望む時点に半導体メモリ装置４００に基準信号ＲＥＦを送信する（段階Ｓ６２０）。メモリコントローラ５００は半導体メモリ装置４００に前記望む時点に上昇エッジを有する基準信号ＲＥＦを送信し、半導体メモリ装置４００は図７のＯＤＴピン２２０と相異なる外部入力ピン、例えば、データストロボピン（後述のＤＱＳピン２６０）を通じて基準信号ＲＥＦを受信する。

半導体メモリ装置４００は非同期制御信号ＡＣＳと基準信号ＲＥＦを比較する（段階Ｓ６３０）。半導体メモリ装置４００は非同期制御信号ＡＣＳがＯＤＴ回路１００に印加される時点と基準信号ＲＥＦが受信される時点とを比較して基準信号ＲＥＦの受信時点を基準として非同期制御信号ＡＣＳがＯＤＴ回路１００に印加される時点が先導しているか、又は、遅れているかを示す比較結果信号ＵＰ／ＤＮを生成する。

メモリコントローラ５００は半導体メモリ装置４００から比較結果信号ＵＰ／ＤＮを受信する（段階Ｓ６４０）。メモリコントローラ５００は比較結果信号ＵＰ／ＤＮに基づいて非同期制御信号ＡＣＳの送信時点を調節する（段階Ｓ６５０）。例えば、比較結果信号ＵＰ／ＤＮが、非同期制御信号ＡＣＳがＯＤＴ回路１００に印加される時点が基準信号ＲＥＦの受信時点より先導していることを示した場合、メモリコントローラ５００は半導体メモリ装置４００に書き込みコマンドを伝送した時点から非同期制御信号ＡＣＳを送信する時点までの時間間隔を増加する。メモリコントローラ５００は前記ＯＤＴトレーニング方法によって前記望む時点に前記書き込み終端抵抗が提供されるように調節された非同期制御信号ＡＣＳの送信時点をレジスタ５１０に保存する。

実施形態によって、このようなＯＤＴトレーニング方法はメモリコントローラ５００が比較結果信号ＵＰ／ＤＮに基づいて非同期制御信号ＡＣＳを送信した後、比較信号ＲＥＦを送信する時点を変更しながら反復的に遂行される。

このように、一実施形態に係るＯＤＴトレーニング方法によって、ＰＶＴの変動によってメモリコントローラ５００が非同期制御信号ＡＣＳを送信した時点から前記書き込み終端抵抗が提供される時点までの時間間隔が変化しても、メモリコントローラ５００が非同期制御信号ＡＣＳの送信時点を調節することによって、望む時点に半導体メモリ装置４００が前記書き込み終端抵抗を提供する。

図１０は図９のＯＤＴトレーニング方法を遂行する図７の半導体メモリ装置の一部を示したブロック図であり、図１１は図９のＯＤＴトレーニング方法を説明するためのタイミング図である。

図１０を参照すると、半導体メモリ装置４００のＯＤＴトレーニングに係る部分４００ａは、ＯＤＴバッファ４５０、非同期遅延部４５５、ＤＱＳバッファ４８０、比較部４９０、及びＯＤＴ回路１００を含む。本実施形態に係るＯＤＴトレーニングを遂行する回路（「トレーニング回路」）は非同期遅延部４５５及び比較部４９０を含む。

図１１において、ＣＭＤはメモリコントローラから半導体メモリ装置に伝送されるコマンド信号を示し、ＡＣＳ＠４５０はＯＤＴバッファ４５０において受信される非同期制御信号ＡＣＳを示し、ＡＣＳ＠１００はＯＤＴ回路１００において受信される非同期制御信号ＡＣＳを示し、ＲＥＦ＠４８０はＤＱＳバッファ４８０において受信される基準信号ＲＥＦを示し、ＤＱは外部ピン２１０ａに接続されたデータ伝送線を通じて伝送されるデータを示し、ＲＥＦ＠４９２は位相検出器４９２において受信される基準信号ＲＥＦを示し、ＡＣＳ＠４９２は位相検出器４９２において受信される非同期制御信号ＡＣＳを示し、ＵＰ／ＤＮは比較結果信号（又は、トレーニング結果信号）を示す。

ＯＤＴバッファ４５０はメモリコントローラからＯＤＴピン２２０を通じて非同期制御信号ＡＣＳ＠４５０を受信する。ＯＤＴバッファ４５０は受信した非同期制御信号ＡＣＳ＠４５０をバッファリングして、非同期制御信号ＡＣＳとして非同期遅延部４５５及び比較部４９０に提供する。

非同期制御信号ＡＣＳは、非同期遅延部４５５によって、ＯＤＴバッファ４５０に非同期制御信号ＡＣＳが印加される時点から第１遅延時間ＴＤ１だけ遅延されて、非同期制御信号ＡＣＳ＠１００としてＯＤＴ回路１００に印加される。即ち、ＯＤＴ回路１００に印加される時の非同期制御信号ＡＣＳの上昇エッジ７０２は、ＯＤＴバッファ４５０に印加される時の非同期制御信号ＡＣＳの上昇エッジ７０１を基準として第１遅延時間ＴＤ１だけ遅延される。第１遅延時間ＴＤ１はＯＤＴバッファ４５０の駆動時間及びＯＤＴバッファ４５０の出力からＯＤＴ回路１００の入力までの伝送時間の和に相応する。前記伝送時間は非同期遅延部４５５によって非同期制御信号ＡＣＳが遅延される時間に相応する。非同期遅延部４５５はＯＤＴバッファ４５０とＯＤＴ回路１００との間に接続され、ＯＤＴバッファ４５０から出力された非同期制御信号ＡＣＳの電圧レベルを維持するためのリピータを含み、非同期遅延部４５５の遅延時間は大部分において、前記リピータによる遅延時間に相応する。

他方、データストロボ（ｄａｔａ ｓｔｒｏｂｅ、ＤＱＳ）バッファ４８０は、前記メモリコントローラからＤＱＳピン２６０を通じて基準信号ＲＥＦ＠４８０を受信する。前記メモリコントローラはＯＤＴトレーニング期間中には、半導体メモリ装置４００に基準信号ＲＥＦ＠４８０を送信する。図１０には、半導体メモリ装置４００がＤＱＳピン２６０を通じて基準信号ＲＥＦ＠４８０を受信する形態が示されているが、実施形態によっては、半導体メモリ装置４００は別の任意の信号入力が可能な外部ピンを通じて基準信号ＲＥＦ＠４８０を受信してもよい。例えば、半導体メモリ装置４００はデータ入出力ピン、データマスクピン、アドレスピン、クロックピン等のいずれかを通して基準信号ＲＥＦ＠４８０を受信する。

ＤＱＳバッファ４８０は受信した基準信号ＲＥＦ＠４８０をバッファリングして基準信号ＲＥＦとして比較部４９０に提供する。基準信号ＲＥＦはＤＱＳバッファ４８０に基準信号ＲＥＦ＠４８０が印加される時点から第２遅延時間ＴＤ２だけ遅延されて比較部４９０に含まれた位相検出器４９２に印加される。即ち、位相検出器４９２に印加される時の基準信号ＲＥＦの上昇エッジ７１２は、ＤＱＳバッファ４８０に印加される時の基準信号ＲＥＦ＠４８０の上昇エッジ７１１を基準として第２遅延時間ＴＤ２だけ遅延される。第２遅延時間ＴＤ２はＤＱＳバッファ４８０の駆動時間に相応する。

前記メモリコントローラは、ＯＤＴ回路１００によって書き込み終端抵抗が提供されることを望む時点に基準信号ＲＥＦ＠４８０を送信する。前記望まれる時点は書き込みデータＷＲＤが半導体メモリ装置４００に伝送される時点より第１マージンＭ１だけ前の時点である。例えば、第１マージンＭ１は２クロックサイクルに相応する。説明の便宜上、図１０には書き込みコマンドＷＲ及び書き込みデータＷＲＤのタイミングが示されているが、前記ＯＤＴトレーニング方法が遂行されるトレーニング期間中は書き込みコマンドＷＲ及び書き込みデータＷＲＤは伝送されなくてもよい。

比較部４９０は複製（ｒｅｐｌｉｃａ）遅延部４９１及び位相検出器４９２を含む。複製（ｒｅｐｌｉｃａ）遅延部４９１はＯＤＴバッファ４５０から非同期制御信号ＡＣＳを受信する。複製遅延部４９１はＯＤＴバッファ４５０の出力からＯＤＴ回路１００の入力までの伝送時間（即ち、非同期遅延部４５５による遅延時間）及びＤＱＳバッファ４８０の駆動時間（即ち、第２遅延時間ＴＤ２）だけ非同期制御信号ＡＣＳを遅延させる。これによって、複製遅延部４９１は非同期制御信号ＡＣＳ＠１００がＯＤＴ回路１００に印加される時点から第２遅延時間ＴＤ２だけ遅延された非同期制御信号ＡＣＳ＠４９２を位相検出器４９２に提供する。

位相検出器４９２は、ＯＤＴバッファ４５０に非同期制御信号ＡＣＳ＠４５０が印加される時点から第１遅延時間ＴＤ１及び第２遅延時間ＴＤ２だけ遅延された非同期制御信号ＡＣＳ＠４９２、及びＤＱＳバッファ４８０に基準信号ＲＥＦ＠４８０が印加される時点から第２遅延時間ＴＤ２だけ遅延された基準信号ＲＥＦ＠４９２を受信する。
位相検出器４９２は受信した非同期制御信号ＡＣＳ＠４９２の位相と受信した基準信号ＲＥＦ＠４９２の位相を比較して比較結果信号ＵＰ／ＤＮを生成する。例えば、位相検出器４９２は受信した非同期制御信号ＡＣＳ＠４９２の上昇エッジ７０３が受信した基準信号ＲＥＦ＠４９２の上昇エッジ７１２を基準として先導する場合、非同期制御信号ＡＣＳ＠４９２の印加時点が遅延されなければならないことを示した比較結果信号７２０を生成する。

位相検出器４９２によって比較される非同期制御信号ＡＣＳ＠４９２及び基準信号ＲＥＦ＠４９２は全て第２遅延時間ＴＤ２だけ遅延されているので、実質的にＯＤＴバッファ４５０に非同期制御信号ＡＣＳ＠４５０が印加される時点から第１遅延時間ＴＤ１だけ遅延された時点とＤＱＳバッファ４８０に基準信号ＲＥＦ＠４８０が印加される時点が位相検出器４９２によって比較される。また、ＯＤＴバッファ４５０に非同期制御信号ＡＣＳ＠４５０が印加される時点から第１遅延時間ＴＤ１だけ遅延された時点は、ＯＤＴ回路１００に非同期制御信号ＡＣＳ＠１００が印加される時点に相応し、ＤＱＳバッファ４８０に基準信号ＲＥＦ＠４８０が印加される時点は前記書き込み終端抵抗が提供されることを望む時点に相応するので、
比較結果信号ＵＰ／ＤＮは前記望む時点を基準として非同期制御信号ＡＣＳ＠１００がＯＤＴ回路１００に印加される時点が先導している（ＵＰ）か、又は、遅れている（ＤＮ）かを示す。

比較（又は、トレーニング）結果信号ＵＰ／ＤＮはデータ入出力ピン２１０ａを通じて前記メモリコントローラに送信される。図１０には比較結果信号ＵＰ／ＤＮがデータ入出力ピン２１０ａを通じて前記メモリコントローラ送信される形態が示されているが、実施形態によっては、比較結果信号ＵＰ／ＤＮは半導体メモリ装置４００に含まれる任意の外部出力ピン、例えば、データストロボピンを通じて送信される。データ入出力ピン２１０ａはＯＤＴ回路１００が接続された外部ピンと同一ピン、又は、相異なるピンのいずれであってもよい。

前記メモリコントローラは比較結果信号ＵＰ／ＤＮに基づいて非同期制御信号ＡＣＳ＠４５０の送信時点を調節する。例えば、比較結果信号ＵＰ／ＤＮが、基準信号ＲＥＦ＠４８０の位相より非同期制御信号ＡＣＳ＠１００の位相が先導していることを示す場合、前記メモリコントローラは書き込みコマンドＷＲの送信時点から非同期制御信号ＡＣＳ＠４５０の送信時点までの時間間隔ＴＩを増加するように非同期制御信号ＡＣＳ＠４５０の前記送信時点を調節する。
このように、前記メモリコントローラが非同期制御信号ＡＣＳ＠４５０の前記送信時点を調節することによって、半導体メモリ装置４００は、書き込みコマンドＷＲを受信した時点から書き込みレイテンシＷＬだけ後の時点（即ち、書き込みデータＷＲＤの受信開始時点）より第１マージンＭ１だけ前の時点以降に前記書き込み終端抵抗を提供する。これによって、半導体メモリ装置のＯＤＴトレーニングに係る部分４００ａはＰＶＴの変化にもかかわらず、望む時点に前記書き込み終端抵抗を提供できる。

図１２は本発明の他の実施形態に係るＯＤＴトレーニング方法を説明するためのメモリシステムのブロック図であり、図１３は本発明の他の実施形態に係るＯＤＴトレーニング方法を示したフローチャートである。

図１２及び図１３を参照すると、メモリコントローラ５００は半導体メモリ装置４００に非同期制御信号ＡＣＳを送信する（段階Ｓ８１０）。半導体メモリ装置４００は図７のＯＤＴピン２２０を通じて非同期制御信号ＡＣＳを受信する。

半導体メモリ装置４００は受信した非同期制御信号ＡＣＳを遅延させる（段階Ｓ８２０）。半導体メモリ装置４００は図７のＯＤＴバッファ４５０によって受信した非同期制御信号ＡＣＳを、可変遅延部４９５を通じて可変的に遅延させる。

メモリコントローラ５００は書き込み終端抵抗が提供されることを望む時点において、半導体メモリ装置４００に基準信号ＲＥＦを送信する（段階Ｓ８３０）。

半導体メモリ装置４００は遅延された非同期制御信号ＡＣＳと基準信号ＲＥＦとを比較する（段階Ｓ８４０）。半導体メモリ装置４００は遅延された非同期制御信号ＡＣＳがＯＤＴ回路１００に印加される時点と基準信号ＲＥＦが受信される時点とを比較して基準信号ＲＥＦの受信時点を基準として遅延された非同期制御信号ＡＣＳがＯＤＴ回路１００に印加される時点が先導しているか、又は、遅れているかを示す比較結果信号を生成する。

半導体メモリ装置４００は比較結果信号ＵＰ／ＤＮに基づいて非同期制御信号ＡＣＳの遅延時間を変更する（段階Ｓ８５０）。例えば、前記比較結果信号が、遅延された非同期制御信号ＡＣＳがＯＤＴ回路１００に印加される時点が基準信号ＲＥＦの受信時点より先導することを示す場合、半導体メモリ装置４００は可変遅延部４９５によって非同期制御信号ＡＣＳが遅延される時間を増加する。

実施形態によっては、このようなＯＤＴトレーニング方法はメモリコントローラ５００が非同期制御信号ＡＣＳ及び比較信号ＲＥＦを一定な間隔で送信することによって、反復的に遂行される。

このように、他の実施形態に係るＯＤＴトレーニング方法によって、ＰＶＴの変動によってメモリコントローラ５００が非同期制御信号ＡＣＳを送信した時点から前記書き込み終端抵抗が提供される時点までの時間間隔が変化しても、非同期制御信号ＡＣＳの遅延時間を調節することによって、望む時点に半導体メモリ装置４００が前記書き込み終端抵抗を提供する。

図１４は図１３のＯＤＴトレーニング方法を遂行する図７の半導体メモリ装置４００の一部４００ｂを示したブロック図であり、図１５は図１３のＯＤＴトレーニング方法を説明するためのタイミング図である。
図１４に係る以下の説明は、上記図１０に示した半導体メモリ装置のＯＤＴトレーニングに係る部分４００ａと同様の箇所については省略又は簡略化する。

図１５において、ＡＣＳ＠４５０はＯＤＴバッファ４５０において受信される非同期制御信号ＡＣＳを示し、ＡＣＳ＠１００はＯＤＴ回路１００において受信される非同期制御信号ＡＣＳを示し、ＲＥＦ＠４８０はＤＱＳバッファ４８０において受信される基準信号ＲＥＦを示し、ＲＥＦ＠４９２は位相検出器４９２において受信される基準信号ＲＥＦを示し、ＡＣＳ＠４９２は位相検出器４９２において受信される非同期制御信号ＡＣＳを示し、ＵＰ／ＤＮは比較結果信号を示す。

図１４及び図１５を参照すると、半導体メモリ装置のＯＤＴトレーニングに係る部分４００ｂは、ＯＤＴバッファ４５０、非同期遅延部４５５、ＤＱＳバッファ４８０、比較部４９０、可変遅延部４９５、及びＯＤＴ回路１００を含む。本実施形態に係るトレーニング回路は非同期遅延部４５５、比較部４９０、及び可変遅延部４９５を含む。

ＯＤＴバッファ４５０はメモリコントローラからＯＤＴピン２２０を通じて非同期制御信号ＡＣＳ＠４５０を受信する。ＯＤＴバッファ４５０は受信した非同期制御信号ＡＣＳ＠４５０をバッファリングして可変遅延部４９５に提供する。

可変遅延部４９５は位相検出器４９２から出力されたトレーニング結果に応答してＯＤＴバッファ４５０から受信した非同期制御信号ＡＣＳ＠４５０を可変的に一定時間だけ遅延するように、ＯＤＴバッファ４５０の出力である非同期制御信号ＡＣＳの信号経路に配置される。可変遅延部４９５によって遅延された非同期制御信号ＡＣＳは非同期遅延部４５５によってさらに別の一定時間だけ遅延されてＯＤＴ回路１００に印加される。ＯＤＴ回路１００に印加される時の非同期制御信号ＡＣＳの上昇エッジ７３２はＯＤＴバッファ４５０に印加される時の非同期制御信号ＡＣＳの上昇エッジ７３１を基準として第１遅延時間ＴＤ１だけ遅延される。第１遅延時間ＴＤ１はＯＤＴバッファ４５０の駆動時間、可変遅延部４９５による遅延時間、及び可変遅延部４９５の出力からＯＤＴ回路１００の入力までの伝送時間（即ち、非同期遅延部４５５による遅延時間）の和に相応する。

他方、ＤＱＳバッファ４８０は前記メモリコントローラからＤＱＳピン２６０を通じて基準信号ＲＥＦ＠４８０を受信し、受信した基準信号ＲＥＦ＠４８０をバッファリングして比較部４９０に含まれる位相検出器４９２に提供する。位相検出器４９２に印加される時の基準信号ＲＥＦ＠４９２の上昇エッジ７４２はＤＱＳバッファ４８０に印加される時の基準信号ＲＥＦ＠４８０の上昇エッジ７４１を基準として第２遅延時間ＴＤ２だけ遅延される。

複製遅延部４９１は可変遅延部４９５から非同期制御信号ＡＣＳの可変遅延された出力を受信する。複製遅延部４９１は前記可変遅延された出力からＯＤＴ回路１００の入力までの伝送時間（即ち、非同期遅延部４５５による遅延時間）及びＤＱＳバッファ４８０の駆動時間（即ち、第２遅延時間ＴＤ２）だけ非同期制御信号ＡＣＳをさらに遅延させる。これによって、複製遅延部４９１は非同期制御信号ＡＣＳがＯＤＴ回路１００に印加される時点から第２遅延時間ＴＤ２だけ遅延された非同期制御信号ＡＣＳを位相検出器４９２に提供する。

位相検出器４９２はＯＤＴバッファ４５０に非同期制御信号ＡＣＳが印加される時点から、第１遅延時間ＴＤ１と第２遅延時間ＴＤ２の和だけ遅延された非同期制御信号ＡＣＳ＠４９２、及びＤＱＳバッファ４８０に基準信号ＲＥＦ＠４８０が印加される時点から第２遅延時間ＴＤ２だけ遅延された基準信号ＲＥＦ＠４９２を受信する。位相検出器４９２は受信した非同期制御信号ＡＣＳ＠４９２の位相と受信した基準信号ＲＥＦ＠４９２の位相を比較して比較結果信号ＵＰ／ＤＮを生成する。
例えば、位相検出器４９２は受信した非同期制御信号ＡＣＳの上昇エッジ７３３が受信した基準信号ＲＥＦの上昇エッジ７４２を基準として先導する場合、非同期制御信号ＡＣＳの印加時点が遅延されなければならないことを示した比較結果信号を生成する。位相検出器４９２は、位相検出器４９２によって比較される非同期制御信号ＡＣＳ及び基準信号ＲＥＦは全て第２遅延時間ＴＤ２だけ遅延されるので、実質的にＯＤＴ回路１００に非同期制御信号ＡＣＳが印加される時点と、書き込み終端抵抗が提供されることを望む時点を比較して比較結果信号ＵＰ／ＤＮを生成する。

可変遅延部４９５は比較結果信号ＵＰ／ＤＮを受信し、比較結果信号ＵＰ／ＤＮに基づいて非同期制御信号ＡＣＳの遅延時間を調節する。例えば、比較結果信号ＵＰ／ＤＮが基準信号ＲＥＦの位相より非同期制御信号ＡＣＳの位相が先導することを示した場合、可変遅延部４９５は非同期制御信号ＡＣＳの遅延時間を増加する。これによって、ＯＤＴ回路１００は前記書き込み終端抵抗が提供されることを望む時点に前記書き込み終端抵抗を提供する。

このように、可変遅延部４９５による非同期制御信号ＡＣＳの遅延時間を調節することによって、半導体メモリ装置のＯＤＴトレーニングに係る部分４００ｂはＰＶＴの変動にもかかわらず、望む時点に前記書き込み終端抵抗を提供する。

図１６は本発明の他の実施形態に係る図１のＯＤＴ回路１００を含む半導体メモリ装置９００を示したブロック図である。
図１６に係る以下の説明は、上記図７に示した半導体メモリ装置４００と同様の部分については省略又は簡略化する。

図１６を参照すると、半導体メモリ装置９００はメモリコア９１０、データ出力バッファ９２０、データ入力バッファ９３０、コマンドデコーダ９４０、レイテンシ回路９４５、パルス生成器９５０及びＯＤＴ回路１００を含む。

メモリコア９１０はデータ入力バッファ９３０から提供された書き込みデータを保存し、読み出しデータを生成してデータ出力バッファ９２０に提供する。
データ出力バッファ９２０及びデータ入力バッファ９３０はデータ入出力ピン２１０に接続される。データ出力バッファ９２０は半導体メモリ装置９００の外部に位置したメモリコントローラ（図示せず）にデータ入出力ピン２１０を通じて前記読み出しデータを伝送し、データ入力バッファ９３０は前記メモリコントローラからデータ入出力ピン２１０を通じて前記書き込みデータを受信する。

コマンドデコーダ９４０は前記メモリコントローラからコマンドピン２３０を通じて受信したコマンド信号ＣＭＤをデコーディングしてコマンド信号ＣＭＤに相応する制御信号を生成する。コマンドデコーダ９４０は前記メモリコントローラからの書き込みコマンドに応答して書き込みモード信号ＷＤＭＳを生成し、読み出しコマンドに応答して読み出しモード信号ＲＤＭＳを生成する。
レイテンシ回路９４５はコマンドデコーダ９４０から受信した読み出しモード信号ＲＤＭＳを同期化してデータ入出力ピン２１０を通じて前記読み出しデータが伝送される間、ロジックハイレベルを有する出力イネーブル信号ＤＯＥＮを生成する。
パルス生成器９５０は書き込みモード信号ＷＤＭＳに応答して外部クロック信号に同期していない非同期制御信号ＡＣＳを生成する。パルス生成器９５０は所定の時間の間ロジックハイレベルを有するパルス形態の非同期制御信号ＡＣＳを生成する。
実施形態によっては、パルス生成器９５０は前記書き込みデータのバースト長に合わせて非同期制御信号ＡＣＳが活性化する前記所定の時間を調節する。パルス生成器９５０はコマンドデコーダ９４０の外部に位置するか、又はコマンドデコーダ９４０に包含される。

ＯＤＴ回路１００はパルス生成器９５０から受信した非同期制御信号ＡＣＳに応答して終端抵抗の抵抗値を変更する。
非同期制御信号ＡＣＳが前記書き込みコマンドに基づいてコマンドデコーダ９４０及びパルス生成器９５０によって生成されるので、半導体メモリ装置９００は前記メモリコントローラから非同期制御信号ＡＣＳを受信する必要がなく、従って、ＯＤＴピン又はＯＤＴイネーブルピンなしで具現できる。これによって、半導体メモリ装置９００の外部ピンの数を削減できる。また、コマンドデコーダ９４０及びパルス生成器９５０によって生成された非同期制御信号ＡＣＳは外部クロック信号との同期を要しないので、半導体メモリ装置９００はノーマルモード及び書き込みモードにおいてクロック同期回路をターンオフできる。これによって、半導体メモリ装置９００は電力消耗を削減できる。

ＯＤＴ回路１００はノーマルモードにおいてデータ入出力ピン２１０に接続されたデータ伝送線にノーマル終端抵抗を提供する。ＯＤＴ回路１００は読み出しモードにおいて出力イネーブル信号ＤＯＥＮに応答してデータ入出力ピン２１０から電気的に遮断される。ＯＤＴ回路１００は書き込みモードにおいて非同期制御信号ＡＣＳに応答して前記ノーマル終端抵抗の抵抗値より大きい抵抗値を有する書き込み終端抵抗を前記データ伝送線に提供する。

上述した通り、半導体メモリ装置９００はＯＤＴピン、又は、ＯＤＴイネーブルピンを含まないので、半導体メモリ装置９００の外部ピンの数を削減できる。また、ＯＤＴ回路１００が非同期的に制御されるので、半導体メモリ装置９００は前記ノーマルモード及び前記書き込みモードにおいてクロック同期回路をターンオフすることによって電力消耗を削減できる。

図１７は図１６の半導体メモリ装置において終端動作を説明するためのタイミング図である。

図１７は半導体メモリ装置９００がノーマルモードで動作して書き込みモードで動作する時の形態を示している。図１６及び図１７を参照すると、コマンドデコーダ９４０はメモリコントローラから受信した書き込みコマンドＷＲに応答して書き込みモード信号ＷＤＭＳを生成する。パルス生成器９５０はコマンドデコーダ９４０から受信した書き込みモード信号ＷＤＭＳに応答して、一定時間遅延された非同期制御信号ＡＣＳを生成し、ＯＤＴ回路１００に印加する。ＯＤＴ回路１００は非同期制御信号ＡＣＳに応答してノーマル終端抵抗の抵抗値より大きい抵抗値を有する書き込み終端抵抗を提供する。一実施形態において、パルス生成器９５０は書き込みデータウィンドウをカバーするように延長されたパルス幅を有する非同期制御信号ＡＣＳを出力するように制御される。即ち、ＯＤＴ回路１００は、前記延長されたパルス幅を有する非同期制御信号ＡＣＳによって、書き込みデータＷＲＤの伝送開始時点より第１マージンＭ１だけ前の時点から、書き込みデータＷＲＤの伝送終了時点より第２マージンＭ２だけ後の時点まで前記書き込み終端抵抗を提供する。

図１８は本発明のまた他の実施形態に係るＯＤＴトレーニング方法を説明するためのメモリシステムのブロック図であり、図１９は本発明のまた他の実施形態に係るＯＤＴトレーニング方法を示したフローチャートである。

図１６、図１８及び図１９を参照すると、メモリコントローラ５００は半導体メモリ装置９００に書き込みコマンドＷＲを送信する（段階Ｓ１０１０）。半導体メモリ装置９００は受信した書き込みコマンドＷＲに応答して非同期制御信号ＡＣＳを生成する（段階Ｓ１０２０）。コマンドデコーダ９４０は書き込みコマンドＷＲをデコーディングして書き込みモード信号ＷＤＭＳを生成し、パルス生成器９５０は書き込みモード信号ＷＤＭＳに応答して外部クロック信号に同期していない前記非同期制御信号ＡＣＳを生成する。

半導体メモリ装置９００は前記非同期制御信号ＡＣＳを遅延させる（段階Ｓ１０３０）。半導体メモリ装置９００は前記非同期制御信号を、可変遅延部９８０を通じて遅延させる。

メモリコントローラ５００は書き込み終端抵抗が提供されることを望む時点に半導体メモリ装置９００に基準信号ＲＥＦを送信する（段階Ｓ１０４０）。

半導体メモリ装置９００は前記遅延された非同期制御信号と基準信号ＲＥＦを比較する（段階Ｓ１０５０）。半導体メモリ装置９００は前記遅延された非同期制御信号がＯＤＴ回路１００に印加される時点と基準信号ＲＥＦが受信される時点を比較して基準信号ＲＥＦの受信時点を基準として前記遅延された非同期制御信号がＯＤＴ回路１００に印加される時点が先導しているか、又は、遅れているかを示した比較結果信号を生成する。

半導体メモリ装置９００は前記比較結果信号に基づいて前記非同期制御信号の遅延時間を変更する（段階Ｓ１０６０）。

実施形態によっては、このようなＯＤＴトレーニング方法はメモリコントローラ５００が書き込みコマンドＷＲ及び比較信号ＲＥＦを一定の間隔で送信することによって、反復的に遂行される。

このように、また他の実施形態に係るＯＤＴトレーニング方法によって、メモリコントローラ５００が書き込みコマンドＷＲを送信した時点から前記書き込み終端抵抗が提供される時点までの時間間隔がＰＶＴの変動に伴って変化する場合でも、前記非同期制御信号の遅延時間を調節することによって、半導体メモリ装置９００は、望む時点に前記書き込み終端抵抗を提供する。

図２０は図１９のＯＤＴトレーニング方法を遂行する図１８の半導体メモリ装置９００の一部９００ａを示したブロック図であり、図２１は図１９のＯＤＴトレーニング方法を説明するためのタイミング図である。
図２０に係る以下の説明は、上記図１０に示した半導体メモリ装置のＯＤＴトレーニングに係る部分４００ａと同様の箇所については省略又は簡略化する。

図２１において、ＣＭＤはメモリコントローラから半導体メモリ装置に伝送されるコマンド信号を示し、ＷＤＭＳは書き込みモード信号を示し、ＡＣＳ＠９８０は可変遅延部９８０において受信される非同期制御信号ＡＣＳを示し、ＡＣＳ＠１００はＯＤＴ回路１００において受信される非同期制御信号ＡＣＳを示し、ＲＥＦ＠９６０はＤＱＳバッファ９６０から受信される基準信号ＲＥＦを示し、ＲＥＦ＠９７２は位相検出器９７２において受信される基準信号ＲＥＦを示し、ＡＣＳ＠９７２は位相検出器９７２において受信される非同期制御信号ＡＣＳを示し、ＵＰ／ＤＮは比較結果信号を示す。

図２０及び図２１を参照すると、半導体メモリ装置のＯＤＴトレーニングに係る部分９００ａは、コマンドデコーダ９４０、パルス生成器９５０、非同期遅延部９５５、ＤＱＳバッファ９６０、比較部９７０、可変遅延部９８０、及びＯＤＴ回路１００を含む。本実施形態に係るトレーニング回路は非同期遅延部９５５、比較部９７０及び可変遅延部９８０を含む。

コマンドデコーダ９４０はメモリコントローラからコマンドピン２３０を通じて書き込みコマンドＷＲを受信し、書き込みコマンドＷＲに応答して書き込みモード信号ＷＤＭＳを生成する。パルス生成器９５０は書き込みモード信号ＷＤＭＳに応答して非同期制御信号ＡＣＳを生成し、可変遅延部９８０に提供する。

可変遅延部９８０はパルス生成器９５０から受信した非同期制御信号ＡＣＳを可変的に一定時間だけ遅延させる。可変遅延部９８０によって遅延された非同期制御信号ＡＣＳは非同期遅延部９５５によって追加的に別の一定時間だけ遅延されてＯＤＴ回路１００に印加される。これによって、ＯＤＴ回路１００に印加される時の非同期制御信号ＡＣＳの上昇エッジ７６２は、可変遅延部９８０に印加される時の非同期制御信号ＡＣＳの上昇エッジ７６１が可変遅延部９８０及び非同期遅延部９５５によって遅延され、書き込みコマンドＷＲの受信時点に比べて第１遅延時間ＴＤ１だけ遅延される。第１遅延時間ＴＤ１はコマンドデコーダ９４０及びパルス生成器９５０の駆動時間、可変遅延部９８０による遅延時間、及び可変遅延部９８０の出力からＯＤＴ回路１００の入力までの伝送時間（即ち、非同期遅延部９５５による遅延時間）の和に相応する。

他方、ＤＱＳバッファ９６０は前記メモリコントローラからＤＱＳピン２６０を通じて基準信号ＲＥＦ＠９６０を受信し、受信した基準信号ＲＥＦ＠９６０をバッファリングして比較部９７０に含まれた位相検出器９７２に提供する。位相検出器９７２に印加される時の基準信号ＲＥＦ＠９７２の上昇エッジ７７２はＤＱＳバッファ９６０に印加される時の基準信号ＲＥＦ＠９６０の上昇エッジ７７１を基準として第２遅延時間ＴＤ２だけ遅延される。

複製遅延部９７１は可変遅延部９８０から非同期制御信号ＡＣＳの可変遅延された出力を受信する。複製遅延部９７１は前記可変遅延された出力からＯＤＴ回路１００の入力までの伝送時間（即ち、非同期遅延部９５５による遅延時間）及びＤＱＳバッファ９６０の駆動時間（即ち、第２遅延時間ＴＤ２）だけ非同期制御信号ＡＣＳをさらに遅延させる。これによって、複製遅延部９７１は非同期制御信号ＡＣＳがＯＤＴ回路１００に印加される時点から第２遅延時間ＴＤ２だけ遅延された非同期制御信号ＡＣＳを位相検出器９７２に提供する。

位相検出器９７２は書き込みコマンドＷＲの受信時点から、第１遅延時間ＴＤ１と第２遅延時間ＴＤ２の和だけ遅延された非同期制御信号ＡＣＳ、及びＤＱＳバッファ９６０に基準信号ＲＥＦが印加される時点から第２遅延時間ＴＤ２だけ遅延された基準信号ＲＥＦを受信する。位相検出器９７２は受信した非同期制御信号ＡＣＳの位相と受信した基準信号ＲＥＦの位相を比較して比較結果信号ＵＰ／ＤＮを生成する。
例えば、位相検出器９７２は受信した非同期制御信号ＡＣＳの上昇エッジ７６３が受信した基準信号ＲＥＦの上昇エッジ７７２を基準として先導する場合、非同期制御信号ＡＣＳの印加時点が遅延されなければならないことを示す比較結果信号７８０を生成する。位相検出器９７２は、位相検出器９７２によって比較される非同期制御信号ＡＣＳ及び基準信号ＲＥＦは全て第２遅延時間ＴＤ２だけ遅延されるので、実質的にＯＤＴ回路１００に非同期制御信号ＡＣＳが印加される時点と前記書き込み終端抵抗が提供されることを望む時点を比較して比較結果信号ＵＰ／ＤＮを生成する。

可変遅延部９８０は比較結果信号ＵＰ／ＤＮを受信し、比較結果信号ＵＰ／ＤＮに基づいて非同期制御信号ＡＣＳの遅延時間を調節する。例えば、比較結果信号ＵＰ／ＤＮが基準信号ＲＥＦの位相より非同期制御信号ＡＣＳの位相が先導することを示した場合、可変遅延部９８０は非同期制御信号ＡＣＳの遅延時間を増加する。これによって、ＯＤＴ回路１００は望む時点に前記書き込み終端抵抗を提供する。

このように、可変遅延部９８０による非同期制御信号ＡＣＳの遅延時間を調節することによって、半導体メモリ装置のＯＤＴトレーニングに係る部分９００ａはＰＶＴの変動にもかかわらず、望む時点に前記書き込み終端抵抗を提供する。

図２２は本発明の一実施形態に係るＯＤＴ機能を有するデータ出力バッファを示したブロック図である。

図２２を参照すると、データ出力バッファ１１００は制御部１１１０及び駆動部１１２０を含む。

駆動部１１２０は外部ピン２１０に接続される。駆動部１１２０は外部ピン２１０に接続された伝送線を通じてメモリコントローラに読み出しデータＤＯＵＴを提供するドライバ動作又は、外部ピン２１０に接続された前記伝送線に終端抵抗を提供する終端動作を選択的に遂行する。即ち、データ出力バッファ１１００はＯＤＴ機能を有するデータ出力バッファ（ＯＤＴ−ｍｅｒｇｅｄ ｄａｔａ ｏｕｔｐｕｔ ｂｕｆｆｅｒ）である。ここで外部ピン２１０は、入力及び出力が可能なデータ入出力ピンを指すとしてきたが、データストロボピン等に対しても適用できる。駆動部１１２０は前記終端動作としてプルアップ、又は、プルダウン終端動作を遂行する。

制御部１１１０は駆動部１１２０に接続される。制御部１１１０は出力イネーブル信号ＤＯＥＮに応答して駆動部１１２０が前記ドライバ動作、又は、前記終端動作を選択的に遂行するように制御する。例えば、出力イネーブル信号ＤＯＥＮがロジックハイレベルになって活性化される時、制御部１１１０はメモリコアから受信した読み出しデータＤＯＵＴを反転させて反転読み出しデータＤＯＵＴＢを駆動部１１２０に提供することによって、駆動部１１２０が前記ドライバ動作を遂行するように制御する。出力イネーブル信号ＤＯＥＮがロジックローレベルになって非活性化される時、制御部１１１０は駆動部１１２０にスイッチング信号ＳＷＳを提供することによって、駆動部１１２０が前記終端動作を遂行するように制御する。

出力イネーブル信号ＤＯＥＮがロジックローレベルを有する間、制御部１１１０は外部クロック信号に同期していない非同期制御信号ＡＣＳに応答して駆動部１１２０の前記終端抵抗の抵抗値を変更する。データ出力バッファ１１００を含む半導体メモリ装置は駆動部１１２０が前記終端動作を遂行する時、クロック同期回路をターンオフでき、これによって電力消耗を削減できる。

上述した通り、非同期制御信号ＡＣＳが前記外部クロック信号に同期していないので、データ出力バッファ１１００は駆動部１１２０の前記終端動作を、前記外部クロック信号に同期的に制御するためのＯＤＴレイテンシ回路なしで具現できる。 また、データ出力バッファ１１００を含む半導体メモリ装置はノーマルモード及び書き込みモードにおいてクロック同期回路をターンオフすることによって、電力消耗を削減できる。また、データ出力バッファ１１００を含む半導体メモリ装置はメモリコントローラから前記終端抵抗をイネーブルするためのＯＤＴイネーブル信号を受信しないので、前記半導体メモリ装置の終端動作が容易に制御され外部ピンの数を削減できる。

図２３は図２２のデータ出力バッファの一形態を示したブロック図である。

図２３を参照すると、データ出力バッファ１１００は制御部１１１０及び駆動部１１２０を含む。制御部１１１０はプリドライバ１１１１及びスイッチング制御部１１１２を含む。駆動部１１２０はプルアップ駆動器１１２１及びプルダウン駆動器１１２２を含む。

プリドライバ１１１１はメモリコアから読み出しデータＤＯＵＴを受信し、読み出しデータＤＯＵＴを反転させて反転読み出しデータＤＯＵＴＢをスイッチング制御部１１１２に提供する。スイッチング制御部１１１２は出力イネーブル信号ＤＯＥＮに応答して、反転読み出しデータＤＯＵＴＢ、又は、プルアップスイッチング信号ＰＵＳＷＳ及びプルダウンスイッチング信号ＰＤＳＷＳを出力する。出力イネーブル信号ＤＯＥＮは読み出しモードにおいて活性化され、スイッチング制御部１１１２は活性化した出力イネーブル信号ＤＯＥＮに応答してプルアップ駆動器１１２１及びプルダウン駆動器１１２２に反転読み出しデータＤＯＵＴＢを提供する。

プルアップ駆動器１１２１及びプルダウン駆動器１１２２は反転読み出しデータＤＯＵＴＢに基づいてドライバ動作を遂行する。一実施形態において、メモリコントローラはプルアップ終端動作を遂行し、プルアップ駆動器１１２１が駆動される時は外部ピン２１０に接続された伝送線及び前記メモリコントローラの終端抵抗を通じて電流が流れず、プルダウン駆動器１１２２が駆動される時に限り、前記伝送線を通じて電流が流れる。これによって、電力消耗を削減できる。

出力イネーブル信号ＤＯＥＮが非活性化された間、スイッチング制御部１１１２はプルアップ駆動器１１２１及びプルダウン駆動器１１２２にプルアップスイッチング信号ＰＵＳＷＳ及びプルダウンスイッチング信号ＰＤＳＷＳを各々提供する。一実施形態において、駆動部１１２０によってプルアップ終端動作が遂行されるように、プルダウンスイッチング信号ＰＤＳＷＳはプルダウン駆動器１１２２がターンオフされるように制御する。

スイッチング制御部１１１２は非同期制御信号ＡＣＳに応答してプルアップ駆動器１１２１によって前記伝送線に提供される終端抵抗の抵抗値を変更するようにプルアップスイッチング信号ＰＵＳＷＳのロジックレベルを変更する。非同期制御信号ＡＣＳは書き込みモードにおいて活性化され、スイッチング制御部１１１２は活性化された非同期制御信号ＡＣＳに応答してプルアップスイッチング信号ＰＵＳＷＳのロジックレベルを変更することによってプルアップ駆動器１１２１が抵抗値が変更された終端抵抗を提供するように制御する。例えば、ノーマルモードにおいて非同期制御信号ＡＣＳが非活性化されている間、スイッチング制御部１１１２はプルアップ駆動器１１２１によって約６０Ωの抵抗値を有するノーマル終端抵抗を提供するように制御するプルアップスイッチング信号ＰＵＳＷＳを生成する。書き込みモードにおいて非同期制御信号ＡＣＳが活性化されている間、スイッチング制御部１１１２はプルアップ駆動器１１２１によって約１２０Ωの抵抗値を有する書き込み終端抵抗を提供するように制御するプルアップスイッチング信号ＰＵＳＷＳを生成する。

図２４は図２３のデータ出力バッファの一形態を示した回路図である。

図２４を参照すると、データ出力バッファ１１００ａはプリドライバ１１１１ａ、スイッチング制御部１１１２ａ、プルアップ駆動器１１２１ａ及びプルダウン駆動器１１２２ａを含む。プリドライバ１１１１ａはインバータ１１３１ａを含む。スイッチング制御部１１１２ａは第１選択器１１４１ａ、第２選択器１１４２ａ、第３選択器１１４３ａ及び第４選択器１１４４ａを含む。プルアップ駆動器１１２１ａは第１終端回路１１２３ａ、第２終端回路１１２４ａ及び第３終端回路１１２５ａを含む。第１終端回路１１２３ａは第１トランジスタＰ１及び第１抵抗Ｒ１を含み、第２終端回路１１２４ａは第２トランジスタＰ２及び第２抵抗Ｒ２を含み、第３終端回路１１２５ａは第３トランジスタＰ３及び第３抵抗Ｒ３を含む。プルダウン駆動器１１２２ａは第４終端回路１１２６ａを含む。第４終端回路１１２６ａは第４トランジスタＮ１及び第４抵抗Ｒ４を含む。

インバータ１１３１ａはメモリコアから受信した読み出しデータＤＯＵＴを反転して反転読み出しデータＤＯＵＴＢを出力する。第１選択器１１４１ａ、第２選択器１１４２ａ、第３選択器１１４３ａ、及び第４選択器１１４４ａは各々、選択信号として出力イネーブル信号ＤＯＥＮを受信し、反転読み出しデータＤＯＵＴＢを第１入力信号として受信する。読み出しモードにおいては出力イネーブル信号ＤＯＥＮが活性化される。
従って、第１選択器１１４１ａ、第２選択器１１４２ａ、第３選択器１１４３ａ、及び第４選択器１１４４ａは各々、第１トランジスタＰ１、第２トランジスタＰ２、第３トランジスタＰ３、及び第４トランジスタＮ１に反転読み出しデータＤＯＵＴＢを出力する。

前記読み出しモードにおいてプルアップ駆動器１１２１ａ及びプルダウン駆動器１１２２ａは、反転読み出しデータＤＯＵＴＢに基づいてドライバ動作を遂行する。
例えば、読み出しデータＤＯＵＴがロジックハイレベルを有する場合、スイッチング制御部１１１２ａはロジックローレベルを有する反転読み出しデータＤＯＵＴＢを出力し、第１トランジスタＰ１、第２トランジスタＰ２、及び第３トランジスタＰ３がターンオンされ、第４トランジスタＮ１がターンオフされる。これによって、プルアップ駆動器１１２１ａによって外部ピン２１０に接続された伝送線を通じてロジックハイレベルを有するデータが伝送される。
読み出しデータＤＯＵＴがロジックローレベルを有する場合、スイッチング制御部１１１２ａはロジックハイレベルを有する反転読み出しデータＤＯＵＴＢを出力し、第１トランジスタＰ１、第２トランジスタＰ２、及び第３トランジスタＰ３がターンオフされ、第４トランジスタＮ１がターンオンされる。これによって、プルダウン駆動器１１２２ａによって前記伝送線を通じてロジックローレベルを有するデータが伝送される。

別の一実施形態においては、前記読み出しモードにおいて、ローレベルの読み出しデータＤＯＵＴが出力される時に限り、プルダウンドライバ１１２１ａによってデータ信号が前記伝送線を通じて実際に送信される。プルアップドライバ１１２１ａに含まれた第１トランジスタＰ１、第２トランジスタＰ２、及び第３トランジスタＰ３は前記読み出しモードの間ターンオフされる。即ち、データ出力バッファ１１００ａがハイレベルの読み出しデータＤＯＵＴを出力する時、データ出力バッファ１１００ａは前記伝送線から電気的に遮断される。即ち、データ出力バッファ１１００ａはオープンドレイン、又は、擬似オープンドレイン方式で読み出しデータＤＯＵＴを出力する。

ノーマルモードにおいては、出力イネーブル信号ＤＯＥＮがロジックローレベルで非活性化され、非同期制御信号ＡＣＳがロジックローレベルを有する。
従って、第１選択器１１４１ａはロジックローレベルに相当する接地電圧ＶＳＳＱを出力し、第２選択器１１４２ａはロジックローレベルを有する非同期制御信号ＡＣＳを出力し、第３選択器１１４３ａはロジックハイレベルに相当する電源電圧ＶＤＤＱを出力し、第４選択器１１４４ａはロジックローレベルに相当する接地電圧ＶＳＳＱを出力する。第１トランジスタＰ１はロジックローレベルに相当する接地電圧ＶＳＳＱに応答してターンオンされ、第２トランジスタＰ２はロジックローレベルを有する非同期制御信号ＡＣＳに応答してターンオンされ、第３トランジスタＰ３はロジックハイレベルに相当する電源電圧ＶＤＤＱに応答してターンオフされ、第４トランジスタＮ１はロジックローレベルに相当する接地電圧ＶＳＳＱに応答してターンオフされる。これによって、ノーマルモードにおいて、プルアップ駆動器１１２１ａは外部ピン２１０に接続された伝送線に終端抵抗として、並列接続された第１抵抗Ｒ１及び第２抵抗Ｒ２で構成されたノーマル終端抵抗を提供する。

書き込みモードにおいては、出力イネーブル信号ＤＯＥＮがロジックローレベルを有し、非同期制御信号ＡＣＳがロジックハイレベルに活性化される。
従って、第１トランジスタＰ１、第３トランジスタＰ３、及び第４トランジスタＮ１は各々、ターンオン、ターンオフ、及びターンオフ状態を維持し、第２トランジスタＰ２がロジックハイレベルを有する非同期制御信号ＡＣＳに応答してターンオフされる。 これによって、書き込みモードにおいて、プルアップ駆動器１１２１ａは外部ピン２１０に接続された伝送線に終端抵抗として、第１抵抗Ｒ１で構成された書き込み終端抵抗を提供する。

一実施形態において、第１抵抗Ｒ１、第２抵抗Ｒ２及び第３抵抗Ｒ３は各々、約１２０Ωの抵抗値を有して、第４抵抗Ｒ４は約４０Ωの抵抗値を有する。この場合、読み出しモードにおいてデータ出力バッファ１１００ａのドライバ抵抗は約４０Ωの抵抗値を有し、書き込みモードにおいてデータ出力バッファ１１００ａの前記書き込み終端抵抗は約１２０Ωの抵抗値を有し、ノーマルモードにおいてデータ出力バッファ１１００ａの前記ノーマル終端抵抗は約６０Ωの抵抗値を有する。

図２５は図２３のデータ出力バッファの他の形態を示した回路図である。

図２５を参照すると、データ出力バッファ１１００ｂはプリドライバ１１１１ｂ、スイッチング制御部１１１２ｂ、プルアップ駆動器１１２１ｂ及びプルダウン駆動器１１２２ｂを含む。プリドライバ１１１１ｂは第１インバータ１１３１ｂを含む。スイッチング制御部１１１２ｂは第１〜第４ＡＮＤゲート１１４１ｂ、１１４２ｂ、１１４３ｂ、１１４４ｂ、第１及び第２ＯＲゲート１１４５ｂ、１１４６ｂ及び第２インバータ１１４７ｂを含む。プルアップ駆動器１１２１ｂは第１終端回路１１２３ｂ、第２終端回路１１２４ｂ、及び第３終端回路１１２５ｂを含む。第１終端回路１１２３ｂは第１トランジスタＰ１及び第１抵抗Ｒ１を含み、第２終端回路１１２４ｂは第２トランジスタＰ２及び第２抵抗Ｒ２を含み、第３終端回路１１２５ｂは第３トランジスタＰ３及び第３抵抗Ｒ３を含む。プルダウン駆動器１１２２ｂは第４終端回路１１２６ｂを含む。第４終端回路１１２６ｂは第４トランジスタＮ１及び第４抵抗Ｒ４を含む。

第１インバータ１１３１ｂはメモリコアから受信した読み出しデータＤＯＵＴを反転させて反転読み出しデータＤＯＵＴＢを出力する。
読み出しモードにおいては、出力イネーブル信号ＤＯＥＮが活性化する。従って、第１ＡＮＤゲート１１４１ｂ、第２ＡＮＤゲート１１４２ｂ、及び第４ＡＮＤゲート１１４４ｂは、ロジックハイレベルを有する出力イネーブル信号ＤＯＥＮ及び反転読み出しデータＤＯＵＴＢにＡＮＤ演算を遂行して反転読み出しデータＤＯＵＴＢを出力する。第３ＡＮＤゲート１１４３ｂは第２インバータ１１４７ｂによって反転した出力イネーブル信号ＤＯＥＮに応答してロジックローレベルを有する信号を出力し、第１ＯＲゲート１１４５ｂは反転読み出しデータＤＯＵＴＢ及び第３ＡＮＤゲート１１４３ｂから出力されたロジックローレベルを有する信号のＯＲ演算を遂行して反転読み出しデータＤＯＵＴＢを出力する。第２ＯＲゲート１１４６ｂは第２インバータ１１４７ｂによって反転した出力イネーブル信号ＤＯＥＮ及び反転読み出しデータＤＯＵＴＢにＯＲ演算を遂行して反転読み出しデータＤＯＵＴＢを出力する。
これによって、前記読み出しモードにおいてプルアップ駆動器１１２１ｂ及びプルダウン駆動器１１２２ｂは反転読み出しデータＤＯＵＴＢに基づいてドライバ動作を遂行する。

ノーマルモードにおいては、出力イネーブル信号ＤＯＥＮがロジックローレベルに非活性化され、非同期制御信号ＡＣＳがロジックローレベルを有する。従って、第１ＡＮＤゲート１１４１ｂ、第２ＡＮＤゲート１１４２ｂ及び第４ＡＮＤゲート１１４４ｂはロジックローレベルを有する出力イネーブル信号ＤＯＥＮに応答してロジックローレベルを有する信号を出力する。第３ＡＮＤゲート１１４３ｂは第２インバータ１１４７ｂによって反転した出力イネーブル信号ＤＯＥＮ及び非同期制御信号ＡＣＳＡＮＤ演算を遂行して非同期制御信号ＡＣＳを出力し、第１ＯＲゲート１１４５ｂはロジックローレベルを有する第２ＡＮＤゲート１１４２ｂの出力信号及び非同期制御信号ＡＣＳＯＲ演算を遂行してロジックローレベルを有する非同期制御信号ＡＣＳを出力する。第２ＯＲゲート１１４６ｂは第２インバータ１１４７ｂによって反転した出力イネーブル信号ＤＯＥＮに応答してロジックハイレベルを有する信号を出力する。第１トランジスタＰ１はロジックローレベルを有する第１ＡＮＤゲート１１４１ｂの出力信号に応答してターンオンされ、第２トランジスタＰ２はロジックローレベルを有する非同期制御信号ＡＣＳに応答してターンオンされ、第３トランジスタＰ３はロジックハイレベルを有する第２ＯＲゲート１１４６ｂの出力信号に応答してターンオフされ、第４トランジスタＮ１はロジックローレベルを有する第４ＡＮＤゲート１１４４ｂの出力信号に応答してターンオフされる。
これによって、ノーマルモードにおいて、プルアップ駆動器１１２１ｂは外部ピン２１０に接続された伝送線に終端抵抗として、並列接続された第１抵抗Ｒ１及び第２抵抗Ｒ２で構成されたノーマル終端抵抗を提供する。

書き込みモードにおいては、出力イネーブル信号ＤＯＥＮがロジックローレベルを有し、非同期制御信号ＡＣＳがロジックハイレベルに活性化される。従って、第１トランジスタＰ１、第３トランジスタＰ３及び第４トランジスタＮ１は各々、ターンオン、ターンオフ、及びターンオフ状態を維持し、第２トランジスタＰ２がロジックハイレベルを有する非同期制御信号ＡＣＳに応答してターンオフされる。これによって、書き込みモードにおいて、プルアップ駆動器１１２１ａは外部ピン２１０に接続された伝送線に終端抵抗として、第１抵抗Ｒ１で構成された書き込み終端抵抗を提供する。

図２４及び図２５には第１抵抗Ｒ１、第２抵抗Ｒ２、第３抵抗Ｒ３及び第４抵抗Ｒ４が各々１つの抵抗で示されているが、実施形態によっては、第１抵抗Ｒ１、第２抵抗Ｒ２、第３抵抗Ｒ３及び第４抵抗Ｒ４は各々、並列、直列、又は、直並列接続された複数の抵抗及び前記抵抗の接続を制御するためのトランジスタで具現される。

図２６は、図２２のデータ出力バッファの、動作モードに係る抵抗値を示した図面である。

図２２乃至図２６を参照すると、図２４乃至図２５において第１抵抗Ｒ１、第２抵抗Ｒ２及び第３抵抗Ｒ３が各々、約１２０Ωの抵抗値を有し、第４抵抗Ｒ４が約４０Ωの抵抗値を有する場合、データ出力バッファ１１００、１１００ａ、１１００ｂは、読み出しモードにおいてドライバ動作を遂行し、約４０Ωの抵抗値を有するドライバ抵抗を有する。データ出力バッファ１１００、１１００ａ、１１００ｂは書き込みモードにおいて約１２０Ωの抵抗値を有する終端抵抗を提供する終端動作を遂行する。また、データ出力バッファ１１００、１１００ａ、１１００ｂはノーマル（一般）モードにおいて約６０Ωの抵抗値を有する終端抵抗を提供する終端動作を遂行する。

図２６には前記読み出しモードにおいて約４０Ωの抵抗値を有するドライバ抵抗が提供され、前記書き込みモードにおいて約１２０Ωの抵抗値を有する終端抵抗が提供され、前記ノーマルモードにおいて約６０Ωの抵抗値を有する終端抵抗が提供される形態が示されているが、実施形態によって、前記読み出しモードにおいてのドライバ抵抗、前記書き込みモードにおいての終端抵抗及び前記ノーマルモードにおいての終端抵抗の抵抗値はモードレジスタセットによって変更される。

図２７は本発明の一実施形態に係る図２２のデータ出力バッファの駆動方法を示したフローチャートである。

図２２及び図２７を参照すると、出力イネーブル信号ＤＯＥＮが活性化されている場合（段階Ｓ１２１０：ＹＥＳ）、データ出力バッファ１１００はドライバ動作を遂行する（段階Ｓ１２２０）。即ち、制御部１１１０は活性化された出力イネーブル信号ＤＯＥＮに応答して反転読み出しデータＤＯＵＴＢを出力し、駆動部１１２０は反転読み出しデータＤＯＵＴＢに応答して前記ドライバ動作を遂行する。

出力イネーブル信号ＤＯＥＮが非活性化されている場合（段階Ｓ１２１０：ＮＯ）、データ出力バッファ１１００は終端動作を遂行する（段階Ｓ１２３０）。即ち、制御部１１１０は非活性化された出力イネーブル信号ＤＯＥＮに応答してスイッチング信号ＳＷＳを出力し、駆動部１１２０はスイッチング信号ＳＷＳに応答して前記終端動作を遂行する。

データ出力バッファ１１００が終端動作を遂行する時、データ出力バッファ１１００は非同期制御信号ＡＣＳに応答して終端抵抗の抵抗値を変更する（段階Ｓ１２４０）。例えば、ノーマル（一般）モードにおいて非同期制御信号ＡＣＳが非活性化されている場合、データ出力バッファ１１００は約６０Ωの抵抗値を有するノーマル終端抵抗を提供するノーマル終端動作を遂行する。書き込みモードにおいて非同期制御信号ＡＣＳが活性化されている場合、データ出力バッファ１１００は約１２０Ωの抵抗値を有する書き込み終端抵抗を提供する書き込み終端動作を遂行する。

データ出力バッファ１１００は出力イネーブル信号ＤＯＥＮのロジックレベルによってドライバ動作遂行の可否を決め、非同期制御信号ＡＣＳのロジックレベルによって前記書き込み終端動作遂行の可否を決める。これによって、データ出力バッファ１１００は前記ドライバ動作、前記書き込み終端動作、及び前記ノーマル終端動作の優先順位で駆動される。

図２８は図２２のデータ出力バッファの動作を説明するためのタイミング図である。

図２８はデータ出力バッファを含む半導体メモリ装置が読み出し動作を遂行した後、書き込み動作を遂行する時の形態が示されている。図２８において、ＣＭＤはメモリコントローラから半導体メモリ装置に伝送されるコマンド信号を示し、ＤＯＥＮは出力イネーブル信号を示し、ＡＣＳは非同期制御信号を示し、Ｒ＿ＤＱはデータ伝送線に提供される抵抗を示し、ＤＱは前記データ伝送線を通じて伝送されるデータを示す。

図２２及び図２８を参照すると、半導体メモリ装置がメモリコントローラから読み出しコマンドＲＤを受信すると、前記半導体メモリ装置は読み出しレイテンシＲＬだけの時間後に、前記メモリコントローラにデータ伝送線を通じて読み出しデータＲＤＤを伝送する。前記半導体メモリ装置は前記データ伝送線を通じて読み出しデータＲＤＤを伝送する間出力イネーブル信号ＤＯＥＮをロジックハイレベルで活性化する。データ出力バッファ１１００は出力イネーブル信号ＤＯＥＮに応答して約４０Ωの抵抗値を有するドライバ抵抗を有してドライバ動作を遂行する。

前記メモリコントローラは前記半導体メモリ装置に書き込みコマンドＷＲを伝送し、書き込みレイテンシＷＬだけの時間後に、前記データ伝送線を通じて書き込みデータＷＲＤを伝送する。前記半導体メモリ装置は、終端抵抗Ｒ＿ＤＱが書き込みデータＷＲＤの伝送開始時点より第１マージンＭ１だけ前の時点から約１２０Ωの抵抗値を有し、書き込みデータＷＲＤの伝送終了時点より第２マージンＭ２だけ後の時点から約６０Ωの抵抗値を有するように、非同期制御信号ＡＣＳを、書き込みデータＷＲＤの伝送時点を基準として一定時間だけ活性化する。例えば、第１マージンＭ１は２クロックサイクルに相応し、第２マージンＭ２は１クロックサイクルに相応する。
データ出力バッファ１１００は、出力イネーブル信号ＤＯＥＮと非同期制御信号ＡＣＳが共に非活性化されている場合は、前記データ伝送線に約６０Ωの終端抵抗を提供する。

図２９は本発明の一実施形態に係る図２２のデータ出力バッファ１１００を含む半導体メモリ装置１３００を示したブロック図である。
図２９に係る以下の説明は、上記図７に示した半導体メモリ装置４００と同様の箇所については省略又は簡略化する。

図２９を参照すると、半導体メモリ装置１３００はメモリコア１３１０、データ出力バッファ１１００、データ入力バッファ１３２０、ＯＤＴバッファ１３４０、コマンドデコーダ１３５０、及びレイテンシ回路１３５５を含む。

メモリコア１３１０はデータ入力バッファ１３２０から提供された書き込みデータを保存し、読み出しデータを生成してデータ出力バッファ１１００に提供する。
データ出力バッファ１１００及びデータ入力バッファ１３２０はデータ入出力ピン２１０に接続される。データ出力バッファ１１００はメモリコントローラ（図示せず）にデータ入出力ピン２１０を通じて前記読み出しデータを伝送し、データ入力バッファ１３２０は前記メモリコントローラからデータ入出力ピン２１０を通じて前記書き込みデータを受信する。

コマンドデコーダ１３５０は前記メモリコントローラからコマンドピン２３０を通じて受信したコマンド信号ＣＭＤをデコーディングしてコマンド信号ＣＭＤに相応する制御信号を生成する。コマンドデコーダ１３５０は読み出しコマンドに応答して読み出しモード信号ＲＤＭＳを生成する。
レイテンシ回路１３５５はコマンドデコーダ１３５０から受信した読み出しモード信号ＲＤＭＳを同期化してデータ入出力ピン２１０を通じて前記読み出しデータが伝送される間、ロジックハイレベルを有する出力イネーブル信号ＤＯＥＮを生成する。データ出力バッファ１１００はレイテンシ回路１３５５から受信した出力イネーブル信号ＤＯＥＮに応答してドライバ動作を遂行する。

ＯＤＴバッファ１３４０は前記メモリコントローラからＯＤＴピン２２０を通じて非同期制御信号ＡＣＳを受信し、非同期制御信号ＡＣＳをバッファリングしてデータ出力バッファ１１００に提供する。データ出力バッファ１１００は、ＯＤＴバッファ１３４０から受信した非同期制御信号ＡＣＳに応答して、上述したように、駆動部１１２０に内蔵する終端抵抗の構成を変更することにより終端インピーダンスを変更する。

半導体メモリ装置のＯＤＴトレーニングに係る部分１３００は、前記メモリコントローラから、前記終端抵抗を含む駆動部１１２０をイネーブルするためのＯＤＴイネーブル信号を受信せずに、データ出力バッファ１１００が読み出しデータを出力することを要求された場合を除いて、データ出力バッファ１１００が終端動作を遂行するように制御する。
また、半導体メモリ装置１３００は、データ出力バッファ１１００の終端動作が非同期制御信号ＡＣＳによって制御されるので、前記終端動作をイネーブル、又は、制御するためにクロック同期回路をイネーブルする必要がなく、ノーマルモード及び書き込みモードにおいて前記クロック同期回路をターンオフして消費電力を削減できる。

図３０は図９のＯＤＴトレーニング方法を遂行する図２９の半導体メモリ装置１３００の一部１３００ａを示したブロック図である。
図３０に係る以下の説明は、上記図１０に示した半導体メモリ装置のＯＤＴトレーニングに係る部分４００ａと同様の箇所については省略又は簡略化する。

図３０を参照すると、半導体メモリ装置のＯＤＴトレーニングに係る部分１３００ａは、ＯＤＴバッファ１３４０、非同期遅延部１３４５、ＤＱＳバッファ１３６０、比較部１３７０、及びデータ出力バッファ１１００を含む。本実施形態に係るＯＤＴトレーニングを遂行する回路（「トレーニング回路」）は非同期遅延部１３４５及び比較部１３７０を含む。

ＯＤＴバッファ１３４０はメモリコントローラからＯＤＴピン２２０を通じて非同期制御信号ＡＣＳを受信する。ＯＤＴバッファ１３４０は受信した非同期制御信号ＡＣＳをバッファリングして非同期遅延部１３４５及び比較部１３７０に提供する。非同期制御信号ＡＣＳは非同期遅延部１３４５によって遅延されデータ出力バッファ１１００に印加される。非同期遅延部１３４５はＯＤＴバッファ１３４０から出力された非同期制御信号ＡＣＳの電圧レベルを維持するためのリピータを含む。

前記メモリコントローラは書き込み終端抵抗が提供されることを望む時点に基準信号ＲＥＦを送信する。ＤＱＳバッファ１３６０は前記メモリコントローラからＤＱＳピン２６０を通じて基準信号ＲＥＦを受信する。ＤＱＳバッファ１３６０は受信した基準信号ＲＥＦをバッファリングして比較部１３７０に提供する。

比較部１３７０は複製遅延部１３７１及び位相検出器１３７２を含む。複製遅延部１３７１はＯＤＴバッファ１３４０から非同期制御信号ＡＣＳを受信する。複製遅延部１３７１は非同期遅延部１３４５による遅延時間及びＤＱＳバッファ１３６０の駆動時間だけ非同期制御信号ＡＣＳを遅延させる。これによって、複製遅延部１３７１は非同期制御信号ＡＣＳがデータ出力バッファ１１００に印加される時点からＤＱＳバッファ１３６０の駆動時間だけ遅延された非同期制御信号ＡＣＳを位相検出器１３７２に提供する。

位相検出器１３７２はデータ出力バッファ１１００に印加される時点からＤＱＳバッファ１３６０の駆動時間だけ遅延された非同期制御信号ＡＣＳ、及びＤＱＳバッファ１３６０に印加される時点からＤＱＳバッファ１３６０の駆動時間だけ遅延された基準信号ＲＥＦを受信する。
これによって、非同期制御信号ＡＣＳがデータ出力バッファ１１００に印加される時点と、基準信号ＲＥＦがＤＱＳバッファ１３６０に印加される時点とが比較される。位相検出器１３７２は受信した非同期制御信号ＡＣＳの位相と受信した基準信号ＲＥＦの位相を比較して比較結果信号ＵＰ／ＤＮを生成する。これによって、比較結果信号ＵＰ／ＤＮは基準信号ＲＥＦ、即ち、前記書き込み終端抵抗が提供されることを望む時点、を基準として非同期制御信号ＡＣＳがデータ出力バッファ１１００に印加される時点が先導している（ＵＰ）か又は遅れている（ＤＮ）かを示す。
比較結果信号ＵＰ／ＤＮは、例えばデータ入出力ピン２１０ａを通じて前記メモリコントローラに送信される。

前記メモリコントローラは比較結果信号ＵＰ／ＤＮに基づいて非同期制御信号ＡＣＳの送信時点を調節する。前記メモリコントローラが非同期制御信号ＡＣＳの前記送信時点を調節することによって、半導体メモリ装置のＯＤＴトレーニングに係る部分１３００ａは、書き込みコマンドを受信した時点から書き込みレイテンシだけ後の時点より一定のマージンだけ前の時点以降に、前記書き込み終端抵抗を提供する。これによって、半導体メモリ装置のＯＤＴトレーニングに係る部分１３００ａはＰＶＴの変化にもかかわらず、望む時点に前記書き込み終端抵抗を提供できる。

図３１は図１３のＯＤＴトレーニング方法を遂行する図２９の半導体メモリ装置１３００の一部１３００ｂを示したブロック図である。
図３１に係る以下の説明は、上記図１４に示した半導体メモリ装置のＯＤＴトレーニングに係る部分４００ｂと同様の箇所については省略又は簡略化する。

図３１を参照すると、半導体メモリ装置のＯＤＴトレーニングに係る部分１３００ｂは、ＯＤＴバッファ１３４０、非同期遅延部１３４５、ＤＱＳバッファ１３６０、比較部１３７０、可変遅延部１３８０、及びデータ出力バッファ１１００を含む。本実施形態に係るトレーニング回路は非同期遅延部１３４５、比較部１３７０、及び可変遅延部１３８０を含む。非同期制御信号ＡＣＳは可変遅延部１３８０及び非同期遅延部１３４５によって遅延されてデータ出力バッファ１１００に印加される。

前記メモリコントローラは、書き込み終端抵抗が提供されることを望む時点に基準信号ＲＥＦを送信する。ＤＱＳバッファ１３６０は前記メモリコントローラからＤＱＳピン２６０を通じて基準信号ＲＥＦを受信する。ＤＱＳバッファ１３６０は受信した基準信号ＲＥＦをバッファリングして比較部１３７０に提供する。

比較部１３７０は複製遅延部１３７１及び位相検出器１３７２を含む。複製遅延部１３７１は可変遅延部１３８０から非同期制御信号ＡＣＳを受信する。複製遅延部１３７１は非同期遅延部１３４５による遅延時間及びＤＱＳバッファ１３６０の駆動時間だけ非同期制御信号ＡＣＳを遅延させる。これによって、複製遅延部１３７１は非同期制御信号ＡＣＳがデータ出力バッファ１１００に印加される時点からＤＱＳバッファ１３６０の駆動時間だけ遅延された非同期制御信号ＡＣＳを位相検出器１３７２に提供する。

位相検出器１３７２はデータ出力バッファ１１００に印加される時点からＤＱＳバッファ１３６０の駆動時間だけ遅延された非同期制御信号ＡＣＳ、及びＤＱＳバッファ１３６０に印加される時点からＤＱＳバッファ１３６０の駆動時間だけ遅延された基準信号ＲＥＦを受信する。これによって、非同期制御信号ＡＣＳがデータ出力バッファ１１００に印加される時点と、遅延された基準信号ＲＥＦがＤＱＳバッファ１３６０に印加される時点とが比較される。位相検出器１３７２は受信した非同期制御信号ＡＣＳの位相と受信した基準信号ＲＥＦの位相を比較して比較結果信号ＵＰ／ＤＮを生成する。これによって、比較結果信号ＵＰ／ＤＮは書き込み終端抵抗が提供されることを望む時点を基準として非同期制御信号ＡＣＳがデータ出力バッファ１１００に印加される時点が先導しているか、又は、遅れているかを示す。

可変遅延部１３８０は比較結果信号ＵＰ／ＤＮを受信し、比較結果信号ＵＰ／ＤＮに基づいて非同期制御信号ＡＣＳの遅延時間を調節する。可変遅延部１３８０が非同期制御信号ＡＣＳの遅延時間を調節することによって、半導体メモリ装置のＯＤＴトレーニングに係る部分１３００ｂは、書き込みコマンドを受信した時点から書き込みレイテンシだけ後の時点より一定なマージンだけ前の時点以降に、前記書き込み終端抵抗を提供する。これによって、半導体メモリ装置のＯＤＴトレーニングに係る部分１３００ｂはＰＶＴの変化にもかかわらず、前記書き込み終端抵抗が提供されることを望む時点に前記書き込み終端抵抗を提供する。

図３２は本発明の他の実施形態に係る図２２のデータ出力バッファ１１００を含む半導体メモリ装置１４００を示したブロック図である。
図３２に係る以下の説明は、上記図１６に示した半導体メモリ装置９００と同様の箇所については省略又は簡略化する。

図３２を参照すると、半導体メモリ装置１４００はメモリコア１４１０、データ出力バッファ１１００、データ入力バッファ１４２０、コマンドデコーダ１４４０、レイテンシ回路１４４５及びパルス生成器１４５０を含む。

メモリコア１４１０はデータ入力バッファ１４２０から提供された書き込みデータを保存し、読み出しデータを生成してデータ出力バッファ１１００に提供する。データ出力バッファ１１００及びデータ入力バッファ１４２０はデータ入出力ピン２１０に接続される。データ出力バッファ１１００は半導体メモリ装置１４００の外部に位置したメモリコントローラ（図示せず）にデータ入出力ピン２１０を通じて前記読み出しデータを伝送し、データ入力バッファ１４２０は前記メモリコントローラからデータ入出力ピン２１０を通じて前記書き込みデータを受信する。

コマンドデコーダ１４４０は前記メモリコントローラからコマンドピン２３０を通じて受信したコマンド信号ＣＭＤをデコーディングしてコマンド信号ＣＭＤに相応する制御信号を生成する。コマンドデコーダ１４４０は読み出しコマンドに応答して読み出しモード信号ＲＤＭＳを生成する。
レイテンシ回路１４４５はコマンドデコーダ１４４０から受信した読み出しモード信号ＲＤＭＳを同期化してデータ入出力ピン２１０を通じて前記読み出しデータが伝送される間、ロジックハイレベルを有する出力イネーブル信号ＤＯＥＮを生成する。
データ出力バッファ１１００はレイテンシ回路１４４５から受信した出力イネーブル信号ＤＯＥＮに応答してドライバ動作を遂行する。

コマンドデコーダ１４４０は書き込みコマンドに応答して書き込みモード信号ＷＤＭＳを生成する。パルス生成器１４５０は書き込みモード信号ＷＤＭＳに応答して外部クロック信号に同期していない非同期制御信号ＡＣＳを生成する。パルス生成器１４５０は所定の時間の間、ロジックハイレベルを有するパルス形態の非同期制御信号ＡＣＳを生成する。パルス生成器１４５０はコマンドデコーダ１４４０の外部に位置するか、又はコマンドデコーダ１４４０に包含される。データ出力バッファ１１００はパルス生成器１４５０から受信した非同期制御信号ＡＣＳに応答して終端抵抗の抵抗値を変更する。

非同期制御信号ＡＣＳが前記書き込みコマンドに基づいてコマンドデコーダ１４４０及びパルス生成器１４５０によって生成されるので、半導体メモリ装置１４００は前記メモリコントローラから非同期制御信号ＡＣＳをする必要がなく、従って、ＯＤＴピン又はＯＤＴイネーブルピンなしで具現できる。これによって、半導体メモリ装置１４００の外部ピンの数を削減できる。また、コマンドデコーダ１４４０及びパルス生成器１４５０によって生成された非同期制御信号ＡＣＳは外部クロック信号との同期を要しないので、半導体メモリ装置１４００はノーマルモード及び書き込みモードにおいてクロック同期回路をターンオフできる。これによって、半導体メモリ装置１４００は電力消耗を削減できる。

図３３は図１９のＯＤＴトレーニング方法を遂行する図３２の半導体メモリ装置１４００の一部１４００ａを示したブロック図である。

図３３を参照すると、半導体メモリ装置のＯＤＴトレーニングに係る部分１４００ａは、コマンドデコーダ１４４０、パルス生成器１４５０、非同期遅延部１４４５、ＤＱＳバッファ１４６０、比較部１４７０、可変遅延部１４８０、及びデータ出力バッファ１１００を含む。本実施形態に係るトレーニング回路は非同期遅延部１４４５、比較部１４７０、及び可変遅延部１４８０を含む。

コマンドデコーダ１４４０はメモリコントローラからコマンドピン２３０を通じて書き込みコマンドＷＲを受信し、書き込みコマンドＷＲに応答して書き込みモード信号ＷＤＭＳを生成する。パルス生成器１４５０は書き込みモード信号ＷＤＭＳに応答して非同期制御信号ＡＣＳを生成する。非同期制御信号ＡＣＳは可変遅延部１４８０及び非同期遅延部１４４５によって遅延されてデータ出力バッファ１１００に印加される。

前記メモリコントローラは書き込み終端抵抗が提供されることを望む時点に基準信号ＲＥＦを送信する。ＤＱＳバッファ１４６０は前記メモリコントローラからＤＱＳピン２６０を通じて基準信号ＲＥＦを受信する。ＤＱＳバッファ１４６０は受信した基準信号ＲＥＦをバッファリングして比較部１４７０に提供する。

比較部１４７０は複製遅延部１４７１及び位相検出器１４７２を含む。複製遅延部１４７１は可変遅延部１４８０から非同期制御信号ＡＣＳを受信する。複製遅延部１４７１は非同期遅延部１４４５による遅延時間及びＤＱＳバッファ１４６０の駆動時間だけ非同期制御信号ＡＣＳを遅延させる。これによって、複製遅延部１４７１は非同期制御信号ＡＣＳがデータ出力バッファ１１００に印加される時点からＤＱＳバッファ１４６０の駆動時間だけ遅延された非同期制御信号ＡＣＳを位相検出器１４７２に提供する。

位相検出器１４７２はデータ出力バッファ１１００に印加される時点からＤＱＳバッファ１４６０の駆動時間だけ遅延された非同期制御信号ＡＣＳ、及びＤＱＳバッファ１４６０に印加される時点からＤＱＳバッファ１４６０の駆動時間だけ遅延された基準信号ＲＥＦを受信する。位相検出器１４７２は前記望む時点を基準として非同期制御信号ＡＣＳがデータ出力バッファ１１００に印加される時点が先導しているか、又は、遅れているか、を示す比較結果信号ＵＰ／ＤＮを生成する。

可変遅延部１４８０は比較結果信号ＵＰ／ＤＮを受信し、比較結果信号ＵＰ／ＤＮに基づいて非同期制御信号ＡＣＳの遅延時間を調節する。可変遅延部１４８０が非同期制御信号ＡＣＳの遅延時間を調節することによって、半導体メモリ装置のＯＤＴトレーニングに係る部分１４００ａは、書き込みコマンドを受信した時点から書き込みレイテンシだけ後の時点より一定のマージンだけ前の時点以降に、前記書き込み終端抵抗を提供する。これによって、半導体メモリ装置のＯＤＴトレーニングに係る部分１４００ａはＰＶＴの変動にもかかわらず、望む時点に前記書き込み終端抵抗を提供する。

図３４は本発明の一実施形態に係るメモリモジュールを示したブロック図である。

図３４を参照すると、メモリモジュール１５００は第１メモリランク１５１０及び第２メモリランク１５２０を含む。

第１メモリランク１５１０及び第２メモリランク１５２０は各々、第１チップ選択信号ＣＳ１及び第２チップ選択信号ＣＳ２を受信し、第１チップ選択信号ＣＳ１及び第２チップ選択信号ＣＳ２に応答して選択的に駆動される。

ここでは１つのランクに１つのチップ選択信号ＣＳが印加される場合を示したが、複数個のチップ選択信号が１つのランクに印加される場合もある。また、このようなチップ選択信号ＣＳはメモリコントローラから直接印加されるか、又は、バッファを通じて生成される。

第１メモリランク１５１０及び第２メモリランク１５２０はメモリモジュール１５００の同一の面、又は互いに反対側の面に配置される。図３４には２つのメモリランク１５１０、１５２０を含むメモリモジュール１５００が示されているが、メモリモジュール１５００は一般に１つ以上のメモリランクを含む。

第１メモリランク１５１０及び第２メモリランク１５２０は各々、複数の半導体メモリ装置を含む。前記複数の半導体メモリ装置は各々、メモリコントローラからＯＤＴピンを通じて非同期制御信号を受信する、図７の半導体メモリ装置４００、又は、図２９の半導体メモリ装置１３００である。

第１メモリランク１５１０及び第２メモリランク１５２０は、メモリコントローラから伝送された非同期制御信号を同一の伝送線を通じて受信する。これによって、メモリモジュール１５００を含むメモリシステムにおいて、前記非同期制御信号のための伝送線の数を削減できる。

図３５は動作モードによる図３４のメモリモジュールに含まれたメモリランクの抵抗値を示した図面である。

図３４及び図３５を参照すると、第１メモリランク１５１０が読み出し動作を遂行する時、第１メモリランク１５１０は約４０Ωの抵抗値を有するドライバ抵抗を提供し、第２メモリランク１５２０は約６０Ωの抵抗値を有するノーマル終端抵抗を提供する。 第２メモリランク１５２０が読み出し動作を遂行する時、第１メモリランク１５１０は約６０Ωの抵抗値を有するノーマル終端抵抗を提供して、第２メモリランク１５２０は約４０Ωの抵抗値を有するドライバ抵抗を提供する。

第１メモリランク１５１０、又は、第２メモリランク１５２０が書き込み動作を遂行する時、第１メモリランク１５１０及び第２メモリランク１５２０は同一の伝送線を通じて同じ非同期制御信号を受信するので、第１メモリランク１５１０及び第２メモリランク１５２０は約１２０Ωの抵抗値を有する書き込み終端抵抗を提供する。

第１メモリランク１５１０及び第２メモリランク１５２０が読み出し動作及び書き込み動作を遂行しない時、第１メモリランク１５１０及び第２メモリランク１５２０は約６０Ωの抵抗値を有するノーマル終端抵抗を提供する。

図３６は本発明の他の実施形態に係るメモリモジュールを示したブロック図である。

図３６を参照すると、メモリモジュール１６００は第１メモリランク１６１０及び第２メモリランク１６２０を含む。

第１メモリランク１６１０及び第２メモリランク１６２０は第１チップ選択信号ＣＳ１及び第２チップ選択信号ＣＳ２を各々受信し、第１チップ選択信号ＣＳ１及び第２チップ選択信号ＣＳ２に応答して選択的に駆動される。

ここでは１つのランクに１つのチップ選択信号ＣＳが印加される場合を示したが、複数個のチップ選択信号が１つのランクに印加される場合もある。また、このようなチップ選択信号ＣＳはメモリコントローラから直接印加されるか、又は、バッファを通じて生成される。

第１メモリランク１６１０及び第２メモリランク１６２０は各々、複数の半導体メモリ装置を含む。前記複数の半導体メモリ装置は各々、メモリコントローラから受信した書き込みコマンドに基づいて非同期制御信号を生成する、図１６の半導体メモリ装置９００、又は、図３２の半導体メモリ装置１４００である。

第１メモリランク１６１０及び第２メモリランク１６２０は、前記書き込みコマンドに基づいて前記非同期制御信号を生成するので、ＯＤＴピン又はＯＤＴイネーブルピンを有さない。これによって、メモリモジュール１６００を含むメモリシステムにおいて、伝送線の数を削減できる。

図３７は動作モードに係る図３６のメモリモジュールに含まれたメモリランクの抵抗値を示した図面である。

図３６及び図３７を参照すると、第１メモリランク１６１０が読み出し動作を遂行する時、第１メモリランク１６１０は約４０Ωの抵抗値を有するドライバ抵抗を提供し、第２メモリランク１６２０は約６０Ωの抵抗値を有するノーマル終端抵抗を提供する。 第２メモリランク１６２０が読み出し動作を遂行する時、第１メモリランク１６１０は約６０Ωの抵抗値を有するノーマル終端抵抗を提供し、第２メモリランク１６２０は約４０Ωの抵抗値を有するドライバ抵抗を提供する。

第１メモリランク１６１０が書き込み動作を遂行する時、第１メモリランク１６１０は約１２０Ωの抵抗値を有する書き込み終端抵抗を提供し、第２メモリランク１６２０は約６０Ωの抵抗値を有するノーマル終端抵抗を提供する。第２メモリランク１６２０が書き込み動作を遂行する時、第１メモリランク１６１０は約６０Ωの抵抗値を有するノーマル終端抵抗を提供し、第２メモリランク１６２０は約１２０Ωの抵抗値を有する書き込み終端抵抗を提供する。

第１メモリランク１６１０及び第２メモリランク１６２０が読み出し動作及び書き込み動作を遂行しない時、第１メモリランク１６１０及び第２メモリランク１６２０は約６０Ωの抵抗値を有するノーマル終端抵抗を提供する。

図３８〜図４３は本発明の実施形態に係るメモリモジュールの形態を示した図面である。

図３８を参照すると、メモリモジュール１７００ａはＵＤＩＭＭ（Ｕｎｂｕｆｆｅｒｅｄ Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）である。メモリモジュール１７００ａはデータ伝送線ＤＱにＯＤＴを提供する複数の半導体メモリ装置を含む。前記半導体メモリ装置はデータ伝送線ＤＱに各々接続される。また、前記半導体メモリ装置はコマンド／アドレス伝送線ＣＡにツリー構造に接続される。一実施形態において、データ伝送及びコマンド／アドレス伝送において、メモリコントローラ、又は、メモリモジュール内の所定の電源電圧から、基準データ電圧及び基準コマンド／アドレス電圧を生成して利用する擬似−差動シグナリング（ｐｓｅｕｄｏ−ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）が活用される。

図３９を参照すると、メモリモジュール１７００ｂはＵＤＩＭＭである。メモリモジュール１７００ｂはデータ伝送線ＤＱにＯＤＴを提供する複数の半導体メモリ装置、及びコマンド／アドレス伝送線ＣＡの一端に接続されたモジュール終端抵抗部１７３１ｂを含む。コマンド／アドレス伝送線ＣＡは前記半導体メモリ装置とフライ−バイデイジー−チェーン方式（ｆｌｙ−ｂｙ ｄａｉｓｙ−ｃｈａｉｎ ｔｏｐｏｌｏｇｙ）に接続される。メモリモジュール１７００ｂにおいては読み出し／書き込みレーベリング（ｒｅａｄ／ｗｒｉｔｅ ｌｅｖｅｌｉｎｇ）が遂行される。

図４０を参照すると、メモリモジュール１７００ｃはＲＤＩＭＭ（Ｒｅｇｉｓｔｅｒｅｄ Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）である。メモリモジュール１７００ｃはデータ伝送線ＤＱにＯＤＴを提供する複数の半導体メモリ装置、コマンド／アドレス伝送線ＣＡに接続されて前記半導体メモリ装置にコマンド／アドレス信号を提供するコマンド／アドレスレジスタ１７３１ｃ及びコマンド／アドレス伝送線ＣＡの両断に接続されたモジュール終端抵抗部１７３２ｃ、１７３３ｃを含む。コマンド／アドレスレジスター１７３１ｃは前記半導体メモリ装置とデイジー−チェーン方式で接続される。

図４１を参照すると、メモリモジュール１７００ｄはＲＤＩＭＭである。メモリモジュール１７００ｄはデータ伝送線ＤＱにＯＤＴを提供する複数の半導体メモリ装置、コマンド／アドレス伝送線ＣＡに接続されて前記半導体メモリ装置にコマンド／アドレス信号を提供するコマンド／アドレスレジスタ１７３１ｄ及びコマンド／アドレス伝送線ＣＡの一端に接続されたモジュール終端抵抗部１７３２ｄを含む。コマンド／アドレスレジスタ１７３１ｄは前記半導体メモリ装置とフライ−バイデイジー−チェーン方式で接続される。メモリモジュール１７００ｄにおいては読み出し／書き込みレーベリング（ｒｅａｄ／ｗｒｉｔｅ ｌｅｖｅｌｉｎｇ）が遂行される。

図４２を参照すると、メモリモジュール１７００ｅはＦＢＤＩＭＭ（Ｆｕｌｌｙ Ｂｕｆｆｅｒｅｄ Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）である。メモリモジュール１７００ｅはデータ伝送線にＯＤＴを提供する複数の半導体メモリ装置、及びメモリコントローラから高速のパケットを受信し、前記パケットをコマンド／アドレス信号及びデータに変換して前記半導体メモリ装置に提供するハブ１７３１ｅを含む。例えば、ハブ１７３１ｅはＡＭＢ（Ａｄｖａｎｃｅｄ Ｍｅｍｏｒｙ Ｂｕｆｆｅｒ）である。

図４３を参照すると、メモリモジュール１７００ｆはＬＲＤＩＭＭ（Ｌｏａｄ Ｒｅｄｕｃｅｄ Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）である。メモリモジュール１７００ｆはデータ伝送線にＯＤＴを提供する複数の半導体メモリ装置、及びメモリコントローラから複数の信号線を通じてコマンド／アドレス信号及びデータを受信し、前記コマンド／アドレス信号及び前記データをバッファリングして前記半導体メモリ装置に提供するバッファ１７３１ｆを含む。バッファ１７３１ｆと前記複数の半導体メモリ装置との間のデータ伝送線はポイント−ツー−ポイント方式で接続される。また、バッファ１７３１ｆと前記複数の半導体メモリ装置との間のコマンド／アドレス伝送線はマルチ−ドロップ方式、デイジー−チェーン方式、又は、フライ−バイデイジー−チェーン方式で接続される。バッファ１７３１ｆが前記コマンド／アドレス信号及び前記データを全てバッファリングすることによって、メモリコントローラはバッファ１７３１ｆのロードだけを駆動することによってメモリモジュール１７００ｆとインタフェースする。これによって、メモリモジュール１７００ｆはより多数のメモリ装置及びメモリランクを含み、メモリシステムはより多数のメモリモジュールを含んでも高速・低電力動作ができる。

図４４は本発明の一実施形態に係るメモリシステムを示した図面である。

図４４を参照すると、メモリシステム１８００はメモリコントローラ１８１０、及び少なくとも１つのメモリモジュール１８２０、１８３０を含む。

第１メモリモジュール１８２０及び第２メモリモジュール１８３０はバス１８４０を通じてメモリコントローラ１８１０に接続される。第１メモリモジュール１８２０及び第２メモリモジュール１８３０は各々、図３４のメモリモジュール１５００、図３６のメモリモジュール１６００、又は、図３８〜図４３のメモリモジュール１７００ａ、１７００ｂ、１７００ｃ、１７００ｄ、１７００ｅ、１７００ｆのいずれかである。

第１メモリモジュール１８２０は少なくとも２つのメモリランクＲ１、Ｒ２を含み、第２メモリモジュール１８３０は少なくとも２つのメモリランクＲ３、Ｒ４を含む。一実施形態において、メモリランクＲ１、Ｒ２、Ｒ３、Ｒ４は同一の伝送線を通じてデータ及び／又はアドレス信号を送受信するマルチ−ドロップ方式で接続される。メモリランクＲ１、Ｒ２、Ｒ３、Ｒ４の各々（即ち、メモリランクに含まれた半導体メモリ装置の各々）はデータ伝送線に終端抵抗を提供することによって、信号忠実度を向上する。一実施形態において、メモリコントローラ１８１０もＯＤＴを遂行でき、電源電圧ＶＤＤＱと伝送線の間に接続されたプルアップ抵抗ＲＴＴを利用してプルアップ終端動作を遂行する。

図４５〜図４８は、図４４のメモリシステムに含まれたメモリランクの、動作モードに伴う抵抗値を示した図面である。

図４５及び図４６には、第１メモリモジュール１８２０及び第２メモリモジュール１８３０として各々、図３４のメモリモジュール１５００が活用された場合の各メモリランクの抵抗値が示されている。また、図４５には第２メモリモジュール１８３０が２つのメモリランク３、４を含む場合が示されていて、図４６には第２メモリモジュール１８３０が１つのメモリランク３を含む場合が示されている。

図４４及び図４５を参照すると、第１〜第４メモリランクＲ１、Ｒ２、Ｒ３、Ｒ４のうち読み出し動作を遂行するメモリランクは約４０Ωの抵抗値を有するドライバ抵抗を提供し、残りのメモリランクは各々、約６０Ωの抵抗値を有するノーマル終端抵抗を提供する。第１メモリランクＲ１、又は、第２メモリランクＲ２が書き込み動作を遂行すると、第１及び第２メモリランクＲ１、Ｒ２は各々、約１２０Ωの抵抗値を有する書き込み終端抵抗を提供し、第３及び第４メモリランクＲ３、Ｒ４は各々、約６０Ωの抵抗値を有するノーマル終端抵抗を提供する。第３メモリランクＲ３、又は、第４メモリランクＲ４が書き込み動作を遂行すると、第１及び第２メモリランクＲ１、Ｒ２は各々、約６０Ωの抵抗値を有するノーマル終端抵抗を提供し、第３及び第４メモリランクＲ３、Ｒ４は各々、約１２０Ωの抵抗値を有する書き込み終端抵抗を提供する。第１〜第４メモリランクＲ１、Ｒ２、Ｒ３、Ｒ４が読み出し動作及び書き込み動作を遂行しない時、第１〜第４メモリランクＲ１、Ｒ２、Ｒ３、Ｒ４は各々、約６０Ωの抵抗値を有するノーマル終端抵抗を提供する。

図４４及び図４６を参照すると、第１〜第３メモリランクＲ１、Ｒ２、Ｒ３のうち読み出し動作を遂行するメモリランクは約４０Ωの抵抗値を有するドライバ抵抗を提供し、残りのメモリランク各々は約６０Ωの抵抗値を有するノーマル終端抵抗を提供する。第１メモリランクＲ１、又は、第２メモリランクＲ２が書き込み動作を遂行すると、第１及び第２メモリランクＲ１、Ｒ２は各々、約１２０Ωの抵抗値を有する書き込み終端抵抗を提供し、第３メモリランクＲ３は約６０Ωの抵抗値を有するノーマル終端抵抗を提供する。第３メモリランクＲ３が書き込み動作を遂行すると、第１及び第２メモリランクＲ１、Ｒ２は各々、約６０Ωの抵抗値を有するノーマル終端抵抗を提供し、第３メモリランクＲ３は約１２０Ωの抵抗値を有する書き込み終端抵抗を提供する。第１〜第３メモリランクＲ１、Ｒ２、Ｒ３が読み出し動作及び書き込み動作を遂行しない時、第１〜第３メモリランクＲ１、Ｒ２、Ｒ３は各々、約６０Ωの抵抗値を有するノーマル終端抵抗を提供する。

図４７及び図４８には、第１メモリモジュール１８２０及び第２メモリモジュール１８３０として各々、図３６のメモリモジュール１６００が活用された場合の各メモリランクの抵抗値が示されている。また、図４７には第２メモリモジュール１８３０が２つのメモリランク３、４を含む場合が示されていて、図４８には第２メモリモジュール１８３０が１つのメモリランク３を含む場合が示されている。

図４４及び図４７を参照すると、第１〜第４メモリランクＲ１、Ｒ２、Ｒ３、Ｒ４のうち読み出し動作を遂行するメモリランクは約４０Ωの抵抗値を有するドライバ抵抗を提供し、残りのメモリランク各々は約６０Ωの抵抗値を有するノーマル終端抵抗を提供する。第１〜第４メモリランクＲ１、Ｒ２、Ｒ３、Ｒ４のうち書き込み動作を遂行するメモリランクは約１２０Ωの抵抗値を有する書き込み終端抵抗を提供し、残りのメモリランク各々は約６０Ωの抵抗値を有するノーマル終端抵抗を提供する。第１〜第４メモリランクＲ１、Ｒ２、Ｒ３、Ｒ４が読み出し動作及び書き込み動作を遂行しない時、第１〜第４メモリランクＲ１、Ｒ２、Ｒ３、Ｒ４各々は約６０Ωの抵抗値を有するノーマル終端抵抗を提供する。

図４４及び図４８を参照すると、第１〜第３メモリランクＲ１、Ｒ２、Ｒ３のうち読み出し動作を遂行するメモリランクは約４０Ωの抵抗値を有するドライバ抵抗を提供し、残りのメモリランク各々は約６０Ωの抵抗値を有するノーマル終端抵抗を提供する。第１〜第３メモリランクＲ１、Ｒ２、Ｒ３のうち書き込み動作を遂行するメモリランクは約１２０Ωの抵抗値を有する書き込み終端抵抗を提供し、残りのメモリランク各々は約６０Ωの抵抗値を有するノーマル終端抵抗を提供する。第１〜第３メモリランクＲ１、Ｒ２、Ｒ３が読み出し動作及び書き込み動作を遂行しない時、第１〜第３メモリランクＲ１、Ｒ２、Ｒ３各々は約６０Ωの抵抗値を有するノーマル終端抵抗を提供する。

図４９は本発明の実施形態に係るメモリシステムを含むコンピューティングシステムを示した図面である。

図４９を参照すると、コンピューティングシステム１９００はプロセッサ１９１０、システムコントローラ１９２０及びメモリシステム１８００を含む。コンピューティングシステム１９００はプロセッサバス１９３０、拡張バス１９４０、入力装置１９５０、出力装置１９６０及び保存装置１９７０をさらに含む。メモリシステム１８００は少なくとも１つのメモリモジュール１８２０及びメモリモジュール１８２０を制御するためのメモリコントローラ１８１０を含む。メモリコントローラ１８１０はシステムコントローラ１９２０に含まれる。

プロセッサ１９１０は特定の計算又はタスクを実行する特定ソフトウェアを実施する等の多様なコンピュータ機能を実行する。プロセッサ１９１０は例えば、マイクロプロセッサ（ＭＰＵ）、中央処理装置（ＣＰＵ）、又はデジタル信号処理装置（ＤＳＰ）であってもよい。プロセッサ１９１０はアドレスバス、制御バス、及び／又は、データバスを含むプロセッサ バス１９３０を通じてシステムコントローラ１９２０に接続される。システムコントローラ１９２０は周辺構成要素相互接続（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔ、ＰＣＩ）バスのような拡張バス１９４０に接続される。 これによってプロセッサ１９１０は、システムコントローラ１９２０を通じてキーボード又はマウスのような１つ以上の入力装置１９５０、プリンタ又はディスプレー装置のような１つ以上の出力装置１９６０、ハードディスクドライブ、ソリッドステートドライブ、又はＣＤ−ＲＯＭのような１つ以上の保存装置１９７０を制御する。

メモリコントローラ１８１０はプロセッサ１９１０によって提供された命令を遂行するようにメモリモジュール１８２０を制御する。メモリモジュール１８２０はメモリコントローラ１８１０から提供されたデータを保存し、保存されたデータをメモリコントローラ１８１０に提供する。メモリモジュール１８２０は複数の半導体メモリ装置、例えば、動的ランダムアクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ、ＤＲＡＭ）、静的ランダムアクセスメモリ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ、ＳＲＡＭ）、又は、非揮発性メモリを含む。前記複数の半導体メモリ装置は上述した実施形態のうち少なくとも１つによる終端インピーダンスを提供する少なくとも１つのＯＤＴ回路を含む。

一実施形態に係るコンピューティングシステム１９００は、デスクトップコンピュータ、ノートブックコンピュータ、ワークステーション、ハンドヘルドデバイス等に応用できる。

このように、本発明の実施形態に係るオンダイ終端回路、データ出力バッファ、半導体メモリ装置、メモリモジュール、オンダイ終端回路の駆動方法、データ出力バッファの駆動方法及びオンダイ終端トレーニング方法は非同期的に制御されてクロック同期回路をターンオフすることによって電力消耗を削減でき、オンダイ終端のためのレイテンシ回路なしで具現され、伝送線の数を削減できる。

本発明は任意の半導体メモリ装置、メモリモジュール及びメモリシステムに有用に利用される。

以上、添付図面を参照しながら説明したが、本発明の属する技術の分野における通常の知識を有する者であれば、特徴請求の範囲に記載された技術的思想及び領域から離れない範囲内において、本発明を多様に修正及び変更できると了解される。

１００、１００ａ、１００ｂ オンダイ終端回路（ＯＤＴ回路）
１１０、１１０ａ、１１０ｂ スイッチング制御部
１１１ａ、１１２ａ 第１、第２選択器
１２０、１２０ａ、１２０ｂ 終端抵抗部
１２１ａ、１２２ａ 第１、第２終端回路
２１０、２１０ａ 外部ピン、データ入出力ピン、入出力データノード
２２０ ＯＤＴピン
２３０ コマンドピン
２４０ アドレスピン
２５０ クロックピン
２６０ ＤＱＳピン（データストロボピン）
４００、９００、１３００、１４００ 半導体メモリ装置
４００ａ、４００ｂ、９００ａ、１３００ａ、１３００ｂ、１４００ａ 半導体メモリ装置のＯＤＴトレーニングに係る部分
４１０、９１０、１３１０ メモリコア
４１１ メモリセルアレイ
４１２ ローデコーダ
４１３ コラムデコーダ
４１４ 感知増幅器
４２０、９２０、１１００ データ出力バッファ
４３０、９３０、１３２０ データ入力バッファ
４４０ アドレス バッファ
４５０、１３４０ ＯＤＴバッファ
４５５、９５５ 非同期遅延部
４６０、９４０、１３５０ コマンドデコーダ
４６５、９４５、１３５５ レイテンシ回路
４７０ クロック同期回路
４８０ ＤＱＳバッファ（データストロボバッファ）
４９０ 比較部
４９１ 複製遅延部
４９２ 位相検出器
４９５、９８０ 可変遅延部
５００ メモリコントローラ
５１０ レジスタ
７２０ 比較結果信号
９５０ パルス生成器
１１００、１１００ａ、１１００ｂ データ出力バッファ
１１１０ 制御部
１１１１、１１１１ａ、１１１１ｂ プリドライバ
１１１２、１１１２ａ、１１１２ｂ スイッチング制御部
１１４１ａ、１１４２ａ、１１４３ａ、１１４４ａ 第１、第２、第３、第４選択器
１１２０ 駆動部
１１２１、１１２１ａ、１１２１ｂ プルアップ駆動器
１１２２、１１２２ａ、１１２２ｂ プルダウン駆動器
１１２３ａ、１１２３ｂ 第１終端回路
１１２４ａ、１１２４ｂ 第２終端回路
１１２５ａ、１１２５ｂ 第３終端回路
１１２６ａ、１１２６ｂ 第４終端回路
１１３１ａ インバータ
１１３１ｂ、１１４７ｂ 第１、第２インバータ
１１４１ｂ、１１４２ｂ、１１４３ｂ、１１４４ｂ 第１〜第４ ＡＮＤゲート
１１４５ｂ、１１４６ｂ 第１、第２ ＯＲゲート
１５００、１７００ａ、１７００ｂ、１７００ｃ、１７００ｄ メモリモジュール
１５１０、１６１０ 第１メモリランク
１５２０、１６２０ 第２メモリランク
１７３１ｂ、１７３２ｃ、１７３３ｃ モジュール終端抵抗部
１７３１ｃ、１７３１ｄ コマンド／アドレスレジスタ
１７３１ｅ ハブ（ＡＭＢ）
１７３１ｆ バッファ
１８１０ メモリコントローラ
１８２０、１８３０ 第１、第２メモリモジュール
１８４０ バス
１９００ コンピューティングシステム
１９１０ プロセッサ
１９２０ システムコントローラ
１９３０ プロセッサバス
１９４０ 拡張バス
１９５０ 入力装置
１９６０ 出力装置
１９７０ 保存装置

Claims (51)

1. 入出力データノード（データ入出力ピン）に第１終端インピーダンスを提供する第１終端回路と、
   前記入出力データノードに第２終端インピーダンスを提供する第２終端回路と、
   前記入出力データノードに、前記第１終端インピーダンス、前記第２終端インピーダンス、又は、前記第１終端インピーダンスと前記第２終端インピーダンスとの双方、を選択的に提供するように、前記第１終端回路及び前記第２終端回路を各々選択的に活性化する第１制御信号及び第２制御信号を出力するように、出力イネーブル信号（ＤＯＥＮ）及び非同期制御信号（ＡＣＳ）に論理演算を遂行する制御回路と、を含むオンダイ終端（ＯＤＴ）回路。
2. 前記入出力データノードにおいてメモリ装置（半導体メモリ装置）から読み出されるか、又は前記メモリ装置に書き込まれるデータが受信され、
   メモリ読み出しモード、メモリ書き込みモード、又は、一般モード（ノーマルモード）によって、前記出力イネーブル信号及び前記非同期制御信号の所定のロジックレベルに基づいて前記入出力データノードに相異なる終端インピーダンス値が提供されることを特徴とする請求項１に記載のオンダイ終端回路。
3. ロジックハイレベルの前記出力イネーブル信号はメモリ読み出しモードを示し、前記メモリ読み出しモードにおいて前記第１終端回路及び前記第２終端回路は活性化されず、
   ロジックローレベルの前記出力イネーブル信号及びロジックハイレベルの前記非同期制御信号はメモリ書き込みモードを示し、前記メモリ書き込みモードにおいて前記第１終端回路が活性化され、前記第２終端回路は活性化されず、
   ロジックローレベルの前記出力イネーブル信号及びロジックローレベルの前記非同期制御信号は一般モードを示し、前記一般モードにおいて前記第１終端回路及び前記第２終端回路が活性化されることを特徴とする請求項１に記載のオンダイ終端回路。
4. 前記メモリ書き込みモードにおいて前記入出力データノードに実質的に１２０オームの終端インピーダンスが提供され、
   前記一般モードにおいて前記入出力データノードに実質的に６０オームの終端インピーダンスが提供され、
   前記メモリ読み出しモードにおいて終端インピーダンスが提供されないことを特徴とする請求項２に記載のオンダイ終端回路。
5. 前記非同期制御信号は前記メモリ装置の外部ピンにおいて受信され、前記入出力データノードは前記メモリ装置の他の外部ピンに接続されることを特徴とする請求項２に記載のオンダイ終端回路。
6. 前記非同期制御信号は前記メモリ装置のクロック信号に対して非同期的であることを特徴とする請求項２に記載のオンダイ終端回路。
7. 前記非同期制御信号はメモリ書き込みコマンドに基づいて生成されることを特徴とする請求項２に記載のオンダイ終端。
8. 書き込みデータウィンドウより大きいパルス幅を有する前記非同期制御信号を生成するパルス生成器をさらに含むことを特徴とする請求項７に記載のオンダイ終端回路。
9. 外部のメモリコントローラからメモリ読み出しコマンド及びメモリ書き込みコマンドを受信するコマンドデコーダをさらに含むことを特徴とする請求項７に記載のオンダイ終端回路。
10. 前記出力イネーブル信号は前記メモリ装置の出力バッファをイネーブルすることを特徴とする請求項２に記載のオンダイ終端回路。
11. 前記第１終端回路は、
    前記第１制御信号に応答するスイッチング装置と、
    少なくとも１つの抵抗を含むことと、を特徴とする請求項１に記載のオンダイ終端回路。
12. 前記制御回路は、
    ロジックゲート、又は、マルチプレクサのうち少なくとも１つを含むことを特徴とする請求項１に記載のオンダイ終端回路。
13. 前記入出力データノードに第３インピーダンスを選択的に提供するように前記制御回路において生成された第３制御信号に応答して選択的に活性化される第３終端回路をさらに含むことを特徴とする請求項１に記載のオンダイ終端回路。
14. メモリ書き込みモードにおいて前記入出力データノードに実質的に１２０オームの終端インピーダンスが提供され、
    一般モードにおいて前記入出力データノードに実質的に６０オームの終端インピーダンスが提供され、
    メモリ読み出しモードにおいて前書き込み出力データノードに実質的に４０オームのドライバインピーダンスが提供されることを特徴とする請求項１３に記載のオンダイ終端回路。
    
15. 入出力データノードに終端インピーダンスを提供し、非同期制御信号に基づいて前記入出力データノードに前記終端インピーダンスを選択的に接続するスイッチング装置を具備する終端回路と、
    トレーニング回路とを含み、前記トレーニング回路は、
    前記非同期制御信号の前記終端回路への信号経路を遅延させる非同期遅延部と、
    前記非同期制御信号と基準信号の位相差を比較し、トレーニング結果として前記位相差を出力する位相検出器及び前記非同期制御信号の前記位相検出器への信号経路を遅延させる複製遅延部を具備する比較部と、を含むことを特徴とするオンダイ終端及びトレーニング回路。
16. 前記非同期制御信号及び前記基準信号は外部のメモリコントローラから外部ピンを通じて受信されることを特徴とする請求項１５に記載のオンダイ終端及びトレーニング回路。
17. 前記トレーニング結果は外部のメモリコントローラのレジスタに保存されるように外部ピンを通じて前記メモリコントローラに出力されることを特徴とする請求項１５に記載のオンダイ終端及びトレーニング回路。
18. 前記メモリコントローラは前記トレーニング結果を活用して前記非同期制御信号、又は、前記基準信号の位相を調節することを特徴とする請求項１７に記載のオンダイ終端及びトレーニング回路。
19. 前記メモリコントローラはメモリ書き込みコマンドを生成する時、前記非同期制御信号を生成することを特徴とする請求項１６に記載のオンダイ終端及びトレーニング回路。
20. 前記位相検出器から出力された前記トレーニング結果に基づいて前記非同期制御信号の遅延時間を変更する可変遅延部をさらに含むことを特徴とする請求項１５に記載のオンダイ終端及びトレーニング回路。
21. 前記非同期制御信号及び前記基準信号は外部のメモリコントローラから外部ピンを通じて受信されることを特徴とする請求項２０に記載のオンダイ終端及びトレーニング回路。
22. 前記メモリコントローラはメモリ書き込みコマンドを生成する時、前記非同期制御信号を生成することを特徴とする請求項２１に記載のオンダイ終端及びトレーニング回路。
23. 外部のメモリコントローラからコマンドを受信するコマンドデコーダと、
    前記コマンドデコーダからメモリ書き込み信号を受信する時、前記非同期制御信号を生成するパルス生成器をさらに含むことを特徴とする請求項２０に記載のオンダイ終端及びトレーニング回路。
    
24. メモリセルアレイを具備するメモリコアと、
    データバッファを通じて前記メモリコアに接続されるデータ入出力ピンと、
    オンダイ終端回路と、を含み、前記オンダイ終端回路は、
    前記データ入出力ピンに終端インピーダンスを提供し、メモリ書き込みコマンドに基づいて生成される非同期制御信号に応答して前記終端インピーダンスを前記データ入出力ピンに選択的に接続するスイッチング装置を具備する終端回路を含むことを特徴とするメモリ装置。
25. トレーニング回路をさらに含み、
    前記トレーニング回路は、
    前記非同期制御信号の前記終端回路への信号経路を遅延させる非同期遅延部と、
    前記非同期制御信号と基準信号の位相差を比較し、トレーニング結果として前記位相差を出力する位相検出器及び前記非同期制御信号の前記位相検出器への信号経路を遅延させる複製遅延部を具備する比較部と、を含むことを特徴とする請求項２４に記載のメモリ装置。
26. 前記位相検出器から出力された前記トレーニング結果に基づいて前記非同期制御信号の遅延時間を変更する可変遅延部をさらに含むことを特徴とする請求項２５に記載のメモリ装置。
27. 前記トレーニング結果はメモリコントローラのレジスタに保存されるように外部ピンを通じて前記メモリコントローラに出力されることを特徴とする請求項２５に記載のメモリ装置。
    
28. メモリ装置のデータ入出力ピンに接続されるラインに終端インピーダンスを提供する方法であって、
    前記データ入出力ピンに第１終端インピーダンス、第２終端インピーダンス、又は、前記第１終端インピーダンスと前記第２終端インピーダンスとの双方、を選択的に提供するように、前記第１終端インピーダンスを有する第１終端回路及び前記第２終端インピーダンスを有する前記第２終端回路を各々選択的に活性化する第１制御信号及び第２制御信号を出力するように、出力イネーブル信号及び非同期制御信号に論理演算を遂行する段階を含み、
    前記非同期制御信号は、前記メモリ装置のクロック信号に対して非同期的であり、メモリ書き込みコマンドに基づいて生成され、
    前記出力イネーブル信号はメモリ読み出しコマンドに基づいて生成されることを特徴とする終端インピーダンスを提供する方法。
29. メモリ読み出しモード、メモリ書き込みモード、又は、一般モードによって、前記出力イネーブル信号及び前記非同期制御信号の所定のロジックレベルに基づいて前記データ入出力ピンに相異なる終端インピーダンス値が提供されることを特徴とする請求項２８に記載の終端インピーダンスを提供する方法。
30. 前記出力イネーブル信号は外部クロック信号から生成された内部クロック信号を利用して生成され、前記内部クロック信号は前記メモリ書き込みモード及び前記一般モードにおいてターンオフされることを特徴とする請求項２９に記載の終端インピーダンスを提供する方法。
31. メモリ書き込みモードにおいて前記第１終端回路は前書き込み出力データラインに実質的に１２０オームの終端インピーダンスを提供するように活性化され、
    一般モードにおいて前記第１終端回路及び前記第２終端回路は前書き込み出力データラインに実質的に６０オームの終端インピーダンスを提供するように活性化され、
    メモリ読み出しモードにおいて終端インピーダンスが提供されないことを特徴とする請求項２８に記載の終端インピーダンスを提供する方法。
32. 前記非同期制御信号は前記メモリ装置の外部ピンにおいて受信され、前記データ入出力ピンは前記メモリ装置の他の外部ピンに接続されることを特徴とする請求項２８に記載の終端インピーダンスを提供する方法。
33. 前記メモリ装置において外部のメモリコントローラから受信したコマンドをデコーディングする段階と、
    前記メモリ書き込みコマンドをデコーディングして前記非同期制御信号を生成する段階と、をさらに含むことを特徴とする請求項２８に記載の終端インピーダンスを提供する方法。
34. 前記非同期制御信号を生成する段階は、
    書き込みデータウィンドウより大きいパルス幅を有する前記非同期制御信号を生成する段階と、をさらに含むことを特徴とする請求項３３に記載の終端インピーダンスを提供する方法。
35. 前記データ入出力ピンに接続されるラインに前記第３インピーダンスを選択的に提供するように第３終端回路を選択的に活性化する第３制御信号を生成することを特徴とする請求項２８に記載の終端インピーダンスを提供する方法。
36. メモリ書き込みモードにおいて前記データ入出力ピンに実質的に１２０オームの終端インピーダンスが提供され、
    一般モードにおいて前記データ入出力ピンに実質的に６０オームの終端インピーダンスが提供され、
    メモリ読み出しモードにおいて前記データ入出力ピンに実質的に４０オームのドライバインピーダンスが提供されることを特徴とする請求項３５に記載の終端インピーダンスを提供する方法。
    
37. メモリ書き込みコマンドに基づいて非同期制御信号を生成する段階と、前記非同期制御信号と基準信号の位相差を比較する段階と、
    前記比較結果に基づいて前記非同期制御信号の遅延時間を変更する段階と、
    前記非同期制御信号に基づいてメモリ装置のデータ入出力ピンに終端インピーダンスを接続するように終端回路を活性化する段階と、を含むことを特徴とするオンダイ終端及びトレーニング方法。
38. 前記非同期制御信号及び前記基準信号は外部のメモリコントローラにおいて生成されることを特徴とする請求項３７に記載のオンダイ終端及びトレーニング方法。
39. 前記トレーニング結果は前記メモリコントローラのレジスタに保存されるように外部ピンを通じて前記メモリコントローラに出力されることを特徴とする請求項３８に記載のオンダイ終端及びトレーニング方法。
40. 前記非同期制御信号の前記遅延時間は、前記比較結果を受信するメモリ装置に含まれた可変遅延部によって変更されることを特徴とする請求項３７に記載のオンダイ終端及びトレーニング方法。
41. 前記メモリ装置において外部のメモリコントローラから受信したコマンドをデコーディングする段階をさらに含み、
    前記非同期制御信号を生成する段階は、前記メモリ書き込みコマンドをデコーディングして前記非同期制御信号を生成する段階を含むことを特徴とする請求項３７に記載のオンダイ終端及びトレーニング方法。
    
42. 第１チップ選択信号を通じてアクセス可能な複数の第１メモリ装置を含む第１メモリランクと、
    第２チップ選択信号を通じてアクセス可能な複数の第２メモリ装置を含むダイ２メモリランクを含み、
    前記第１メモリ装置及び前記第２メモリ装置は各々、
    データを保存し、前記保存されたデータに基づいて読み出しデータを生成するメモリコアと、
    メモリコントローラに第１外部ピンに接続された伝送線を通じて前記読み出しデータを伝送するデータ出力バッファと、
    前記第１チップ選択信号、前記第２チップ選択信号、及びクロック信号に対して非同期的な非同期制御信号の論理組み合わせに基づいて前記伝送線に相異なる終端インピーダンスを選択的に提供するオンダイ終端回路と、を含むことを特徴とするメモリモジュール。
43. 前記第１メモリランク及び前記第２メモリランクは前記メモリコントローラから前記非同期制御信号を同一の信号線を通じて受信することを特徴とする請求項４２に記載のメモリモジュール。
44. 前記非同期制御信号はメモリ書き込みコマンドに基づいて生成されることを特徴とする請求項４２に記載のメモリモジュール。
45. 前記メモリモジュールはＵＤＩＭＭ、ＲＤＩＭＭ、ＦＢＤＩＭＭ又はＬＲＤＩＭＭのうちいずれか１つであることを特徴とする請求項４２に記載のメモリモジュール。
46. 前記メモリモジュールはＲＤＩＭＭであり、前記メモリモジュールのコマンド／アドレスラインは両端で終端されることを特徴とする請求項４２に記載のメモリモジュール。
47. 前記メモリモジュールはＲＤＩＭＭであり、前記メモリモジュールのコマンド／アドレスラインはフライ−バイ方式で接続されて一端で終端されることを特徴とする請求項４２に記載のメモリモジュール。
48. メモリ書き込みモードで動作するメモリ装置は前記伝送線に実質的に１２０オームの終端インピーダンスを提供し、
    一般モードで動作するメモリ装置は前記伝送線に実質的に６０オームの終端インピーダンスを提供し、
    メモリ読み出しモードで動作するメモリ装置は前記伝送線に実質的に４０オームのドライバインピーダンスを提供することを特徴とする請求項４２に記載のメモリモジュール。
    
49. 少なくとも１つのクロック信号を利用してシステムを制御するようにプロセッサバスを通じてシステムコントローラに接続されたプロセッサと、
    少なくとも１つのメモリ装置を具備する少なくとも１つのメモリモジュール、及び前記少なくとも１つのメモリモジュールを制御するメモリコントローラを含むメモリシステムを含み、前記少なくとも１つのメモリ装置は、
    メモリセルアレイを具備するメモリコアと、
    データバッファを通じて前記メモリコアに接続されたデータ入出力ピンと、
    オンダイ終端回路と、を含み、前記オンダイ終端回路は、
    前記データ入出力ピンに終端インピーダンスを提供し、前記クロック信号に対して非同期的に生成される非同期制御信号に基づいて前記終端インピーダンスを前記データ入出力ピンに選択的に接続するスイッチング装置を具備する終端回路を含むことを特徴とするコンピューティングシステム。
50. 前記非同期制御信号は、前記メモリコントローラによるメモリ書き込みコマンドの発生に基づいて生成されることを特徴とする請求項４９に記載のコンピューティングシステム。
51. 前記コンピューティングシステムはデスクトップ、又は、携帯型コンピュータ装置で具現されることを特徴とする請求項４９に記載のコンピューティングシステム。
    

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