JP2006129423A - オンダイターミネーション回路を備えた半導体メモリ装置 - Google Patents
オンダイターミネーション回路を備えた半導体メモリ装置 Download PDFInfo
- Publication number
- JP2006129423A JP2006129423A JP2005072388A JP2005072388A JP2006129423A JP 2006129423 A JP2006129423 A JP 2006129423A JP 2005072388 A JP2005072388 A JP 2005072388A JP 2005072388 A JP2005072388 A JP 2005072388A JP 2006129423 A JP2006129423 A JP 2006129423A
- Authority
- JP
- Japan
- Prior art keywords
- data
- die termination
- data input
- memory device
- output pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/028—Arrangements specific to the transmitter end
- H04L25/0284—Arrangements to ensure DC-balance
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/105—Aspects related to pads, pins or terminals
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Memory System (AREA)
Abstract
【解決手段】 データ入出力パッドDQと、データ入出力パッドDQを介して伝送されるデータをバッファリングして伝送するデータ入力バッファ60と、メモリ装置が接続されたボードから伝送されるオンダイターミネーション電圧が印加されるオンダイターミネーションパッドDQ ODTと、オンダイターミネーションパッドDQ ODTとデータ入出力パッドDQとの間に設けられたオンダイターミネーション抵抗RTT3と、データ入力バッファ60にデータが入力される間、オンダイターミネーション抵抗RTT3と、オンダイターミネーションパッドDQ ODTとを接続するスイッチとを備える。
【選択図】 図5
Description
60 入力バッファ
70 出力バッファ
SW1〜SW6 スイッチ
DQ、/DQ データ入出力パッド
Claims (12)
- データ入出力パッドと、
該データ入出力パッドを介して伝送されるデータをバッファリングして伝送するデータ入力バッファと、
メモリ装置が接続されたボードから伝送されるオンダイターミネーション電圧が印加されるオンダイターミネーションパッドと、
該オンダイターミネーションパッドと前記データ入出力パッドとの間に設けられたオンダイターミネーション抵抗と、
前記データ入力バッファにデータが入力される間、前記オンダイターミネーション抵抗と、前記オンダイターミネーションパッドとを接続するスイッチとを備えることを特徴とする半導体メモリ装置。 - 前記オンダイターミネーション抵抗が、抵抗値の制御が可能な可変抵抗器で構成されていることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記データ入出力パッドを介して、データを外部に伝送するデータ出力バッファを、さらに備えることを特徴とする請求項1に記載の半導体メモリ装置。
- データ入出力パッドと、
該データ入出力パッドから伝送されるデータをバッファリングして伝送するデータ入力バッファと、
オンダイターミネーション電圧を出力するオンダイターミネーション電圧発生部と、
一端側が前記データ入出力パッドに接続されたオンダイターミネーション抵抗と、
前記データ入力バッファにデータが入力される間、前記オンダイターミネーション電圧発生部と、前記オンダイターミネーション抵抗とを接続するスイッチとを備えることを特徴とする半導体メモリ装置。 - 前記オンダイターミネーション抵抗が、抵抗値の制御が可能な可変抵抗器で構成されていることを特徴とする請求項4に記載の半導体メモリ装置。
- 前記データ入出力パッドを介して、データを外部に伝送するデータ出力バッファを、さらに備えることを特徴とする請求項4に記載の半導体メモリ装置。
- データ入出力パッドと、
該データ入出力パッドから伝送されるデータをバッファリングして伝送するデータ入力バッファと、
メモリ装置が接続されたボードから伝送されるオンダイターミネーション電圧が印加されるオンダイターミネーションパッドと、
該オンダイターミネーションパッドと前記データ入出力パッドとの間に設けられたオンダイターミネーション抵抗と、
前記データ入力バッファにデータが入力される間、前記オンダイターミネーション抵抗と、前記オンダイターミネーションパッドとを接続するスイッチと、
前記スイッチを介して、前記オンダイターミネーション抵抗に接続された、オンダイターミネーション電圧を生成するオンダイターミネーション電圧発生部とを備えることを特徴とする半導体メモリ装置。 - 前記オンダイターミネーション抵抗が、抵抗値の制御が可能な可変抵抗器で構成されていることを特徴とする請求項7に記載の半導体メモリ装置。
- 前記データ入出力パッドを介して、データを外部に伝送するデータ出力バッファを、さらに備えることを特徴とする請求項7に記載の半導体メモリ装置。
- データ信号を受信し、伝送する第1データ入出力パッドと、
反転された前記データ信号を受信して、伝送する第2データ入出パッドと、
オンダイターミネーション電圧を出力するオンダイターミネーション電圧発生部と、
一端側が前記第1データ入出力パッドに接続された第1オンダイターミネーション抵抗と、
一端側が前記第2データ入出力パッドに接続された第2オンダイターミネーション抵抗と、
前記第1データ入力バッファにデータが入力される間、前記オンダイターミネーション電圧発生部と、前記第1オンダイターミネーション抵抗とを接続する第1スイッチと、
前記第2データ入力バッファにデータが入力される間、前記オンダイターミネーション電圧発生部と、前記第2オンダイターミネーション抵抗とを接続する第2スイッチと、
前記第1データ入出力パッド及び前記第2データ入出力パッドから伝送されるデータ信号とその反転された信号とを比較して、メモリコアに伝送するデータ比較部とを備えることを特徴とする半導体メモリ装置。 - 前記第1及び第2オンダイターミネーション抵抗が、抵抗値の制御が可能な可変抵抗器で構成されていることを特徴とする請求項10に記載の半導体メモリ装置。
- 前記第1データ入出力パッドを介して、外部にデータ信号を伝送する第1データ出力バッファと、
前記第2データ入出力パッドを介して、外部に反転された前記データ信号を伝送する第2データ出力バッファとを、さらに備えることを特徴とする請求項10に記載の半導体メモリ装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040087725A KR100670702B1 (ko) | 2004-10-30 | 2004-10-30 | 온다이 터미네이션 회로를 구비한 반도체 메모리 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006129423A true JP2006129423A (ja) | 2006-05-18 |
JP4403462B2 JP4403462B2 (ja) | 2010-01-27 |
Family
ID=36261081
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005072388A Expired - Fee Related JP4403462B2 (ja) | 2004-10-30 | 2005-03-15 | オンダイターミネーション回路を備えた半導体メモリ装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7161378B2 (ja) |
JP (1) | JP4403462B2 (ja) |
KR (1) | KR100670702B1 (ja) |
CN (1) | CN100508067C (ja) |
TW (1) | TWI303436B (ja) |
Cited By (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7288959B1 (en) | 2006-01-16 | 2007-10-30 | Hynix Semiconductor Inc. | Apparatus for controlling on-die termination |
US7456651B2 (en) | 2006-06-08 | 2008-11-25 | Hynix Semiconductor Inc. | On-die termination apparatus for semiconductor memory having exact comparison voltage characteristic and method of controlling the same |
US7514955B2 (en) | 2007-01-10 | 2009-04-07 | Hynix Semiconductor Inc. | Semiconductor memory device with ability to effectively adjust operation time for on-die termination |
JP2009116962A (ja) * | 2007-11-07 | 2009-05-28 | Seiko Epson Corp | Odt制御機能を備えたddrメモリシステム |
US7589654B2 (en) | 2007-09-05 | 2009-09-15 | Hynix Semiconductor Inc. | Digital-to-analog converting circuit and apparatus for on-die termination using the same |
US7642808B2 (en) | 2007-06-26 | 2010-01-05 | Hynix Semiconductor Inc. | Impedance adjusting circuit and semiconductor memory device having the same |
US7696776B2 (en) | 2007-06-13 | 2010-04-13 | Hynix Semiconductor Inc. | Circuit for generating on-die termination control signal |
US7742347B2 (en) | 2007-03-13 | 2010-06-22 | Hynix Semiconductor Inc. | Voltage generating circuit and reference voltage generating circuit for semiconductor memory apparatus, and semiconductor system using the same |
US7782078B2 (en) | 2007-05-14 | 2010-08-24 | Hynix Semiconductor Inc. | On die termination circuit and method for calibrating the same |
US7800398B2 (en) | 2007-04-11 | 2010-09-21 | Hynix Semiconductor Inc. | Semiconductor integrated circuit and method of controlling the same |
US7800397B2 (en) | 2007-03-12 | 2010-09-21 | Hynix Semiconductor Inc. | On-die termination circuit of semiconductor memory apparatus |
US7804323B2 (en) | 2006-10-31 | 2010-09-28 | Hynix Semiconductor Inc. | Impedance matching circuit and semiconductor memory device with the same |
US7812632B2 (en) | 2006-04-06 | 2010-10-12 | Hynix Semiconductor Inc. | Apparatus for on-die termination of semiconductor memory and method of operating the same |
US7843211B2 (en) | 2007-06-26 | 2010-11-30 | Hynix Semiconductor Inc. | Impedance adjusting circuit and semiconductor memory device having the same |
US7853842B2 (en) | 2007-06-08 | 2010-12-14 | Hynix Semiconductor Inc. | Semiconductor memory device with ZQ calibration |
US7880661B2 (en) | 2007-01-31 | 2011-02-01 | Hynix Semiconductor Inc. | Analog-digital converter and on-die thermal sensor including the same |
US7884637B2 (en) | 2007-08-29 | 2011-02-08 | Hynix Semiconductor Inc. | Calibration circuit and semiconductor memory device with the same |
JP2011176816A (ja) * | 2010-02-23 | 2011-09-08 | Samsung Electronics Co Ltd | オンダイ終端回路、オンダイ終端及びトレーニング回路、メモリ装置、終端インピーダンスを提供する方法、オンダイ終端及びトレーニング方法、メモリモジュール、並びにコンピューティングシステム |
US8064236B2 (en) | 2008-06-04 | 2011-11-22 | Elpida Memory, Inc. | Memory module, method for using same and memory system |
US8067956B2 (en) | 2007-04-12 | 2011-11-29 | Hynix Semiconductor Inc. | Apparatus and method for calibrating on-die termination in semiconductor memory device |
US8248877B2 (en) | 2009-07-31 | 2012-08-21 | Hynix Semiconductor Inc. | Circuit for compensating temperature detection range of semiconductor memory apparatus |
US8278967B2 (en) | 2009-09-30 | 2012-10-02 | SK Hynix Inc. | Data driving impedance auto-calibration circuit and semiconductor integrated circuit using the same |
US9218859B2 (en) | 2013-03-20 | 2015-12-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
JP2022539928A (ja) * | 2018-08-23 | 2022-09-14 | ザイリンクス インコーポレイテッド | 一体型低電力双方向ポート |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6282145B1 (en) | 1999-01-14 | 2001-08-28 | Silicon Storage Technology, Inc. | Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system |
US7345512B2 (en) * | 2004-05-04 | 2008-03-18 | Silicon Storage Technology, Inc. | Sense amplifier for low voltage high speed sensing |
US7439760B2 (en) | 2005-12-19 | 2008-10-21 | Rambus Inc. | Configurable on-die termination |
KR100744130B1 (ko) * | 2006-02-20 | 2007-08-01 | 삼성전자주식회사 | 터미네이션 회로 및 이를 구비하는 반도체 메모리 장치 |
TWI314326B (en) * | 2006-11-23 | 2009-09-01 | Realtek Semiconductor Corp | Output driving circuit |
WO2008079911A1 (en) | 2006-12-21 | 2008-07-03 | Rambus Inc. | Dynamic on-die termination of address and command signals |
US7876123B2 (en) | 2007-10-09 | 2011-01-25 | Lsi Corporation | High speed multiple memory interface I/O cell |
TW200921595A (en) * | 2007-11-14 | 2009-05-16 | Darfon Electronics Corp | Multi-lamp backlight apparatus |
JP2009252322A (ja) * | 2008-04-09 | 2009-10-29 | Nec Electronics Corp | 半導体メモリ装置 |
DE102008045707A1 (de) * | 2008-09-04 | 2010-03-11 | Micronas Gmbh | Leiterplatine mit Terminierung einer T-förmigen Signalleitung |
US7915912B2 (en) * | 2008-09-24 | 2011-03-29 | Rambus Inc. | Signal lines with internal and external termination |
US7741867B2 (en) * | 2008-10-30 | 2010-06-22 | Hewlett-Packard Development Company, L.P. | Differential on-line termination |
KR101626468B1 (ko) | 2009-02-10 | 2016-06-02 | 삼성전자주식회사 | 누설 전류 차단기능을 갖는 데이터 처리장치의 메모리 모듈 |
EP2396885B1 (en) | 2009-02-12 | 2013-11-06 | MOSAID Technologies Incorporated | Termination circuit for on-die termination |
CN102915756B (zh) * | 2012-10-09 | 2015-05-20 | 无锡江南计算技术研究所 | Ddr3信号端接结构 |
US9088445B2 (en) | 2013-03-07 | 2015-07-21 | Qualcomm Incorporated | Method and apparatus for selectively terminating signals on a bidirectional bus based on bus speed |
US10083728B2 (en) | 2013-09-06 | 2018-09-25 | Mediatek Inc. | Memory controller, memory module and memory system |
KR101620292B1 (ko) | 2014-08-08 | 2016-05-12 | 주식회사 창공 | 세라믹도장의 전처리개선방법 |
US9571098B2 (en) * | 2014-08-11 | 2017-02-14 | Samsung Electronics Co., Ltd. | Signal receiving circuits including termination resistance having adjustable resistance value, operating methods thereof, and storage devices therewith |
KR102219451B1 (ko) * | 2014-09-22 | 2021-02-24 | 삼성전자주식회사 | 스토리지 컨트롤러, 이의 동작 방법 및 이를 포함하는 솔리드 스테이트 디스크 |
US9910482B2 (en) * | 2015-09-24 | 2018-03-06 | Qualcomm Incorporated | Memory interface with adjustable voltage and termination and methods of use |
CN105575419B (zh) * | 2015-12-17 | 2018-04-27 | 上海斐讯数据通信技术有限公司 | 同步动态随机存储器 |
US9917589B2 (en) | 2016-02-02 | 2018-03-13 | Samsung Electronics Co., Ltd. | Transmitter circuit and receiver circuit for operating under low voltage |
US20170243628A1 (en) * | 2016-02-22 | 2017-08-24 | Mediatek Inc. | Termination topology of memory system and associated memory module and control method |
US10468073B2 (en) * | 2017-12-29 | 2019-11-05 | Sandisk Technologies Llc | Transmission line optimization for multi-die systems |
US11456022B2 (en) | 2020-06-30 | 2022-09-27 | Western Digital Technologies, Inc. | Distributed grouped terminations for multiple memory integrated circuit systems |
US11302645B2 (en) | 2020-06-30 | 2022-04-12 | Western Digital Technologies, Inc. | Printed circuit board compensation structure for high bandwidth and high die-count memory stacks |
US11750190B2 (en) | 2020-12-14 | 2023-09-05 | Intel Corporation | Encoded on-die termination for efficient multipackage termination |
CN117198370A (zh) * | 2022-05-30 | 2023-12-08 | 长鑫存储技术有限公司 | 一种终结阻抗参数的产生方法和测试系统 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6026456A (en) | 1995-12-15 | 2000-02-15 | Intel Corporation | System utilizing distributed on-chip termination |
JPH1020974A (ja) | 1996-07-03 | 1998-01-23 | Fujitsu Ltd | バス構造及び入出力バッファ |
US6560290B2 (en) | 1998-01-20 | 2003-05-06 | Silicon Image, Inc. | CMOS driver and on-chip termination for gigabaud speed data communication |
US6414512B1 (en) | 2000-04-04 | 2002-07-02 | Pixelworks, Inc. | On-chip termination circuit |
US6411122B1 (en) | 2000-10-27 | 2002-06-25 | Intel Corporation | Apparatus and method for dynamic on-die termination in an open-drain bus architecture system |
US6424170B1 (en) * | 2001-05-18 | 2002-07-23 | Intel Corporation | Apparatus and method for linear on-die termination in an open drain bus architecture system |
KR100389928B1 (ko) * | 2001-07-20 | 2003-07-04 | 삼성전자주식회사 | 액티브 터미네이션 제어를 위한 반도체 메모리 시스템 |
US6724082B2 (en) | 2001-07-23 | 2004-04-20 | Intel Corporation | Systems having modules with selectable on die terminations |
US6754129B2 (en) * | 2002-01-24 | 2004-06-22 | Micron Technology, Inc. | Memory module with integrated bus termination |
KR100468728B1 (ko) * | 2002-04-19 | 2005-01-29 | 삼성전자주식회사 | 반도체 집적회로의 온-칩 터미네이터, 그 제어 회로 및 그제어 방법 |
US6807650B2 (en) | 2002-06-03 | 2004-10-19 | International Business Machines Corporation | DDR-II driver impedance adjustment control algorithm and interface circuits |
KR100502408B1 (ko) * | 2002-06-21 | 2005-07-19 | 삼성전자주식회사 | 액티브 터미네이션을 내장한 메모리 장치의 파워-업시퀀스를 제어하는 메모리 시스템과 그 파워-업 및 초기화방법 |
DE10246741B4 (de) | 2002-10-07 | 2007-04-19 | Infineon Technologies Ag | Verfahren und Halbleitereinrichtung zum Abgleich von Schnittstelleneinrichtungen |
US6885959B2 (en) * | 2002-10-29 | 2005-04-26 | Intel Corporation | Circuit and method for calibrating DRAM pullup Ron to pulldown Ron |
KR100464437B1 (ko) * | 2002-11-20 | 2004-12-31 | 삼성전자주식회사 | 온칩 dc 전류 소모를 최소화할 수 있는 odt 회로와odt 방법 및 이를 구비하는 메모리장치를 채용하는메모리 시스템 |
KR100532426B1 (ko) | 2003-03-25 | 2005-11-30 | 삼성전자주식회사 | 온-칩 터미네이션 저항의 미스매치를 보상할 수 있는반도체 장치 |
KR100502664B1 (ko) | 2003-04-29 | 2005-07-20 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 모드 전환 회로 및 그방법 |
KR100532431B1 (ko) | 2003-04-29 | 2005-11-30 | 삼성전자주식회사 | 부정합되는 온-다이 터미네이션 회로 및 터미네이션 방법 |
US6980020B2 (en) * | 2003-12-19 | 2005-12-27 | Rambus Inc. | Calibration methods and circuits for optimized on-die termination |
US7173450B2 (en) * | 2004-06-01 | 2007-02-06 | Hewlett-Packard Development Company, L.P. | Bus controller |
-
2004
- 2004-10-30 KR KR1020040087725A patent/KR100670702B1/ko not_active IP Right Cessation
- 2004-12-30 TW TW093141293A patent/TWI303436B/zh not_active IP Right Cessation
-
2005
- 2005-01-05 US US11/030,558 patent/US7161378B2/en not_active Expired - Fee Related
- 2005-03-15 JP JP2005072388A patent/JP4403462B2/ja not_active Expired - Fee Related
- 2005-05-18 CN CNB2005100706966A patent/CN100508067C/zh not_active Expired - Fee Related
Cited By (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7288959B1 (en) | 2006-01-16 | 2007-10-30 | Hynix Semiconductor Inc. | Apparatus for controlling on-die termination |
US7812632B2 (en) | 2006-04-06 | 2010-10-12 | Hynix Semiconductor Inc. | Apparatus for on-die termination of semiconductor memory and method of operating the same |
US7456651B2 (en) | 2006-06-08 | 2008-11-25 | Hynix Semiconductor Inc. | On-die termination apparatus for semiconductor memory having exact comparison voltage characteristic and method of controlling the same |
US7804323B2 (en) | 2006-10-31 | 2010-09-28 | Hynix Semiconductor Inc. | Impedance matching circuit and semiconductor memory device with the same |
US7514955B2 (en) | 2007-01-10 | 2009-04-07 | Hynix Semiconductor Inc. | Semiconductor memory device with ability to effectively adjust operation time for on-die termination |
US7880661B2 (en) | 2007-01-31 | 2011-02-01 | Hynix Semiconductor Inc. | Analog-digital converter and on-die thermal sensor including the same |
US7800397B2 (en) | 2007-03-12 | 2010-09-21 | Hynix Semiconductor Inc. | On-die termination circuit of semiconductor memory apparatus |
US7742347B2 (en) | 2007-03-13 | 2010-06-22 | Hynix Semiconductor Inc. | Voltage generating circuit and reference voltage generating circuit for semiconductor memory apparatus, and semiconductor system using the same |
US7800398B2 (en) | 2007-04-11 | 2010-09-21 | Hynix Semiconductor Inc. | Semiconductor integrated circuit and method of controlling the same |
US8067956B2 (en) | 2007-04-12 | 2011-11-29 | Hynix Semiconductor Inc. | Apparatus and method for calibrating on-die termination in semiconductor memory device |
US7782078B2 (en) | 2007-05-14 | 2010-08-24 | Hynix Semiconductor Inc. | On die termination circuit and method for calibrating the same |
US7853842B2 (en) | 2007-06-08 | 2010-12-14 | Hynix Semiconductor Inc. | Semiconductor memory device with ZQ calibration |
US7696776B2 (en) | 2007-06-13 | 2010-04-13 | Hynix Semiconductor Inc. | Circuit for generating on-die termination control signal |
US7843211B2 (en) | 2007-06-26 | 2010-11-30 | Hynix Semiconductor Inc. | Impedance adjusting circuit and semiconductor memory device having the same |
US7642808B2 (en) | 2007-06-26 | 2010-01-05 | Hynix Semiconductor Inc. | Impedance adjusting circuit and semiconductor memory device having the same |
US7884637B2 (en) | 2007-08-29 | 2011-02-08 | Hynix Semiconductor Inc. | Calibration circuit and semiconductor memory device with the same |
US7589654B2 (en) | 2007-09-05 | 2009-09-15 | Hynix Semiconductor Inc. | Digital-to-analog converting circuit and apparatus for on-die termination using the same |
JP2009116962A (ja) * | 2007-11-07 | 2009-05-28 | Seiko Epson Corp | Odt制御機能を備えたddrメモリシステム |
US8064236B2 (en) | 2008-06-04 | 2011-11-22 | Elpida Memory, Inc. | Memory module, method for using same and memory system |
US8248877B2 (en) | 2009-07-31 | 2012-08-21 | Hynix Semiconductor Inc. | Circuit for compensating temperature detection range of semiconductor memory apparatus |
US8278967B2 (en) | 2009-09-30 | 2012-10-02 | SK Hynix Inc. | Data driving impedance auto-calibration circuit and semiconductor integrated circuit using the same |
JP2011176816A (ja) * | 2010-02-23 | 2011-09-08 | Samsung Electronics Co Ltd | オンダイ終端回路、オンダイ終端及びトレーニング回路、メモリ装置、終端インピーダンスを提供する方法、オンダイ終端及びトレーニング方法、メモリモジュール、並びにコンピューティングシステム |
US9218859B2 (en) | 2013-03-20 | 2015-12-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
JP2022539928A (ja) * | 2018-08-23 | 2022-09-14 | ザイリンクス インコーポレイテッド | 一体型低電力双方向ポート |
Also Published As
Publication number | Publication date |
---|---|
JP4403462B2 (ja) | 2010-01-27 |
TW200614255A (en) | 2006-05-01 |
TWI303436B (en) | 2008-11-21 |
KR20060038629A (ko) | 2006-05-04 |
US20060091900A1 (en) | 2006-05-04 |
CN100508067C (zh) | 2009-07-01 |
CN1770323A (zh) | 2006-05-10 |
US7161378B2 (en) | 2007-01-09 |
KR100670702B1 (ko) | 2007-01-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4403462B2 (ja) | オンダイターミネーション回路を備えた半導体メモリ装置 | |
US6809546B2 (en) | On-chip termination apparatus in semiconductor integrated circuit, and method for controlling the same | |
KR101638531B1 (ko) | 저전압 애플리케이션들에서 멀티모드 출력 구성을 가지는 셀프-바이어싱 차동 시그널링 회로를 위한 장치 및 방법 | |
US8553471B2 (en) | Data output buffer and memory device | |
KR100652391B1 (ko) | 저전압 차동 신호 드라이버 | |
JP4819378B2 (ja) | オンダイターミネーション回路を備えた半導体メモリ素子 | |
KR100555571B1 (ko) | 반도체 장치의 송신기 | |
JP4206731B2 (ja) | 送受信装置及びそれを備えた高速動作インタフェースシステム | |
JP2006319968A (ja) | 半導体装置におけるインピーダンス制御回路及びインピーダンス制御方法 | |
KR100605601B1 (ko) | 스위칭 노이즈를 감소시킨 온다이 터미네이션 회로를구비한 반도체 메모리 장치 | |
JP2006319316A (ja) | 複数の機能を制御するための単一ピン | |
US20100033211A1 (en) | Link transmitter with reduced power consumption | |
US7573290B2 (en) | Data output driver for reducing noise | |
TWI397919B (zh) | 控制信號線傳輸資料之電路及其控制方法 | |
US20120170671A1 (en) | Integrated circuit chip, system including master chip and slave chip, and operation method thereof | |
JP3315375B2 (ja) | 信号伝送システム | |
KR100798796B1 (ko) | 글로벌 라인의 수를 감소시킨 메모리 장치 | |
KR100915810B1 (ko) | 패드를 공유하는 멀티 칩 패키지 | |
US6504486B1 (en) | Dual voltage sense cell for input/output dynamic termination logic | |
JP2006074094A (ja) | 送受信回路 | |
KR101100757B1 (ko) | 누설 전류를 줄일 수 있는 반도체 장치 | |
KR100674975B1 (ko) | 저전력을 소모하는 반도체 메모리 시스템 | |
JP2006311236A (ja) | 半導体集積回路装置およびそのインタフェース方法 | |
JP2003188703A (ja) | 集積回路 | |
KR20100083310A (ko) | 반도체 메모리 장치의 전원 공급 회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061218 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090518 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090527 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090825 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090930 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091020 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121113 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121113 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131113 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |