KR100532431B1

KR100532431B1 - 부정합되는 온-다이 터미네이션 회로 및 터미네이션 방법

Info

Publication number: KR100532431B1
Application number: KR10-2003-0027076A
Authority: KR
Inventors: 황상준; 전영현; 강경우; 장성진
Original assignee: 삼성전자주식회사
Priority date: 2003-04-29
Filing date: 2003-04-29
Publication date: 2005-11-30
Also published as: US20040218434A1; KR20040092765A

Abstract

부정합되는 온-다이 터미네이션 회로 및 터미네이션 방법이 개시된다. 본 발명은 메모리 장치에 내장된 온-다이 터미네이션 회로에 관한 것으로, 외부로부터 제공되는 전송 라인들과 각각 연결되는 DQ 패드, DQS 패드 및 DM 패드는 직렬 연결된 저항 및 엔모스 트랜지스터와 연결된다. 엔모스 트랜지스터는 액티브 모드 또는 기입 모드일 때 활성화되는 터미네이션 제어 신호에 응답하여 턴온된다. DQ, DQS 또는 DM 패드로 데이터 수신시, 각 패드에서 바라보이는 저항의 저항 값 200Ω과 엔모스 트랜지스터의 온-저항 값 100Ω의 합이 전송 라인의 임피이던스 값 50Ω 내지 60Ω과 부정합(mismatch)된다. 이에 따라 본 발명에 의하면, DQ, DQS 또는 DM 패드로의 신호 수신시에만 온-다이 터미네이션을 활성화시키기 때문에 전력 소모를 줄이고, 전송 라인의 임피이던스 값과 패드의 임피이던스 값을 부정합시켜 로직 로우레벨로의 신호 천이시 나타나는 니이(knee) 현상을 없앤다.

Description

부정합되는 온-다이 터미네이션 회로 및 터미네이션 방법{Mismatched on-die termination and method thereof}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 부정합되는 온-다이 터미네이션을 구비하는 메모리 장치 및 온-다이 터미네이션 방법에 관한 것이다.

최근 시스템들은 속도를 향상시키고 데이터 전송을 최적화하기 위한 방법으로 컴퓨터 메모리를 사용하고 있다. 고속 메모리 장치들, 예컨대 DRAM에 관하여, 메모리로/로부터 정보의 기입 및 독출을 제어하기 위하여 터미네이션이라는 특별한 기술이 요구된다.

이미 잘 알려진 전송 라인 효과에서 볼 수 있듯이, 수신측의 터미네이션되지 않은 전송 라인은 송신측의 소스 드라이버에 의해 제공되는 전압의 약 2배에 해당하는 전압을 경험하게 된다. 이 과전압은 수신측에서 반사되어 전송 라인을 타고 소스 드라이버쪽으로 되전달시킨다. 이러한 전압 더블링 효과를 없애기 위하여, 전송 라인은 주로 전송 라인의 임피던스와 매칭되는 임피던스를 갖는 수동 터미네이션 소자로 터미네이션된다. 예컨대, 전송 라인의 임피던스가 50Ω~60Ω이라면 수동 터미네이션 소자는 50Ω~60Ω 저항으로 구성된다.

도 1은 전송 라인 수신측의 종래 수동 터미네이션 회로를 나타내는 도면이다. 이를 참조하면, 전송 라인(102)의 수신측(100) 수동 터미네이션 소자, 여기에서 두 저항 R1, R2은 반사를 방지하기 위하여 전송 라인(102)의 임피던스 Z0와 같은 임피던스를 갖는다. 도 2는 전송 라인 송신측의 종래 수동 터미네이션 회로를 나타내는 도면이다. 이를 참조하면, 전송 라인(102)의 송신측(104)의 다른 수동 터미네이션 소자, 여기에서 하나의 저항 R3이 소스 드라이버(106)와 직렬로 연결되어 터미네이션되지 않은 수신측(108)에서 발생되는 반사를 흡수하기 위하여 사용된다.

고속 DRAM 메모리 장치들의 독출/기입 동작을 제어하기 위한 다르게 제안된 기술로써, 메모리 콘트롤러로부터 제공되는 액티브 터미네이션 제어 신호에 의해 데이터 독출/기입 동작을 턴온 또는 턴오프시키는 랭크(rank)들로 DRAM 메모리 장치들을 나누는 기술이 있다. 액티브 터미네이션 제어 신호는 독출되거나 또는 기입되는 메모리의 랭크를 결정한다. 액티브 터미네이션 제어 신호의 "온" 신호는 특정 DRAM 메모리를 인에이블시켜 기입 동작이 이루어지도록 하고, "오프" 신호는 DRAM 메모리의 독출 동작을 인에이블시킨다.

도 1 및 도 2, 그리고 액티브 터미네이션 제어 신호에 의해 터미네이션시키는 방법은 항상 터미네이션이 "온" 되어 있는 상태이므로, DRAM 메모리의 전력 소모를 유발하는 문제점이 있다.

따라서, 전력 소모를 줄일 수 있는 새로운 터미네이션 방법이 필요하다.

본 발명의 목적은 메모리 장치의 동작 모드에 따라 터미네이션을 온/오프시키는 온-다이 터미네이션 회로를 제공하는 데 있다.

본 발명의 다른 목적은 임피이던스 부정합되는 온-다이 터미네이션 회로를 제공하는 데 있다.

본 발명의 다른 목적은 메모리 장치의 온-다이 터미네이션 제어 방법을 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 일예에 따른 메모리 장치에 내장된 터미네이션 회로는 외부로부터 제공되는 전송 라인과 연결되는 패드; 패드와 직렬로 일단이 연결되는 저항; 및 저항의 다른 단과 접지 전압 사이에 연결되고 메모리 장치의 액티브 모드 또는 기입 모드일 때 활성화되는 터미네이션 제어 신호에 게이팅되는 엔모스 트랜지스터를 포함한다.

바람직하기로, 패드는 데이터 입출력(DQ) 패드, 데이터 스트로브(DQS) 패드 또는 데이터 입력 마스킹(DM) 패드이다. 저항의 저항 값과 엔모스 트랜지스터의 온-저항 값의 합이 전송 라인의 임피이던스 값과 부정합(mismatch)되며, 전송 라인의 임피이던스 값은 50Ω 내지 60Ω 정도이고 저항의 저항 값은 200Ω 정도이고 엔모스 트랜지스터의 온-저항 값은 100Ω 정도이다. 터미네이션 제어 신호는 모드 레지스터에서 설정된 신호 옵션으로 또는 퓨즈 옵션으로 설정된다. 패드는 메모리 장치 외부의 메모리 콘트롤러의 패드와 포인트-투ㅡ포인트 방식으로 연결된다.

상기 다른 목적을 달성하기 위하여, 본 발명은 메모리 장치에 내장된 온-다이 터미네이션 회로에 있어서, 외부로부터 제공되는 전송 라인들과 각각 연결되는 DQ 패드, DQS 패드 및 DM 패드;DQ, DQS 또는 DM 패드들과 각각 직렬로 일단이 연결되는 저항들; 및 저항들의 다른 단과 접지 전압 사이에 연결되고 액티브 모드 또는 기입 모드일 때 활성화되는 터미네이션 제어 신호에 게이팅되는 엔모스 트랜지스터들을 포함하고, 각 패드들에서 바라보이는 저항의 저항 값과 엔모스 트랜지스터의 온-저항 값의 합이 전송 라인의 임피이던스 값과 부정합(mismatch)된다.

상기 또다른 목적을 달성하기 위하여, 본 발명에 따른 메모리 장치의 패드와 연결되는 전송 라인을 터미네이션시키는 방법은 메모리 장치의 액티브 모드 또는 기입 모드에 응답하여 터미네이션 제어 신호를 활성화시키는 단계; 터미네이션 제어 신호에 응답하여 엔모스 트랜지스터들을 턴온시키는 단계; 및 전송 라인과 연결되는 패드를 직렬 연결된 저항 및 상기 엔모스 트랜지스터를 통해 접지 전압과 연결시키는 단계를 포함하고, 저항의 저항 값과 상기 엔모스 트랜지스터의 온-저항 값의 합이 상기 전송 라인의 임피이던스 값과 부정합(mismatch)된다.

패드는 데이터 입출력(DQ) 패드, 데이터 스트로브(DQS) 패드 또는 데이터 입력 마스킹(DM) 패드이고, 전송 라인의 임피이던스 값은 50Ω 내지 60Ω 정도이고 저항의 저항 값은 200Ω 정도이고 엔모스 트랜지스터의 온-저항 값은 100Ω 정도인 것이 적합하다. 터미네이션 제어 신호는 모드 레지스터에서 설정된 신호 옵션으로 또는 퓨즈 옵션으로 설정된다. 패드는 메모리 장치 외부의 메모리 콘트롤러의 패드와 포인트-투ㅡ포인트 방식으로 연결된다.

따라서, 본 발명에 의하면, DQ, DQS 또는 DM 패드로의 신호 수신시에만 온-다이 터미네이션을 활성화시키기 때문에 전력 소모를 줄이고, 전송 라인의 임피이던스 값과 패드의 임피이던스 값을 부정합시켜 로직 로우레벨로의 신호 천이시 나타나는 니이(knee) 현상을 없앤다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3은 본 발명의 일실시예에 따른 터미네이션 회로를 설명하는 도면이다. 이를 참조하면, 메모리 장치(300) 내부에 패드(302)를 포함하고 패드(302)는 직렬 연결된 저항(R4) 및 엔모스 트랜지스터(306)와 연결된다. 저항(R4)은 200Ω 정도로 설정된다. 패드(302)는 메모리 장치(300) 외부에서 제공되는 전송 라인(102)과 연결되는 DQ, DQS 또는 DM 패드인 것이 바람직하고, 전송 라인(102)을 통해 메모리 콘트롤러(미도시)의 패드와 1:1로 연결되는 포인트-투-포인트 방식으로 연결된다. 전송 라인(102)은 이상적으로 50Ω 내지 60Ω 정도의 저항 값을 가진다.

DQ 패드는 메모리 장치(300)로/로부터 입출력되는 데이터들이 실리는 데이터 입출력 패드이고, DQS 패드는 메모리 장치(300)로부터 독출되는 데이터와 함께 출력되거나 메모리 장치(300)로 기입되는 데이터와 함께 입력되는 데이터 스트로브 신호가 실리는 패드이다. DM 패드는 데이터 기입을 위한 입력 마스크 신호(input mask signal)가 실리는 패드로서, 입력 마스크 신호는 입력되는 데이터들 중 일부 데이터 입력을 마스킹(masking)시켜 데이터 기입 횟수를 줄이기 위하여 사용된다.

엔모스 트랜지스터(306)는 터미네이션 제어 신호(T_CTRL)에 응답하여 턴온된다. 터미네이션 제어 신호(T_CTRL)는 메모리 장치(300)가 액티브(active) 모드와 기입(write) 모드에 있을 때 로직 하이레벨로 활성화되고, 아이들(idle) 모드, 파워 다운(power down) 모드, 리프레쉬(refresh) 모드 및 독출(resd) 모드에 있을 때 로직 로우레벨로 비활성화된다. 터미네이션 제어 신호(T_CTRL)는 모드 레지스터(MRS)에서 설정된 신호 옵션(option)으로 또는 퓨즈 옵션(fuse option)으로 발생된다. 엔모스 트랜지스터(306)는 턴온되었을 때 100Ω 정도의 내부 저항을 갖는다.

본 실시예의 터미네이션 회로는 액티브 모드 또는 기입 동작 모드일 때 하이레벨의 터미네이션 제어 신호(T_CTRL)에 응답하여 엔모스 트랜지스터(306)가 턴온되어, 패드(302)와 접지 전압(VSS) 사이에 300Ω의 저항이 존재하게 된다.

본 발명의 다른 실시예로써, 엔모스 트랜지스터(306) 대신에 도 4와 같이 전원 전압(VCC)에 연결되는 피모스 트랜지스터(308)를 사용할 수 있다. 피모스 트랜지스터(308)는 터미네이션 제어 신호(T_CTRL)에 응답하여 턴온되며, 이 때 터미네이션 제어 신호(T_CTRL)는 액티브(active) 모드와 기입(write) 모드에 있을 때 로직 로우레벨로 활성화되도록 모드 레지스터(MRS)에서 설정된 신호 옵션(option)으로 또는 퓨즈 옵션(fuse option)으로 발생된다. 피모스 트랜지스터(308)가 턴온되면 100Ω 정도의 내부 저항을 갖게 되어, 패드(302)와 전원 전압(VCC) 사이에 300Ω 저항이 존재하게 된다.

도 5는 도 3 및 도 4의 터미네이션 회로의 동작 타이밍을 설명하는 도면이다. 이를 참조하면, 클럭 신호(CLK)와 데이터 스트로브 신호(DQS)에 동기되어 데이터 입출력 패드(DQi)로 데이터가 출력 또는 입력된다. 데이터 입출력 패드(DQi)로 데이터가 출력되는 구간에서는 터미네이션 회로가 오프(off)되고, 데이터 입출력 패드(DQi)로 데이터가 입력되는 구간에서는 터미네이션 회로가 온(on)된다. 여기에서, 데이터 출력 구간과 데이터 입력 구간을 알리는 데이터 스트로브 신호(DQS)는 데이터 출력과 데이터 입력 사이에 적어도 1 클럭 사이클 이상의 Hi-Z 구간을 필요로 한다.

도 3 및 도 4의 실시예에 의하여, 전송 라인(102)을 통하여 패드(302)로 전달되는 신호들의 파형은 도 6에 도시되어 있다. 도 6을 참조하면, 터미네이션이 없는 경우 로직 로우레벨로의 신호 천이시 니이(knee) 현상(A 영역)이 발생한다. 니이 현상에 의한 바운싱(bouncing) 신호는 노이즈로 작용하여 메모리 장치(300)의 오동작을 유발할 수 있다. 이러한 니이 현상은 본 실시예의 풀-다운(pull-down) 터미네이션을 이용하여 없앨 수 있다. 한편, 풀-다운 터미네이션인 경우 로직 하이레벨의 신호 전달 레벨이 터미네이션이 없는 경우에 비하여 다소 낮아지는 데, 이는 전송 라인(102)의 50Ω 내지 60Ω 저항 값과 패드(302)의 300Ω 저항 값이 부정합(mismatch)되어 나타나는 현상이다.

따라서, 본 실시예에 의하면, DQ, DQS 또는 DM 패드로의 신호 수신시에만 온-다이 터미네이션을 활성화시키기 때문에, 항상 켜져있는 터미네이션 방식에 비하여 전력 소모를 줄일 수 있다. 또한, 전송 라인의 임피이던스 값과 패드의 임피이던스 값을 부정합시켜 로직 로우레벨로의 신호 천이시 나타나는 니이 현상을 없앤다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 본 발명에 의하면, DQ, DQS 또는 DM 패드로의 신호 수신시에만 온-다이 터미네이션을 활성화시키기 때문에 전력 소모를 줄이고, 전송 라인의 임피이던스 값과 패드의 임피이던스 값을 부정합시켜 로직 로우레벨로의 신호 천이시 나타나는 니이(knee) 현상을 없앤다.

도 1은 전송 라인 수신측의 종래 수동 터미네이션 회로를 나타내는 도면이다.

도 2는 전송 라인 송신측의 종래 수동 터미네이션 회로를 나타내는 도면이다.

도 3은 본 발명의 일실시예에 따른 온-다이 터미네이션 회로를 나타내는 도면이다.

도 4는 본 발명의 다른 실시예에 따른 온-다이 터미네이션 회로를 나타내는 도면이다.

도 5는 도 3 및 도 4의 터미네이션 동작 타이밍 다이어그램을 나타내는 도면이다.

도 6은 도 3의 온-다이 터미네이션 회로를 시뮬레이션한 결과를 보여주는 도면이다.

Claims

삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
메모리 장치에 내장된 온-다이 터미네이션 회로에 있어서,

외부로부터 제공되는 전송 라인들과 각각 연결되는 DQ 패드, DQS 패드 및 DM 패드;

상기 패드들과 각각 직렬로 일단이 연결되는 저항들; 및

상기 저항들의 다른 단과 접지 전압 사이에 연결되고 액티브 모드 또는 기입 모드일 때 활성화되는 터미네이션 제어 신호에 게이팅되는 엔모스 트랜지스터들을 구비하고,

각 패드들에서 바라보이는 상기 저항의 저항 값과 상기 엔모스 트랜지스터의 온-저항 값의 합이 상기 전송 라인의 임피이던스 값과 부정합(mismatch)되는 것을 특징으로 하는 온-다이 터미네이션 회로.
제13항에 있어서, 상기 터미네이션 회로는

상기 전송 라인의 임피이던스 값은 50Ω 내지 60Ω 정도이고 상기 저항의 저항 값은 200Ω 정도이고 상기 엔모스 트랜지스터의 온-저항 값은 100Ω 정도인 것을 특징으로 하는 온-다이 터미네이션 회로.
제13항에 있어서, 상기 터미네이션 제어 신호는

모드 레지스터에서 설정된 신호 옵션으로 또는 퓨즈 옵션으로 설정되는 것을 특징으로 하는 온-다이 터미네이션 회로.
메모리 장치에 내장된 온-다이 터미네이션 회로에 있어서,

외부로부터 제공되는 전송 라인들과 각각 연결되는 DQ 패드, DQS 패드 및 DM 패드;

상기 패드들과 각각 직렬로 일단이 연결되는 저항들; 및

상기 저항들의 다른 단과 전원 전압 사이에 연결되고 액티브 모드 또는 기입 모드일 때 활성화되는 터미네이션 제어 신호에 게이팅되는 피모스 트랜지스터들을 구비하고,

각 패드들에서 바라보이는 상기 저항의 저항 값과 상기 피모스 트랜지스터의 온-저항 값의 합이 상기 전송 라인의 임피이던스 값과 부정합(mismatch)되는 것을 특징으로 하는 온-다이 터미네이션 회로.
제16항에 있어서, 상기 터미네이션 회로는

상기 전송 라인의 임피이던스 값은 50Ω 내지 60Ω 정도이고 상기 저항의 저항 값은 200Ω 정도이고 상기 피모스 트랜지스터의 온-저항 값은 100Ω 정도인 것을 특징으로 하는 온-다이 터미네이션 회로.
제16항에 있어서, 상기 터미네이션 제어 신호는

모드 레지스터에서 설정된 신호 옵션으로 또는 퓨즈 옵션으로 설정되는 것을 특징으로 하는 온-다이 터미네이션 회로.
메모리 장치의 패드와 연결되는 전송 라인을 터미네이션시키는 방법에 있어서,

상기 메모리 장치의 액티브 모드 또는 기입 모드에 응답하여 터미네이션 제어 신호를 활성화시키는 단계;

상기 터미네이션 제어 신호에 응답하여 엔모스 트랜지스터들을 턴온시키는 단계; 및

상기 전송 라인과 연결되는 패드를 직렬 연결된 저항 및 상기 엔모스 트랜지스터를 통해 접지 전압과 연결시키는 단계를 구비하고,

상기 저항의 저항 값과 상기 엔모스 트랜지스터의 온-저항 값의 합이 상기 전송 라인의 임피이던스 값과 부정합(mismatch)되는 것을 특징으로 하는 터미네이션 방법.
제19항에 있어서, 상기 패드는

데이터 입출력(DQ) 패드, 데이터 스트로브(DQS) 패드 또는 데이터 입력 마스킹(DM) 패드인 것을 특징으로 하는 터미네이션 방법.
제19항에 있어서, 상기 터미네이션 방법은

상기 전송 라인의 임피이던스 값은 50Ω 내지 60Ω 정도이고 상기 저항의 저항 값은 200Ω 정도이고 상기 엔모스 트랜지스터의 온-저항 값은 100Ω 정도인 것을 특징으로 하는 터미네이션 방법.
제19항에 있어서, 상기 터미네이션 제어 신호는

모드 레지스터에서 설정된 신호 옵션으로 또는 퓨즈 옵션으로 설정되는 것을 특징으로 하는 터미네이션 방법.
제19항에 있어서, 상기 패드는

상기 메모리 장치 외부의 메모리 콘트롤러의 패드와 포인트-투ㅡ포인트 방식으로 연결되는 것을 특징으로 하는 터미네이션 방법.
메모리 장치의 패드와 연결되는 전송 라인을 터미네이션시키는 방법에 있어서,

상기 메모리 장치의 액티브 모드 또는 기입 모드에 응답하여 터미네이션 제어 신호를 활성화시키는 단계;

상기 터미네이션 제어 신호에 응답하여 피모스 트랜지스터들을 턴온시키는 단계; 및

상기 전송 라인과 연결되는 패드를 직렬 연결된 저항 및 상기 피모스 트랜지스터를 통해 전원 전압과 연결시키는 단계를 구비하고,

상기 저항의 저항 값과 상기 피모스 트랜지스터의 온-저항 값의 합이 상기 전송 라인의 임피이던스 값과 부정합(mismatch)되는 것을 특징으로 하는 터미네이션 방법.
제24항에 있어서, 상기 패드는

데이터 입출력(DQ) 패드, 데이터 스트로브(DQS) 패드 또는 데이터 입력 마스킹(DM) 패드인 것을 특징으로 하는 터미네이션 방법.
제24항에 있어서, 상기 터미네이션 방법은

상기 전송 라인의 임피이던스 값은 50Ω 내지 60Ω 정도이고 상기 저항의 저항 값은 200Ω 정도이고 상기 엔모스 트랜지스터의 온-저항 값은 100Ω 정도인 것을 특징으로 하는 터미네이션 방법.
제24항에 있어서, 상기 터미네이션 제어 신호는

모드 레지스터에서 설정된 신호 옵션으로 또는 퓨즈 옵션으로 설정되는 것을 특징으로 하는 터미네이션 방법.
제24항에 있어서, 상기 패드는

상기 메모리 장치 외부의 메모리 콘트롤러의 패드와 포인트-투ㅡ포인트 방식으로 연결되는 것을 특징으로 하는 터미네이션 방법.