KR100753035B1 - 온-다이 터미네이션 테스트 장치 - Google Patents

온-다이 터미네이션 테스트 장치 Download PDF

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Abstract

본 발명은 온-다이 터미네이션 테스트 장치에 관한 것으로서, 특히, 메인 온-다이 터미네이션 블럭의 풀업/풀다운 트랜지스터의 동작을 별도로 테스트하여 원하는 스펙 마진을 확보할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 풀업 테스트신호와 풀다운 테스트신호에 의해 메인 터미네이션부의 PMOS 구동부와 NMOS 구동부를 별도로 턴온/턴오프 제어하고, 풀업 저항이 많거나 적을 경우 PMOS 구동부를 튜닝(Tuning)하고, 풀다운 저항이 많거나 적을 경우 NMOS 구동부를 별도로 튜닝함으로써 스펙에서 제시된 값에 근접한 마진을 확보할 수 있도록 한다.
ODT, 풀업, 풀다운, 스펙, 테스트, 저항

Description

온-다이 터미네이션 테스트 장치{Device for test on-die termination}
도 1은 종래의 온-다이 터미네이션 제어부에 관한 상세 회로도.
도 2는 본 발명에 따른 온-다이 터미네이션 테스트 장치에 관한 구성도.
도 3은 도 2의 EMRS 디코더에 관한 상세 회로도.
도 4는 도 2의 온-다이 터미네이션 제어부에 관한 상세 회로도.
도 5는 도 2의 온-다이 터미네이션 블럭에 관한 구성도.
도 6은 도 5의 메인 터미네이션부에 관한 상세 회로도.
본 발명은 온-다이 터미네이션 테스트 장치에 관한 것으로서, 특히, 메인 온-다이 터미네이션 블럭의 풀업/풀다운 트랜지스터의 동작을 별도로 테스트하여 원하는 스펙 마진을 확보할 수 있도록 하는 기술이다.
일반적으로 DDR(Double Data Rate) 메모리 장치의 데이타 전송속도를 더욱 빠르게 제어하기 위해 여러 가지 새로운 개념이 추가되고 있다. 이 중에서 터미네 이션(Termination)단의 저항은 소자 간의 신호전송을 원활히 하기 위해 필요하다.
여기서, 저항이 적절히 매칭되지 않을 경우 전송되는 신호가 반사되어 신호 전송의 에러가 발생할 가능성이 크다. 그러나, 외부에 고정 저항을 인가하는 경우에는 집적회로의 노화나 온도변화 혹은 제조 공정상의 차이로 인하여 적절히 매칭될 수 없다. 이에 따라, 최근에는 외부 기준 저항과 비교하여 저항값이 같아지도록 하기 위해 병렬 접속된 복수의 트랜지스터 중 턴온되는 트랜지스터의 개수를 조절함으로써 터미네이션단의 저항을 조정하는 기술이 제시되었다.
도 1은 이러한 종래의 ODT(On Die Termination) 제어 장치에 관한 구성도이다. 종래의 ODT 제어 장치는 복수개의 구동 제어부(10,20,30)를 구비한다.
여기서, 구동 제어부(10)는 인버터 IV1, PMOS트랜지스터 P1,P2 및 NMOS트랜지스터 N1,N2를 구비한다. PMOS트랜지스터 P1, NMOS트랜지스터 N1는 전원전압단과 접지전압단 사이에 직렬 연결되어 공통 게이트 단자를 통해 디코딩신호 S0가 인가되고, 공통 드레인 단자를 통해 풀업 제어신호 PU_S0가 출력된다. 그리고, PMOS트랜지스터 P2, NMOS트랜지스터 N2는 전원전압단과 접지전압단 사이에 직렬 연결되어 공통 게이트 단자를 통해 인버터 IV1에 의해 반전된 디코딩신호 S0가 인가되고, 공통 드레인 단자를 통해 풀다운 제어신호 PD_S0가 출력된다.
그리고, 구동 제어부(20)는 인버터 IV2, PMOS트랜지스터 P3,P4 및 NMOS트랜지스터 N3,N4를 구비한다. PMOS트랜지스터 P3, NMOS트랜지스터 N3는 전원전압단과 접지전압단 사이에 직렬 연결되어 공통 게이트 단자를 통해 디코딩신호 S1가 인가되고, 공통 드레인 단자를 통해 풀업 제어신호 PU_S1가 출력된다. 그리고, PMOS트 랜지스터 P4, NMOS트랜지스터 N4는 전원전압단과 접지전압단 사이에 직렬 연결되어 공통 게이트 단자를 통해 인버터 IV2에 의해 반전된 디코딩신호 S1가 인가되고, 공통 드레인 단자를 통해 풀다운 제어신호 PD_S1가 출력된다.
또한, 구동 제어부(30)는 인버터 IV3, PMOS트랜지스터 P5,P6 및 NMOS트랜지스터 N5,N6를 구비한다. PMOS트랜지스터 P5, NMOS트랜지스터 N5는 전원전압단과 접지전압단 사이에 직렬 연결되어 공통 게이트 단자를 통해 디코딩신호 S2가 인가되고, 공통 드레인 단자를 통해 풀업 제어신호 PU_S2가 출력된다. 그리고, PMOS트랜지스터 P6, NMOS트랜지스터 N6는 전원전압단과 접지전압단 사이에 직렬 연결되어 공통 게이트 단자를 통해 인버터 IV3에 의해 반전된 디코딩신호 S2가 인가되고, 공통 드레인 단자를 통해 풀다운 제어신호 PD_S2가 출력된다.
이러한 구성을 갖는 종래의 ODT(On Die Termination) 제어 장치는 디코딩신호 S0가 하이일 경우 터미네이션 저항값이 150Ω이 되고, 디코딩신호 S0,S1가 하이일 경우 터미네이션 저항값이 75Ω이 되고, 디코딩신호 S0~S2가 모두 하이일 경우 터미네이션 저항값이 50Ω가 된다.
그런데, 종래의 ODT 제어 장치는 풀업 제어신호 PU_S0~PU_S2와 풀다운 제어신호 PD_S0~PD_S2에 의해 구동되는 ODT 블럭에서 각각의 메인 터미네이션부의 PMOS트랜지스터와 NMOS트랜지스터가 동시에 턴온/턴오프된다. 이에 따라, 실제로 터미네이션 저항값이 발생할 경우 풀업 저항과 풀다운 저항이 서로 다른 트랜지스터의 스위칭 동작에 의해 발생되어 저항값이 변하게 된다. 따라서, PMOS트랜지스터의 풀업 저항값과 NMOS트랜지스터의 풀다운 저항값의 오류를 정확히 판단할 수 없는 문제점이 있다.
또한, 디자인시 목표로 하는 값과는 달리 공정 등 여러 가지 변화 요인에 의해 트랜지스터의 동작이 적절하게 변하는 것을 테스트해야 하지만, 종래의 장치는 디자인시 이를 수정하는 것이 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 메인 온-다이 터미네이션 블럭의 풀업/풀다운 트랜지스터의 동작을 별도로 테스트하여 PMOS/NMOS 저항값의 오류를 쉽게 판단하고 원하는 스펙 마진을 확보할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 온-다이 터미네이션 테스트 장치는, 어드레스를 디코딩하여 터미네이션 저항값을 설정하기 위한 복수개의 디코딩신호를 출력하는 확장 모드 레지스터 셋트 디코더; 풀업 테스트 신호와 풀다운 테스트 신호 및 복수개의 디코딩 신호를 논리조합하여 복수개의 풀업 제어신호와 복수개의 풀다운 제어신호를 선택적으로 활성화시키는 온-다이 터미네이션 제어부; 및 풀업저항을 조정하는 PMOS 구동부와 풀다운저항을 조정하는 NMOS 구동부를 포함하는 메인 터미네이션부를 복수개 포함하여, 복수개의 풀업 제어신호와 복수개의 풀다운 제어신호의 활성화 상태에 따라 이와 대응하는 PMOS 구동부와 NMOS 구동부를 개별 적으로 활성화시켜 터미네이션 저항값을 테스트하는 온-다이 터미네이션 블럭을 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명에 따른 온 다이 터미네이션(ODT;On Die Termination) 테스트 장치에 관한 구성도이다.
본 발명은 EMRS(Extended Mode Register Set;확장 모드 레지스터 셋트) 디코더(100)와, ODT 제어부(200) 및 ODT 블럭(300)을 포함한다.
여기서, EMRS 디코더(100)는 EMRS 코드를 설정하기 위한 어드레스 A2,A6를 디코딩하여 디코딩신호 S0~S2를 출력한다. 그리고, ODT 제어부(200)는 디코딩신호 S0~S2에 따라 PMOS/NMOS트랜지스터의 풀업/풀다운 저항값을 별도로 테스트하기 위한 풀업 제어신호 PU_S0~PU_S2와 풀다운 제어신호 PD_S0~PD_S2를 출력한다. ODT 블럭(300)은 풀업 제어신호 PU_S0~PU_S2와 풀다운 제어신호 PD_S0~PD_S2에 따라 풀업/풀다운 저항값을 제어하여 출력 데이타 DQ를 출력한다.
도 3은 도 2의 EMRS 디코더(100)에 관한 상세 회로도이다.
EMRS 디코더(100)는 복수개의 인버터 IV4~IV10와, 복수개의 낸드게이트 ND1~N5를 구비한다.
여기서, 낸드게이트 ND1는 어드레스 A2,A6를 낸드연산한다. 인버터 IV6는 낸드게이트 ND1의 출력을 반전하여 디코딩신호 S0를 출력한다. 낸드게이트 ND2는 어드레스 A2와 인버터 IV5에 의해 반전된 어드레스 A6를 낸드연산한다. 낸드게이 트 ND4는 인버터 IV4에 의해 반전된 어드레스 A2와 어드레스 A6를 낸드연산한다.
그리고, 낸드게이트 ND3는 낸드게이트 ND1,ND2의 출력을 낸드연산한다. 인버터 IV7,IV8는 낸드게이트 ND3의 출력을 비반전 지연하여 디코딩신호 S1를 출력한다. 또한, 낸드게이트 ND5는 낸드게이트 ND2,ND4의 출력을 낸드연산한다. 그리고, 인버터 IV9,IV10는 낸드게이트 ND5의 출력을 비반전 지연하여 디코딩신호 S2를 출력한다.
도 4는 도 2의 온-다이 터미네이션 제어부(200)에 관한 상세 회로도이다.
온-다이 터미네이션 제어부(200)는 복수개의 낸드게이트 ND1~ND6와, 복수개의 인버터 IV11~IV13를 구비한다.
여기서, 낸드게이트 ND1는 디코딩신호 S0와 풀업 테스트신호 TM_PU0를 낸드연산하여 풀업 제어신호 PU_S0를 출력한다. 낸드게이트 ND2는 디코딩신호 S0와 풀다운 테스트신호 TM_PD0를 낸드연산한다. 인버터 IV11는 낸드게이트 ND2의 출력을 반전하여 풀다운 제어신호 PD_S0를 출력한다.
그리고, 낸드게이트 ND3는 디코딩신호 S1와 풀업 테스트신호 TM_PU1를 낸드연산하여 풀업 제어신호 PU_S1를 출력한다. 낸드게이트 ND4는 디코딩신호 S1와 풀다운 테스트신호 TM_PD1를 낸드연산한다. 인버터 IV12는 낸드게이트 ND4의 출력을 반전하여 풀다운 제어신호 PD_S1를 출력한다.
또한, 낸드게이트 ND5는 디코딩신호 S2와 풀업 테스트신호 TM_PU2를 낸드연산하여 풀업 제어신호 PU_S2를 출력한다. 낸드게이트 ND6는 디코딩신호 S2와 풀다운 테스트신호 TM_PD2를 낸드연산한다. 인버터 IV13는 낸드게이트 ND6의 출력을 반전하여 풀다운 제어신호 PD_S2를 출력한다.
도 5는 도 2의 온-다이 터미네이션 블럭(300)에 관한 상세 구성도이다.
온-다이 터미네이션 블럭(300)은 복수개의 메인 터미네이션부(310,320,330)를 구비한다.
여기서, 메인 터미네이션부(310)는 풀업 제어신호 PU_S0에 의해 구동되는 PMOS 구동부(311)와, 풀다운 제어신호 PD_S0에 의해 구동되는 NMOS 구동부(312)를 구비한다. 그리고, 메인 터미네이션부(320)는 풀업 제어신호 PU_S1에 의해 구동되는 PMOS 구동부(321)와, 풀다운 제어신호 PD_S1에 의해 구동되는 NMOS 구동부(322)를 구비한다. 또한, 메인 터미네이션부(330)는 풀업 제어신호 PU_S2에 의해 구동되는 PMOS 구동부(331)와, 풀다운 제어신호 PD_S2에 의해 구동되는 NMOS 구동부(332)를 구비한다.
도 6은 도 5의 메인 터미네이션부(310,320,330)에 관한 상세 회로도이다. 메인 터미네이션부(310~330)의 구성을 모두 동일하며, 본 발명에서는 메인 터미네이션부(320)의 상세 구성을 그 실시예로 설명한다. 메인 터미네이션부(320)는 PMOS 구동부(321)와, NMOS 구동부(322)를 포함한다.
여기서, PMOS 구동부(321)는 복수개의 PMOS트랜지스터 P7~P10와 터미네이션 저항 R1을 구비한다. 복수개의 PMOS트랜지스터 P7~P10는 전원전압 VDDQ 인가단 사이에 직렬 연결되어 공통 게이트 단자를 통해 풀업 제어신호 PU_S1가 인가된다. 그리고, 터미네이션 저항 R1는 PMOS트랜지스터 P8,P9의 연결단과 데이타 DQ 출력단 사이에 연결된다.
그리고, NMOS 구동부(322)는 복수개의 NMOS트랜지스터 N7~N10와 터미네이션 저항 R2을 구비한다. 복수개의 NMOS트랜지스터 N7~N10는 접지전압 VSSQ 인가단 사이에 직렬 연결되어 공통 게이트 단자를 통해 풀다운 제어신호 PD_S1가 인가된다. 그리고, 터미네이션 저항 R2는 NMOS트랜지스터 N8,N9의 연결단과 데이타 DQ 출력단 사이에 연결된다.
이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다.
DDR2(Double Data Rate)의 ODT는 스펙에서 제시하는 유효(Effective) 저항을 터미네이션 저항으로 사용한다. 이러한 유효 저항의 값은 EMRS 디코더(100)에서 설정된 코드에 의해 50Ω, 75Ω, 100Ω으로 정해지며, 이에 대응하는 디코딩신호 S0~S2를 디코딩한다. 그리고, EMRS 디코더(100)의 유효 저항값은 외부의 코드를 이용하여 변경할 수 있다.
즉, EMRS 디코더(100)는 어드레스 A6,A2가 모두 '0'일 경우 ODT 디스에이블 모드를 설정한다. 그리고, 어드레스 A6가 '0' 어드레스 A2가 '1'일 경우, 유효(Effective) 저항값을 75Ω으로 설정한다. 또한, 어드레스 A6가 '1' 어드레스 A2가 '0'일 경우, 유효(Effective) 저항값을 100Ω으로 설정한다. 또한, 어드레스 A6,A2가 모두 '1'일 경우, 유효(Effective) 저항값을 50Ω으로 설정한다.
이후에, ODT 제어부(200)는 디코딩신호 S0~S2가 모두 활성화될 경우, 풀다운 테스트신호 TM_PD0~TM_PD2 및 풀업 테스트신호 TM_PU0~TM_PU2에 따라 풀업 제어신호 PU_S0~PU_S2와 풀다운 제어신호 PD_S0~PD_S2를 선택적으로 활성화시킨다.
즉, 본 발명은 풀업 테스트신호 TM_PU와 풀다운 테스트신호 TM_PD에 의해 메 인 터미네이션부(310,320,330)의 PMOS 구동부(311,321,331)와 NMOS 구동부(312,322,332)를 별도로 제어할 수 있도록 한다. 즉, 풀업 저항이 많거나 적을 경우 PMOS 구동부(311,321,331)를 튜닝(Tuning)하고, 풀다운 저항이 많거나 적을 경우 NMOS 구동부(312,322,332)를 별도로 튜닝함으로써 스펙에서 제시된 값에 근접한 마진을 확보할 수 있도록 한다.
예를 들어, 터미네이션 저항값을 150Ω으로 설정할 경우 메인 터미네이션부(310,320,330) 중 하나의 메인 터미네이션부(320)를 턴온시키면 된다.
즉, 풀업 테스트신호 TM_PU1가 활성화될 경우 풀업 제어신호 PU_S1와 풀다운 제어신호 PD_S1가 모두 로우가 된다. 이에 따라, NMOS 구동부(322)는 턴오프 상태를 유지하고, PMOS 구동부(321)는 턴온되어 PMOS 구동부(321) 쪽의 전류를 DQ 패드를 통해 측정할 수 있도록 한다.
반면에, 풀다운 테스트신호 TM_PD1가 활성화될 경우 풀업 제어신호 PU_S1와 풀다운 제어신호 PD_S1가 모두 하이가 된다. 이에 따라, PMOS 구동부(321)는 턴오프 상태를 유지하고, NMOS 구동부(322)는 턴온되어 NMOS 구동부(322) 쪽의 전류를 DQ 패드를 통해 측정할 수 있도록 한다.
따라서, 풀업 테스트신호 TM_PU와 풀다운 테스트신호 TM_PD를 이용하여 PMOS 구동부(311,321,331)와 NMOS 구동부(312,322,332)를 개별적으로 턴온/턴오프시킴으로써 각각 전류 비를 측정하거나 트랜지스터의 특성을 테스트할 수 있게 된다. 이에 따라, 메인 터미네이션부(310,320,330)의 유효 저항값이나 터미네이션 저항(RTT)의 미스매치(Mismatch) 등을 원하는 스펙에 맞도록 제어하여 제품의 신뢰성을 향상시킬 수 있도록 한다
이상에서 설명한 바와 같이, 본 발명은 메인 온-다이 터미네이션 블럭의 풀업/풀다운 트랜지스터의 동작을 별도로 테스트하여 PMOS/NMOS 저항값의 오류를 쉽게 판단하고 원하는 스펙 마진을 확보할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 어드레스를 디코딩하여 터미네이션 저항값을 설정하기 위한 복수개의 디코딩신호를 출력하는 확장 모드 레지스터 셋트 디코더;
    복수의 풀업 테스트 신호와 복수의 풀다운 테스트 신호 및 상기 복수개의 디코딩 신호를 논리조합하여 복수개의 풀업 제어신호와 복수개의 풀다운 제어신호를 선택적으로 활성화시키는 온-다이 터미네이션 제어부; 및
    풀업저항을 조정하는 PMOS 구동부와 풀다운저항을 조정하는 NMOS 구동부를 포함하는 메인 터미네이션부를 복수개 포함하여, 상기 복수개의 풀업 제어신호와 상기 복수개의 풀다운 제어신호의 활성화 상태에 따라 이와 대응하는 상기 PMOS 구동부와 상기 NMOS 구동부를 개별적으로 활성화시켜 상기 터미네이션 저항값을 테스트하는 온-다이 터미네이션 블럭을 포함하는 것을 특징으로 하는 온-다이 터미네이션 테스트 장치.
  2. 제 1항에 있어서, 상기 온-다이 터미네이션 제어부는 상기 풀업 테스트 신호의 활성화시 상기 복수개의 풀업 제어신호를 선택적으로 활성화시키고, 상기 풀다운 테스트 신호의 활성화시 상기 복수개의 풀다운 제어신호를 선택적으로 활성화시킴을 특징으로 하는 온-다이 터미네이션 테스트 장치.
  3. 제 1항에 있어서, 상기 온-다이 터미네이션 제어부는
    복수개의 풀업 테스트 신호와 상기 복수개의 디코딩 신호를 논리연산하여 상기 복수개의 풀업 제어신호를 출력하는 복수개의 제 1논리연산 소자;
    복수개의 풀다운 테스트 신호와 상기 복수개의 디코딩 신호를 논리연산하는 복수개의 제 2논리연산 소자; 및
    상기 복수개의 제 2논리연산 소자의 출력을 반전하여 상기 복수개의 풀다운 제어신호를 출력하는 반전수단을 포함하는 것을 특징으로 하는 온-다이 터미네이션 테스트 장치.
  4. 제 3항에 있어서, 상기 복수개의 제 1논리연산 소자는 제 1낸드게이트를 포함하는 것을 특징으로 하는 온-다이 터미네이션 테스트 장치.
  5. 제 3항에 있어서, 상기 복수개의 제 2논리연산 소자는 제 2낸드게이트를 포함하는 것을 특징으로 하는 온-다이 터미네이션 테스트 장치.
  6. 제 1항에 있어서, 상기 온-다이 터미네이션 블럭은 상기 PMOS 구동부와 상기 NMOS 구동부를 포함하여 동일한 저항값으로 설정된 복수개의 메인 터미네이션부를 포함하는 것을 특징으로 하는 온-다이 터미네이션 테스트 장치.
  7. 제 1항 또는 제 6항에 있어서, 상기 복수개의 풀업 제어신호의 개수는 상기 PMOS 구동부의 개수와 동일함을 특징으로 하는 온-다이 터미네이션 테스트 장치.
  8. 제 1항 또는 제 6항에 있어서, 상기 복수개의 풀다운 제어신호의 개수는 상기 NMOS 구동부의 개수와 동일함을 특징으로 하는 온-다이 터미네이션 테스트 장치.
KR1020050117640A 2005-09-29 2005-12-05 온-다이 터미네이션 테스트 장치 KR100753035B1 (ko)

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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4086757B2 (ja) * 2003-10-23 2008-05-14 Ｎｅｃエレクトロニクス株式会社 半導体集積回路の入出力インターフェース回路
KR100599215B1 (ko) * 2005-07-19 2006-07-12 삼성전자주식회사 시그너쳐 회로 및 시그너쳐 정보 독출방법과 이를 이용한반도체 칩
KR100829787B1 (ko) * 2006-08-28 2008-05-16 삼성전자주식회사 온 다이 터미네이션 테스트에 적합한 반도체 메모리 장치,이를 구비한 메모리 테스트 시스템, 및 온 다이 터미네이션테스트 방법
US7595657B2 (en) 2007-05-01 2009-09-29 Sony Corporation Dynamic dual control on-die termination
US7558130B2 (en) * 2007-06-04 2009-07-07 Micron Technology, Inc. Adjustable drive strength apparatus, systems, and methods
TW200910373A (en) * 2007-06-08 2009-03-01 Mosaid Technologies Inc Dynamic impedance control for input/output buffers
KR100881131B1 (ko) 2007-06-25 2009-02-02 주식회사 하이닉스반도체 온-다이 터미네이션 저항 측정장치 및 반도체 메모리 장치
KR100861308B1 (ko) * 2007-06-29 2008-10-01 주식회사 하이닉스반도체 온 다이 터미네이션 장치
US7864604B2 (en) * 2007-09-27 2011-01-04 Intel Corporation Multiple address outputs for programming the memory register set differently for different DRAM devices
KR100897293B1 (ko) * 2007-11-12 2009-05-14 주식회사 하이닉스반도체 반도체 장치, 반도체 장치의 온 다이 터미네이션 회로 및그 제어 방법
KR20090131020A (ko) 2008-06-17 2009-12-28 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 온 다이 터미네이션 회로
ES2445402T3 (es) * 2009-02-12 2014-03-03 Mosaid Technologies Incorporated Circuito de terminación para terminación en troquel
JP2010219751A (ja) * 2009-03-16 2010-09-30 Elpida Memory Inc 半導体装置
US7843213B1 (en) * 2009-05-21 2010-11-30 Nanya Technology Corp. Signal termination scheme for high speed memory modules
JP2013030001A (ja) * 2011-07-28 2013-02-07 Elpida Memory Inc 情報処理システム
USRE49506E1 (en) 2012-12-03 2023-04-25 Samsung Electronics Co., Ltd. High/low speed mode selection for output driver circuits of a memory interface
KR102185284B1 (ko) * 2013-12-12 2020-12-01 삼성전자 주식회사 온 다이 터미네이션 저항들의 부정합을 보상하는 버퍼 회로, 반도체 장치 반도체 장치의 동작방법
KR20220039954A (ko) 2020-09-22 2022-03-30 삼성전자주식회사 프로브 장치, 테스트 장치, 및 반도체 장치의 테스트 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030090955A (ko) * 2002-05-24 2003-12-01 삼성전자주식회사 온-다이 터미네이션 제어방법 및 그에 따른 제어회로
KR20040055879A (ko) * 2002-12-23 2004-06-30 주식회사 하이닉스반도체 온 다이 터미네이션 회로

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3226293B2 (ja) * 1991-04-24 2001-11-05 株式会社日立製作所 半導体集積回路
JP2000310672A (ja) * 1999-04-28 2000-11-07 Fujitsu Ltd 半導体装置
KR100468728B1 (ko) * 2002-04-19 2005-01-29 삼성전자주식회사 반도체 집적회로의 온-칩 터미네이터, 그 제어 회로 및 그제어 방법
KR100464437B1 (ko) 2002-11-20 2004-12-31 삼성전자주식회사 온칩 ｄｃ 전류 소모를 최소화할 수 있는 ｏｄｔ 회로와ｏｄｔ 방법 및 이를 구비하는 메모리장치를 채용하는메모리 시스템
KR100506976B1 (ko) * 2003-01-03 2005-08-09 삼성전자주식회사 온다이 터미네이션 회로를 가지는 동기 반도체 메모리 장치
KR100532431B1 (ko) * 2003-04-29 2005-11-30 삼성전자주식회사 부정합되는 온-다이 터미네이션 회로 및 터미네이션 방법
US6924660B2 (en) * 2003-09-08 2005-08-02 Rambus Inc. Calibration methods and circuits for optimized on-die termination
US7019553B2 (en) * 2003-12-01 2006-03-28 Micron Technology, Inc. Method and circuit for off chip driver control, and memory device using same
KR100729916B1 (ko) * 2004-04-08 2007-06-18 주식회사 하이닉스반도체 온 다이 터미네이션 회로
KR100618826B1 (ko) * 2004-05-13 2006-09-08 삼성전자주식회사 Ｓ11 파라미터 측정을 위한 반도체 메모리 장치, 반도체메모리 장치의 ｓ11 파라미터 측정을 위한 테스트 보드,및 반도체 메모리 장치의 ｓ11 파라미터 측정 방법
US7138823B2 (en) * 2005-01-20 2006-11-21 Micron Technology, Inc. Apparatus and method for independent control of on-die termination for output buffers of a memory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030090955A (ko) * 2002-05-24 2003-12-01 삼성전자주식회사 온-다이 터미네이션 제어방법 및 그에 따른 제어회로
KR20040055879A (ko) * 2002-12-23 2004-06-30 주식회사 하이닉스반도체 온 다이 터미네이션 회로

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