CN113223575B - 高速电平移位器 - Google Patents

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Abstract

本文中所揭示的实施例涉及高速电平移位器。具体来说，所述电平移位器包含第一串联晶体管布置以使第一晶体管偏移。所述电平移位器还包含第二串联晶体管布置以使第二晶体管偏移。所述第一串联晶体管布置与所述第二串联晶体管布置相反。所述第一串联晶体管布置的输出经耦合到第一节点且基于输入信号来将所述第一节点选择性地耦合到第一电压。所述第二串联晶体管布置的输出经耦合到第二节点且基于输入信号来将所述第二节点耦合到所述第一电压。所述第一节点及所述第二节点在不同时间耦合到所述第一电压。所述串联晶体管布置实现比常规电平移位器更快的电平移位。

Description

高速电平移位器
技术领域
本发明的实施例大体上涉及半导体装置的领域。更具体来说，本发明的实施例涉及一种高速电压电平移位器。
背景技术
半导体装置(例如，存储器装置)可利用电平移位器。例如，动态随机存取存储器(DRAM)装置可使用电平移位器以允许DRAM装置的集成电路(IC)之间的兼容性。例如，DRAM装置的第一IC可利用第一电压(约1.8伏)，而DRAM装置的第二IC利用第二电压(3.3伏)。为了使第一IC及第二IC能够兼容以用于同一DRAM装置中，电平移位器可将第一IC的输出增加到第二电压以供第二IC使用。然而，电平移位器可能是速度受限的且不适用于一些高速操作。
本发明的实施例可旨在解决上文所阐述的一或多个问题。
发明内容
根据本申请案的一个方面，提供一种电压电平移位器。所述电压电平移位器包括：输入，其经配置以接收数据信号；第一节点，其经配置以提供所述电压电平移位器的输出；第一晶体管，其经耦合到所述第一节点且经配置以基于所述数据信号来将所述第一节点选择性地耦合到第一电压电平；第二晶体管，其经耦合到所述第一节点；第三晶体管，其经耦合到所述第二晶体管及第二电压电平，其中所述第三晶体管经配置以在比所述数据信号的脉冲的持续时间短的周期内在所述第二晶体管与所述第二电压电平之间提供第一相对强的连接；及第四晶体管，其与所述第三晶体管并联地耦合到所述第二晶体管及所述第二电压电平，其中所述第四晶体管经配置以由于所述第四晶体管小于所述第一晶体管而在所述第二晶体管与所述第二电压电平之间提供相对弱的连接，从而在所述第四晶体管及所述第一晶体管均被激活时使所述第一晶体管能够压制所述相对弱的连接且将所述第一节点移动到所述第一电压电平。
根据本申请案的另一方面，提供一种存储器装置。所述存储器装置包括：多个存储器存储体；命令接口，其包括多个电路且经配置以接收多个信号，其中所述多个信号引起所述存储器装置对所述多个存储器存储体执行操作；及电压电平移位器，其经耦合到所述命令接口，其中所述电压电平移位器包括并联电平移位器，每一并联电平移位器包括：输入，其经配置以接收所述多个信号中的数据信号；节点，其经配置以提供所述电压电平移位器的输出；第一晶体管，其经耦合到所述节点且经配置以基于所述数据信号来将所述节点选择性地耦合到第一电压电平；第二晶体管，其经耦合到所述节点且经配置以将所述节点耦合到第二电压电平；及第三晶体管，其经耦合到所述节点且经配置以将所述节点耦合到所述第二电压电平，其中与所述节点和所述第二电压电平之间经由所述第二晶体管的相对强的连接相比，所述第三晶体管在所述节点与所述第二电压电平之间提供相对弱的连接。
根据本申请案的又一方面，提供一种方法。所述方法包括：接收逻辑输入；使用第一晶体管将第一节点上拉到第一电压；在延迟已逝去之后，停止使用所述第一晶体管进行的所述上拉；在停止所述上拉之后，经由第二晶体管将所述第一节点维持在所述第一电压；及通过使用下拉晶体管压制所述第二晶体管来将所述第一节点下拉到第二电压。
附图说明
图1是说明根据本发明的实施例的存储器装置的一些特征的简化框图。
图2是电压电平移位器的电路图。
图3是根据本发明的实施例的高速电压电平移位器的电路图。
图4是根据本发明的实施例的具有用于平衡传播延迟的附加电路系统的图3的高速电平移位器的电路图。
具体实施方式
下文将描述一或多个特定实施例。为了提供对这些实施例的简要描述，说明书中未描述实际实施方案的所有特征。应明白，在任何此类实际实施方案的开发中，如在任何工程或设计项目中，必须做出众多实施方案特定决策以实现开发者的特定目标，例如遵守可能因实施方案而异的系统相关及业务相关约束。此外，应明白，此开发工作可能是复杂且耗时的，但对于受益于本发明的所属领域的一般技术人员来说，将是设计、制作及制造的例行任务。
存储器装置交换数据且将数据存储在存储器存储体中。为了使数据流过存储器装置，可使用电平移位器来确保存储器装置的各个IC的或某个IC内的电压电平之间的恰当移位。与常规电平移位器相比，本文中所揭示的实施例提供改进的性能及增加的速度。
图1是说明存储器装置10的一些特征的简化框图。根据一个实施例，存储器装置10可为双倍数据速率类型五同步动态随机存取存储器(DDR5 SDRAM)装置。与前几代DDRSDRAM相比，DDR5 SDRAM的各种特征允许降低功率消耗，增加带宽且增加存储容量。存储器装置10表示具有数个存储器存储体12的单个存储器芯片(例如，SDRAM芯片)的一部分。存储器存储体12可为例如DDR5 SDRAM存储器存储体。存储器存储体12可经安置在布置在双列直插式存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上。每一DIMM可包含数个SDRAM存储器芯片(例如，八个或十六个存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储体12。
对于DDR5，存储器存储体12可经布置以形成存储体群组。例如，存储器芯片可包含用于八千兆字节(8Gb)DDR5 SDRAM的十六个存储器存储体12。存储器存储体12可经布置成八个存储器存储体群组，每一存储器存储体群组包含两个存储器存储体。对于十六千兆字节(16Gb)DDR5 SDRAM，存储器芯片可包含布置成八个存储器存储体群组的三十二个存储器存储体12，每一存储器存储体群组包含例如四个存储器存储体12。
取决于总体系统的应用及设计，可利用存储器装置10上的存储器存储体12的各种其它配置、组织及尺寸。在一个实施例中，每一存储器存储体12包含存储体控制块22，所述存储体控制块22控制到及来自存储体12的命令的执行以在存储器装置中执行各种功能，例如解码、时序控制、数据控制及其任何组合。
存储器装置10可包含在输入电压与输出电压之间进行改变的电平移位器13。所说明的电平移位器13可经定位在输入/输出(I/O)接口16中。另外或替代地，电平移位器13可经定位在存储器装置10的其它组件中，例如数据路径46或命令接口14。在一些实施例中，电平移位器13可经定位在存储器装置10的一个以上组件中及/或可经定位在存储器装置10的组件之间。此外，在一些实施例中，电平移位器13可用于除存储器装置10以外的其它电子装置中。
存储器装置10的命令接口14经配置以接收及传输数个信号(例如，信号15)。可从例如处理器或控制器的外部装置(未展示)接收信号15。处理器或控制器可将各种信号15提供到存储器装置10以促进将写入到存储器装置10或从存储器装置10读取的数据的传输及接收。
将明白，命令接口14可包含数个电路，例如时钟输入电路18及命令地址输入电路20，以确保对信号15的恰当处置。命令接口14可从外部装置接收一或多个时钟信号。通常，双倍数据速率(DDR)存储器利用系统时钟信号的差分对，在本文中被称为真实时钟信号(Clk_t/)及条形时钟信号(Clk_c)。DDR的正时钟边缘是指其中上升的真实时钟信号Clk_t/与下降的条形时钟信号Clk_c交叉的点。负时钟边缘指示下降的真实时钟信号Clk_t及条时钟信号Clk_c的上升的转变。通常在时钟信号的正边缘上键入命令(例如，读取命令、写入命令等)。可在正时钟边缘及负时钟边缘两者上传输或接收数据。
时钟输入电路18接收真实时钟信号(Clk_t/)及条形时钟信号(Clk_c)且生成内部时钟信号CLK。内部时钟信号CLK经供应到内部时钟生成器，例如延迟锁定环(DLL)电路30。DLL电路30基于经接收的内部时钟信号CLK来生成相控内部时钟信号LCLK。相控内部时钟信号LCLK经供应到例如I/O接口16，且用作用于确定读取数据的输出时序的时序信号。在一些实施例中，如下文所论述，时钟输入电路18可包含将时钟信号分成多个(例如，四个)相位的电路系统。时钟输入电路18还可包含相位检测电路系统以当多组脉冲过于频繁地出现而使时钟输入电路18无法在脉冲之间复位时检测哪个相位接收到第一脉冲。
内部时钟信号/相位CLK也可经提供到存储器装置10内的各种其它组件且可用于生成各种额外内部时钟信号。例如，内部时钟信号CLK可经提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可对命令信号进行解码以提供各种内部命令。例如，命令解码器32可通过总线36将命令信号提供到DLL电路30以协调相控内部时钟信号LCLK的生成。相控内部时钟信号LCLK可用于例如通过I/O接口16时控数据。
此外，命令解码器32可对例如读取命令、写入命令、模式寄存器设置命令、激活命令等的命令进行解码，且经由总线路径40提供对与所述命令对应的特定存储器存储体12的存取。将明白，存储器装置10可包含各种其它解码器，例如行解码器及列解码器，以促进对存储器存储体12的存取。
存储器装置10基于从例如处理器的外部装置接收的命令/地址信号来执行例如读取命令及写入命令的操作。在一个实施例中，命令/地址总线34可为14位总线以容纳命令/地址信号(CA<13:0>)。使用时钟信号(Clk_t/及Clk_c)将命令/地址信号15时控到命令接口14。命令接口14可包含命令地址输入电路20，所述命令地址输入电路20经配置以接收及传输命令以通过命令解码器32提供对存储器存储体12的存取。此外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号使存储器装置10能够处理传入CA<13:0>总线上的命令。对存储器装置10内的特定存储器存储体12的存取使用所述命令编码在CA<13:0>总线上。
另外，命令接口14可经配置以接收数个其它命令信号。例如，可提供裸片端接命令/地址(CA_ODT)信号以促进存储器装置10内的恰当阻抗匹配。可使用复位命令(RESET_n)来例如在加电期间复位命令接口14、状态寄存器、状态机等。命令接口14还可接收命令/地址反相(CAI)信号，所述信号/地址反相(CAI)信号可经提供以例如取决于特定存储器装置10的命令/地址路由而使命令/地址总线34上的命令/地址信号CA<13:0>的状态反相。还可提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置(例如存储器装置10)的配置，可使用MIR信号来多路复用信号因此可交换信号以实现信号到存储器装置10的某些路由。也可提供促进存储器装置10的测试的各种信号，例如测试启用(TEN)信号。例如，TEN信号可用于将存储器装置10置于测试模式中以进行连接性测试。
命令接口14还可用于针对可能检测到的错误而将警报信号(ALERT_n)提供到系统处理器或控制器。例如，如果检测到循环冗余校验(CRC)错误，那么可从存储器装置10传输警报信号(ALERT_n)。也可生成其它警报信号。此外，在例如使用TEN信号执行的连接性测试模式的一些操作期间，用于从存储器装置10传输警报信号(ALERT_n)的总线及引脚可用作输入引脚，如上文所描述。
利用上文所论述的命令及时控信号15，通过透过I/O接口16传输及接收数据信号44，可将数据发送到存储器装置10及从存储器装置10发送数据。更具体来说，可通过数据路径46将数据发送到存储器存储体12或从存储器存储体12检索数据，所述数据路径46包含多个双向数据总线。通常在一或多个双向数据总线中传输及接收通常被称为DQ信号的数据I/O信号。对于特定存储器装置，例如DDR5 SDRAM存储器装置，I/O信号可被分成高位字节及低位字节。例如，对于x16存储器装置，将I/O信号可被分成与例如数据信号的高位字节及低位字节对应的高位I/O信号及低位I/O信号(例如，DQ<15:8>及DQ<7:0>)。
为了允许存储器装置10内的更高数据速率，一些存储器装置，例如DDR存储器装置可利用通常被称为DQS信号的数据选通信号。DQS信号由发送数据的外部处理器或控制器驱动(例如，针对写入命令)或由存储器装置10驱动(例如，针对读取命令)。对于读取命令，DQS信号实际上是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号可用作时钟信号以捕获对应输入数据。正如时钟信号(Clk_t/及Clk_c)，DQS信号可被提供为数据选通信号的差分对(DQS_t/及DQS_b)以在读取及写入期间提供差分对信令。对于一些存储器装置，例如DDR5 SDRAM存储器装置，DQS信号的差分对可被分成与例如发送到存储器装置10及从存储器装置10发送的数据的高位字节及低位字节对应的高位数据选通信号及低位数据选通信号(例如，UDQS_t/及UDQS_b；LDQS_t/及LDQS_b)。
阻抗(ZQ)校准信号也可通过I/O接口16提供到存储器装置10。ZQ校准信号可经提供到参考引脚且用于通过跨工艺、电压及温度(PVT)值的变化调整存储器装置10的上拉电阻器及下拉电阻器来调谐输出驱动器及ODT值。因为PVT特性可能影响ZQ电阻器值，所以可将ZQ校准信号提供到ZQ参考引脚以用于调整电阻以将输入阻抗校准为已知值。将明白，精密电阻器通常耦合在存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。这个电阻器充当用于调整I/O引脚的内部ODT及驱动强度的参考。
另外，环回信号(LOOPBACK)可通过I/O接口16提供到存储器装置10。环回信号可在测试或调试阶段期间使用以将存储器装置10设置成其中信号通过同一引脚通过存储器装置10环回的模式。例如，环回信号可用于设置存储器装置10以测试存储器装置10的数据输出(DQ)。环回可包含数据及选通脉冲或可能仅包含数据引脚。这通常意在用于监视由存储器装置10在I/O接口16处捕获的数据。
将明白，各种其它组件，例如电力供应器电路(用于接收外部VDD及VSS信号)、模式寄存器(用于定义可编程操作及配置的各种模式)、读取/写入放大器(用于在读取/写入期间放大信号)、温度传感器(用于感测存储器装置10的温度)等也可经并入到存储器装置10中。因此，应理解，可提供图1的框图以突出存储器装置10的一些功能特征以辅助后续详细描述。此外，尽管前文已论述DDR5存储器装置，但本文中所论述的电平移位器可用于任何类型的电子装置及/或其它类型的存储器中，例如双倍数据速率类型4DRAM(DDR4)存储器装置。
图2是电压电平移位器200的电路图。电平移位器200可与关于图1所论述的电平移位器13对应。电平移位器13可包含晶体管202(T1)、晶体管204(T2)、反相器206、晶体管210(T4)及晶体管208(T3)。在一个实施例中，晶体管204(T2)及晶体管210(T4)是p沟道晶体管，而晶体管202(T1)及晶体管208(T3)是n沟道晶体管。即，施加到n沟道晶体管的栅极的逻辑高电压接通晶体管202(T1)、208(T3)使得电流在其源极与漏极之间流动。相反，施加到p沟道晶体管的栅极的逻辑高电压关断晶体管204(T2)、210(T4)使得电流不流过晶体管204(T2)、210(T4)。应理解，电压电平移位器200的替代实施例可包含具有不同类型(n沟道或p沟道)的晶体管202(T1)、204(T2)、208(T3)、210(T4)及可经安置成不同于所展示的配置。
沿着输入线212供应输入信号DATA。输入线212经耦合到晶体管202(T1)的栅极及反相器206。在以下实例中，为便于论述，假设输入线212上的输入信号DATA为逻辑高(例如，1)或从逻辑低转变到逻辑高(例如，从0到1)。逻辑高经供应到晶体管202(T1)的栅极，这引起逻辑低信号(例如，0、VSS)耦合到晶体管204(T2)的栅极。供应到晶体管204(T2)的栅极的这个逻辑低信号也作为第一输出线L1上的第一输出信号DQ1从电压电平移位器200输出。将逻辑低信号施加到晶体管204(T2)的栅极引起晶体管204(T2)将逻辑高信号(例如，1、VDQS)耦合到晶体管210(T4)的栅极。逻辑高信号也经传输到第二输出线L2上的第二输出信号DQ2。因而，逻辑高信号可具有适当电压电平以经由第二输出线L2上的第二输出信号DQ2输出，所述电压电平不同于输入信号DATA的逻辑高电平。这个电平变化是在电压电平移位器200中执行的电平移位。
反相器206将经反相输入信号DATA1提供到晶体管208(T3)的栅极。当输入线212上的输入信号DATA为逻辑高时，经反相输入信号DATA1为低，从而引起晶体管208(T3)解耦第二输出线L2上的第二输出信号DQ2与低电压VSS且维持逻辑高电平。当输入信号DATA为逻辑低时，经反相输入信号DATA1为逻辑高，从而引起电压电平移位器200的逆向操作。一或多个缓冲器(未展示)可经安置在第一输出线L1及第二输出线L2中的一或两者上以保护耦合到其的电子装置或设备。
电压电平移位器200的输出信号DQ1、DQ2可通过从输入信号DATA到输出信号DQ1、DQ2的门转变的次数而延迟。例如，当输入信号DATA转变为高时，第一输出信号DQ1可在单个晶体管(晶体管202(T1))触发之后转变为低。然而，第二输出信号DQ2直到晶体管210(T4)由晶体管202(T1)压制才触发。即，晶体管210(T4)相对于晶体管202(T1)在物理上是小的。所述延迟可能比适合于并入电压电平移位器200的装置的延迟长。因此，电平移位器200可能不适合于关于图1所论述的存储器装置10及/或其它高速电子装置的高速操作。
晶体管210(T4)及晶体管204(T2)的相对小尺寸分别在相对长的上升时间内(例如在约300ps与约700ps之间，例如约500ps)将第一输出信号DQ1及第二输出信号DQ2驱动为逻辑高信号(例如，1、VDQS)。晶体管202(T1)及晶体管208(T3)的相对大尺寸分别在相对短的下降时间内(例如在约25ps与约75ps之间，例如约50ps)将第一输出信号DQ1及第二输出信号DQ2下拉为逻辑低信号(例如，0、VSS)。
图3是根据本发明的一个实施例的高速电平移位器300的电路图。电平移位器300可与关于图1所论述的电平移位器13对应。例如，高速电平移位器300可经定位在I/O接口16、数据路径46、命令接口14或其任何组合中。
如所说明，电平移位器300包含晶体管302(T5)、晶体管310(T6)、晶体管312(T7)、晶体管314(T8)、晶体管322(T9)、晶体管328(T10)、晶体管330(T11)、晶体管332(T12)、第一延迟门308、第二延迟门326、第一反相器320及第二反相器340。
如所说明，晶体管302(T5)及晶体管322(T9)可为n沟道晶体管，而晶体管310(T6)、晶体管312(T7)、晶体管314(T8)、晶体管328(T10)、晶体管330(T11)及晶体管332(T12)可为p沟道晶体管。此外，晶体管322(T9)及晶体管328(T10)可为低电压晶体管以实现快速传播。与对应n沟道晶体管相比，一些p沟道晶体管可能较弱。例如，晶体管314(T8)及晶体管332(T12)是弱晶体管且始终耦合到逻辑低(例如，0、VSS)，所述弱晶体管可由相应晶体管302(T5)及晶体管322(T9)迅速压制。应理解，晶体管302(T5)、310(T6)、312(T7)、314(T8)、322(T9)、328(T10)、330(T11)、332(T12)可为不同类型(n沟道或p沟道)且可经安置成不同于所展示的配置。
晶体管314(T8)及晶体管332(T12)可具有第一尺寸(例如，约440nm的最小宽度及约225nm的最小长度)。晶体管310(T6)、晶体管312(T7)及晶体管330(T11)可具有第二尺寸(例如，约3.3μm的最小宽度及约45nm的最小长度)。晶体管328(T10)可具有第三尺寸(例如，约3.12μm的最小宽度及约60nm的最小长度)。晶体管302(T5)可具有合适尺寸(例如，约760nm的最小宽度及约45nm的最小长度)。晶体管322(T9)可具有类似尺寸(例如，约700nm的最小宽度及约72nm的最小长度)。
在以下实例中，为便于论述，假设输入信号DATA为高(例如1)或从低转变到高(例如，从0到1)。输入信号DATA经耦合到晶体管302(T5)及第一反相器320。当在晶体管302(T5)的栅极处将输入信号DATA接收为逻辑高时，晶体管302(T5)将第三节点304耦合到低信号(例如，0、VSS)。第三节点304沿着第三线L3耦合到晶体管310(T6)的栅极。
在第三节点304经耦合到低信号的情况下，晶体管310(T6)经由晶体管312(T7)将第一节点324耦合到逻辑高电压(例如，1、VDQS)，晶体管312(T7)使来自输入信号DATA的前一循环的逻辑低施加到其栅极。第一节点324经由晶体管310(T6)及晶体管312(T7)耦合到逻辑高电压直到由第一延迟门308设置的持续时间在输入信号DATA归因于第一延迟门308的转变之后逝去为止。第一延迟门308及第二延迟门326接收信号且使信号延迟达预定定时延迟，例如约100ps，由此将前一信号保持在晶体管的相应栅极处达预定延迟。即，在第一延迟门308的持续时间逝去之后，由于第一节点324转变为高，晶体管312(T7)经由晶体管312(T7)解耦第一节点324与逻辑高。因此，来自第一延迟门308的信号经由晶体管312(T7)切断第一节点324处的上拉电压。代替地，在初始上拉之后，晶体管310(T6)经由相对小晶体管314(T8)耦合到逻辑高电压。可明白，晶体管314(T8)可充分地定尺寸以提供足够功率以维持第一节点324处的电压，但足够小以使晶体管322(T9)能够将第一节点324的电压下拉到低电压，尽管经由晶体管314(T8)进行连接。
例如，第一延迟门308可从第一节点324接收信号。信号通过第一延迟门308而延迟至少直到第三节点304及第一节点324上的逻辑低与逻辑高之间的电压转变完成且预定延迟已逝去为止。作为实例，第一延迟门308的预定延迟可为约100ps。
第二延迟门326以类似方式在第三节点304与晶体管330(T11)之间操作。第一节点324经由第四线L4耦合到晶体管328(T10)的栅极。在当前实例中，第一节点324在经由晶体管312(T7)及晶体管310(T6)上拉之后为逻辑高。因此，由于从第一节点324施加到晶体管328(T10)的栅极的逻辑高电压而截断晶体管328(T10)。即，第三节点304至少未经由晶体管328(T10)耦合到逻辑高。在至少预定延迟之后，第二延迟门326将晶体管302(T5)的输出(例如，逻辑低)供应到晶体管330(T11)。即，在至少预定延迟已逝去之后，晶体管330(T11)提供从VDQS到第三节点304的部分路径。
相反，如果输入信号DATA为逻辑低(例如，0)，那么输入信号通过第一反相器320反相且将逻辑高提供到晶体管322(T9)。晶体管322(T9)将第一节点324下拉到逻辑低(例如，0、VSS)。逻辑低经施加到经由晶体管330(T11)将第三节点304耦合到逻辑高电压(例如，1、VDQS)的晶体管328(T10)的栅极。逻辑高由第二延迟门326接收，其在由第二延迟门326设置的延迟逝去之后引起晶体管330(T11)经由晶体管330(T11)解耦第三节点304与逻辑高(例如，1、VDQS)。因此，当输入信号DATA在逻辑高与逻辑低之间循环时，第二延迟门326的切断在由第二延迟门326设置的延迟逝去之后通过晶体管330(T11)产生到逻辑高的脉冲上拉。代替地，逻辑高电压到第三节点304的连接经过相对小晶体管332(T12)，所述晶体管332(T12)相对于相应第三节点304及第一节点324类似于晶体管314(T8)那样起作用。
晶体管310(T6)及晶体管312(T7)的第一串联布置为高输入信号DATA提供到逻辑高(例如，1、VDQS)的“突发”(即，快速)上拉。类似地，晶体管328(T10)及晶体管330(T11)的第二串联布置为低输入信号DATA提供到逻辑高的“突发”上拉。即，第一及第二串联布置提供增加的速度以上拉从第三节点304及/或第一节点324测量的电平移位器300的输出DQ3。第一及第二串联布置上拉输出DQ3的速度与晶体管302(T5)及晶体管322(T9)的下拉速度基本上对称。
可沿着耦合到第三节点304或第一节点324的第五线L5测量输出DQ3。第二反相器340可经安置在第五线L5上。输出线342上的第二反相器340的输出可为电平移位器300的输出DQ3。第二反相器340可充当输出DQ3的缓冲放大器以提供0与1之间的输出电平的改进的可预测性。
基于电平移位器300的电路图，在高输入信号DATA与低输入信号DATA之间存在输出DQ3的两门偏移(例如，两个时钟循环)。在一些实施例中，可经由与第五线L5类似的线(未展示)从第一节点324获取额外互补输出，所述第五线L5经由第三节点304获得输出DQ3。另外或替代地，可通过使输出DQ3反相以获得高速电平移位器300的差分输出来获得互补输出。
图4是根据本发明的另一实施例的高速电平移位器400的电路图。电平移位器400与上文关于图3所论述的高速电平移位器300基本上类似。然而，电平移位器400包含输出线410上的额外电路系统来取代如图3中所展示的第二反相器340。
如所说明，电平移位器400包含耦合到第五线L5的第六线L6。第三反相器402及第四反相器404串联地安置在第六线L6上。NOR门406经耦合到第五线L5及在第六线L6上的第四反相器404的输出。NOR门406的输出在电平移位器400的输出线410上。
如上文所论述，在高输入信号DATA与低输入信号DATA之间存在输出DQ3的两门偏移。第三反相器402及第四反相器404通过产生电平移位器400的输出的四门延迟来平衡高输入信号与低输入信号之间的偏移，而不管输入信号DATA如何。即，在接收到输入信号DATA之后，电平移位器400的输出具有四门延迟。如果使用快速时钟来改变输入信号DATA，那么两门偏移可产生高速电平移位器300的大占空比。图4中添加到高速电平移位器400的额外电路系统平衡输出信号针对输入信号DATA的变化的延迟，这大幅减少增加所述电平移位器的占空比的发生。
有利地，本文中所揭示的实施例与下拉速度相比提供对称的上拉速度。即，为了对应存储器装置的高速操作而增加上拉速度。上拉速度的增加为输入提供平衡的上升及下降时间，即使与其它电平移位器相比本文中所描述的电平移位器可能占用增加的布局尺寸且消耗更多功率。
虽然本发明可具有各种修改及替代形式，但特定实施例已在附图中以实例方式展示且已在本文中进行详细描述。然而，应理解，本发明并非意在限于所揭示的特定形式。而是，本发明意在涵盖落入如由以下所附权利要求书界定的本发明的精神及范围内的所有修改、等效物及替代物。
本文中所提出及主张的技术被引用且应用于可论证地改进本技术领域的实际性质的实质对象及具体实例且因而并非抽象的、无形的或纯理论的。此外，如果附在本说明书末尾的任何权利要求含有指定为“用于执行[功能]…的部件”或“用于执行[功能]…的步骤”的一或多个元件，那么此类元件意在根据35U.S.C.112(f)进行解释。然而，对于含有以任何其它方式指定的元件的任何权利要求，此类元件并非意在根据35U.S.C.112(f)进行解释。

Claims (20)

1.一种电压电平移位器，其包括：
输入，其经配置以接收数据信号；
第一节点，其经配置以提供所述电压电平移位器的输出；
第一晶体管，其经耦合到所述第一节点且经配置以基于所述数据信号来将所述第一节点选择性地耦合到第一电压电平；
第二晶体管，其经耦合到所述第一节点；
第三晶体管，其经耦合到所述第二晶体管及第二电压电平，其中所述第三晶体管经配置以在比所述数据信号的脉冲的持续时间短的周期内在所述第二晶体管与所述第二电压电平之间提供第一相对强的连接；及
第四晶体管，其与所述第三晶体管并联地耦合到所述第二晶体管及所述第二电压电平，其中所述第四晶体管经配置以由于所述第四晶体管小于所述第一晶体管而在所述第二晶体管与所述第二电压电平之间提供相对弱的连接，从而在所述第四晶体管及所述第一晶体管均被激活时使所述第一晶体管能够压制所述相对弱的连接且将所述第一节点移动到所述第一电压电平。
2.根据权利要求1所述的电压电平移位器，其中所述第一晶体管是n沟道晶体管。
3.根据权利要求1所述的电压电平移位器，其中所述第二晶体管、所述第三晶体管及所述第四晶体管是p沟道晶体管。
4.根据权利要求1所述的电压电平移位器，其进一步包括：
第一延迟器，其经耦合到所述第一节点及所述第三晶体管的栅极，其中所述第一延迟器经配置以引起所述第三晶体管在所述周期之后选择性地解耦所述第二晶体管与所述第二电压电平之间的所述第一相对强的连接。
5.根据权利要求1所述的电压电平移位器，其进一步包括：
第一反相器，其经配置以使所述输入反相，以生成反向数据信号；
第五晶体管，其经耦合到第二节点且经配置以基于所述反向数据信号来将所述第二节点选择性地耦合到所述第一电压电平；
第六晶体管，其经耦合到所述第二节点；
第七晶体管，其经耦合到所述第六晶体管及所述第二电压电平，其中所述第七晶体管经配置以在具有比所述反向数据信号的脉冲的持续时间短的持续时间的第二周期内在所述第六晶体管与所述第二电压电平之间提供第二相对强的连接；及
第八晶体管，其与所述第七晶体管并联地耦合到所述第六晶体管及所述第二电压电平，其中所述第八晶体管经配置以由于所述第八晶体管小于所述第五晶体管而在所述第六晶体管与所述第二电压电平之间提供第二相对弱的连接，从而在所述第八晶体管及所述第五晶体管均被激活时使所述第五晶体管能够压制所述第二相对弱的连接且将所述第二节点移动到所述第一电压电平。
6.根据权利要求5所述的电压电平移位器，其进一步包括：
第二延迟器，其经耦合到所述第二节点及所述第七晶体管的栅极，其中所述第二延迟器经配置以引起所述第七晶体管在所述第二周期之后选择性地解耦所述第六晶体管与所述第二电压电平之间的所述第二相对强的连接。
7.根据权利要求6所述的电压电平移位器，其中所述第一节点经耦合到所述第六晶体管的栅极且所述第二节点经耦合到所述第二晶体管的栅极。
8.一种存储器装置，其包括：
多个存储器存储体；
命令接口，其包括多个电路且经配置以接收多个信号，其中所述多个信号引起所述存储器装置对所述多个存储器存储体执行操作；及
电压电平移位器，其经耦合到所述命令接口，其中所述电压电平移位器包括并联电平移位器，每一并联电平移位器包括：
输入，其经配置以接收所述多个信号中的数据信号；
节点，其经配置以提供所述电压电平移位器的输出；
第一晶体管，其经耦合到所述节点且经配置以基于所述数据信号来将所述节点选择性地耦合到第一电压电平；
第二晶体管，其经耦合到所述节点且经配置以将所述节点耦合到第二电压电平；及
第三晶体管，其经耦合到所述节点且经配置以将所述节点耦合到所述第二电压电平，其中与所述节点和所述第二电压电平之间经由所述第二晶体管的相对强的连接相比，所述第三晶体管在所述节点与所述第二电压电平之间提供相对弱的连接。
9.根据权利要求8所述的存储器装置，其中所述第二晶体管在被激活时经配置以将所述节点拉到所述第二电压电平的速度快于所述第三晶体管经配置以将所述节点上拉到所述第二电压的速度。
10.根据权利要求8所述的存储器装置，其中所述并联电平移位器中的每一者包括：
第四晶体管，其经定位在所述节点与所述第二晶体管之间，其中所述第四晶体管的栅极经耦合到所述并联电平移位器中的相对并联电平移位器的节点。
11.根据权利要求8所述的存储器装置，其中在由所述并联电平移位器中的一者的所述第一晶体管接收所述输入之前，使所述并联电平移位器中的所述者的所述输入反相。
12.根据权利要求8所述的存储器装置，其中所述并联电平移位器中的每一者包括：
延迟器，其经耦合到所述节点及所述第二晶体管，其中所述延迟器经配置以至少部分地基于所述节点的电压，选择性地解耦所述节点与所述第二电压电平之间经由所述第二晶体管的所述相对强的连接。
13.根据权利要求10所述的存储器装置，其中所述第二晶体管、所述第三晶体管及所述第四晶体管是p沟道晶体管。
14.根据权利要求13所述的存储器装置，其中所述第二晶体管与所述第三晶体管并联。
15.一种用于电压电平移位器的方法，其包括：
接收逻辑输入；
使用第一晶体管将第一节点上拉到第一电压；
在延迟已逝去之后，停止使用所述第一晶体管进行的所述上拉；
在停止所述上拉之后，经由第二晶体管将所述第一节点维持在所述第一电压；及
通过使用下拉晶体管压制所述第二晶体管来将所述第一节点下拉到第二电压，其中所述第二晶体管小于所述下拉晶体管。
16.根据权利要求15所述的方法，其进一步包括：
当经由所述下拉晶体管下拉所述第一节点时，使用第三晶体管将第二节点上拉到所述第一电压；
在第二延迟已逝去之后，停止使用所述第三晶体管进行的所述上拉；
在停止所述上拉之后，经由第四晶体管将所述第二节点维持在所述第一电压；及
通过使用第二下拉晶体管压制所述第四晶体管来将所述第二节点下拉到所述第二电压。
17.根据权利要求16所述的方法，其进一步包括：
在将所述第二节点上拉到所述第一电压之后，至少部分地基于所述第二节点处的电压电平，经由第五晶体管解耦所述第一节点与所述第一电压。
18.根据权利要求17所述的方法，其进一步包括：
在所述第一节点处输出输出电压。
19.根据权利要求18所述的方法，其进一步包括：
使所述输出电压反相两次；及
在NOR门处接收所述输出电压及所述经两次反相的输出电压。
20.根据权利要求15所述的方法，其中所述第二晶体管小于所述第一晶体管。
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