CN114067858B

CN114067858B - 高速有效电平移位器

Info

Publication number: CN114067858B
Application number: CN202110494980.5A
Authority: CN
Inventors: S·艾亚普利迪
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2020-07-31
Filing date: 2021-05-07
Publication date: 2022-11-22
Anticipated expiration: 2041-05-07
Also published as: US20220036955A1; CN114067858A; US11276468B2

Abstract

本申请涉及高速有效的电平移位器。本文所公开的实施例涉及存储器装置的电平移位器。具体地，所述电平移位器包含第一串联布置的晶体管以使第一晶体管偏移。所述电平移位器还包含第二串联布置的晶体管以使第二晶体管偏移。所述第一串联布置与所述第二串联布置相反。所述第一串联布置的输出耦合到第一上拉晶体管，并且被配置为将所述第一上拉晶体管的上拉截止到第一电压。所述第二串联布置的输出耦合到第二上拉晶体管，并且被配置为将所述第二上拉晶体管的上拉截止到所述第一电压。所述第一串联布置和所述第二串联布置在不同时间耦合到第二电压。晶体管的所述串联布置实现了比常规电平移位器更快的电平移位。

Description

高速有效电平移位器

技术领域

本公开的实施例大体上涉及半导体装置领域。更具体地，本公开的实施例涉及一种高速有效电压电平移位器(level shifter)。

背景技术

半导体装置(例如，存储器装置)可利用电平移位器。例如，动态随机存取存储器(DRAM)装置可以使用电平移位器以允许DRAM装置的集成电路(IC)之间存在兼容性。例如，DRAM装置的第一IC可以利用第一电压(约1.8伏)，而DRAM装置的第二IC利用第二电压(3.3伏)。为了使第一和第二IC兼容用于同一DRAM装置，电平移位器可以将第一IC的输出增加到第二电压以供第二IC使用。然而，电平移位器可能受到速度限制，并且不适用于一些高速操作。

本公开的实施例可以针对解决以上提出的一或多个问题。

发明内容

根据本申请的一方面，提供了一种电压电平移位器。所述电压电平移位器包括：输入，所述输入被配置为接收数据信号；第一节点，所述第一节点被配置为向所述电压电平移位器提供输出；第一晶体管，所述第一晶体管耦合到所述第一节点并且被配置为基于所述数据信号来将所述第一节点选择性地耦合到第一电压电平；第二晶体管和第三晶体管的第一串联布置，所述第二晶体管和所述第三晶体管耦合到第二电压电平并且被配置为将第二节点选择性地耦合到所述第二电压电平；以及第四晶体管，所述第四晶体管耦合到所述第二节点并且被配置为当所述第二晶体管和所述第三晶体管两者均被激活时将所述第二节点选择性地耦合到第三电压电平。

根据本申请的另一方面，提供了一种电压电平移位器。所述电压电平移位器包括：输入，所述输入被配置为接收数据信号；第一晶体管，所述第一晶体管耦合到第一节点并且被配置为基于所述数据信号来将所述第一节点选择性地耦合到第一电压电平；反相器，所述反相器耦合到所述输入；第二晶体管，所述第二晶体管耦合到所述反相器并且被配置为基于所述数据信号将第二节点选择性地耦合到第二电压电平；以及第三晶体管，所述第三晶体管耦合到所述第二节点并且被配置为将所述第一节点选择性地耦合到第三电压电平，其中所述第二电压电平经由所述第二晶体管施加到所述第三晶体管的栅极以将所述第二节点与所述第三电压电平去耦合。

根据本申请的又一方面，提供了一种电压电平移位器。所述电压电平移位器包括：输入，所述输入被配置为接收数据信号；反相器，所述反相器耦合到所述输入；第一节点，所述第一节点被配置为向所述电压电平移位器提供输出；第二节点，所述第二节点被配置为向所述电压电平移位器提供互补输出；第一晶体管，所述第一晶体管耦合到第三节点并且被配置为将所述第三节点选择性地耦合到第一电压电平；第二晶体管，所述第二晶体管耦合到所述第二节点并且被配置为基于所述数据信号将所述第二节点选择性地耦合到所述第三节点；第三晶体管，所述第三晶体管耦合到所述第三节点并且被配置为将所述第一节点选择性地耦合到第二电压电平；第四晶体管，所述第四晶体管耦合到所述第二节点并且被配置为将所述第二节点选择性地耦合到所述第二电压电平；以及第五晶体管，所述第五晶体管耦合到第三电压电平并且被配置为基于所述数据信号将所述第三电压电平选择性地耦合到所述第四晶体管以截止所述第四晶体管的电压上拉。

附图说明

图1是示出根据本公开的实施例的存储器装置的一些特征的简化框图。

图2是电压电平移位器的电路图。

图3是根据本公开的实施例的高速有效电压电平移位器的电路图。

图4是根据本公开的第二实施例的高速有效电平移位器的电路图。

图5是根据本公开的第三实施例的高速有效电平移位器的电路图。

图6是根据本公开的第四实施例的高速有效电平移位器的电路图。

图7是根据本公开的第五实施例的高速有效电平移位器的电路图。

具体实施方式

下面将描述一或多个具体实施例。在提供这些实施例的简明描述的过程中，在本说明书中没有描述实际实施方案的所有特征。应当理解，在任何这样的实际实施方案的发展中，如在任何工程或设计项目中，必须做出许多实施方案所特有的决定以实现开发者的具体目的，诸如符合系统相关和业务相关约束，其在不同的实施方案之间可能是不同的。另外，应当理解，此开发工作可能是复杂和耗时的，但是对于受益于本发明的一般技术人员而言，它们将是设计、制作和制造的常规工作。

存储器装置交换数据并将数据存储在存储体(memory bank)中。为了使数据流过存储器装置，可以使用电平移位器来确保存储器装置的各个IC的电压电平之间或IC内的适当移位。与常规的电平移位器相比，本文所公开的实施例改进了性能并增加速度。

图1是示出存储器装置10的一些特征的简化框图。根据一个实施例，存储器装置10可以是双数据速率类型五同步动态随机存取存储器(DDR5 SDRAM)装置。与前几代DDRSDRAM相比，DDR5 SDRAM的各种特征允许减少功耗，增加带宽和增加存储容量。存储器装置10表示具有多个存储体12的单个存储器芯片(例如，SDRAM芯片)的一部分。存储体12可以是例如DDR5 SDRAM存储体。可以在布置于双列直插式存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上设置存储体12。每个DIMM可以包含多个SDRAM存储器芯片(例如，八个或十六个存储器芯片)。每个SDRAM存储器芯片均可以包含一或多个存储体12。

对于DDR5，存储体12可以被布置以形成存储体组。例如，存储器芯片可以包含用于八千兆字节(8Gb)DDR5 SDRAM的十六个存储体12。存储体12可以被布置成八个存储体组，每个存储体组包含两个存储体。例如，对于十六千兆字节(16Gb)DDR5 SDRAM，存储器芯片可以包含三十二个存储体12，它们被布置成八个存储体组，每个存储体组包含例如四个存储体12。

取决于整个系统的应用和设计，可以利用存储器装置10上的存储体12的各种其它配置、组织和大小。在一个实施例中，每个存储体12包含存储体控制块22，该存储体控制块控制对去往和来自存储体12的命令的执行以用于执行存储器装置中的各种功能性，诸如解码、定时控制、数据控制及其任何组合。

存储器装置10可以包含在输入电压与输出电压之间变化的电平移位器13。所示的电平移位器13可以位于输入/输出(I/O)接口16中。另外或替代地，电平移位器13可以位于存储器装置10的其它部件(诸如数据路径46或命令接口14)中。在一些实施例中，电平移位器13可以位于一个以上的部件中和/或可以位于存储器装置10的部件之间。此外，在一些实施例中，电平移位器13可以用于存储器装置10以外的其它电子装置中。

存储器装置10的命令接口14被配置为接收和传输多个信号(例如，信号15)。信号15可以从诸如处理器或控制器之类的外部装置(未示出)接收。处理器或控制器可以向存储器装置10提供各种信号15，以促进要写入存储器装置10或从存储器装置读取的数据的传输和接收。

可以理解，命令接口14可以包含多个电路，诸如例如时钟输入电路18和命令地址输入电路20，以确保正确处理信号15。命令接口14可以从外部装置接收一或多个时钟信号。通常，双倍数据速率(DDR)存储器利用系统时钟信号的差分对，在本文中称为真实时钟信号(Clk_t/)和互补时钟(bar clock)信号(Clk_c)。DDR的正时钟边沿是指上升的真实时钟信号Clk_t/与下降的互补时钟信号Clk_c相交的点。负时钟沿指示下降的真实时钟信号Clk_t和互补时钟信号Clk_c上升的转变。通常在时钟信号的正边沿上输入命令(例如，读取命令、写入命令等)。可以在正时钟边沿上和负时钟边沿上传输或接收数据。

时钟输入电路18接收真实时钟信号(Clk_t/)和互补时钟信号(Clk_c)，并生成内部时钟信号CLK。内部时钟信号CLK被供应给内部时钟发生器，诸如延迟锁相环(DLL)电路30。DLL电路30基于接收到的内部时钟信号CLK来生成相控内部时钟信号LCLK。相控内部时钟信号LCLK被供应给例如I/O接口16，并且用作用于确定读数据的输出时序的时序信号。在一些实施例中，如下文所讨论的，时钟输入电路18可以包含将时钟信号分成多个(例如，四个)相位的电路。时钟输入电路18还可以包含相位检测电路以检测当多组脉冲太频繁出现而无法使得时钟输入电路18能够在脉冲之间复位时哪个相位接收第一脉冲。

内部时钟信号/相位CLK也可以被提供给存储器装置10内的各种其它部件，并且可以用于生成各种附加的内部时钟信号。例如，内部时钟信号CLK可以被提供给命令解码器32。命令解码器32可以从命令总线34接收命令信号，并且可以对命令信号进行解码以提供各种内部命令。例如，命令解码器32可以通过总线36将命令信号提供给DLL电路30，以协调相控内部时钟信号LCLK的生成。例如，相控内部时钟信号LCLK可以用于通过I/O接口16为数据计时。

此外，命令解码器32可以对诸如读取命令、写入命令、模式寄存器设置命令、激活命令等之类的命令进行解码，并经由总线路径40提供对与该命令相对应的特定存储体12的访问。应当理解，存储器装置10可以包含各种其它解码器，诸如行解码器和列解码器，以促进对存储体12的访问。

存储器装置10基于从诸如处理器之类的外部装置接收的命令/地址信号来执行诸如读取命令和写入命令之类的操作。在一个实施例中，命令/地址总线34可以是14位总线以容纳命令/地址信号(CA<13:0>)。使用时钟信号(Clk_t/和Clk_c)对命令接口14的命令/地址信号15进行计时。命令接口14可以包含命令地址输入电路20，该命令地址输入电路被配置为通过命令解码器32来接收和传输用于提供对存储体12的访问的命令。另外，命令接口14可以接收芯片选择信号(CS_n)。CS_n信号使得存储器装置10能够处理导入CA<13:0>总线上的命令。使用该命令在CA<13:0>总线上编码对存储器装置10中特定存储体12的访问。

另外，命令接口14可以被配置为接收多个其它命令信号。例如，可以提供片内终结命令/地址(CA_ODT)信号以促进存储器装置10内的正确阻抗匹配。重置命令(RESET_n)可以用于例如在加电期间重置命令接口14、状态寄存器、状态机等。命令接口14还可以接收命令/地址反相(CAI)信号，该CAI信号可以被提供来例如根据用于特定存储器装置10的命令/地址路由来对命令/地址总线34上的命令/地址信号CA<13:0>的状态进行反相。还可以提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置(诸如存储器装置10)的配置，MIR信号可以用于对信号进行多路复用，因此该信号可以被交换以实现信号到存储器装置10的某些路由。也可以提供用于促进存储器装置10的测试的各种信号，诸如测试使能(TEN)信号。例如，TEN信号可以用于将存储器装置10置于测试模式中以进行连通性测试。

命令接口14还可以用于向系统处理器或控制器提供针对可能被检测到的错误的警报信号(ALERT_n)。例如，如果检测到循环冗余校验(CRC)错误，则可以从存储器装置10传输警报信号(ALERT_n)。也可以生成其它警报信号。此外，如上所述，在诸如使用TEN信号执行的连通性测试模式之类的一些操作期间，用于从存储器装置10传输警报信号(ALERT_n)的总线和引脚可以用作输入引脚。

凭借通过I/O接口16传输和接收数据信号44，可以利用上文讨论的命令和计时信号15将数据发送到存储器装置10以及从存储器装置发送数据。更具体地，可以通过包含多条双向数据总线的数据路径46将数据发送到存储体12或从中检索。通常在一或多条双向数据总线中传输和接收通常称为DQ信号的数据I/O信号。对于特定的存储器装置，诸如DDR5SDRAM存储器装置，I/O信号可以被划分为高字节和低字节。例如，对于x16存储器装置，I/O信号可以被划分为与例如数据信号的高字节和低字节相对应的高I/O信号和低I/O信号(例如，DQ<15:8>和DQ<7:0>)。

为了在存储器装置10内允许有更高的数据速率，诸如DDR存储器装置之类的一些存储器装置可以利用数据选通信号，通常称为DQS信号。DQS信号由发送数据的外部处理器或控制器(例如，针对写入命令)或由存储器装置10(例如，针对读取命令)驱动。对于读取命令，DQS信号实际上是具有预定模式的附加数据输出(DQ)信号。对于写入命令，DQS信号可以用作时钟信号以捕获对应的输入数据。与时钟信号(Clk_t/和Clk_c)一样，可以将DQS信号作为数据选通信号的差分对(DQS_t/和DQS_b)而提供以在读写期间提供差分对信令。对于一些存储器装置，诸如DDR5 SDRAM存储器装置，DQS信号的差分对可以被划分为上部数据选通信号和下部数据选通信号(例如，UDQS_t/和UDQS_b；LDQS_t/和LDQS_b)，其对应于例如被发送到存储器装置10和从其中发送的数据的上部字节和下部字节。

阻抗(ZQ)校准信号也可以通过I/O接口16提供给存储器装置10。ZQ校准信号可以被提供给参考引脚，并且用于通过在工艺、电压和温度(PVT)值的变化中调整存储器装置10的上拉电阻和下拉电阻来调谐输出驱动器和ODT值。因为PVT特性可能会影响ZQ电阻器值，所以可以将ZQ校准信号提供给ZQ参考引脚，以用于调整电阻以将输入阻抗校准为已知值。应当理解，精密电阻器通常耦合在存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。该电阻器充当调整内部ODT和I/O引脚的驱动强度的参考。

另外，可以通过I/O接口16将回送信号(LOOPBACK)提供给存储器装置10。可以在测试或调试阶段期间使用回送信号以将存储器装置10设置为其中信号通过同一引脚回送通过存储器装置10的模式。例如，回送信号可以用于设置存储器装置10以测试存储器装置10的数据输出(DQ)。回送可以包含数据和选通脉冲两者，或者可能仅包含数据引脚。这通常旨在用于监视由存储器装置10在I/O接口16处捕获的数据。

应当理解，诸如电源电路(用于接收外部VDD和VSS信号)、模式寄存器(用于定义可编程操作和配置的各种模式)、读/写放大器(用于在读/写操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等之类的各种其它部件也可以被结合到存储器装置10中。因此，应当理解，图1的框图的提供是为了突出显示存储器装置10的一些功能特征以帮助随后的详细描述。此外，尽管前面已经讨论了DDR5存储器装置，但是本文所讨论的电平移位器可以被使用任何类型的电子装置和/或其它类型的存储器，诸如双数据速率类型4DRAM(DDR4)存储器装置。

图2是电压电平移位器200的电路图。电平移位器200可以对应于关于图1讨论的电平移位器13。例如，高速电平移位器200可以位于I/O接口16、数据路径46、命令接口14或其任何组合中。

如图所示，电平移位器200包含晶体管T1至T8、延迟门206、208以及反相器202、204。如图所示，晶体管T1和T2可以是n沟道晶体管，而晶体管T4至T6可以是p沟道晶体管。此外，晶体管T2和T4可以是低电压晶体管以实现快速传播。一些p沟道晶体管可能比对应的n沟道晶体管更弱。例如，晶体管T7和T8是弱晶体管并且总是耦合到逻辑低(例如，0，VSS)，该逻辑低可以由相应的晶体管T1和T2快速地过度供电。应当理解，晶体管T1至T8可以为不同类型(n沟道或p沟道)，并且可以以与所示不同的配置来设置。延迟门206、208接收信号并将其延迟预定的定时延迟，诸如约100ps，由此将前一信号保持在晶体管的相应门处达预定延迟。

在以下实例中，出于讨论目的，假设输入信号DATA为逻辑高(例如，1)或从低转变到高(例如，从0转变到1)。输入信号DATA耦合到晶体管T1和反相器202。当在晶体管T1的栅极处接收到作为逻辑高的输入信号DATA时，晶体管T1将第一节点210下拉到逻辑低信号(例如，0，VSS)。第一节点210还耦合到晶体管T6的栅极。

在第一节点210耦合到低信号的情况下，晶体管T6经由晶体管T5将第二节点212耦合到逻辑高电压(例如，1，VDQS)，该晶体管T5具有从输入信号DATA的前一循环施加到其栅极的逻辑低。第二节点212经由晶体管T6和晶体管T5耦合到逻辑高电压，直到在输入信号DATA转变之后经过由延迟门208设置的持续时间。即，在经过延迟门208的持续时间之后，晶体管T5将第二节点212从逻辑高去耦合。因此，来自延迟门208的信号经由晶体管T5截止第二节点212处的电压上拉。相反，在初始上拉之后，晶体管T6经由相对较小的晶体管T7耦合到逻辑高电压。可以理解，晶体管T7可以具有足够的尺寸以提供足够的功率来维持第二节点212处的电压，但是足够小以使得晶体管T2能够将第二节点212的电压下拉到低电压，尽管经由晶体管T7进行连接。

例如，延迟门208可以从第二节点212接收信号。该信号被延迟门208延迟至少直到第一节点210和第二节点212上的逻辑低与逻辑高之间的电压转变完成并且经过预定延迟。作为实例，延迟门208的预定延迟可以为约100ps。

延迟门206以类似方式在第一节点210与晶体管T3之间操作。在当前实例中，第二节点212在经由晶体管T5和晶体管T6被上拉之后为逻辑高。因此，由于从第二节点212施加到晶体管T4的栅极的逻辑高电压，因此晶体管T4被关断。即，第一节点210至少不经由晶体管T4耦合到逻辑高。在至少预定延迟之后，延迟门206经由晶体管T1向晶体管T3供应逻辑低信号。即，在经过至少预定延迟之后，晶体管T3提供从高电压(例如，VDQS)到第一节点210的部分路径。

相反地，如果输入信号DATA为逻辑低(例如，0)，则输入信号被第一反相器202反相并向晶体管T2提供逻辑高。晶体管T2将第二节点212下拉到逻辑低(例如，0，VSS)。将逻辑低施加到晶体管T4的栅极，该晶体管经由晶体管T3将第一节点210耦合到逻辑高电压(例如，1，VDQS)。延迟门206接收逻辑高，在经过延迟门206设置的延迟之后，该延迟门使晶体管T3经由晶体管T3将第一节点210从逻辑高(例如，1，VDQS)去耦合。因此，当输入信号DATA在逻辑高与逻辑低之间循环时，延迟门206的截止在由延迟门206设置的延迟之后通过晶体管T3产生脉冲上拉到逻辑高。相反，逻辑高电压到第一节点210的连接通过相对较小的晶体管T8，关于相应的第一节点210和第二节点212，该晶体管的功能类似于晶体管T7。

晶体管T5和T6的第一串联布置向高输入信号DATA提供“突发”(即，快速)上拉到逻辑高(例如，1，VDQS)。类似地，晶体管T3和T4的第二串联布置向低输入信号DATA提供“突发”上拉到逻辑高。即，第一和第二串联布置提供了增加的速度以上拉电平移位器200的从第一节点210和/或第二节点212测量的输出DQ1。第一和第二串联布置上拉输出DQ1的速度与晶体管T1和晶体管T2的下拉速度基本上对称。反相器204可以被设置在输出线上。反相器204可以充当输出DQ1的缓冲放大器，以使输出电平的改进的可预测性在0至1之间。

基于电平移位器200的电路图，对于输出DQ1，在高输入信号DATA与低输入信号DATA之间存在双栅极偏移(例如，两个时钟循环)。在一些实施例中，可以在第二节点212处测量附加互补输出(未示出)。另外或替代地，可以通过将输出DQ1反相来获得互补输出以获得高速电平移位器200的差分输出。尽管电平移位器200可以提供快速电压上拉速度，但是延迟门206和208显著地增加电平移位器200的物理尺寸。

图3是根据本公开的实施例的高速有效电压电平移位器300的电路图。电平移位器300可以对应于关于图1讨论的电平移位器13。例如，电平移位器300可以位于I/O接口16、数据路径46、命令接口14或其任何组合中。电平移位器300包含晶体管T10至T18和反相器302。如上文关于电平移位器200所讨论的，晶体管T10至T18可以为不同类型(例如，n沟道或p沟道)并且可以被设置成不同于所示的配置。

在以下实例中，出于讨论目的，假设输入信号DATA为逻辑高(例如，1)或从逻辑低转变到逻辑高(例如，从0转变到1)。将输入信号DATA施加到晶体管T10的栅极，该晶体管将第一节点304下拉到逻辑低信号(例如，0，VSS)。在第一节点304耦合到低信号的情况下，晶体管T11将第二节点306上拉到逻辑高信号(例如，1，VEQ)。因此，在第二节点306处测量的输出DQ1是逻辑高信号(例如，1，VEQ)。在一些实施例中，VPERQ是约1.2伏的内部电压。在可以包含上述实施例的一些实施例中，VEQ是约1.3伏的外部电压。

当输入信号DATA从低转变到高时，发生约一个时钟循环的短暂延迟。例如，晶体管T17的栅极处的信号经由输入信号DATA和反相器302从高转变到低。经由第二节点306从输入信号DATA的前一循环开始，晶体管T18的栅极为逻辑低。当施加到晶体管T17的栅极的信号转变为逻辑低时，第二节点306经由晶体管T17和T18耦合到内部电压VPERQ。当这种上拉发生时，将内部电压VPERQ施加到晶体管T14的栅极。因此，晶体管T14被关断(或相对于晶体管T10被显著削弱)，并且晶体管T10向晶体管T14的上拉过度供电。即，当输入信号从低转变到高时，在由晶体管T17的栅极处从高转变到低所引起的延迟之后，经由晶体管T10将第一节点304下拉到逻辑低电压(例如，0，VSS)。因此，当输入信号DATA为逻辑高(例如，1)时，在第二节点306处测量的输出DQ1为逻辑高电压(例如，1，VEQ)，而在第一节点304处测量的输出DQ2为逻辑低电压(例如，0，VSS)。

当晶体管T10将第一节点304拉到逻辑低时，将逻辑低信号施加到晶体管T11的栅极并且晶体管T11接通。此时，第二节点306以及因此输出DQ1经由晶体管T11上拉到逻辑高(例如，1，VEQ)。第二节点306处的逻辑高信号经由晶体管T11施加到晶体管T18的栅极并关断晶体管T18。

相反，如果输入信号DATA是逻辑低(例如，0)或从高转变到低(例如，从1转变到0)，则输入信号DATA由反相器302反相，这向晶体管T12的栅极提供逻辑高。晶体管T12将第二节点306下拉到逻辑低(例如，0，VSS)。将逻辑低施加到晶体管T14的栅极，该晶体管将第一节点304耦合到逻辑高(例如，1，VEQ)。在第一节点304处测量的输出DQ2是逻辑高信号(例如，1，VEQ)。

在约一个时钟循环的延迟之后，晶体管T16经由晶体管T15将第一节点304上拉到逻辑高(例如，1，VPERQ)。例如，从输入信号DATA的前一循环向晶体管T16的栅极施加逻辑低。从输入信号DATA的前一循环向晶体管T16的栅极施加逻辑低信号。因此，当输入信号DATA从高转变到低时，晶体管T16经由晶体管T15将第一节点304耦合到逻辑高(例如，内部电压VPERQ，1)。

将第一节点304处的逻辑高信号施加到晶体管T11的栅极，这经由晶体管T11将第二节点306的上拉截止到外部电压VEQ。即，经由第一节点304到晶体管T11的栅极的逻辑高信号关断或削弱晶体管T11，使得晶体管T12对晶体管T11过度供电。因此，当输入信号DATA为逻辑低(例如，0)时，在第二节点306处测量的输出DQ1为逻辑低(例如，0，VSS)，而在第一节点304处测量的输出DQ2为逻辑高(例如，1，VEQ)。

有利地，晶体管T17和T18的第一串联布置通过向晶体管T14的栅极提供脉冲电压(例如，VPERQ)以(相对于晶体管T10)关断或削弱晶体管T14来经由晶体管T14调制第一节点304的上拉。即，施加到晶体管T14的栅极的电压截止晶体管T14的电压上拉，使得晶体管T10向晶体管T14过度供电。类似地，晶体管T15和T16的第二串联布置通过向晶体管T11的栅极提供脉冲电压(例如，VPERQ)以(相对于晶体管T12)关断或削弱晶体管T11来经由晶体管T11调制第二节点306的上拉。即，施加到晶体管T11的栅极的电压通过削弱晶体管T11的上拉而截止电压上拉，使得晶体管T12对晶体管T11过度供电。

高速有效电压电平移位器300经由晶体管T14和T11产生电压上拉到VEQ，其分别被晶体管T17、T18和T15、T16的第一和第二串联布置截止。电平移位器300提供增加的速度来上拉和下拉输出DQ1和DQ2，同时将电平移位器300的物理尺寸最小化。此外，与替代设计(诸如关于图2讨论的电平移位器200)相比，电平移位器300实现了增加的上拉速度，同时消耗更少的功率。晶体管T14和T11上拉输出DQ1和DQ2的速度可以与晶体管T10和T12的下拉速度基本上对称。在一些实施例中，输出DQ2是输出DQ1的互补输出。

另外或替代地，可以在输出DQ1和DQ2上设置一或多个缓冲器(未示出)以保护与其耦合的电子器件或装备。可以理解，串联布置的晶体管T17、T18和T15、T16可以具有足够的尺寸以提供足够的功率来分别维持第一节点304和第二节点306处的电压，但是足够小以将节点304、306的电压下拉到低电压，尽管分别经由晶体管T17、T18和T15、T16连接到内部电压VPERQ。

图4是根据本公开的实施例的替代高速有效电平移位器400的电路图。电平移位器400可以用作例如VCCP电压电平移位器。电平移位器400可以对应于关于图1讨论的电平移位器13。例如，高速电平移位器400可以位于I/O接口16、数据路径46、命令接口14或其任何组合中。

当晶体管的源极和/或漏极处于低电压与高电压之间的转变阶段时，可能发生晶体管的物理劣化。电平移位器400减少了一或多个下拉晶体管(诸如晶体管T20至T23)处于转变阶段的时间长度。因此，电平移位器400减少了下拉晶体管的劣化，这可以延长下拉晶体管的工作寿命。电平移位器400还增加了电压上拉和电压下拉的速度。

如图所示，电平移位器400包含晶体管T20至T31和反相器402。可以在晶体管T23与T25之间的第三节点410处测量电平移位器400的输出DQ3。可以在晶体管T22与T27之间的第四节点408处测量互补输出DQ4(例如，输出DQ3的相反极性)。晶体管T20至T23可以是n沟道晶体管，而晶体管T24至T31可以是p沟道晶体管。一些p沟道晶体管可能比对应的n沟道晶体管更弱。应当理解，晶体管T20至T31可以为不同类型(n沟道或p沟道)，并且可以以与所示不同的配置来设置。在一些实施例中，源电压VCCP为约3伏，并且内部或标称电压在约1.1伏至约1.5伏之间，诸如约1.2伏。

在以下实例中，出于讨论目的，假设输入信号DATA为逻辑高(例如，1)或从低转变到高(例如，从0转变到1)。晶体管T20的栅极接收输入信号DATA并将第一节点414耦合到逻辑低信号(例如，0，VSS)。从输入信号DATA的前一循环开始，晶体管T29的栅极为逻辑低。因此，输入信号DATA被反相器402反相，并且反相的输入信号DATA1被施加到晶体管T28的栅极。即，晶体管T28将第二节点412耦合到逻辑高电压(例如，1，VPER)。

从输入信号DATA的前一循环开始，晶体管T26的栅极为逻辑低。逻辑高信号经由晶体管T23和第三节点410施加到晶体管T26的栅极。因此，晶体管T26的栅极从逻辑低电压(例如，0伏)转变为逻辑高电压(例如，1，VPER)。从输入信号DATA的前一循环开始，晶体管T26经由晶体管T27将第四节点408耦合到逻辑高电压(例如，VCCP)。晶体管T26的栅极的转变关断或显著地削弱晶体管T26。一旦晶体管T26被削弱，下拉晶体管T20和T22将第四节点408快速地下拉到逻辑低电压(例如，VSS)。

相反地，如果输入信号DATA是逻辑低(例如，0)或从高转变到低，则晶体管T21的栅极经由反相器402接收逻辑高电压(例如，输入信号DATA的反相)。因此，第三节点410耦合到逻辑低信号(例如，0，VSS)。从输入信号DATA的前一循环开始，晶体管T31的栅极为逻辑低。因此，晶体管T30的栅极处的输入信号DATA将第一节点414上拉到逻辑高电压(例如，1，VPER)。

从输入信号DATA的前一循环开始，晶体管T24的栅极为逻辑低。第一节点414处的逻辑高信号经由第四节点408施加到晶体管T24的栅极。因此，晶体管T24的栅极从逻辑低电压转变到逻辑高电压。晶体管T24的栅极的转变关断或显着地晶体管T24，使得能够经由下拉晶体管T21和T23快速下拉第三节点410。

即，下拉晶体管T21和T23以与下拉晶体管T20和T22类似的方式操作。例如，对于逻辑高输入信号DATA，晶体管T22和T20将第四节点408下拉到逻辑低电压(例如，0，VSS)。类似地，对于逻辑低输入信号DATA，晶体管T21和T23将第三节点410下拉到逻辑低电压。

第三节点410和第四节点408的相对快速下拉分别减少了下拉晶体管T21、T23和T20、T22的转变时间，这可以延长下拉晶体管T20至T23的寿命。下拉晶体管T20至T23可以由厚氧化物(thick oxide)制成以进一步减少由从VCCP到VSS的转变引起的劣化量。下拉晶体管T20和T21的尺寸可以具有第五尺寸(例如，约11.25微米的最小宽度和约134纳米的最小长度)。下拉晶体管T20和T21的相对较大尺寸可以使得下拉到VSS的速度增加，因此延长下拉晶体管T20和T21的工作寿命。

图5是根据本公开的实施例的替代高速有效电平移位器500的电路图。电平移位器500可以对应于关于图1讨论的电平移位器13。例如，高速电平移位器500可以位于I/O接口16、数据路径46、命令接口14或其任何组合中。

电平移位器500可以用于相对较大的电压移位，诸如在约0伏至约3伏之间的移位。例如，电平移位器500可以与关于图4讨论的VCCP电压一起使用。在一些实施例中，如下文所讨论的源电压VHV为约3伏，而标称电压NV在约1.1伏至约1.5伏之间，诸如约1.2伏。

如图所示，电平移位器500包含晶体管T20至T27，其可以对应于关于图4讨论的晶体管T20至T27。电平移位器500还包含晶体管T34至T41和反相器502。在一些实施例中，与相应的下拉晶体管T20和T21相比，晶体管T38和T39可以是相对较弱的晶体管。可以从晶体管T23与T25之间的第一节点512测量电平移位器500的输出OUT。可以在晶体管T22与T27之间的第二节点510处测量互补输出OUT1(未示出)。

在以下实例中，出于讨论目的，假设输入信号DATA为逻辑高信号(例如，1)或从低转变到高。在这种情况下，晶体管T20将第三节点506耦合到逻辑低电压(例如，VSS)。晶体管T22被关断，这将第三节点506与第二节点510去耦合。即，晶体管T22将第三节点506与第二节点510隔离。

将第三节点506处的逻辑低电压施加到晶体管T24的栅极。因此，第五节点516经由晶体管T24耦合到源电压VHV。经由反相器502将输入信号DATA反相为逻辑低信号(DATA1)并将其施加到晶体管T40的栅极。标称电压NV经由晶体管T40施加到晶体管T26的栅极。由于标称电压NV被施加到晶体管T26的栅极，因此该晶体管被关断或被显著削弱。

逻辑低信号(DATA1)被施加到晶体管T39的栅极。因此，第六节点514耦合到源电压VHV。因为晶体管T39弱，所以经由晶体管T39通过晶体管T27的电流减小。逻辑高输入信号DATA被施加到晶体管T34的栅极。第五节点516处的源电压VHV被施加到晶体管T35的栅极。因此，尽管第二节点510经由晶体管T27和T39连接到源电压VHV，但是第二节点510仍经由晶体管T34和T35下拉到逻辑低电压(例如，VSS)。即，晶体管T34和T35的下拉向晶体管T39和T27的上拉过度供电。

第二节点510处的逻辑低电压被施加到晶体管T25的栅极。晶体管T25的栅极相对快速地转变到逻辑低电压，因为晶体管T34和T35的下拉向削弱的晶体管T39和T27过度供电。因此，晶体管T25经由晶体管T24将第一节点512耦合到源电压VHV。即，当输入信号DATA转变为逻辑高信号时，经由晶体管T24和T25将输出OUT上拉到源电压VHV。

相反地，当输入信号DATA是逻辑低信号(例如，0)或从高转变到低时，晶体管T21和T22接通，而晶体管T23被关断。即，晶体管T21将第四节点508耦合到逻辑低电压(例如，0，VSS)。晶体管T23将第四节点508与第一节点512隔离。将第四节点508处的逻辑低电压施加到晶体管T26的栅极，该晶体管将第六节点514耦合到源电压VHV。标称电压NV经由晶体管T41施加到晶体管T24的栅极。即，晶体管T24被关断或被显著削弱。

将逻辑低输入信号DATA施加到晶体管T38的栅极，该晶体管将第五节点516耦合到源电压VHV。然而，因为晶体管T38相对较弱，所以通过晶体管T25的电流减小。反相的输入信号DATA1被施加到晶体管T36的栅极。第六节点514处的源电压VHV被施加到晶体管T37的栅极。因此，尽管第一节点512经由晶体管T38和T25连接到源电压VHV，但是第一节点512仍经由晶体管T36和T37下拉到逻辑低电压(例如，VSS)。即，晶体管T36和T37的下拉向晶体管T38和T25的上拉过度供电。

将第一节点512处的逻辑低电压施加到晶体管T27的栅极，这快速接通晶体管T27。因此，第二节点510经由晶体管T26和T27耦合到源电压VHV。因此，对于逻辑低输入信号DATA，在第二节点处测量的互补输出OUT1被上拉到源电压VHV。

有利地，第四节点508和第三节点506分别经由相应的晶体管T23和T22与第一节点512和第二节点519隔离。因此，下拉晶体管T20和T21能够分别快速关断(或显著削弱)上拉晶体管T24和T26。例如，当输入信号为逻辑高时，第三节点被晶体管T20下拉，同时经由晶体管T22与第二节点隔离。类似地，当输入信号DATA为逻辑低时，第四节点被晶体管T21下拉，同时经由晶体管T23与第一节点512隔离。一旦这些节点被隔离，相应的上拉晶体管T24和T26就可以用于分别快速上拉第一节点512和第二节点510。

为了增加经由晶体管T20和T21的电压下拉速度，可以增加分别经由晶体管T40和T41施加到晶体管T24和T26的栅极的标称电压NV。即，施加到晶体管T24和T26的栅极的增加的电压更快地关断(或削弱)晶体管T24和T26，使得相应的下拉晶体管T20和T21更快地向晶体管T24和T26过度供电。因此，电平移位器500增加下拉到VSS的速度。与常规的电平移位器相比，电平移位器500还提供改进的可靠性和性能。此外，电平移位器500实现在如本文所讨论的高电压应用中的使用。

图6是根据本公开的实施例的替代高速有效电平移位器600的电路图。电平移位器600可以对应于关于图1讨论的电平移位器13。例如，高速电平移位器600可以位于I/O接口16、数据路径46、命令接口14或其任何组合中。电平移位器600类似于关于图5讨论的电平移位器500，不同的是电平移位器600不包含晶体管T40和T41。相反，电平移位器600包含晶体管T42和T43。

晶体管T42和T43的源极耦合到高电压HV。高电压HV可以是标称电压NV(例如，约1.2伏)至源电压VHV(例如，约3伏)之间的任何电压。例如，高压HV可以在约1.7伏至约2.5伏之间，诸如约2伏。

如图所示，取决于输入信号DATA是逻辑高还是逻辑低，施加到晶体管T24和T26的栅极的电压是高电压HV。例如，如果输入信号DATA为逻辑高，则经由晶体管T43将高电压HV施加到晶体管T26的栅极。相反，如果输入信号DATA为逻辑低，则经由晶体管T42将高电压HV施加到晶体管T26的栅极。

有利地，电平移位器600将较高电压施加到上拉晶体管T24和T26的栅极，这增加了关断(或削弱)晶体管T24和T26的速度。因此，提高了下拉晶体管T20和T21分别向晶体管T24和T26过度供电以及将相应节点510和512下拉到VSS的速度。

图7是根据本公开的实施例的替代高速有效电平移位器700的电路图。电平移位器700可以对应于关于图1讨论的电平移位器13。例如，高速电平移位器700可以位于I/O接口16、数据路径46、命令接口14或其任何组合中。

如图所示，电平移位器700包含晶体管T50至T70和反相器502。电平移位器700是分别关于图3、4、5和6讨论的电平移位器300、400、500和600的组合。例如，晶体管T54和T55的功能类似于关于图5和6讨论的晶体管T22和T23。即，晶体管T55将第一节点712与第四节点708隔离，而晶体管T54将第二节点710与第三节点706隔离。

晶体管T52和T53的功能类似于关于图3讨论的晶体管T22和T23，以通过向上拉晶体管T56和T58过度供电来改进晶体管T50和T51的下拉。晶体管T69和T70向晶体管T56的栅极提供增加的电压(NV)以关断(或削弱)晶体管T58，使得下拉晶体管T51将第一节点更快地下拉到VSS。类似地，晶体管T66和T68向上拉晶体管T56的栅极提供增加的电压(NV)以关断(或削弱)晶体管T58，使得下拉晶体管T50将第二节点710更快地下拉到VSS。

有利地，电平移位器700结合了上文讨论的电平移位器300、400、500和600的改进的效率和速度改进。即使电平移位器700可能消耗增加的布局尺寸，电平移位器700仍提供了下拉速度和效率的显著改进。

有利地，本文所公开的实施例提供与下拉速度相比对称的上拉速度。即，对于对应的存储器装置的高速操作，上拉速度增加。即使本文描述的电平移位器可能比其它电平移位器消耗增加的布局尺寸和消耗更多的功率，上拉速度的增加仍为输入提供了平衡的上升和下降时间。

尽管本公开可能有各种修改和替代形式，但是通过举例方式在附图中已经示出了特定实施例并将在本文中已经对其作出详细的描述。然而，应当理解，本公开并不旨在限于所揭示的特定形式。更确切地，本公开旨在涵盖落入如所附权利要求所限定的本公开的精神和范围内的所有修改、等同形式和替代形式。

本文提出和要求保护的技术被引用并应用于具有实际本质的物质对象和具体实例，所述物质对象和具体示明显改善了本技术领域，因此不是抽象的、无形的或纯粹的理论上的。此外，如果本说明书所附的任何权利要求包含被指定为“用于[执行][功能]的装置…”或“用于[执行][功能]的步骤…”的一或多个元件，则此些元件旨在根据35U.S.C.112(f)来解释。然而，对于包含以任何其它方式指定的元件的任何权利要求，此些元件不应根据35U.S.C.112(f)来解释。

Claims

1.一种电压电平移位器，其包括：

输入，所述输入被配置为接收数据信号；

第一节点，所述第一节点被配置为向所述电压电平移位器提供输出；

第一晶体管，所述第一晶体管耦合到所述第一节点并且被配置为基于所述数据信号来将所述第一节点选择性地耦合到第一电压电平；

第二晶体管和第三晶体管的第一串联布置，所述第二晶体管和所述第三晶体管耦合到第二电压电平并且被配置为将第二节点选择性地耦合到所述第二电压电平；以及

第四晶体管，所述第四晶体管耦合到所述第二节点并且被配置为当所述第二晶体管和所述第三晶体管两者均被激活时将所述第二节点选择性地耦合到第三电压电平，其中所述第一电压电平、所述第二电压电平和所述第三电压电平彼此不同。

2.根据权利要求1所述的电压电平移位器，其中所述第一晶体管是n沟道晶体管。

3.根据权利要求1所述的电压电平移位器，其中所述第二晶体管、所述第三晶体管和所述第四晶体管是p沟道晶体管。

4.根据权利要求1所述的电压电平移位器，其还包括：

反相器，所述反相器被配置为将所述数据信号在所述第二节点处反相；

第五晶体管，所述第五晶体管耦合到所述第二节点并且被配置为基于所述数据信号将所述第二节点选择性地耦合到所述第一电压电平；

第六晶体管和第七晶体管的第二串联布置，所述第六晶体管和所述第七晶体管耦合到所述第二节点并且被配置为将所述第一节点选择性地耦合到所述第二电压电平；以及

第八晶体管，所述第八晶体管耦合到所述第一节点并且被配置为当所述第六晶体管和所述第七晶体管两者均被激活时将所述第二节点选择性地耦合到所述第三电压电平。

5.根据权利要求4所述的电压电平移位器，其中所述第一节点耦合到所述第八晶体管的栅极，并且所述第二节点耦合到所述第四晶体管的栅极。

6.根据权利要求5所述的电压电平移位器，其中所述第一串联布置被配置以向所述第四晶体管的所述栅极施加电压以截止所述第四晶体管的电压上拉。

7.根据权利要求5所述的电压电平移位器，其中所述第二串联布置被配置以向所述第八晶体管的所述栅极施加电压以截止所述第八晶体管的电压上拉。

8.一种电压电平移位器，其包括：

输入，所述输入被配置为接收数据信号；

第一晶体管，所述第一晶体管耦合到第一节点并且被配置为基于所述数据信号来将所述第一节点选择性地耦合到第一电压电平；

反相器，所述反相器耦合到所述输入；

第二晶体管，所述第二晶体管耦合到所述反相器并且被配置为基于所述数据信号将第二节点选择性地耦合到第二电压电平；以及

第三晶体管，所述第三晶体管耦合到所述第二节点并且被配置为将所述第一节点选择性地耦合到第三电压电平，其中所述第二电压电平经由所述第二晶体管施加到所述第三晶体管的栅极以将所述第二节点与所述第三电压电平去耦合，其中所述第一电压电平、所述第二电压电平和所述第三电压电平彼此不同。

9.根据权利要求8所述的电压电平移位器，其中所述第二电压电平小于所述第三电压电平。

10.根据权利要求9所述的电压电平移位器，其中所述第二电压电平为约1.2伏并且所述第三电压电平为约3伏。

11.根据权利要求8所述的电压电平移位器，其还包括：

第四晶体管，所述第四晶体管耦合到所述反相器并且被配置为基于所述数据信号将所述第二节点选择性地耦合到所述第一电压电平；

第五晶体管，所述第五晶体管耦合到所述输入并且被配置为基于所述数据信号将所述第一节点选择性地耦合到所述第二电压电平；以及

第六晶体管，所述第六晶体管耦合到所述第一节点并且被配置为将所述第一节点选择性地耦合到所述第三电压电平，其中所述第二电压电平经由所述第五晶体管施加到所述第六晶体管的栅极以将所述第一节点与所述第三电压电平去耦合。

12.根据权利要求11所述的电压电平移位器，其中所述第三晶体管相对于所述第一晶体管是较弱的，并且所述第六晶体管相对于所述第四晶体管是较弱的。

13.根据权利要求11所述的电压电平移位器，其中所述第一晶体管和所述第四晶体管是n沟道晶体管。

14.根据权利要求13所述的电压电平移位器，其中所述第二晶体管、所述第三晶体管、所述第五晶体管和所述第六晶体管是p沟道晶体管。

15.一种电压电平移位器，其包括：

输入，所述输入被配置为接收数据信号；

反相器，所述反相器耦合到所述输入；

第二节点，所述第二节点被配置为向所述电压电平移位器提供互补输出；

第一晶体管，所述第一晶体管耦合到第三节点并且被配置为将所述第三节点选择性地耦合到第一电压电平；

第二晶体管，所述第二晶体管耦合到所述第二节点并且被配置为基于所述数据信号将所述第二节点选择性地耦合到所述第三节点；

第三晶体管，所述第三晶体管耦合到所述第三节点并且被配置为将所述第一节点选择性地耦合到第二电压电平；

第四晶体管，所述第四晶体管耦合到所述第二节点并且被配置为将所述第二节点选择性地耦合到所述第二电压电平；以及

第五晶体管，所述第五晶体管耦合到第三电压电平并且被配置为基于所述数据信号将所述第三电压电平选择性地耦合到所述第四晶体管以截止所述第四晶体管的电压上拉。

16.根据权利要求15所述的电压电平移位器，其中所述第五晶体管将所述第三电压电平耦合到所述第四晶体管的栅极以将所述第四晶体管的上拉截止到所述第二电压电平。

17.根据权利要求16所述的电压电平移位器，其还包括：

第六晶体管，所述第六晶体管耦合到所述第二节点并且被配置为基于所述数据信号将所述第二节点选择性地耦合到所述第二电压电平。

18.根据权利要求17所述的电压电平移位器，其中尽管由于因为所述第六晶体管小于所述第一晶体管而导致所述第二电压电平与所述第二节点之间的相对较弱连接而导致经由所述第六晶体管连接到所述第二电压电平，但是所述第二节点仍经由所述第一晶体管耦合到所述第一电压电平。

19.根据权利要求18所述的电压电平移位器，其中所述第二晶体管基于所述数据信号将所述第二节点与所述第三节点隔离。

20.根据权利要求19所述的电压电平移位器，其还包括：

第七晶体管，所述第七晶体管耦合到所述第二节点并且被配置为将所述第二节点选择性地耦合到所述第一电压电平，其中所述第七晶体管被配置为将所述第四晶体管的上拉过度供电到所述第二电压电平并且将所述第二节点下拉到所述第一电压电平。