CN113223569A - 抗亚稳锁存器 - Google Patents

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Abstract

本申请案涉及一种抗亚稳锁存器。存储器装置接收数据信号及伴随数据选通信号，其通知所述装置数据已准备好锁存。所述数据选通信号实现在所述数据信号从逻辑高转变到逻辑低时捕获所述数据或反之亦然，从而产生不确定输出(例如，在0与1之间)。所述不确定值可导致使用所述不确定输出的存储器操作的亚稳定性。为了防止或降低亚稳定性，级联定时仲裁器锁存器包含级联交替NAND定时仲裁器及NOR定时仲裁器。在一些实施例中，这些逻辑门连接到所述级联定时仲裁器上方及下方的晶体管。所述级联定时仲裁器及/或晶体管在所述锁存器的反馈路径上提供放大。在其它实施例中，所述级联定时仲裁器通过反相器隔离且不连接到晶体管。此实施例减小所述内部反馈路径的节点上的电容性负载。

Description

抗亚稳锁存器
技术领域
本公开涉及存储器装置，且更明确来说，涉及在存储器装置中的数据存取期间减轻时钟信号中的亚稳定性影响的方法。
背景技术
随机存取存储器(RAM)装置，例如在电子装置中用于促进数据处理及提供存储的随机存取存储器装置，可提供对形成所述装置的存储器电路系统的可寻址数据存储单元的直接存取。例如动态RAM(DRAM)装置的特定RAM装置可例如具有包含许多可寻址存储器元素的多个存储器存储体。RAM装置还可具有可接收用于操作的地址及指令(例如，读取、写入等)的命令接口，所述操作可与那些地址相关联。RAM装置还可包含可将指令及地址转译成用于存取对应存储器存储体的内部命令的解码电路系统。
电子装置的处理电路系统(例如主机)与存储器装置之间交换的数据可伴随使时钟信号同步。作为实例，在写入过程期间，电子装置可提供可与时钟信号同步的写入命令及地址以及将存储的可与数据选通信号同步的数据。即，RAM装置可协调同步到时钟信号的写入命令及同步到数据选通信号的数据两者以执行写入操作。
数据选通时钟信号可在写入数据周期期间启用例如锁存器及/或包含锁存器的电路系统的数据捕获电路系统以捕获从数据信号捕获数据来输出以供其它存储器元件或电路系统使用。在一些例子中，数据信号及数据选通时钟信号可同时或几乎同时被启用。因而，数据信号可正在逻辑1与0之间转变以当数据选通时钟信号转变到逻辑1以实现捕获数据以提供到其它存储器元件或电路系统时提供数据位。因为数据信号可能正在转变，所以经锁存或捕获到的值可在0与1之间，其是不确定值(例如0与1之间的值)。要输出的不确定值可导致处理RAM装置中的输出的逻辑电路系统中的亚稳定性或不确定性。亚稳定性可导致例如写入均衡操作的其它写入数据操作发生错误。
发明内容
一方面，本公开涉及一种存储器装置，其包括：锁存器，其经配置以接收数据信号及数据选通时钟信号以锁存输出数据信号，其中所述数据信号在所述数据选通时钟信号处于逻辑高状态时改变逻辑状态以实现锁存来自所述数据信号的数据，其中所述锁存器包括：多个NAND型定时仲裁器，其包括多个交叉耦合NAND门；及多个NOR型定时仲裁器，其包括多个交叉耦合NOR门，其中所述多个NAND型定时仲裁器及所述多个NOR型定时仲裁器交替，且其中所述多个NAND型定时仲裁器及所述多个NOR型定时仲裁器经配置以接收所述数据信号及所述数据选通时钟信号以提供所述输出数据信号。
另一方面，本公开涉及一种防止包括锁存器的存储器装置的输入/输出(I/O)电路系统中的亚稳定性的方法，其包括：接收经锁存输出信号；确定所述经锁存输出信号是逻辑0还是逻辑1；响应于确定所述经锁存输出信号不是逻辑0或逻辑1，确定与所述锁存器相关联的存储器操作是否将避免所述锁存器的内部反馈路径上的电容性负载；及响应于确定所述存储器操作将避免所述电容性负载，使用具有至少一个定时仲裁器及至少一个反相器的级联定时仲裁器锁存器来最小化所述电容性负载。
另一方面，本公开涉及一种存储器装置，其包括：锁存器，其经配置以接收数据信号及数据选通时钟信号以锁存输出数据信号，其中所述锁存器包括：多个NAND型定时仲裁器，其包括多个交叉耦合NAND门；及多个反相器，其中所述多个NAND型定时仲裁器及所述多个反相器交替且以级联架构安置，其中所述多个NAND型定时仲裁器及所述多个反相器经配置以接收所述数据信号及所述数据选通时钟信号以提供所述输出数据信号。
附图说明
在阅读了以下详细描述且参考了图式之后，就可更好地理解本公开的各个方面，其中：
图1是说明根据实施例的可受益于减轻亚稳定性的抗亚稳锁存器的存储器装置的组织的框图；
图2是说明根据实施例的可在图1的存储器装置中用于使用计时信号捕获输入数据的示意性电路系统的框图；
图3是说明根据实施例的图2中说明的数据捕获中的亚稳定性的影响的时序图；
图4是说明根据实施例的最大化存储器装置的反馈路径中的放大以准确地捕获数据的级联定时仲裁器锁存器的示意性电路系统的框图；
图5是说明根据实施例的最小化内部反馈路径节点上的电容性负载以准确地捕获数据的另一级联定时仲裁器锁存器的示意性电路系统的框图；及
图6是根据实施例的使用级联定时仲裁器锁存器减轻亚稳定性的方法的流程图。
具体实施方式
下文将描述一或多个特定实施例。为了提供这些实施例的简洁描述，本公开中未描述实际实施方案的所有特征。应了解，在任何此实际实施方案的开发中，如在任何工程或设计项目中，必须做出众多实施方案特定决策以实现开发者的特定目标，例如遵守可因实施方案而异的系统相关及商业相关约束。此外，应了解，此开发努力可能是复杂且耗时的，但对于受益于本公开的所属领域的一般技术人员，这仍是设计及制造(fabrication/manufacture)的例行任务。
许多电子系统可使用耦合到处理电路系统(例如主机)且可提供用于处理的数据的存储的随机存取存储器(RAM)装置。RAM装置的实例包含可电子地存储个别位的动态RAM(DRAM)装置及同步DRAM(SDRAM)装置。经存储位可经组织成可由处理电路系统直接存取的可寻址存储器元素(例如字)。存储器装置还可包含从处理电路系统接收指令及/或地址的命令电路系统。举例来说，在双倍数据速率五型(DDR5)SDRAM装置中，这些指令及/或地址可由处理电路系统通过14位命令/地址(CA)信号提供。此外，处理电路系统还可将计时信号连同指令及/或地址一起提供到存储器装置。举例来说，可将CA信号同步到时钟信号(Clk)。在许多存储器装置中，例如在DDR5 SDRAM装置中，处理电路系统可通过差分时钟信号对(Clk_t及Clk_c)提供计时信号(Clk)以将指示指令及/或地址信号何时准备好进行处理的信息提供到DDR5 SDRAM装置。
在特定情况中，例如在写入操作期间，处理电路系统还可使用数据总线(DQ)提供数据，其可与促进由存储器装置捕获数据总线(DQ)中的数据的数据选通信号(DQS)(例如选通时钟信号)同步。数据选通信号(DQS)可将关于那些数据(例如位)何时可用的信息提供到存储器装置。作为实例，处理电路系统可将计时信号及指令提供到DDR5 SDRAM装置以指示命令/地址信号(CA)在计时信号(Clk)的转变(例如边缘)期间可用于(例如，稳定、准备好)处理。如果可用命令/地址信号(CA)是写入命令，那么处理电路系统可在预定时间之后提供数据总线(DQ)中的数据连同数据选通信号(DQS)以指示数据总线(DQ)中的数据准备好被存储。
在一些例子中，数据选通信号(DQS)可由DDR5 SDRAM装置在与数据总线(DQ)信号相同或几乎相同的时间接收。因此，数据总线(DQ)信号可能没有足够的时间转变到其预期的逻辑0或1状态，从而导致设置时间违规。因此，数据总线(DQ)信号可包含例如0与1之间的值的不确定值(例如，不一致、未知、不期望)。因而，处理数据总线(DQ)信号及数据选通信号(DQS)的输入电路系统可进入未知逻辑状态。举例来说，捕获数据总线(DQ)值或数据位的数据路径中的锁存器、触发器及/或寄存器可处于亚稳(例如，不一致、未知、非所要)状态，且因此，提供不正确或错误数据。
因此，使用来自亚稳锁存器、触发器及/或寄存器的这些输出例如进行写入均衡(WL)操作的电路系统可导致错误。在此类操作中，当在写入均衡操作期间将数据选通信号(DQS)对准到计时信号(Clk)时亚稳定性可能在一时间段(例如10微微秒(ps))内导致错误。此外，这些亚稳输出可使定时参数性能降级。举例来说，到数据选通信号(tDQSS)的时钟是当写入到DRAM存储器装置时不应违反的定时参数。tDQSS可指代数据选通信号(DQS)相对于计时信号(Clk)的位置。通常，tDQSS被设置为是在DRAM规格中所定义的最小值(tDQSS(MIN))与最大值(tDQSS(MAX))内。如果违反了tDQSS且落在一范围(例如，tDQSS(MIN)与tDQSS(MAX)之间)外，那么不正确或不兼容数据可被写入到存储器。即，此数据可能由执行写入均衡(WL)操作的电路系统不正确处理。
如先前提及，可同时或几乎同时启用的多个信号可导致亚稳定性。此亚稳竞态条件可例如在写入路径启用操作中导致错误。特定来说，当在写入操作期间具有足够的时间来停用写入路径时应停用写入路径。如果持续时间不充足(例如，第一写入操作尚未完成)，那么用于在写入操作之间复位各种控制电路的停用信号可导致系统短时脉冲干扰及故障。因此，可检查列存取选通(CAS)写入延时(CWL)移位器的内容以发现连续写入之间的时间差且如果经测量为移位级的数目的所述差是足够的那么启用停用信号。然而，CWL移位器可用作游走方案的部分，使得写入阶段之间的时间差实际上小于定时时钟周期(tCK)。由于这个原因，信号(例如数据选通时钟信号(DQS)及计时信号(Clk))之间的相位关系可为未知的，从而导致域交叉问题。域交叉可指代同步数字电路中的信号从来自外部处理电路系统的一个时钟域(例如数据选通信号(DQS))横穿到另一时钟域(例如内部计时信号(Clk))中。如果信号未断言足够长且未配准，那么其可看起来像在传入时钟边界上异步。在一些例子中，接收域可不包含多个时钟以分辨相位关系。此外，停用信号应从写入数据突发的最后一位发送。因此，相位关系应在“单拍(single shot)”中进行分辨。这些亚稳输出及信号竞态条件可使用本文中描述的技术进行分辨。
一般来说，可以多种方式解决亚稳条件。首先，最大化存储器组件(例如锁存器)的内部反馈路径的放大可分辨亚稳条件。其次，另外或替代地，为了最大化内部反馈路径的放大，内部反馈路径上的电容性负载可经最小化以分辨亚稳条件。第三，另外或替代地，增加从异步竞态输入(例如数据总线(DQ)信号及数据选通信号(DQS))起直到输出值可为确定值(例如二进制1或0)的时间量可分辨亚稳条件。
本文中描述的实施例涉及可通过级联定时仲裁器的级减轻输入电路系统的存储器组件(例如，锁存器及/或触发器)中的亚稳定性的方法及系统。在一些实施例中，级联定时仲裁器的逻辑门可连接到所述级联定时仲裁器上方及下方的晶体管。这些实施例中的两者可提供多个放大级(例如，最大化内部反馈路径的放大)而无需在每一级处进行计时。在其它实施例中，级联定时仲裁器中的反馈节点通过反相器隔离且可不包含晶体管。这些晶体管可减小内部反馈节点上的电容性负载。应注意，虽然所描述的实施例涉及存储器电路系统，但所述方法及系统可更普遍地用于其中亚稳定性可影响性能的输入电路系统中。
现转到图，图1是说明存储器装置10的特定特征的简化框图。明确来说，图1的框图是说明存储器装置10的特定功能性的功能框图。根据一个实施例，存储器装置10可为双倍数据速率五型同步动态随机存取存储器(DDR5 SDRAM)装置。DDR5 SDRAM的各种特征允许相较于前几代DDR SDRAM减小功耗、增大带宽及增大存储容量。
存储器装置10可包含数个存储器存储体12。例如，存储器存储体12可为DDR5SDRAM存储器存储体。存储器存储体12可经提供于经布置在双列直插式存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上。如应了解，每一DIMM可包含数个SDRAM存储器芯片(例如，x8或x16存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器存储体12。存储器装置10表示具有数个存储器存储体12的单个存储器芯片(例如，SDRAM芯片)的一部分。针对DDR5，存储器存储体12可进一步经布置以形成存储体群组。例如，针对8千兆字节(Gb)DDR5 SDRAM，存储器芯片可包含布置成8个存储体群组的16个存储器存储体12，每一存储体群组包含2个存储器存储体。作为实例，16Gb DDR5 SDRAM，存储器芯片可包含布置成8个存储体群组的32个存储器存储体12，每一存储体群组包含4个存储器存储体。可取决于总体系统的应用及设计利用存储器装置10上的存储器存储体12的各种其它配置、组织及大小。
存储器装置10可包含命令接口14及输入/输出(I/O)接口16。命令接口14经配置以从例如处理器或控制器的外部装置或主机(未展示)提供各种数目个信号(例如信号15)。处理器或控制器可将各种信号15提供到存储器装置10以促进将写入到存储器装置10及/或从存储器装置10读取的数据的传输及接收。在一些实施例中，命令接口14可包含数个电路，例如时钟输入电路18及命令地址输入电路20，以保证信号15的适当处置。命令接口14可从外部装置接收一或多个时钟信号。通常，双倍数据速率(DDR)存储器利用系统时钟信号的差分对，在本文中称为真实时钟信号(Clk_t/)及互补时钟信号(Clk_c)50。DDR的正时钟边缘指代上升真实时钟信号Clk_t/与下降互补时钟信号Clk_c交叉的点，而负时钟边缘指示下降真实时钟信号Clk_t及互补时钟信号Clk_c的上升。通常在时钟信号的正边缘上键入命令(例如读取命令、写入命令等)，且在正及负时钟边缘两者上传输或接收数据。
时钟输入电路18可接收时钟信号50的差分对以产生内部时钟信号(CLK)52。内部时钟信号(CLK)52经供应到内部时钟发生器30，例如延迟锁定环(DLL)电路。内部时钟发生器30基于接收到的内部时钟信号(CLK)52产生相位可控内部时钟信号(LCLK)。相位可控内部时钟信号(LCLK)经供应到(例如)I/O接口16，且用作用于确定读取数据的输出时序或写入数据的捕获窗的时序信号。
内部时钟信号(CLK)52也可经提供到存储器装置10内的各种其它组件且可用于产生各种额外内部时钟信号。例如，内部时钟信号(CLK)52可经提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可解码命令信号以提供各种内部命令。例如，命令解码器32可通过总线36将命令信号提供到内部时钟发生器30以协调相位可控内部时钟信号(LCLK)的产生。相位可控内部时钟信号(LCLK)可用于计时通过I/O接口16的数据。
此外，命令解码器32可解码例如读取命令、写入命令、模式寄存器设置命令及/或激活命令的命令且经由I/O总线53将指令提供到I/O接口16以例如基于经解码命令调节数据路径46与存储器装置10外部的电路系统之间的数据流动。举例来说，当命令/地址(CA)信号包含写入命令或操作时，命令解码器32可通过总线53将指示I/O接口16可接收将存储的数据的写入命令提供到I/O接口16。此外，命令解码器32可基于经解码命令经由总线路径40提供对对应于命令及/或地址的特定存储器存储体12的存取。此外，存储器装置10可包含各种其它解码器，例如行解码器及列解码器，以促进对存储器存储体12的存取。在一个实施例中，每一存储器存储体12包含存储体控制块22，其提供必要解码(例如，行解码器及列解码器)，以及其它特征，例如时序控制及数据控制，以促进到及来自存储器存储体12的命令的执行。
存储器装置10可基于从外部装置(例如处理器)接收的命令/地址信号执行例如读取命令及写入命令的操作。如先前论述，命令/地址总线可为14位总线以容纳命令/地址信号(CA<13:0>)。如上文论述，使用时钟信号50的差分对对到命令接口14的命令/地址信号进行计时。命令接口14可包含命令地址输入电路20，其经配置以接收及传输用以通过命令解码器32提供对存储器存储体12的存取的命令。另外，命令接口14可接收芯片选择信号(CS_n)。芯片选择信号(CS_n)使存储器装置10能够处理传入CA<13:0>总线上的命令。对存储器装置10内的特定存储器存储体12的存取用命令编码于CA<13:0>总线上。
另外，命令接口14可经配置以接收数个其它命令信号。例如，裸片端接命令/地址(CA_ODT)信号可经提供以促进存储器装置10内的适当阻抗匹配。复位命令(RESET_n)可用于在(例如)加电期间复位命令接口14、状态寄存器、状态机及类似物。命令接口14还可接收命令地址反相(CAI)信号，其可经提供以(例如)取决于特定存储器装置10的命令/地址路由反转命令/地址总线上的命令/地址信号CA<13:0>的状态。镜像(MIR)信号也可经提供以促进镜像功能。镜像(MIR)信号可用于多路复用信号使得其可经交换用于基于多个存储器装置在特定应用中的配置启用信号到存储器装置10的特定路由。也可提供用以促进存储器装置10的测试的各种信号，例如测试启用(TEN)信号。例如，测试启用(TEN)信号可用于将存储器装置10置于测试模式中以进行连接性测试。命令接口14还可用于将针对可检测到的特定错误的警报信号(ALERT_n)提供到系统处理器或控制器。例如，如果检测到循环冗余校验(CRC)错误，那么可从存储器装置10传输警报信号(ALERT_n)。也可产生其它警报信号。此外，用于从存储器装置10传输警报信号(ALERT_n)的总线及引脚在例如使用测试启用(TEN)信号执行的连接性测试模式的特定操作期间可用作输入引脚，如上文描述。
可利用上文论述的命令及计时信号凭借通过I/O接口16传输及接收数据信号44来在存储器装置10与外部装置之间发送数据。更明确来说，可经过数据路径46将数据发送到存储器存储体12或从存储器存储体12检索数据，数据路径46包含多个双向数据总线。数据I/O(DQ)信号通常在一或多个双向数据总线中传输及接收。针对特定存储器装置，例如DDR5SDRAM存储器装置，I/O信号可划分成高位及低位字节。例如，针对x16存储器装置，I/O信号可划分成对应于例如数据信号的高位及低位字节的高位及低位I/O信号(例如，DQ<15:8>，或高位数据信号(UDQ)及DQ<7:0>，或低位数据信号(LDQ))。在本公开中，外部数据输出信号(XDQ)可通常用于指代高位数据信号(UDQ)或低位数据信号(LDQ)。
为了在存储器装置10内允许较高数据速率，例如DDR存储器装置的特定存储器装置可利用数据选通(DQS)信号。数据选通(DQS)信号由发送数据的外部处理器或控制器驱动(例如，针对写入命令)或由存储器装置10驱动(例如，针对读取命令)，如上文论述。针对读取命令，数据选通(DQS)信号实际上是具有预定模式的额外数据(DQ)信号。针对写入命令，数据选通(DQS)信号用作用以捕获对应输入数据的时钟信号50。如同时钟信号(Clk_t/及Clk_c)50，数据选通(DQS)信号可经提供为用以在读取及写入期间提供差分对信令的数据选通信号的差分对(DQS_t/及DQS_c)。针对特定存储器装置，例如DDR5 SDRAM存储器装置，数据选通(DQS)信号的差分对可划分成对应于例如发送到存储器装置10及从存储器装置10发送的数据的高位及低位字节的高位数据选通信号(UDQS)及低位数据选通信号(LDQS)(例如，UDQS_t/及UDQS_c；LDQS_t/及LDQS_c)。在本公开中，XDQS可通常用于指代数据选通(DQS)信号、高位数据选通信号(UDQS)或低位数据选通信号(LDQS)。
也可通过I/O接口16将阻抗(ZQ)校准信号提供到存储器装置10。ZQ校准信号可经提供到参考引脚且用于通过跨工艺、电压及温度(PVT)值的变化调整存储器装置10的上拉及下拉电阻器调谐输出驱动器及裸片端接(ODT)值。因为PVT特性可能会影响ZQ电阻器值，所以ZQ校准信号可经提供到ZQ参考引脚以用于调整电阻来将输入阻抗校准到已知值。如应了解，精密电阻器通常耦合于存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻器可充当用于调整I/O引脚的内部ODT及驱动强度的参考。
另外，可通过I/O接口16将环回信号(LOOPBACK)提供到存储器装置10。在测试或调试阶段期间可使用环回信号来将存储器装置10设置成其中信号通过存储器装置10通过相同引脚环回的模式。例如，环回信号可用于设置存储器装置10来测试存储器装置10的数据输出(DQ)。环回可包含数据及选通两者或可能仅包含数据引脚。此通常希望用于监测由存储器装置10在I/O接口16处捕获的数据。
如应了解，也可将例如电力供应电路(用于接收外部正供应电压(VDD)及负供应电压(VSS)信号)、模式寄存器(用以定义各种模式的可编程操作及配置)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测传感器装置10的温度)等的各种其它组件并入到存储器装置10中。因此，应理解，图1的框图仅经提供以突出存储器装置10的某些功能特征以帮助进行后续详细描述。
如上文论述及下文详述，I/O接口16中的电路系统可接收数据及用以存储所述数据的选通信号来执行写入命令。图2说明在触发器114处接收外部数据信号(XDQ)102(例如图1的DQ、UDQ、LDQ)及外部数据选通时钟信号(XDOS)104(例如图1的UDQS及LDQS)的电路100的图。尽管下文论述描述了表示特定实施例的接收数据信号(XDQ)102及数据选通时钟信号(XDQS)104的触发器114，但本文中描述的系统及方法可代替地使用经电平触发(例如下降边缘触发)的锁存器(例如透明D锁存器)。此外，尽管下文论述描述了表示特定实施例的处理数据选通时钟信号(XDQS)104以产生内部数据选通时钟信号(DS)110，但本文中描述的系统及方法可另外或替代地使用用于到锁存器中的输入的任何数据时钟信号及任何数据信号。
在一些实施例中，数据选通时钟信号(XDQS)104可由外部装置接收为信号差分对XDQS_t 106A及XDQS_c 106B。比较器电路系统108(例如差分放大器)可用于产生数字内部选通时钟信号(DS)110。电路100还可包含可延迟传入外部数据信号(XDQ)102的延迟缓冲器112。触发器114可用于使用内部数据选通时钟信号(DS)110存储来自外部数据信号(XDQ)102的数据。如先前提及，尽管描绘的实施例描述了表示特定实施例的接收数据信号及对应时钟信号的触发器114，但本文中描述的系统可结合经电平触发的锁存器一起使用。即，数据信号(XDQ)102及数据选通时钟信号(XDQS)104及/或内部数据选通时钟信号(DS)110可用于在时钟输入为高时锁存来自数据线的数据。如果数据线上的来自数据信号(XDQ)102的数据在内部数据选通时钟信号(DS)110处于逻辑高(例如1)时改变状态，那么输出(Q)116可遵循来自数据信号(XDQ)102的输入数据。然而，当内部数据选通时钟信号(DS)110处于逻辑低(例如0)时，那么来自数据信号(XDQ)102的输入(D)的最后状态被俘获且保持于锁存器中。
延迟缓冲器112可用于将延迟提供到传入数据信号(XDQ)102以匹配通过差分放大器108的数据选通时钟信号(XDQS)104路径中的延时。在将数据锁存为输出(Q)116之后，数据可用于数据路径46，如上文论述。应了解，在具有图1中描述的架构的电路中，I/O接口16可接收两个数据选通时钟信号(XDQS)104(例如低位数据信号(LDQS)及高位数据信号(UDQS))，其可由两个差分放大器处置以产生两个内部数据选通时钟信号(DS)110。在此架构中，每一选通信号可驱动8个触发器以锁存8个数据位。经锁存数据可经提供到数据路径46以执行写入命令。
如上文论述，例如数据选通时钟信号(XDQS)104或内部数据选通时钟信号(DS)110的时钟信号可与例如数据信号(XDQ)102的数据信号同时或几乎同时转变到逻辑高状态(例如逻辑1)。即，数据信号(XDQ)102还可在内部数据选通时钟信号(110)为高时从逻辑0转变到1或从1转变到0。因而，触发器114或锁存器可捕获0与1之间的不确定值。因此，输出(Q)116可处于不确定状态且可将使用此输出(Q)116的其它存储器元件或电路系统驱动到未知状态。
为了说明，图3展示导致D型锁存器的亚稳输出的时序关系图150。尽管下文论述描述了表示特定实施例的D型锁存器，但本文中描述的论述可适用于其它锁存器、触发器及/或寄存器，例如D型触发器或交叉耦合设置-复位(SR)锁存器。描绘的时序关系是例如内部数据选通时钟信号(DS)信号110的时钟信号与例如数据信号(XDQ)102的数据信号之间的关系，其可随着时间151导致亚稳输出。如展示，时钟信号曲线152可对应于内部数据选通时钟(DS)信号110。数据曲线154可对应于数据信号(XDQ)102，且输出曲线156可对应于所得输出(Q)116。数据曲线154中的第一边缘可在输出时间158相对于时钟信号曲线152的上升边缘进行测量。
如展示，描绘数据信号(XDQ)102的数据曲线154可不处于逻辑状态1或0。代替地，状态可为0与1之间的不确定值。如由虚线框指示，不确定输出160可经捕获为输出(Q)116。在一些实施例中，存储器装置10可在经测量时间158之前或之后(例如在可由存储器标准(例如DDR5规格)指定的可允许时序偏斜范围内)接收内部数据选通时钟信号(DS)110的第一上升边缘。此时序范围还可促成未载送确定1或0的数据信号(XDQ)102。
不确定输出160可在一定时间(大约1纳秒(ns))之后达到逻辑高(例如1)。尽管描绘的实施例说明了表示特定实施例的在1纳秒的时间151之后达到逻辑高的不确定输出160，但不确定输出160可代替地在某个其它量的时间151(例如，600ps、1.2ns、1.4ns等等)之后达到逻辑低(例如0)及/或逻辑高(例如1)。在任何情况中，可在一定时间(例如大约40微微秒到大约1纳秒的所描绘时间151的时段)内捕获不确定状态160。不确定输出160可作为未知或不确定值发送以用于可导致错误的后续存储器操作中。此外，不确定输出160可导致数据线上的来自数据信号(XDQ)102的数据位(例如0或1)由于不确定输出160而丢失。因为输出(Q)116可为不确定值，所以D锁存器可处于亚稳状态。
如先前提及，为了分辨亚稳条件，可放大存储器元件(例如锁存器或锁存器的元件)的内部反馈路径。另外或替代地，可减小或消除内部反馈路径节点上的电容性负载。此外，另外或替代地，延长异步竞态输入(例如数据选通时钟信号(DS)110及数据信号(XDQ)102)的时间直到待捕获输出(Q)116导致确定的1或0的点。如先前论述，许多写入操作及/或执行这些操作的电路系统，例如延迟锁定环(DLL)，可受益于使用这些技术减轻亚稳定性。延迟锁定环是可将输入时钟信号(例如数据选通时钟信号(DS)110)的相位对准到输出时钟信号(例如Clk)的相位以保证正确数据传送的同步器。在相位对准发生之后，每一延迟可提供从输入时钟移相的稳定时钟信号。例如管线式触发器的同步器可在接收域及多个(例如两个或更多个)时钟信号断言处使用两个或更多个时钟循环以允许输入信号(例如内部数据选通时钟信号(110))到最终输出(Q)116的合适时间量。一般来说，域交叉可指代同步数字电路中的信号从一个时钟域到另一时钟域的横穿的时钟交叉。如果信号未在适当时间内断言，例如以允许内部数据选通时钟信号(DS)110达到确定的输出(Q)116，那么对于输出时钟信号其可看起来像在传入时钟边界上异步。
不幸地，多个连续时钟断言并非始终可用于在本文中可称为“单拍”情况的特定异步竞态。在此类例子中，延迟元件可用于使单拍脉冲在触发器之间错开。然而，延迟通常会导致不在预期阈值内(例如低于预期MTBF值)的故障(MTBF)值之间的平均时间。MTBF可指示可修复系统的两个故障之间的预期持续时间。
如先前提及，还可通过放大存储器元件的反馈路径及/或减小内部反馈路径节点上的电容性负载来减轻亚稳定性，而非延长时间。此外，如果输入及/或输出时钟信号速率增加，那么量化同步器的MTBF可尤其有益。即，量化存储器元件的MTBF可帮助确定使用本文中描述的技术降低亚稳定性。
为了说明，图4描绘可通过放大锁存器反馈路径防止或降低亚稳定性的级联定时仲裁器锁存器200A。尽管描绘的级联定时仲裁器锁存器200A包含表示特定实施例的交替NOT AND(NAND)型及NOT OR(NOR)型门的五级定时仲裁器208(例如208A到E)，但本文中描述的系统及方法可包含一或多个定时仲裁器208(例如，1个、2个、3个、7个等)及/或其它逻辑门类型定时仲裁器208及/或不同序列的逻辑门类型定时仲裁器208(例如，并非以交替序列)。
一般来说，定时仲裁器208可在结构上类似于交叉耦合SR NOR锁存器，但可不同地操作。定时仲裁器208可包含以逻辑高(例如1)起始的两个输入，其可为SR锁存器中的无效操作，且接着，输入中的任一者可转变到逻辑低(例如0)。即使另一输入信号循序地转变到低，定时仲裁器208也可保持输出状态。即，定时仲裁器208可在两个输入信号之间作出仲裁以确定输入信号中的哪一者首先转变到逻辑低。明确来说，因为两个信号可从先前状态转变，所以定时仲裁器208可使用正反馈机构(例如，来自转变信号门的输出可馈送回作为到另一门及信号的输入)分辨门输出状态。级联定时仲裁器锁存器200中的定时仲裁器208可提供增益与交叉耦合前馈路径的前馈路径(例如，从定时仲裁器208的第一NOR门的输出作为输入到定时仲裁器208的第二NOR门)几乎相同的反馈放大，从而允许定时仲裁器208在比原本可在锁存器(例如透明D锁存器)中导致的时间量更短的时间量内分辨其输入信号之间的竞态。
通过实例，第一定时仲裁器208A可包含将其相应输出馈送到相应NAND门中的两个OR门。如展示，锁存器时钟信号(LAT)202(例如图2的内部数据选通时钟信号(DS)110)及电压源供应器204可为到第一OR门203A中的输入，第一OR门203A可将第一输入信号输出到第一NAND门206A中。锁存器延迟时钟信号(LATDLYD)205(例如，经延迟内部数据选通时钟信号(DS)110)及输入数据信号(D)207(例如图2的数据信号(XDQ)102)可为到第二OR门203B中的输入，第二OR门203B可将第二输入信号输出到第二NAND门206B中。第一输入信号、第二输入信号及作为输入馈送回到相应NAND门206A及206B中的其相应输出可如先前关于定时仲裁器208论述那样操作。
输入信号(例如，锁存器时钟信号(LAT)202及/或输入数据信号(D)207)可在逻辑高与逻辑低之间转变，且级联定时仲裁器208可放大这些信号。放大可使信号之间的差足够大以识别预期信号及分辨任何亚稳定性以提供用于后续存储器操作的准确输出值。即，输入信号(例如锁存器时钟信号(LAT)202及/或输入数据信号(D)207)及使用级联定时仲裁器208最大化锁存器200A的内部反馈路径可导致经分辨输出(DRESOLVED)222A及下一经分辨输出(DRESOLVEDF)222B的确定状态(例如1或0)。这些经分辨输出222A及222B可连接到或可被发送到另一存储器电路系统以启用特定存储器操作。因为经分辨输出222A及222B不是不确定值160，所以后续存储器操作可如期望那样起作用，例如无可由不确定值160造成的计时错误。在一些实施例中，可在后续存储器操作中使用经分辨输出(DRESOLVED)222A或下一经分辨输出(DRESOLVEDF)222B，而非使用两个经分辨输出222。作为实例，经分辨输出(DRESOLVED)222A可在下一经分辨输出(DRESOLVEDF)222B保持未使用时用于驱动工作负载。在此类实施例中，下一经分辨输出(DRESOLVEDF)222B可连接到匹配连接到经分辨输出(DRESOLVED)222A的工作负载的虚设电容性负载。
级联定时仲裁器208提供逐级差分增益，从而允许多个放大级。此可消除每一级处的用其它同步器(例如先前论述的管线式触发器)所执行的计时。级联定时仲裁器锁存器200A中的定时仲裁器208的数目可对应于增益或放大量。即，更大数目个定时仲裁器208可由于输出值是确定的位值1或0而提供更大信号增益/放大及可靠性。然而，多个级可导致传播延迟。传播延迟可在输出转变延迟时发生，使得延迟传播到使用输出的后续电路系统。即，因为后续电路在使用输出之前等待输出完全转变到有效值，所以后续电路系统可因此被延迟。输出可在一时间段内转变直到输出可被确定或处理为1或0(例如有效值)，而非0与1之间的值(例如亚稳值)。以此方式，使用输出的目的地电路可在其操作中避免亚稳定性。
在一些实施例中，由虚线点线框所指示的晶体管220(例如晶体管桥)可连接到定时仲裁器208上方及下方的相应逻辑门(例如NAND门、NOR门)以去除传播延迟。晶体管220(例如晶体管220A到H)可由于晶体管可经控制以提供从定时仲裁器208内的输出到输入及/或第一定时仲裁器208级(例如第一定时仲裁器208A)的输出到另一定时仲裁器208级(例如第二定时仲裁器208B)的输入之间的更正反馈而提供额外增益。作为实例，从第一定时仲裁器208A的输出到第二定时仲裁器208B的输入的此额外放大可在第一定时仲裁器208A的输入差可能过小使得所得输出可在任一方向上(例如朝向1或0)转变时尤其有益。使用晶体管220，后续定时仲裁器级208C到E可往回驱动信号扰动通过前几级(例如定时仲裁器208A及208B)以无关于经分辨输出222A及/或下一经分辨输出222B上的显著输出反向移动(例如，无“搁置”)的情况下分辨亚稳条件。特定来说，例如第一定时仲裁器208A的定时仲裁器208中的输入信号(例如锁存器时钟信号(LAT)202及/或输入数据信号(D)207)之间的竞态可在分辨由竞态造成的电压差时导致振荡输出值(例如，在1与0之间振荡的值)。然而，后续定时仲裁器208(例如第二定时仲裁器208B到第五定时仲裁器208E)中的每一者可在朝向预期输出值的统一方向上提供放大，使得振荡朝向预期值稳定，其中每一放大由后续定时仲裁器208提供。以此方式，振荡输出值可稳定到有效输出1或0。
来自晶体管220的正反馈可对应于放大，使得由晶体管220(例如，用作启用反馈路径的开关)提供的更大反馈量可导致输入信号(例如，锁存器时钟信号(LAT)202及/或输入数据信号(D)207)的更大放大。放大可提供1或0的确定的或经确定的经分辨输出222A及/或下一经分辨输出222B。定时仲裁器208的级通常可分辨不同方向上的输出(例如，一个定时仲裁器208分辨朝向逻辑高(例如1)且另一定时仲裁器208分辨朝向逻辑低(例如0)状态)。然而，逐级定时仲裁器208与来自晶体管220(例如逐级反馈装置)的逐级正反馈可允许定时仲裁器208分辨相同方向上的输出。
除了通过额外正反馈路径提供更多放大之外，级联定时仲裁器锁存器200中的晶体管220可允许输出发生突然状态变化而不具有实际亚稳状态。这些逐级反馈装置还可在设置时间违规期间更快地将先前定时仲裁器208级带到轨道以防止或减轻原本在定时仲裁器208及/或锁存器200的输出是亚稳时将发生的电流穿透(例如短路)。穿透可指代流过晶体管220的高电流(例如1毫安(mA)到10mA)及可由跨电压供应器的短路造成的负载电压中的失真。当晶体管桥中的一或多个晶体管220(例如半桥中的两个晶体管220)同时切换到接通时，可发生短路。
如先前提及，可通过放大存储器元件的反馈路径及/或减小内部反馈路径节点上的电容性负载减轻亚稳定性，而非延长时间。尽管图4的级联定时仲裁器锁存器200放大锁存器的反馈路径以减轻输出的亚稳定性，但级联定时仲裁器锁存器200A可在反馈节点上产生电容性负载。为了减小电容性负载，可使用替代级联定时仲裁器锁存器200B架构。明确来说，可减小或消除锁存器200A的内部反馈路径(例如定时仲裁器208的交叉耦合反馈路径)上的电容性负载以使用替代级联定时仲裁器锁存器200B分辨亚稳条件，如图5中展示。
如展示，级联定时仲裁器锁存器200B可包含代表特定实施例的具有NAND类型逻辑门的四级定时仲裁器208(例如208F到208I)。此外，定时仲裁器208可与一组相应反相器250(例如反相器250A到C)交替，如由虚线点线框指示。此外，级联定时仲裁器锁存器200B可不包含逐级反馈装置，例如图4的晶体管220。应了解，本文中描述的系统及方法可代替地包含一或多个定时仲裁器208(例如，1个、2个、3个等)及/或其它不同逻辑门类型定时仲裁器208及/或不同序列的逻辑门类型定时仲裁器208(例如，并非是与反相器250交替的序列)。
一般来说，级联定时仲裁器锁存器200B可最小化内部反馈路径处理节点上的电容性负载以准确地捕获数据。处理节点可指代用于本文中描述的系统及方法(例如级联定时仲裁器锁存器200)的制造技术标准。在一些实施例中，处理节点可指代用于技术(例如互补金属氧化物半导体(CMOS)晶体管)中的最小晶体管宽度。因此，特定宽度的处理节点(例如45纳米(nm)处理节点、2微米(μm)处理节点等)可指代具有特定宽度的最小宽度的晶体管220。通过实例，2μm处理节点可包含具有2μm的最小宽度的晶体管220。此类晶体管220可包含具有缓慢处理速度的高栅极电容。类似地，45nm处理节点可包含具有45nm的最小宽度的晶体管220。此类晶体管220可包含相对较小电容性负载及更快处理速度。输入信号，例如锁存器时钟信号(LAT)202及/或输入数据信号(D)207，可在逻辑高与逻辑低之间转变。当逻辑状态改变时，与反相器250交替的级联定时仲裁器208可最小化内部反馈路径节点上的电容性负载。最小化电容性负载可防止或减小原本在确定第一输出(Q1)252(例如图2输出(Q)116)及/或第二输出(Q2)254时将发生的亚稳定性。在一些实施例中，第一输出(Q1)252可对应于经分辨输出222A(DRESOLVED)，且第二输出(Q2)254可对应于下一经分辨输出(DRESOLVEDF)。以此方式，级联定时仲裁器锁存器200A及200B两者可防止或减轻原本在确定输出(Q)116时将发生的亚稳定性。然而，利用一者而非另一者可取决于反馈机构的处理节点。
为了说明，图6是根据本公开的实施例的用于稳定性减轻300的方法的流程图。可控制存储器装置10的组件(例如锁存器200)的任何合适装置或电路系统可执行亚稳定性减轻300。虽然亚稳定性减轻是使用按特定顺序的步骤进行描述，但应理解，本公开考虑描述的步骤可以与说明的顺序不同的顺序执行，且可跳过或不完全执行所描述的特定步骤
过程可包含输入电路系统接收(过程框302)锁存器输出(例如图2的输出(Q)116)。如先前论述，时钟信号(例如图2的数据选通时钟信号(XDQS)104或内部数据选通时钟信号(DS)110)可在与数据信号(例如图2的数据信号(XDQ)102)发送将存储于锁存器中的数据(例如0或1位值)的时间相同的时间从第一状态(例如逻辑1)转变到第二状态(例如逻辑0)。即，数据信号(XDQ)102可在数据选通时钟信号(DS)110为高时从逻辑高转变到低或从逻辑低转变到高。因而，锁存器可捕获0与1之间的不确定输出160作为输出(Q)116。因此，输出(Q)116可为不确定的且可将使用此输出(Q)116的其它存储器元件或电路系统驱动到未知状态。
亚稳定性减轻300可包含输入电路系统确定(决策框304)输出(Q)116是否有效使得其不包含不确定输出160。如果输出(Q)116有效，那么输入电路系统可捕获或锁存(过程框306)接收到的输出(Q)116。即，因为输出(Q)116至少在预期格式内(例如，确定的状态1或0)，所以输出(Q)116可用于后续存储器操作中。另一方面，如果输出(Q)116不是有效的，那么输入电路系统可确定(决策框308)处理节点是否将避免用于正被执行或将被执行的特定存储器操作的内部反馈路径上的电容性负载。即，一些操作可显著地受反馈路径上的电容性负载影响。因而，这些操作可受益于避免某个系统，所述系统即使在所述系统产生确定或特定输出(Q)116(例如，并非不确定输出160)的情况下也可导致内部反馈上的电容性负载。因此，输入电路系统可使用(过程框310)具有反相器的级联定时仲裁器锁存器200B来最小化电容性负载，如关于图5论述。
然而，其它存储器操作可在减轻亚稳定性时受益于放大输入信号，即使考虑到反馈路径节点上的相关联电容性负载也如此。在此类操作中，输入电路系统可使用(过程框312)具有交替门类型的级联定时仲裁器锁存器200A(例如，具有NAND类型门的第一定时仲裁器208A、具有NOR类型门的第二定时仲裁器208B、具有NAND类型门的第三定时仲裁器208C等)最大化放大，如关于图4论述。在一些例子中，输入电路系统还可将例如晶体管220的反馈装置用于级联定时仲裁器208的级之间的额外增益。
虽然本文中描述的实施例可接受各种修改及替代形式，但图中已通过实例展示特定实施例且本文中已详细描述特定实施例。然而，应理解，本公开不希望受限于所揭示的特定形式。而是，本公开涵盖落于由以下所附权利要求书界定的本公开中描述的技术及系统的精神及范围内的所有修改、等效物及替代物。

Claims (20)

1.一种存储器装置，其包括：
锁存器，其经配置以接收数据信号及数据选通时钟信号以锁存输出数据信号，其中所述数据信号在所述数据选通时钟信号处于逻辑高状态时改变逻辑状态以实现锁存来自所述数据信号的数据，其中所述锁存器包括：
多个NAND型定时仲裁器，其包括多个交叉耦合NAND门；及
多个NOR型定时仲裁器，其包括多个交叉耦合NOR门，其中所述多个NAND型定时仲裁器及所述多个NOR型定时仲裁器交替，且其中所述多个NAND型定时仲裁器及所述多个NOR型定时仲裁器经配置以接收所述数据信号及所述数据选通时钟信号以提供所述输出数据信号。
2.根据权利要求1所述的存储器装置，所述锁存器包括：
多个晶体管，其经配置以启用从所述多个交叉耦合NAND门中的第一NAND门的输出到所述多个交叉耦合NAND门中的第二NAND门的输入的反馈路径。
3.根据权利要求2所述的存储器装置，其中所述多个晶体管耦合到所述多个NAND型定时仲裁器、所述多个NOR型定时仲裁器或其组合。
4.根据权利要求1所述的存储器装置，所述锁存器包括：
多个晶体管，其经配置以启用从所述多个交叉耦合NOR门中的第一NOR门的输出到所述多个交叉耦合NOR门中的第二NOR门的输入的反馈路径。
5.根据权利要求1所述的存储器装置，其中所述多个NAND型定时仲裁器及所述多个NOR型定时仲裁器以级联结构安置。
6.根据权利要求1所述的存储器装置，其中所述输出数据信号是逻辑1或逻辑0。
7.根据权利要求1所述的存储器装置，其中所述交替多个NOR型定时仲裁器及所述多个NAND型定时仲裁器经布置以使用所述相应多个交叉耦合NOR门及所述相应多个交叉耦合NAND门的反馈机构放大所述数据信号、所述数据选通时钟信号或其组合的增益。
8.根据权利要求7所述的存储器装置，其中所述数据信号、所述数据选通时钟信号或其组合的所述放大降低所述输出数据信号的亚稳定性。
9.一种防止包括锁存器的存储器装置的输入/输出I/O电路系统中的亚稳定性的方法，其包括：
接收经锁存输出信号；
确定所述经锁存输出信号是逻辑0还是逻辑1；
响应于确定所述经锁存输出信号不是逻辑0或逻辑1，确定与所述锁存器相关联的存储器操作是否将避免所述锁存器的内部反馈路径上的电容性负载；以及
响应于确定所述存储器操作将避免所述电容性负载，使用具有至少一个定时仲裁器及至少一个反相器的级联定时仲裁器锁存器来最小化所述电容性负载。
10.根据权利要求9所述的方法，其中所述级联定时仲裁器锁存器包括多个NAND型定时仲裁器，其中所述多个NAND型定时仲裁器以级联结构安置且与多个反相器交替。
11.根据权利要求9所述的方法，其中所述存储器操作包括写入均衡WL操作。
12.根据权利要求9所述的方法，其中所述经锁存输出信号包括不确定输出值，其中所述不确定输出值包括逻辑0与逻辑1之间的值。
13.根据权利要求9所述的方法，其中所述方法包括：
响应于确定所述存储器操作将不会避免电容性负载，使用具有多个NAND型定时仲裁器及多个NOR型定时仲裁器的级联定时仲裁器锁存器，其中所述多个NAND型定时仲裁器及所述多个NOR型定时仲裁器以级联架构交替。
14.根据权利要求13所述的方法，其中所述级联定时仲裁器锁存器包括五级定时仲裁器。
15.根据权利要求14所述的方法，其中所述五级定时仲裁器中的每一者对应于输入信号的信号放大量。
16.根据权利要求14所述的方法，其中所述级联定时仲裁器锁存器包括连接在所述定时仲裁器级中的每一者上方及下方的多个晶体管桥。
17.根据权利要求16所述的方法，其中所述多个晶体管桥使得反馈路径能够对输入到所述锁存器中的输入信号提供额外放大。
18.一种存储器装置，其包括：
锁存器，其经配置以接收数据信号及数据选通时钟信号以锁存输出数据信号，其中所述锁存器包括：
多个NAND型定时仲裁器，其包括多个交叉耦合NAND门；及
多个反相器，其中所述多个NAND型定时仲裁器及所述多个反相器交替且以级联架构安置，其中所述多个NAND型定时仲裁器及所述多个反相器经配置以接收所述数据信号及所述数据选通时钟信号以提供所述输出数据信号。
19.根据权利要求18所述的存储器装置，其中所述锁存器将与所述数据选通时钟信号相关联的输入域时钟的相位对准到与不同时钟信号相关联的输出域时钟。
20.根据权利要求18所述的存储器装置，其中所述锁存器包括下降边缘触发的D型锁存器。
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