CN111149164B - 扩展写入前导期间的选通/时钟相位容限的管理 - Google Patents

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Abstract

耦合到主机装置的存储器装置(10)可以在写入操作期间接收时钟信号和数据选通信号(DQS)，所述时钟信号和所述数据选通信号(DQS)可以呈现偏斜。存储器规范可以包含写入前导，即在写入操作开始时提供的所述数据信号中的前导。提供了解码所述前导中的特定特征并且可以放宽偏斜容限的存储器装置(10)。所述存储器装置(10)可以包含可配置的解码器(500)，所述可配置的解码器(500)可以基于所述前导或前导类型中的所述特征来调整。例如，存储器装置(10)可以基于前导的特定类型采用上升边沿、下降边沿、低电平或高电平。所述时钟信号和所述数据选通信号(DQS)之间的偏斜容限可以通过采用早期写入命令启动点、使用训练机制来进一步改进。

Description

扩展写入前导期间的选通/时钟相位容限的管理
技术领域
本公开涉及存储器装置，并且更具体地说，涉及使用写入前导来改进时钟信号与选通信号之间的相位容限的方法。
背景技术
随机存取存储器(RAM)装置(例如，在电子装置中用于促进数据处理和/或提供存储的装置)可以提供对形成装置的存储器电路的可寻址数据存储器单元的直接存取。某些RAM装置(例如，动态RAM(DRAM)装置)可以(例如)具有多个存储体，所述多个存储体具有许多可寻址存储器元件。RAM装置还可以具有命令接口，所述命令接口可以接收地址和与这些地址相关联的操作指令(例如，读取或写入)。RAM装置还可以包含解码电路，所述解码电路可以将指令和地址转换成用于访问相应存储体的内部命令。
在电子装置的处理电路(例如，主机)与存储器装置之间交换的数据可以伴随有同步时钟信号。作为实例，在写入过程期间，电子装置a可以提供可以与时钟信号同步的写入命令和地址，以及可以与数据选通信号同步的待存储的数据。因此，协调与时钟信号同步的写入命令和与数据选通信号同步的数据以执行写入操作的存储器装置可以对于时钟信号和数据选通信号之间的相位差具有指定的容限余量。此外，在一些系统中，数据选通信号可以在主机与存储器装置之间的双向电连接中行进，并且因此，选通时钟输入/输出电路可以在特定时间被启用或停用。在激活选通时钟信号的期间，满足容限余量可能是特别具有挑战性。
附图说明
通过阅读以下具体实施方式并参考附图可以更好地理解本公开的各个方面，其中：
图1是绘示了根据实施例的可以受益于写入循环初始化期间的容限管理的存储器装置的组织的框图；
图2是绘示了根据实施例的在写入命令期间的时钟和数据选通信号之间的相位差和相位差容限的图；
图3是绘示了根据实施例的初始化写入循环的方法的流程图；
图4A是绘示了根据实施例的可以在写入循环的初始化期间使用的1循环前导的图；
图4B是绘示了根据实施例的可以在写入循环的初始化期间使用的2循环前导的图；
图4C是绘示了根据实施例的可以在写入循环的初始化期间使用的另一个2循环前导的图；
图5是绘示了根据实施例的可以由在写入循环初始化期间管理容限的存储器装置使用的启动点的图；
图6是绘示了根据实施例的用于生成可配置的前导解码器的指令以用于初始化写入循环的示意性电路的框图；以及
图7是绘示了根据实施例的使用可配置的前导解码器来初始化写入循环的方法的流程图。
具体实施方式
以下将描述一或多个特定实施例。为了提供这些实施例的简明描述，在说明书中没有描述实际实施方案的所有特征。应理解，在任何此实际实施方案的开发中，如在任何工程或设计项目中，必须作出许多特定于实施方案的决策以实现开发者的特定目标，例如，符合与系统相关和商业相关的限制，这些限制可能因实施方案而异。此外，应理解，此开发工作可能复杂且耗时，但是对于受益于本公开的普通技术人员来说仍然是设计、制备和制造的常规任务。
许多电子系统采用可以耦合到处理电路(例如，主机)的随机存取存储器(RAM)装置，并且可以提供用于处理的数据存储。RAM装置的实例包含动态RAM(DRAM)装置和同步DRAM(SDRAM)装置，所述动态RAM(DRAM)装置和同步DRAM(SDRAM)装置可以电子地存储各个位。所存储的位可以组织成可以由主机直接存取的可寻址存储器元件(例如，字)。存储器装置还可以包含命令电路以从主机接收指令和/或地址。例如，在双数据速率类型五(DDR5)SDRAM装置中，这些指令和地址可以由主机经由14位命令/地址(CA)信号来提供。所耦合的主机还可以向存储器装置提供时钟信号以及指令和/或地址。
在若干RAM装置中，例如在DDR5 SDRAM装置中，主机可以使用可以与时钟信号Clk同步的指令总线CA来提供指令和/或地址。在某些情况下，例如在写入操作期间，主机还可以使用数据总线DQ来提供数据，所述数据总线DQ可以与数据选通信号DQS(例如，选通信号、选通时钟信号)同步，所述数据选通信号DQS有助于存储器装置捕获DQ总线中的数据。由主机提供的两个时钟信号(时钟信号Clk和数据选通信号DQS)可以具有相同的频率，并且所述时钟信号Clk和数据选通信号DQS之间可以呈现偏斜(即，相位差)。由于在存储器件正在执行协调两个时钟信号的操作的情况下，相位差可能影响存储器装置的操作，因此可以指定相位差中的容限间隙。
数据选通信号DQS可以在双向电总线中提供，并且在主机不提供数据的情况下可以是无效的。当例如在写入操作的初始化期间启动数据选通信号时，耦合到DDR5SDRAM装置的处理器可以提供与Clk信号同步的CA信号，所述CA信号包含写入命令和/或地址。在传送写入命令的CA信号之后，主机可以初始化数据选通信号DQS，并且提供与数据选通信号DQS同步的数据总线DQ中的数据。存储器装置可以使用时钟信号来捕获CA信号，并且使用计时的CA信号来初始化电路以允许DDR5 SDRAM装置适当地捕获数据。
在某些操作开始时(例如，在写入操作期间)，主机装置可以启动DQS信号，所述DQS信号可以具有相对于Clk信号的偏斜(例如，相位差)。DQS信号的初始化还可以包含限定的前导信号。如以上所讨论的，写入命令可以与Clk信号同步，而数据可以与DQS信号同步。因此，偏斜可以对存储器装置在写入循环中捕获第一数据位造成挑战。本申请描述了可以在DQS信号中采用前导以充分调整用于数据的初始位的到达的电路的方法和系统。在某些实施例中，前导中的特征可以用于在写入循环中捕获第一位。因为处理CA信号可能导致一些等待时间，所以使用DQS信号的前导来促进写入过程的初始化可能会导致减少总等待时间。在某些实施例中，信号训练可以用于调整写入命令的启动点。一般来说，实施例通过增加写入循环的时钟偏斜容限(例如，tDQSS)来允许写入循环的稳健初始化。
现在转到附图，图1是绘示了存储器装置10的某些特征的简化框图。具体地，图1的框图是绘示了存储器装置10的某些功能的功能框图。根据一个实施例，存储器装置10可以是双数据速率类型五同步动态随机存取存储器(DDR5 SDRAM)装置。与前几代DDR SDRAM相比，DDR5 SDRAM的各种特征允许减少的功率消耗、更多的带宽和更大的存储容量。
存储器装置10可以包含多个存储体12。例如，存储体12可以是DDR5 SDRAM存储体。存储体12可以被提供在被布置在双列直插式存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上。如将理解，每个DIMM可以包含多个SDRAM存储器芯片(例如，x8或x16存储器芯片)。每个SDRAM存储器芯片可以包含一或多个存储体12。存储器装置10表示具有多个存储体12的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，可以进一步将存储体12布置为形成存储体组。例如，对于8吉位(Gb)DDR5 SDRAM，存储器芯片可以包含16个存储体12，所述16个存储体12被布置成8个存储体组，每个存储体组包含2个存储体。对于16GbDDR5 SDRAM，存储器芯片可以包含32个存储体12，所述32个存储体12被布置成8个存储体组，每个存储体组例如包含4个存储体。根据整个系统的应用和设计，可以利用存储器装置10上的存储体12的各种其它配置、组织和大小。
存储器装置10可以包含命令接口14和输入/输出(I/O)接口16。命令接口14被配置成从外部装置或主机(例如，处理器或控制器)接收多个信号(例如，信号15)。处理器或控制器可以将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的传输和接收。如将理解，命令接口14可以包含多个电路，例如时钟输入电路18和命令地址输入电路20，以确保信号15的正确处理。命令接口14可以从外部装置接收一或多个时钟信号。通常，双数据速率(DDR)存储器利用系统时钟信号50的差分对，所述系统时钟信号50的差分对在本文中称为真时钟信号(Clk_t)和互补时钟信号(Clk_c)。DDR的正时钟边沿是指上升的真时钟信号Clk_t穿过下降的互补时钟信号Clk_c的点，而负时钟边沿指示下降的真时钟信号Clk_t和互补时钟信号Clk_c的上升的过渡。通常在时钟信号52的正边沿上输入命令(例如，读取命令、写入命令等)。
时钟输入电路18可以接收时钟信号50的差分对，并且生成内部时钟信号CLK 52。内部时钟信号CLK 52被提供给内部时钟发生器30，例如延迟锁定环(DLL)电路。内部时钟发生器30基于所接收的内部时钟信号CLK 52生成相控内部时钟信号LCLK。例如，相控内部时钟信号LCLK被提供给I/O接口16，并且可以被用作用于确定读取数据的输出定时或生成写入数据的捕获窗口的定时信号。
内部时钟信号CLK 52还可以被提供到存储器装置10内的各种其它组件，并且可以用于生成各种附加内部时钟信号。例如，可以将内部时钟信号CLK 52提供给命令解码器32。命令解码器32可以从命令总线34接收命令信号，并且可以解码所述命令信号以提供各种内部命令。例如，命令解码器32可以通过总线36向内部时钟发生器30提供命令信号，以协调相控内部时钟信号LCLK的生成。
命令解码器32还可以解码命令(例如，读取命令、写入命令及激活命令)，并且经由I/O总线42向I/O接口16提供指令以调整数据路径46与存储器装置外部的电路之间的数据流。例如，当CA信号54包含写入命令或操作时，命令解码器32可以通过总线42向I/O接口16提供写入命令，这指示I/O接口16可以接收待存储的数据。此外，命令解码器32可以基于解码命令经由总线路径40提供对与命令和/或地址相对应的特定存储体12的存取。如将理解，存储器装置10可以包含各种其它解码器(例如，行解码器和列解码器)以促进对存储体12的存取。在一个实施例中，每个存储体12包含存储体控制块22，所述存储体控制块22提供必要的解码(例如，行解码器和列解码器)以及其它特征(例如，定时控制和数据控制)以便于执行去往存储体12的命令和来自存储体12的命令。
存储器装置10基于从外部装置(例如，处理器)接收的命令/地址信号54执行操作(例如，读取命令和写入命令)。在一个实施例中，命令/地址总线可以是14位总线以容纳命令/地址信号54(CA<13：0>)。如以上所讨论的，使用时钟信号50的差分对将命令/地址信号54计时到命令接口14。所述命令接口可以包含命令地址输入电路20，所述命令地址输入电路20被配置成通过命令解码器32接收并传输所述命令以提供对存储体12的存取。另外，命令接口14可以接收芯片选择信号(CS_n)。CS_n信号使存储器装置10能够处理在输入的CA<13：0>总线上的命令。对存储器装置10内的特定存储体12的存取是用命令编码在CA<13：0>总线上的。
另外，命令接口14可以被配置成接收多个其它命令信号。例如，可以提供命令/地址片上终结(CA_ODT)信号以促进存储器装置10内的适当阻抗匹配。复位命令(RESET_n)可以用于例如在上电期间复位命令接口14、状态寄存器、状态机等。命令接口14还可以接收命令/地址反相(CAI)信号，所述命令/地址反相信号可以被提供(例如)根据特定存储器装置10的命令/地址路由来反相命令/地址总线上的命令/地址信号54CA<13：0>的状态。还可以提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，MIR信号可以用于多路复用信号，以便可以对信号进行交换，以使信号能够特定地路由到存储器装置10。也可以提供有助于存储器装置10的测试的各种信号，例如测试使能(TEN)信号。例如，TEN信号可以用于将存储器装置10置于用于连接性测试的测试模式中。命令接口14还可以用于为检测到的某些错误向系统处理器或控制器提供告警信号(ALERT_n)。例如，如果检测到循环冗余校验(CRC)错误，那么可以从存储器装置10传输告警信号(ALERT_n)。也可以生成其它告警信号。此外，如上所述，用于从存储器装置10传输告警信号(ALERT_n)的总线和引脚可以在某些操作(例如，使用TEN信号执行的连接性测试模式)期间用作输入引脚。
通过经由IO接口16传输和接收数据信号44，可以利用以上所讨论的命令和时钟信号向存储器装置10发送数据和从存储器装置10接收数据。更具体地，可以通过包含多个双向数据总线的数据路径46向存储体12发送数据或从存储体12检索数据。通常称为DQ信号57的数据IO信号通常在一或多个双向数据总线中传输和接收。对于某些存储器装置(例如，DDR5 SDRAM存储器装置)，可以将IO信号划分为上字节和下字节。例如，对于x16存储器装置，可以将IO信号划分为与例如数据信号的上字节和下字节相对应的上IO信号和下IO信号(例如，DQ<15：8>或上DQ信号56、DQ<7：0>或下DQ信号55)。
为了允许存储器装置10内的更高数据速率，某些存储器装置(例如，DDR存储器装置)可以利用通常称为DQS信号61的数据选通信号。如以上所讨论的，DQS信号61由发送数据的外部处理器或控制器(例如，对于写入命令)或由存储器装置10(例如，对于读取命令)驱动。对于读取命令，DQS信号61实际上是具有预定模式的附加数据输出(DQ)信号。对于写入命令，DQS信号61被用作时钟信号以捕获相应的输入数据。如同时钟信号50(Clk_t和Clk_c)一样，数据选通(DQS)信号61可以被提供为数据选通信号的差分对(DQS_t和DQS_c)，以在读取和写入期间提供差分对信令。对于某些存储器装置，例如DDR5 SDRAM存储器装置，DQS信号的差分对可以被划分为与(例如)发送到存储器装置10以及来自存储器装置10的数据的上字节和下字节相对应的上数据选通信号和下数据选通信号(例如，UDQS_t和UDQS_c 60；LDQS_t及LDQS_c 58)。在本公开中，DQ信号57(例如，UDQ信号56或LDQ信号55)通常可以称为XDQ信号57。类似地，选通信号(例如，UDQS信号60和LDQS信号58)通常可以称为XDQS信号61。
还可以通过IO接口16向存储器装置10提供阻抗(ZQ)校准信号。ZQ校准信号可以被提供到参考引脚，并且用于通过跨过程、电压和温度(PVT)值的变化调整存储器装置10的上拉和下拉电阻器来调谐输出驱动器和ODT值。因为PVT特性可能会影响ZQ电阻器值，所以可以将ZQ校准信号提供到ZQ参考引脚以用于调整电阻，以将输入阻抗校准为已知值。如将理解，精密电阻器通常耦合在存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。所述电阻器充当用于调整内部ODT和IO引脚的驱动强度的参考。
另外，可以通过IO接口16向存储器装置10提供回送信号(LOOPBACK)。可以在测试或调试阶段期间使用回送信号以将存储器装置10设定为一种模式，在所述模式中信号经由相同引脚通过存储器装置10回送。例如，回送信号可以用于设定存储器装置10以测试存储器装置10的数据输出(DQ)。回送可以包含数据和选通，或者可能只包含数据引脚。这通常旨在用于监视由存储器装置10在IO接口16处捕获的数据。如将理解，也可以在存储器系统10中并入各种其它组件，例如电源电路(用于接收外部VDD和VSS信号)、模式寄存器(用于限定可编程操作和配置的各种模式)、读取/写入放大器(用于在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等。因此，应了解，提供图1的框图仅用于强调存储器装置10的某些功能特征以有助于随后的详细描述。
由主机经由CA信号54发送到存储器装置的写入命令可以由输入电路20和命令解码器32处理，并且因此，可以通过总线42以一定的等待时间到达I/O接口16，所述等待时间可以为列存取选通(CAS)写入等待时间(CWL)。图2中所绘示的示意性时序图300提供了在写入循环的初始化期间Clk信号52与DQS信号112之间的时间关系以及相对于CWL延迟写入命令342的时间关系的图示。所述时序图还绘示了Clk信号52和DQS信号112之间的偏斜。曲线302可以与接收到的时钟信号52相对应，曲线304可以与写入循环开始期间接收到的数据选通112相对应，并且曲线306可以示意性地表示在写入循环开始时写入命令342的可用性。可以在时间308处相对于曲线302中的时钟信号的上升边沿来测量曲线304中的第一边沿。存储器装置10可以迟至时间312(例如，边沿310)或早在时间316(例如，边沿314)接收数据选通112的第一上升边沿。偏斜的允许范围可以被描述为容限余量tDQSS 318，并且可以由例如DDR5规范等存储器标准来指定。注意，如曲线306所示，写入命令54可以与Clk曲线302同步提供。
时序图300还绘示了在DQS的第一边沿之前的写入前导(WPre)周期320，所述写入前导(WPre)周期320可能出现在写入数据突发的开始处。如以上所讨论的，在接收写入命令之前，由存储器装置10接收的数据选通112可以是未驱动的或未限定的。在接收到含有写入命令的CA信号306之后，主机可以在WPre周期320期间将数据选通线112驱动到固定电平(例如，低电压电平)和/或提供前导。WPre周期320可以持续固定数量的循环。如上所述，一些前导可以具有1个循环、2个循环、3个循环或由存储器规范指定的任何其它数量的循环。在前导之后，DQS信号112的边沿可以用于捕获DQ总线中的数据(例如，图1中的XDQ信号57)。在所绘示的实例中，DQ总线中的第一位可以与DQS曲线304的上升边沿同步到达。注意，由于tDQSS容限余量，由曲线306中的高电平指示的CWL延迟写入命令342可能在DQS曲线304的上升边沿之后到达。在所述实例中，如果上升边沿在时间316处到达，那么CWL延迟写入命令342可能不可用，从而导致系统无法捕获第一位。如在本文中所揭露的，可以在I/O接口16中使用WPre周期320中的前导，以准备用于捕获和存储写入命令和用于存储的数据位的电路，并且防止本文中所描述的故障发生。
如以上所讨论的，主机装置可以通过命令/地址信号54提供由时钟信号52同步的写入命令和地址。输入电路20和/或命令解码器32可以提供写入命令342。在这些操作之后，主机可以初始化驱动双向DQS总线中的DQS信号。在初始化期间，主机可以提供初始固定电平，随后是前导。可以基于含有在写入命令中的指令或经由在存储器装置与主机之间的初始握手期间所接收的指令来确定前导的特定形状。在前导之后，主机可以在数据总线(例如，DQ总线)中提供数据，所述数据可以与DQS总线中的数据选通时钟信号同步。
图3中的流程图350绘示了可以由存储器装置中的I/O接口16用来在数据写入操作的初始化期间处理以上所讨论的的信号的方法。在过程352中，I/O接口可以开始接收双向DQS总线(例如，XDQS 61)中的输入。在过程354中，存储器装置可以在WPre周期320期间接收前导。如以下更详细所讨论的，存储器装置可以寻找前导的特定特征，并且可以使用这些特征来准备电路以捕获第一位。特征的实例包含上升边沿、下降边沿、高逻辑电平和低逻辑电平。在过程356中，所检测到的特征可以用于捕获CWL延迟写入命令342和/或触发I/O电路以使用DQS信号中的下一个即将到来的边沿接收第一数据位。注意，通过使用前导，在过程354中，可以减轻在命令接口14和/或命令解码器32中处理写入命令的等待时间的影响，从而减少数据存储期间的总的写入等待时间。在捕获CWL延迟写入命令342之后，在过程358中，I/O接口可以开始使用DQS信号的边沿捕获数据位以对数据捕获计时。
如以上所讨论的，DQS信号可以包含WPre周期320，所述WPre周期320可以包含前导。图4A、4B和4C在时间图400、410和420中绘示了前导406、416和426，所述前导406、416和426可以被输入电路用来准备捕获第一数据位。在前导406、416和426中，可以如以上所讨论的在WPre周期320期间、在时间402开始驱动DQS信号之后、在时间404第一位到达之前提供前导。在所绘示的时间图400、410和420中，描述可以与DQS信号112的“真”值相关联。虽然在这些附图中省略了与DQS信号112的“补码”值相关联的描述，但是如本领域所理解的，可以通过适当调整在本文中描述的系统和方法来获得采用“补码”值的系统和方法。
图4A中的时间图400描述了1循环前导406。在WPre周期320中，DQS信号112可以被设定为半个循环的高逻辑电平，并且转到半个循环的低电平。在此情况下，输入电路可以触发输入电路以在WPre周期320中的跟随第一下降边沿的第一上升边沿处捕获写入命令342和第一写入位。利用所述策略，当写入命令342可以在时间404之前的任何时间到达时，存储器装置可以呈现高达1/2个时钟循环的tDQSS。前导406可以由包含DDR4和/或DDR5的存储器标准使用。
图4B中的时间图410描述了2循环前导416。在WPre周期320中，DQS信号112可以被设定为一个半循环的高逻辑电平，并且转到半个循环的低电平。在此情况下，输入电路可以触发输入电路以在WPre周期320中的跟随第一下降边沿的第一上升边沿处捕获写入命令342和第一写入位。利用所述策略，当写入命令342可以在时间404之前的任何时间到达时，存储器装置可以呈现高达1个时钟循环的tDQSS。前导416可以由包含DDR4的存储器标准使用。注意，所述策略可以基本上类似于用于处理前导406的策略，因此，当处理1循环前导406和/或2循环前导416时，与DDR4兼容的存储器装置可以使用相同的策略。
图4C中的时间图420描述了另一个2循环前导426。在WPre周期320中，DQS信号112可以被设定为一个循环的低逻辑电平、半个循环的高逻辑电平持续以及回到半个循环的低逻辑电平。注意，由于前导426包含上升边沿427，写入命令342可以在第一上升边沿427之前或在上升边沿427之后到达。这样，如果tDQSS高于1/2个时钟循环，则存储器设置中的处理电路可能无法区分上升边沿427和第一位上升边沿428。相反，使用第一下降边沿429的策略可以允许0.75个时钟循环的tDQSS中的容限余量。因此，通过触发输入电路以在第一下降边沿429中捕获写入命令342并且在WPre周期320中的随后的上升边沿428处捕获第一写入位，存储器件可以放宽tDQSS容限。前导426可以由包含DDR5标准的存储器标准使用。因此，与DDR5兼容的存储器装置可以基于前导的长度采用不同的策略，如以下详细所讨论的。
图5中的时间图430描述了3循环前导436，所述3循环前导436可以在例如DDR5标准的存储器标准中使用。在WPre周期320中，DQS信号112可以被设定为2个循环的低逻辑电平、半个循环的高逻辑电平持续以及回到半个循环的低逻辑电平。如关于前导426所讨论的，由于写入命令342可以在上升边沿437之前或之后到达，因此，如果存储器装置采用上升边沿作为触发以捕获写入命令342，则tDQSS可以被限制为1/2个时钟循环。因此，与2循环前导426一样，在3循环前导436中，使用下降边沿437的策略可以允许将容限余量增加到0.75个时钟循环。为此，可以触发输入电路以在第一下降边沿439中捕获写入命令342，并且在随后的上升边沿438处捕获第一写入位。
图5中的时间图430还绘示了写入命令342的启动边沿与写入命令的容限窗口的相应中心之间的关系。在图示中，1循环写入前导416可以在边沿442处启动，并且相关联的写入命令可以在时间444处居中。2循环写入前导436可以在边沿446处启动，并且相关联的写入命令可以在时间448处居中。3循环前导437可以在边沿450处启动，并且相关联的写入命令可以在时间452处居中。通过在存储器装置的内部定时中采用以上所讨论的启动边沿，可以获得更宽松的tDQSS。
图6中的示意性框图绘示了输入电路500的实施方案，所述实施方案可以用于基于所接收的前导的类型来解码和/或处理DQS信号中的前导并且初始化写入操作，如以上所讨论的。输入电路500可以接收数据选通对61，并且可以提供可被存储器装置用来执行DQ捕获的门控数据选通输出DS 512和DSF 530。输入电路500可以在解码前导之后开始提供门控选通输出DS 512和DSF 530，并且可以在接收到写入结束命令526之后停止提供门控选通输出DS 512和DSF 530。如以上所讨论的，在例如DDR5装置等某些存储器装置中，前导解码的策略可以基于所使用的前导而有所不同。因此，输入电路500可以接收两个不同的写入开始命令，1循环前导的写入开始命令(WrStart 1F)564和/或2和3循环前导的写入开始命令(WrStart 2P)566。输入电路500可以具有锁存器电路514和534以及锁存器电路561，所述锁存器电路514和534可以操作为电平敏感的从锁存器，所述锁存器电路561可以操作为针对从锁存器电路514和534的边沿敏感的主锁存器。应注意，所提供的写入开始命令可以基于数据传输模式的配置，并且可以发生在命令解码器32内的配置电路中。
SR锁存器电路561可以处理用于1、2和3循环前导的写入开始命令，所述1、2和3循环前导可以分别是前导406、426和436。锁存器电路561可以接收WrStart1F信号564(其可以指示1循环前导(例如，WPre1前导))和WrStart2P信号566(其可以指示2或3循环前导(例如，WPre2前导或WPre3前导))。基于WrStart1F信号564和WrStart2P信号566以及数据选通信号112，锁存器电路561可以提供触发信号WrStart信号562。在所绘示的电路中，在接收到前导之前，可以将WrStart1F信号564设定为逻辑真，并且将WrStart2P信号566设定为逻辑假。
当存储器装置接收1循环前导时，WrStart 1F 564信号可以设定为逻辑假，并且WrStart2P信号可以保持在逻辑假。在这种情况下，可以绕过锁存器电路561并且可以立即触发WrStart信号562。因此，锁存器电路514和534可以分别提供由未门控数据选通信号112和113的边沿触发的门控信号512和530。因此，输入电路500操作为电平敏感的锁存器。当存储器装置接收2或3循环前导时，可以将WrStart 2P信号566从逻辑假设定为逻辑真，并且WrStart 1F保持在逻辑真。在这种情况下，在数据选通信号112为高之后，锁存器电路561通过断言WrStart 562来触发锁存器514和534。因此，输入电路500操作为边沿敏感的主/从锁存器。因此，锁存器电路561可以基于前导配置用于在锁存器514和534中执行的门控触发器，以可配置的方式接收第一数据位，并且提供更宽松的tDQSS规范。
锁存器电路514可以处理输入的WrStart信号562和控制门518。锁存器电路514可以接收写入命令562并且基于数据选通信号112对写入命令562计时以产生门控使能信号516。因此，可以在紧随触发器WrStart信号562的第一下降边沿之后提供门控使能信号516。门控使能信号516可以用于门518(例如，NOR门)中的数据选通信号112以产生门控数据选通信号512。锁存器电路514可以包含由数据选通信号112计时的锁存器520。锁存器电路514的输入可以包含逻辑522，所述逻辑522可以组合WrStart信号562和写入结束命令526，以允许在写入循环开始时启动操作和在写入循环结束时中断操作。
类似地，锁存器电路534可以处理输入的WrStart信号562和控制门538。锁存器电路534可以接收WrStart信号562，并且基于数据选通补码113对WrStart信号562计时以产生第二门控使能信号536。因此，可以在紧随WrStart信号562的第一下降边沿之后提供第二门控使能信号536。门控使能信号536可以用于门538(例如，NAND门)中的数据选通补码113以产生门控数据选通补码530。锁存器电路534可以包含由数据选通补码113计时的锁存器540。锁存器电路534的输入可以包含逻辑542，所述逻辑542可以组合写入命令42A和写入结束命令526，所述写入命令42A和写入结束命令526可以允许写入循环的初始化和/或中断。
应注意，以上所描述的策略可以使用以输入电路500所描述的可配置方式解码前导的类似电路来实施。图7中的流程图650描述了用于存储器装置中的输入电路的以可配置方式检测前导特征的方法，其可以用于使用所讨论的策略来获得宽松的tDQSS。在框552中，存储器装置可以开始接收与写入循环相关联的选通时钟。基于存储器装置的规范，存储器装置可以被配置成期望特定前导，如以上所讨论的。判定块654可以配置输入电路以寻找特定特征。特征可以包含上升边沿(框656)、下降边沿(框658)或逻辑真或假(框660)。例如，在DDR5装置中，存储器装置可以寻找1循环前导中的低电平(例如，框660)或2或3循环前导中的下降边沿(例如，框658)。在解码前导之后，可以触发输入电路以在数据选通信号的第一上升边沿处捕获第一数据位(框662)。
在本文中所描述的方法和系统的实施例可以用于增加可靠性并且减少耦合到主机的电子装置(例如，存储器装置)的响应中的等待时间，其中所述装置的输入电路可以经受亚稳定效应。某些方法还可以在信号训练阶段期间采用对延迟进行调整以对对主机进行调整。在本文中所描述的系统可以采用从未驱动输入提供有效输入的逻辑，这防止输入电路进入亚稳定状态。考虑到将输入电路调整为亚稳定，所述实施例可以采用信号训练方法来使主机提前和/或延迟特定信号。由于实施了这些方法和系统，电子装置和主机之间的过程(例如，写入突发)的初始化可以在不损坏数据的情况下呈现减少的等待时间。
虽然在本文中所描述的实施例可以容许各种修改和替代形式，但是特定实施例已经在附图中以实例方式展示并且已经在本文中详细描述。然而，应理解，本公开并不旨在限于所揭露的特定形式。相反，本公开将覆盖属于由以下所附权利要求限定的本公开中所描述的技术和系统的精神和范围内的所有修改、等同物和替代物。

Claims (19)

1.一种存储器装置，其包括：
命令解码器，其被配置成接收命令信号，其中所述命令解码器被配置为：当所接收的命令信号指示写入操作时，提供写入命令信号；
输入/输出I/O接口，其被配置成接收所述写入命令信号、包括多个前导中的第一前导的数据选通信号以及数据信号，其中所述I/O接口包括前导解码电路，所述前导解码电路被配置成：
接收与所述第一前导相关联的前导信号；
基于所述前导信号捕获所述数据选通信号的前导特征，其中所述前导特征包括上升边沿、下降边沿、高逻辑值、低逻辑值或其第一组合；以及
使得所述I/O接口基于跟随所述前导特征的数据选通特征来捕获所述数据信号的第一位，其中所述数据选通特征包括所述上升边沿、所述下降边沿、所述高逻辑值、所述低逻辑值或其第二组合，以及
其中所述前导解码电路包括：
特征检测电路，其被配置成接收所述数据选通信号和包括所述前导信号的选择信号，并且基于所述前导特征提供触发信号；以及
门控电路，其被配置成接收所述数据选通信号和所述触发信号，并且基于所述触发信号和所述数据选通特征提供门控数据选通信号。
2.根据权利要求1所述的存储器装置，其中所述多个前导包括1循环前导、2循环前导和3循环前导。
3.根据权利要求2所述的存储器装置，其中所述存储器装置包括DDR5 SDRAM装置，并且其中与所述1循环前导相关联的第一前导特征包括所述低逻辑值，并且其中与所述2循环前导和所述3循环前导相关联的第二前导特征包括所述下降边沿。
4.根据权利要求1所述的存储器装置，其中所述数据选通特征包括跟随所述前导特征的所述上升边沿。
5.根据权利要求1所述的存储器装置，其中所述特征检测电路包括SR锁存器。
6.根据权利要求1所述的存储器装置，其中所述选择信号包括与1循环前导相关联的第一信号以及与2循环前导、3循环前导或其任何组合相关联的第二信号。
7.根据权利要求1所述的存储器装置，其中所述门控电路包括：
门控锁存器，其被配置成接收所述数据选通信号、所述触发信号和写入结束命令，并且提供门控使能信号；以及
门，其被配置成接收所述数据选通信号和所述门控使能信号，并且提供所述门控数据选通信号。
8.根据权利要求1所述的存储器装置，其中所述命令信号包括地址。
9.根据权利要求1所述的存储器装置，其中所述存储器装置被配置成接收对所述命令信号计时的时钟信号，并且其中所述存储器装置被配置成包括所述时钟信号与所述数据选通信号之间的偏斜容限。
10.根据权利要求9所述的存储器装置，其中当所述数据选通信号包括所述多个前导中的所述第一前导时，所述偏斜容限包括1个时钟循环，并且当所述数据选通信号包括所述多个前导中的第二前导时，所述偏斜容限包括0.75个时钟循环。
11.一种存储器装置，其包括：
输入/输出接口，其被配置成接收延迟等待时间的写入信号和数据选通信号，其中所述输入/输出接口包括：
配置电路，其被配置成接收所述延迟等待时间的写入信号并且提供前导选择信号，其中所述前导选择信号指示包括第一前导类型和第二前导类型的一组前导类型中的前导类型；
可配置特征检测锁存器，其被配置成：
接收所述数据选通信号和所述前导选择信号；
检测所述数据选通信号中的前导特征，其中所述前导特征是基于所述前导选择信号的；以及
基于所述前导特征的所述检测提供触发信号；以及
门控锁存器，其被配置成接收所述数据选通信号和所述触发信号并且提供门控数据选通信号。
12.根据权利要求11所述的存储器装置，其中特征检测锁存器被配置成在接收到所述第一前导类型时检测第一低逻辑电压，并且在接收到所述第二前导类型时检测第一下降边沿。
13.根据权利要求11所述的存储器装置，其中所述门控锁存器被配置成接收写入结束信号。
14.根据权利要求11所述的存储器装置，其中所述存储器装置被配置成接收差分选通信号并且提供所述数据选通信号。
15.根据权利要求11所述的存储器装置，其包括双数据速率类型5DDR5同步动态随机存取存储器SDRAM装置。
16.一种从主机捕获存储器装置中的数据的方法，所述方法包括：
从所述主机接收与前导类型相关联的信号；
在双向数据选通总线上接收数据选通信号，其中所述数据选通信号包括与所述前导类型相对应的前导；
基于所述前导类型检测所述前导的至少一个特征；
捕获跟随所述前导的所述至少一个特征的所述数据选通信号的特定边沿处的所述数据的第一位，所述特定边沿是基于所述前导类型；
基于所述前导特征的所述检测提供触发信号；以及
基于所述数据选通信号和所述触发信号提供门控数据选通信号。
17.根据权利要求16所述的方法，其包括在检测到所述特征时捕获写入命令。
18.根据权利要求16所述的方法，其中所述至少一个特征包括上升边沿、下降边沿、逻辑真、逻辑假或其任何组合。
19.根据权利要求16所述的方法，其中所述前导包括双数据速率类型5DDR5前导。
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