CN110574110B - 动态终止边缘控制 - Google Patents

动态终止边缘控制 Download PDF

Info

Publication number
CN110574110B
CN110574110B CN201880027217.8A CN201880027217A CN110574110B CN 110574110 B CN110574110 B CN 110574110B CN 201880027217 A CN201880027217 A CN 201880027217A CN 110574110 B CN110574110 B CN 110574110B
Authority
CN
China
Prior art keywords
command
shifted
shifts
backward
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880027217.8A
Other languages
English (en)
Other versions
CN110574110A (zh
Inventor
K·马组德尔
M-H·贝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN110574110A publication Critical patent/CN110574110A/zh
Application granted granted Critical
Publication of CN110574110B publication Critical patent/CN110574110B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0005—Modifications of input or output impedance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

装置(10)及方法(200)包含在命令接口(14)处接收在操作期间断言裸片上终止ODT的命令。经由输入接收移位模式寄存器值的指示。所述移位模式寄存器值对应于所述命令的上升边缘在后向方向上的移位数目。延迟管线(80)使所接收到的命令在所述后向方向上延迟所述数目个移位以生成经移位上升边缘命令信号。组合电路(114)经配置以组合下降边缘命令信号与所述经移位上升边缘命令信号以形成经转换命令。

Description

动态终止边缘控制
技术领域
本发明的实施例大体上涉及半导体装置领域。更明确来说，本发明的实施例涉及动态裸片上终止(ODT)。
背景技术
半导体装置，例如微型计算机、存储器、门阵列以及其它，可利用裸片上终止(ODT)。ODT的激活会干扰一些操作(例如，存储器读取)但可增强其它操作(例如，存储器写入)。因此，可使用基于各种因素断言的一或多个信号RTT动态地激活ODT。举例来说，RTT可包含四种类型中的一者：1)非基于命令的RTT-PARK，其在任何时间在模式寄存器中启用；2)动态RTT，其与写入命令一起发生；3)WR标称RTT，其与非目标写入命令一起发生；及4)RD标称RTT，其与非目标读取命令一起发生。全部这些模式可在数据引脚(DQ)处产生ODT。对于读取操作，全部这些类型的RTT可在读取突发期间停用以防止在DQ处引起冲突。在一些实施例中，可存在确定哪一类型的RTT具有整体优先级及/或在某些条件下具有优先级的优先权列表。举例来说，在一些实施例中，RTT-PARK可具有最低优先权，而RTT-OFF(ODT停用)在读取期间具有最高优先权。
在存储器装置的一些实施例中，RTT信号可经断言以基于cas写入延时(CWL)、cas延时(CL)、数据突发长度、写入前导及/或独立于延时创建动态RTT窗。CL是列存取选通延时，其是存储器控制器告诉存储器模块存取特定存储器列的时间与给定阵列位置中的数据可用的时间之间的延迟时间。此外，CWL是从写入命令被断言时到在数个时钟循环中输入第一数据的时间周期。然而，此时序可能是十分严格的以防止动态RTT窗在可受有效的RTT不利地影响的其它操作(例如，读取操作)期间是有效的。
本发明的实施例可涉及上文陈述的问题中的一或多者。
附图说明
图1是说明根据本发明的实施例的存储器装置的某些特征的简化框图；
图2是根据本发明的实施例的用于在图1的存储器装置的某些操作期间提供ODT的裸片上终止(ODT)命令的时序图；
图3是根据本发明的实施例的延迟ODT命令以提供ODT命令的可用前向或后向移位的延迟管线的框图；
图4是根据本发明的实施例的组合来自图3的延迟管线的经移位ODT命令以形成输出脉冲的选择及组合电路的框图；
图5是根据本发明的实施例的经组合以使用图4的选择及组合电路形成经移位及经扩展ODT命令的经移位ODT命令的时序图；
图6是根据本发明的另一实施例的经组合以使用图4的选择及组合电路用实例值形成经移位及经扩展ODT命令的经移位ODT命令的时序图；及
图7是根据本发明的实施例的用于移位及/或扩展存储器装置的ODT命令的过程的框图。
具体实施方式
下文将描述一或多个特定实施例。为了提供这些实施例的简洁描述，在说明书中并不描述实际实施方案的所有特征。应了解，在任何此实际实施方案的开发中，如在任何设计制造或设计项目中，必须进行众多实施方案特定决策以实现开发者的特定目标，例如遵守系统相关及商业相关约束，其可因实施方案而异。此外，应了解，此开发工作可为复杂且耗时的，但尽管如此，对于受益于本发明的一般技术人员来说，其可为日常设计及制造(fabrication/manufacture)工作。
如下文详细描述，裸片上终止(ODT)可在第一操作(例如，写入操作)期间动态地断言且在第二操作(例如，读取操作)期间取消断言。然而，此ODT终止可相对于第一操作及默认ODT断言命令(例如，RTT)移位以提供时序灵活性或增强某些实施方案方面。为了使能够在前向及后向方向上移位，延迟管线可延迟两个方向上的总数数目个移位，其中默认“未经移位”命令在“后向方向”上延迟了最大数目个移位。换句话来说，通过延迟默认命令，较早命令相对于默认命令“向后移位”。可针对其上升或下降边缘使用经移位默认命令。接着，两个经移位命令可经组合以利用独立上升及下降边缘以使ODT断言命令的边缘能够独立移位。只要两个经移位命令重叠，简单的OR门就可用于生成经扩展及经移位命令。
现转到图式，图1是说明存储器装置10的某些特征的简化框图。明确来说，图1的框图是说明存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可为双倍数据速率类型五同步动态随机存取存储器(DDR5 SDRAM)装置。DDR5 SDRAM的各种特征相较于前几代DDR SDRAM允许降低的功耗、更大带宽及更大存储容量。
存储器装置10可包含数个存储器库12。例如，存储器库12可为DDR5 SDRAM存储器库。存储器库12可提供于布置在双列直插存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上。如应了解，每一DIMM可包含数个SDRAM存储器芯片(例如，x8或x16存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器库12。存储器装置10表示具有数个存储器库12的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储器库12可进一步经布置以形成库群组。例如，对于8千兆字节(Gb)DDR5 SDRAM，存储器芯片可包含布置到8个库群组中的16个存储器库12，每一库群组包含2个存储器库。例如，对于16Gb DDR5 SDRAM，存储器芯片可包含布置到8个库群组中的32个存储器库12，每一库群组包含4个存储器库。可取决于整体系统的应用及设计利用存储器装置10上的存储器库12的各种其它配置、组织及大小。
存储器装置10可包含命令接口14及输入/输出(I/O)接口16。命令接口14经配置以从外部装置(未展示)(例如处理器或控制器)提供数个信号(例如，信号15)。处理器或控制器可将各种信号15提供到存储器装置10以有利于被写入到存储器装置10或从存储器装置10读取的数据的接收及接收。
如应了解，命令接口14可包含数个电路，例如时钟输入电路18及命令地址输入电路20，例如以确保适当地处理信号15。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双倍数据速率(DDR)存储器利用一对差分系统时钟信号，在本文称为真时钟信号(Clk_t/)及互补时钟信号(Clk_c)。DDR的正时钟边缘是指其中上升真时钟信号Clk_t/与下降互补时钟信号Clk_c交叉的点，而负时钟边缘指示下降真时钟信号Clk_t的转变及互补时钟信号Clk_c的上升。命令(例如，读取命令、写入命令等)通常在时钟信号的正边缘上进入，且数据在正及负时钟边缘两者上发射或接收。
时钟输入电路18接收真时钟信号(Clk_t/)及互补时钟信号(Clk_c)且生成内部时钟信号CLK。内部时钟信号CLK被供应到内部时钟发生器，例如延迟锁定环路(DLL)电路30。DLL电路30基于接收到的内部时钟信号CLK生成相位可控内部时钟信号LCLK。例如，相位可控内部时钟信号LCLK被供应到I/O接口16，且用作用于确定读取数据的输出时序的时序信号。
内部时钟信号CLK也可被提供到存储器装置10内的各种其它组件且可用于生成各种额外内部时钟信号。例如，内部时钟信号CLK可被提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可解码命令信号以提供各种内部命令。例如，命令解码器32可通过总线36将命令信号提供到DLL电路30以协调生成相位可控内部时钟信号LCLK。例如，相位可控内部时钟信号LCLK可用于对通过I/O接口16的数据进行时控。
此外，命令解码器32可解码命令，例如读取命令、写入命令、模式寄存器集命令、激活命令等，且经由总线路径40提供对对应于命令的特定存储器库12的存取。如应了解，存储器装置10可包含各种其它解码器，例如行解码器及列解码器，以有利于对存储器库12的存取。在一个实施例中，每一存储器库12包含库控制块22，其提供必要解码(例如，行解码器及列解码器)以及其它特征，例如时序控制及数据控制，以有利于执行往返于存储器库12的命令。
存储器装置10基于从外部装置(例如处理器)接收到的命令/地址信号执行操作，例如读取命令及写入命令。在一个实施例中，命令/地址总线可为14位总线以适应命令/地址信号(CA<13:0>)。命令/地址信号使用时钟信号(Clk_t/及Clk_c)被时控到命令接口14。例如，命令接口可包含命令地址输入电路20，其经配置以接收及发射命令以通过命令解码器32提供对存储器库12的存取。另外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号使存储器装置10能够处理传入CA<13:0>总线上的命令。对存储器装置10内的特定库12的存取用命令编码在CA<13:0>总线上。
另外，命令接口14可经配置以接收数个其它命令信号。例如，可提供命令/地址裸片上终止(CA_ODT)信号以有利于存储器装置10内的适当阻抗匹配。例如，复位命令(RESET_n)可用于在通电期间复位命令接口14、状态寄存器、状态机及类似物。命令接口14还可接收命令/地址反转(CAI)信号，可提供CAI信号以例如取决于特定存储器装置10的命令/地址路由而反转命令/地址总线上的命令/地址信号CA<13:0>的状态。也可提供镜像(MIR)信号以有利于镜像功能。MIR信号可用于多路复用信号使得其可经交换以用于使能够基于特定应用中的多个存储器装置的配置实现信号到存储器装置10的特定路由。同样也可提供有利于测试存储器装置10的各种信号(例如测试启用(TEN)信号)。例如，TEN信号可用于将存储器装置10置于测试模式中以进行连接性测试。
命令接口14还可用于将可检测到的某些错误的警报信号(ALERT_n)提供到系统处理器或控制器。例如，如果检测到循环冗余校验(CRC)错误，那么可从存储器装置10发射警报信号(ALERT_n)。也可生成其它警报信号。此外，用于发射来自存储器装置10的警报信号(ALERT_n)的总线及引脚在某些操作期间可用作输入引脚，例如使用TEN信号执行的连接性测试模式，如上文描述。
通过经由IO接口16发射及接收数据信号44，数据可利用上文论述的命令及时控信号发送到存储器装置10及从存储器装置10发送。更明确来说，数据可通过数据路径46发送到存储器库12或从存储器库12检索，数据路径46包含多个双向数据总线。数据IO信号(通常称为DQ信号)通常在一或多个双向数据总线中发射及接收。对于某些存储器装置，例如DDR5SDRAM存储器装置，IO信号可被划分成高位字节及低位字节。例如，对于x16存储器装置，IO信号可被划分成对应于(例如)数据信号的高位字节及低位字节的高位IO信号及低位IO信号(例如，DQ<15:8>及DQ<7:0>)。
为了允许存储器装置10内的更高数据速率，某些存储器装置，例如DDR存储器装置，可利用数据选通信号，通常称为DQS信号。DQS信号由发送数据(例如，针对写入命令)的外部处理器或控制器驱动或由存储器装置10(例如，针对读取命令)驱动。对于读取命令，DQS信号实际上是具有经预先确定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号用作捕获对应输入数据的时钟信号。如同时钟信号(Clk_t/及Clk_c)，数据选通(DQS)信号可被提供为一对差分数据选通信号(DQS_t/及DQS_c)以在读取及写入期间提供差分对信令。对于某些存储器装置，例如DDR5 SDRAM存储器装置，多对差分DQS信号可被划分成对应于(例如)发送到存储器装置10及从存储器装置10发送的数据的高位字节及低位字节的高位数据选通信号及低位数据选通信号(例如，UDQS_t/及UDQS_c；LDQS_t/及LDQS_c)。
阻抗(ZQ)校准信号也可通过IO接口16被提供到存储器装置10。ZQ校准信号可被提供到参考引脚且用于通过跨过程、电压及温度(PVT)值的变化调整存储器装置10的上拉及下拉电阻器调谐输出驱动器及ODT值。因为PVT特性会影响ZQ电阻器值，所以ZQ校准信号可被提供到ZQ参考引脚以用于调整电阻以将输入阻抗校准到已知值。如应了解，精密电阻器通常耦合于存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻器用作用于调整IO引脚的内部ODT及驱动强度的参考。
另外，环回信号(LOOPBACK)可通过IO接口16被提供到存储器装置10。环回信号可在测试或调试阶段期间用于将存储器装置10设置成其中信号通过存储器装置10通过相同引脚环回的一种模式。例如，环回信号可用于设置存储器装置10以测试存储器装置10的数据输出(DQ)。环回可包含数据及选通两者或可能仅数据引脚。此通常意在用于监测由存储器装置10在IO接口16处捕获的数据。
如应了解，各种其它组件，例如电力供应电路(用于接收外部VDD及VSS信号)、模式寄存器(定义各种模式的可编程操作及配置)、读取/写入放大器(在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等，也可并入到存储器系统10中。因此，应理解，仅提供图1的框图以强调存储器装置10的某些功能特征以帮助后续详细描述。
图2说明指示RTT窗与时钟信号52及数据选通(DQS)信号53之间的关系的时序图50。在系统中，此DQS信号53用于取样传入数据且可经对准以时控信号52或可关于时钟信号52稍微向右或向左偏移。在一些实施例中，此偏移存在最小及/或最大限制，其可定义为tDQSSmin/max。如先前论述，延迟发生于写入命令与数据的第一次写入之间。此延迟称为CAS写入延时(CWL)54。CWL 54可在时钟信号52的数个时钟循环中定义，但DQS信号53用于“选通进入”写入数据。在一些实施例中，在写入数据到达前，DQS信号53的表现可不同于时钟信号52。举例来说，DQS信号53的形状看起来可不同于时钟信号53上发生的脉冲串。此周期可称为DQS信号53上存在的写入前导。特定形状可取决于写入前导循环上的值(例如，1、2或3)。特定形状以及CWL信息帮助识别写入数据的准确到达时间。
作为CWL 54的部分，待作为写入命令的部分选通进入的传入数据可包含写入前导56。实际数据在写入周期58中写入。在所说明的实施例中，写入周期58是突发长度除以2。写入周期58在此案例中是突发长度除以2，这是因为数据以双倍数据速率被写入，这意味着数据在DQS信号53的下降边缘及上升边缘两者上选通。突发长度是在单个列存取中可写入到存储器的数据量(例如，基于寄存器大小及/或寄存器数目的预取的长度)。
如先前论述，如果相关联的RTT在对应模式寄存器中被启用，那么写入操作可由可在DQ处发生的写入操作期间的ODT协助。明确来说，如果模式寄存器指示适当RTT(例如，RTT-WR)被启用，那么动态RTT发生在每个写入命令处。类似地，如果另一RTT模式被设置(例如，RTT-NO-WR/RTT-NOM-RD)，那么非目标写入及/或读取在DQ处导致ODT。写入操作可被定义为写入前导56与写入周期58的组合。因此，RTT周期60可在写入操作期间发生。事实上，为了保证适当地检测写入操作，RTT周期60可在写入操作之前及之后延长时钟周期(tCK)的至少一部分。在所说明的实施例中，写入操作起始62在RTT周期起始64之后发生时钟信号52的tCK的一半，且写入操作结束66在RTT周期结束68前发生时钟信号52的tCK的一半。在其它实施例中，写入操作的起始/结束与RTT周期60的起始/结束之间的差可为时钟信号52的整体(或整体的任何其它部分)tCK。如所说明，RTT周期60可具有等于写入前导56及写入周期58及写入操作的起始/结束与RTT周期60的起始/结束之间的时钟周期的长度的总和(即，RTT周期60＝前导+突发长度/2+0.5tCK+0.5tCK＝前导+突发长度/2+1tCK)。
在一些实施例中，RTT周期60可通过将边缘上(RTT周期起始64)或边缘外(RTT周期结束68)分别移位到比写入操作更早或比写入操作更晚的时间来扩展。RTT周期60的时序中的此灵活性使用户能够更精细地将存储器装置的时序调谐到特定应用。RTT周期起始64及RTT周期结束68可独立地移位。在一些实施例中，边缘中的每一者的移位方向可限于单个方向以确保RTT周期60在正确操作发生时发生。举例来说，RTT周期起始64可仅在时间上更早移位而RTT周期结束68可仅在时间上更晚移位。在一些实施例中，移位的长度也可受限以确保RTT周期60不会延伸到其中ODT会干扰读取操作的邻近操作(例如，读取操作、非目标读取操作、非目标写入操作等)中。在以下论述中，RTT周期起始64及RTT周期结束68的移位限于时钟信号52的两个时钟周期。然而，在其它实施例中，对移位的限制可基于被移位的边缘而不同及/或可包含除了1及2之外的不同移位数目。在一些实施例中，移位的大小可受指示移位的最大数目代表性模式寄存器限制。
图3说明用于移位RTT周期60的边缘的延迟管线80。延迟管线80可位于命令接口14及/或I/O接口16中，及/或经定位为单独组件。延迟管线80包含四个触发器82、84、86及88，其基于共同时钟(例如，时钟信号52)延迟命令。触发器82及84用于通过在后向方向上将默认命令90-CMD(0)延迟到最大数目个移位“向后”移位输入命令以确保最早可能移位在默认命令90前发生最大数目个时钟周期。由于默认命令90被延迟两次，所以当命令仅延迟一次到单个后向移位命令92-CMD(-1)时，其本质上是相对于默认命令90在时间上早单个tCK的移位。类似地，当命令丝毫未延迟时，双倍后向移位命令94-CMD(-2)本质上是相对于默认命令90在时间早时钟的两个时钟周期的移位。触发器86及88在前向方向上移位输入命令以生成单个前向移位命令96-CMD(1)及双倍前向移位命令98-CMD(2)。在其它实施例中，其它数目触发器可用于生成相对于默认命令位置的任何数目个前向或后向移位。
图4说明用于生成保持RTT周期60活动的RTT脉冲100的组合机构99。组合机构99包含后向移位多路复用器102及前向移位多路复用器104。后向移位多路复用器102从延迟管线80接收所有可能经移位命令106且基于边缘上选择信号108输出命令。边缘上选择信号108可从对应于RTT脉冲100的边缘上的移位的模式寄存器输出。类似地，前向移位多路复用器104从延迟管线80接收所有可能经移位命令110且基于边缘外选择信号112输出命令。边缘外选择信号112可从对应于RTT脉冲100的边缘外的移位的另一模式寄存器输出。因为多路复用器102及104的输出仅被移位而未扩展，所以单独使用这些信号可导致写入操作的至少一部分易受由于ODT的取消断言的不准确性影响。然而，只要输出在某一程度重叠，这些输出就可用OR门114经组合以形成单个脉冲。此重叠可通过将移位量限于小于输入命令的持续时间的一半的任何值来保证。因为后向移位多路复用器102的输出的相关部分是RTT脉冲100的前缘且前向移位多路复用器104的输出的相关部分是RTT脉冲100的下降边缘，所有这两个输出可使用OR门114来组合。
图5说明展示传入RTT脉冲的时序图120，传入RTT脉冲具有写入前导56及写入周期58(BL/2)及缓冲器周期的宽度的总和的宽度，在缓冲器周期中传入RTT脉冲在写入操作外断言。移位之后的RTT-ON脉冲124根据边缘上选择信号108在数个移位下从后向移位多路复用器102输出。移位之后的RTT-OFF脉冲126根据边缘外选择信号112在数个移位下从前向移位多路复用器104输出。移位之后的RTT-ON脉冲124及移位之后的RTT-OFF脉冲126一起进行OR运算以产生RTT脉冲100。
图6说明针对RTT脉冲的边缘上及边缘外利用2tCK移位的时序图140的实施例。时序图140说明传入RTT脉冲142，其通过延迟管线80早2个时钟周期。在所说明的实施例中，最大“后向”移位是两个时钟周期。因此，传入RTT脉冲100是CMD(-2)，这是因为默认“未经移位”命令144是CMD(0)处晚两个时钟周期。在其它实施例中，后向移位可为大于两个时钟周期。在此类案例中，传入RTT脉冲142可在默认“未经移位”命令144前在最大数目个后向移位下发生。在所说明的实施例中，RTT-ON从后向移位多路复用器102输出。当RTT脉冲100的边缘外稍后移位2个时钟周期时，此输出从前向移位多路复用器104输出作为RTT-OFF脉冲146。传入RTT脉冲142(作为-2经移位RTT脉冲)与RTT-OFF脉冲146(作为2经移位RTT脉冲)进行OR运算以形成RTT脉冲148，其用于激活RTT周期60以在写入操作期间应用ODT。
应注意，在移动边缘上/边缘外同时不移动另一边缘或在相反方向上移动另一边缘相当于扩展脉冲。扩展脉冲也可被解译为延时(RTT窗更早开始)以及突发长度(RTT窗更晚结束)的经组合变化。因此，当在按时间顺序邻近写入操作的读取(目标及/或非目标)操作中读取数据时，相邻命令可经分离出以避免ODT与DQ的冲突。为了解决此问题，邻近操作可在模式寄存器中包含与写入操作的合适命令分离。
图7说明用于移位及/或扩展裸片上终止(ODT)命令的过程200的流程图。ODT命令可用于在存储器装置(例如存储器装置10)中的写入操作期间断言ODT，且可在存储器装置的读取操作期间取消断言。所述过程包含接收在操作期间在半导体装置上断言ODT的命令(框202)。在一些实施例中，ODT命令可经由存储器装置10的命令接口14或I/O接口16接收。
为了改进存储器装置10的操作灵活性，可移位及/或扩展ODT命令。因此，过程200包含在延迟管线中移位命令以形成多个经移位命令(框204)。移位命令包含“向后”移位，其在前向方向上移位命令的默认位置以提供比默认命令的经延迟位置延迟更少次的后向经移位命令。换句话来说，通过将默认命令CMD(0)-移位到经延迟位置，在延迟管线中比默认命令延迟更少次的任何命令为“向后移位”。移位命令还包含在前向方向上相对于经移位默认命令向前移位多个经移位命令的经移位命令。
过程200还包含接收指示使用延迟管线移位命令的上升边缘多远的后向移位模式寄存器值(框206)。换句话来说，命令的上升边缘是后向移位的关注区，这是因为后向移位将设置经移位及/或经扩展命令的上升边缘。因为延迟管线提供多个可用后向移位，所以选择电路(例如，多路复用器102)基于后向移位模式寄存器值选择多个经移位命令的第一经移位命令作为所选择的上升边缘命令信号(框208)。
过程200还包含接收指示使用延迟管线移位命令的下降边缘多远的前向移位模式寄存器值(框210)。换句话来说，命令的下降边缘是前向移位的关注区，这是因为前向移位将设置经移位及/或经扩展命令的下降边缘。因为延迟管线提供多个可用前向移位，所以选择电路(例如，多路复用器104)基于前向移位模式寄存器值选择多个经移位命令的第二经移位命令作为所选择的下降边缘命令信号(框212)。
组合电路(例如，OR门114)用于组合所选择的上升边缘命令信号与下降边缘命令信号以形成经移位及经扩展命令(框214)。如果所选择的上升边缘命令信号及下降边缘命令信号重叠，那么简单的OR门可用于形成仅移位及经扩展命令。本质上，OR门114从所选择的上升边缘命令信号提取上升边缘且从所选择的下降边缘命令信号提取下降边缘。接着，此经扩展及经移位命令信号被输出及/或用于控制存储器装置10上的ODT。
虽然本发明可能易受各种修改及替代形式的影响，但在图中已通过实例展示特定实施例且其已在本文中详细描述。然而，应理解，本发明不希望限于所揭示的特定形式。确切来说，本发明希望覆盖落于由以下所附权利要求书所界定的本发明的精神及范围内的所有修改、等效物及替代物。
参考本文呈现及主张的技术参考且应用于明确改进本技术领域的具有实际性质的实质对象及具体实例，且因而不是抽象的、无形的或纯理论的。此外，如果本说明书的末尾所附的任何权利要求含有标示为“用于[执行][功能]的构件”或“用于[执行][功能]的步骤”的一或多个元件，那么希望此类元件依据35U.S.C.112(f)解译。然而，对于含有以任何其它方式标示的要素的任何权利要求，希望不依据35U.S.C.112(f)来解译此类要素。

Claims (20)

1.一种半导体装置，其包括：
命令接口，其经配置以接收在操作期间断言裸片上终止ODT的命令；
输入，其经配置以接收对应于所述命令的上升边缘在时间上相较于收到所述命令更早的后向方向上的移位数目的移位模式寄存器值的指示；
延迟管线，其经配置以使所接收到的命令在所述后向方向上延迟所述数目个移位以生成经移位上升边缘命令信号；及
组合电路，其经配置以组合下降边缘命令信号与所述经移位上升边缘命令信号以形成经转换命令，其中所述经转换命令的上升边缘形成自所述经移位上升边缘命令信号且所述经转换命令的下降边缘形成自所述下降边缘命令信号。
2.根据权利要求1所述的半导体装置，其中所述经转换命令包括所述接收到的命令的经移位及经扩展版本。
3.根据权利要求1所述的半导体装置，其包括额外输入，所述额外输入经配置以接收对应于所述命令的下降边缘在时间上相较于收到所述命令更晚的前向方向上的移位数目的额外移位模式寄存器值的指示，其中所述延迟管线经配置以使所述接收到的命令在所述前向方向上延迟所述数目个移位。
4.根据权利要求1所述的半导体装置，其中所述组合电路包括OR门。
5.根据权利要求1所述的半导体装置，其中所述后向方向上的所述移位数目的最大值通过在保持所述移位模式寄存器值的移位模式寄存器中可表示的最大值设置。
6.根据权利要求1所述的半导体装置，其中所述后向方向上的所述移位数目的最大值经受限以防止干扰邻近操作。
7.根据权利要求6所述的半导体装置，其中所述操作包括写入操作。
8.根据权利要求7所述的半导体装置，其中所述邻近操作包括读取操作、非目标读取操作或非目标写入操作。
9.根据权利要求1所述的半导体装置，其中所述延迟管线经配置以生成相对于默认命令的多个后向经移位命令，其中所述默认命令包括未经移位命令，所述未经移位命令通过所述延迟管线在所述后向方向上延迟最大数目个可能移位以导致在所述延迟管线中延迟更少的所述后向经移位命令相对于所述默认命令在时间上成后向。
10.一种半导体装置，其包括：
命令接口，其经配置以接收在操作期间断言裸片上终止ODT的命令；
第一输入，其经配置以接收对应于所述命令的上升边缘在时间上更早的后向方向上的移位数目的后向移位模式寄存器值的指示；
第二输入，其经配置以接收对应于所述命令的下降边缘在时间上相较于收到所述命令更晚的前向方向上的移位数目的前向移位模式寄存器值的指示；
延迟管线，其经配置以通过使所接收到的命令在所述后向方向上延迟最大数目个移位以生成多个上升边缘命令信号及使所接收到的命令在所述前向方向上延迟最大数目个移位以生成多个下降边缘命令信号而产生多个经移位命令；
选择电路，其基于所述第一输入选择所选择的上升边缘命令信号及基于所述第二输入选择所选择的下降边缘命令信号；及
组合电路，其组合所述所选择的上升边缘命令信号与所述所选择的下降边缘命令信号以形成经转换命令。
11.根据权利要求10所述的半导体装置，其中所述经转换命令包括所述接收到的命令的经移位及经扩展版本。
12.根据权利要求10所述的半导体装置，其中所述选择电路经配置以基于所述第一输入选择已在所述前向方向上移位所述最大数目个移位的未经移位命令作为所述所选择的上升边缘命令信号或所述所选择的下降边缘命令信号。
13.根据权利要求10所述的半导体装置，其中所述组合电路包括OR门，所述OR门经配置以组合所述所选择的上升边缘命令信号与所选择的下降边缘命令信号。
14.根据权利要求10所述的半导体装置，其中所述延迟管线包括连接到共同时钟的多个触发器。
15.根据权利要求10所述的半导体装置，其中所述前向方向上的移位的所述最大数目与所述后向方向上的移位的所述最大数目相同。
16.根据权利要求10所述的半导体装置，其中默认未经移位命令在所述延迟管线中在所述后向方向上延迟最大数目个移位。
17.一种信号处理方法，其包括：
接收在操作期间断言半导体装置上的裸片上终止ODT的命令；
在延迟管线中移位所述命令以形成多个经移位命令，其中移位所述命令包括：
通过延迟默认命令以导致所述多个经移位命令中的后向经移位命令相对于所述经延迟默认命令向后移位来使所述命令在时间上更早的后向方向上移位，所述移位通过经由所述延迟管线使所述后向经移位命令延迟较少数目个延迟以比所述默认命令更早地发生来进行；及
在时间上更晚的前向方向上相对于所述经延迟默认命令移位所述多个经移位命令中的前向经移位命令；
接收指示使用所述延迟管线在所述后向方向上移位所述命令的上升边缘的多远的后向移位模式寄存器值；
基于所述后向移位模式寄存器值选择所述多个经移位命令中的第一经移位命令作为所选择的上升边缘命令信号；
接收指示使用所述延迟管线在所述前向方向上移位所述命令的下降边缘的多远的前向移位模式寄存器值；
基于所述前向移位模式寄存器值选择所述多个经移位命令的第二经移位命令作为所选择的下降边缘命令信号；及
组合所述所选择的上升边缘命令信号与所述所选择的下降边缘命令信号以形成经移位及经扩展命令。
18.根据权利要求17所述的信号处理方法，其中移位所述命令包括使所述命令延迟等于所述前向方向上的移位的最大数目及所述后向方向上的移位的最大数目的延迟数目。
19.根据权利要求18所述的信号处理方法，其中移位所述命令包括使用所述延迟数目个触发器延迟所述命令。
20.根据权利要求19所述的信号处理方法，其中所述多个经移位命令包括经移位命令的所述延迟数目加一。
CN201880027217.8A 2017-07-24 2018-04-19 动态终止边缘控制 Active CN110574110B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/658,276 2017-07-24
US15/658,276 US10148269B1 (en) 2017-07-24 2017-07-24 Dynamic termination edge control
PCT/US2018/028411 WO2019022804A1 (en) 2017-07-24 2018-04-19 DYNAMIC TERMINATION EDGE CONTROL

Publications (2)

Publication Number Publication Date
CN110574110A CN110574110A (zh) 2019-12-13
CN110574110B true CN110574110B (zh) 2020-12-04

Family

ID=64451713

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880027217.8A Active CN110574110B (zh) 2017-07-24 2018-04-19 动态终止边缘控制

Country Status (3)

Country Link
US (2) US10148269B1 (zh)
CN (1) CN110574110B (zh)
WO (1) WO2019022804A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10148269B1 (en) * 2017-07-24 2018-12-04 Micron Technology, Inc. Dynamic termination edge control
US10607671B2 (en) * 2018-02-17 2020-03-31 Micron Technology, Inc. Timing circuit for command path in a memory device
US10418090B1 (en) * 2018-06-21 2019-09-17 Micron Technology, Inc. Write signal launch circuitry for memory drive

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6924686B2 (en) * 2002-06-20 2005-08-02 Micron Technology, Inc. Synchronous mirror delay (SMD) circuit and method including a counter and reduced size bi-directional delay line
CN1941197A (zh) * 2005-09-29 2007-04-04 海力士半导体有限公司 用于控制内部中断电阻的装置
CN102194515A (zh) * 2010-02-23 2011-09-21 三星电子株式会社 片上终结电路、存储器件和模块及操练片上终结器方法
CN102760475A (zh) * 2011-04-27 2012-10-31 南亚科技股份有限公司 存储器电路及其控制方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5474458B2 (ja) * 2009-09-10 2014-04-16 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びこれを備えるデータ処理システム
KR101075496B1 (ko) * 2010-07-06 2011-10-20 주식회사 하이닉스반도체 반도체 메모리 장치
US8984320B2 (en) 2011-03-29 2015-03-17 Micron Technology, Inc. Command paths, apparatuses and methods for providing a command to a data block
US9054675B2 (en) * 2012-06-22 2015-06-09 Micron Technology, Inc. Apparatuses and methods for adjusting a minimum forward path delay of a signal path
JP2015035241A (ja) * 2013-08-09 2015-02-19 マイクロン テクノロジー， インク． 半導体装置
US9294313B2 (en) 2014-01-03 2016-03-22 Avago Technologies General Ip (Singapore) Pte. Ltd. Receiver with pipelined tap coefficients and shift control
KR20150106092A (ko) 2014-03-11 2015-09-21 에스케이하이닉스 주식회사 레이턴시 제어 회로 및 이를 이용하는 반도체 장치
US9601170B1 (en) 2016-04-26 2017-03-21 Micron Technology, Inc. Apparatuses and methods for adjusting a delay of a command signal path
US10148269B1 (en) * 2017-07-24 2018-12-04 Micron Technology, Inc. Dynamic termination edge control

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6924686B2 (en) * 2002-06-20 2005-08-02 Micron Technology, Inc. Synchronous mirror delay (SMD) circuit and method including a counter and reduced size bi-directional delay line
CN1941197A (zh) * 2005-09-29 2007-04-04 海力士半导体有限公司 用于控制内部中断电阻的装置
CN102194515A (zh) * 2010-02-23 2011-09-21 三星电子株式会社 片上终结电路、存储器件和模块及操练片上终结器方法
CN102760475A (zh) * 2011-04-27 2012-10-31 南亚科技股份有限公司 存储器电路及其控制方法

Also Published As

Publication number Publication date
WO2019022804A1 (en) 2019-01-31
US10148269B1 (en) 2018-12-04
US10483970B2 (en) 2019-11-19
US20190097630A1 (en) 2019-03-28
CN110574110A (zh) 2019-12-13

Similar Documents

Publication Publication Date Title
CN111433849B (zh) 用于存储器装置的连续写入操作的间隙检测
US10482936B2 (en) Signal training for prevention of metastability due to clocking indeterminacy
US10360959B2 (en) Adjusting instruction delays to the latch path in DDR5 DRAM
CN110832585B (zh) Dqs偏移和read-rtt-off边缘控制
CN111033619B (zh) 裸片上终止架构
US10482946B2 (en) Management of strobe/clock phase tolerances during extended write preambles
US11003240B2 (en) Systems and methods for frequency mode detection and implementation
CN110770830B (zh) 存储器装置中的分布式模式寄存器
CN111837187B (zh) 内部写入均衡电路系统
CN111108561B (zh) 用于改进ddr存储器装置中的写入前同步码的系统和方法
CN110574110B (zh) 动态终止边缘控制
CN110574111A (zh) 半频命令路径
CN113223575A (zh) 高速电平移位器
US11615821B1 (en) Ghost command suppression in a half-frequency memory device
US10310743B2 (en) Latency improvements between sub-blocks
CN114627910B (zh) 存储器存储体堆叠的自动预充电

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant