CN110574111A - 半频命令路径 - Google Patents

半频命令路径 Download PDF

Info

Publication number
CN110574111A
CN110574111A CN201880028639.7A CN201880028639A CN110574111A CN 110574111 A CN110574111 A CN 110574111A CN 201880028639 A CN201880028639 A CN 201880028639A CN 110574111 A CN110574111 A CN 110574111A
Authority
CN
China
Prior art keywords
command
clock signal
odd
output
command path
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201880028639.7A
Other languages
English (en)
Other versions
CN110574111B (zh
Inventor
K·马组德尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN110574111A publication Critical patent/CN110574111A/zh
Application granted granted Critical
Publication of CN110574111B publication Critical patent/CN110574111B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits

Abstract

一种半导体装置包含时钟分频器(72)，其接收时钟信号(58)且生成偶时钟信号及奇时钟信号(74、76)。所述时钟信号(58)包含第一频率，而所述偶时钟信号及所述奇时钟信号(74、76)各自包含第二频率，所述第二频率是所述第一频率的一半。所述半导体装置还包含耦合到所述时钟分频器(72)的偶命令路径及奇命令路径(78、80)，其等各自具有一组逻辑(52)及一组正反器(54)。所述偶命令路径(78)接收命令及所述偶时钟信号(74)且输出偶输出信号(88)。所述奇命令路径(80)接收所述命令及所述奇时钟信号(76)且输出奇输出信号(89)。所述半导体装置还包含耦合到所述偶命令路径及所述奇命令路径(78、80)的组合电路(87)，其组合所述偶输出信号及所述奇输出信号(88、89)。

Description

半频命令路径
技术领域
本发明的实施例大体上涉及半导体装置领域。更明确来说，本发明的实施例涉及半导体装置的命令路径。
背景技术
半导体装置(例如微计算机、存储器、门阵列等)可包含将命令从命令源(例如输入引脚、寄存器、控制器等)传输到经配置以实施命令的半导体装置中的逻辑的命令路径。命令路径可包含可用于半导体装置中以有利于实施命令的逻辑及正反器。举例来说，逻辑(其可包含不同种类的逻辑的组合)可对半导体装置中的信号或基于所述信号执行经编程指令。正反器可移位半导体装置中的信号以(例如)解决由传输及/或接收半导体装置中的信号引起的延时问题。
用于命令路径中的每一正反器存在用于接收及发送命令的相关联开销时间。剩余时间(例如在相关联时钟信号的周期内)可用于执行编程到逻辑中的逻辑功能。因而，在其中相关联时钟信号足够快的案例中，剩余时间可能不足以执行编程到逻辑中的逻辑功能，从而导致命令路径击穿。
命令路径中的正反器通常以相关联时钟信号的频率操作。然而，在一些例子中，减去相关联正反器开销时间之后的来自与时钟信号相关联的周期的剩余时间可能不足以执行编程到逻辑中的逻辑功能。
本发明的实施例可涉及上文陈述的问题的一或多者。
附图说明
图1是说明根据本发明的实施例的存储器装置的某些特征的简化框图；
图2是根据本发明的实施例的图1的存储器装置的命令路径的框图；
图3是根据本发明的实施例的图2的命令路径的正反器的时序特性的图；
图4是根据本发明的实施例的用于在命令与偶数个移位相关联时增加用于执行编程到图2的命令路径的逻辑中的逻辑功能的时间的系统的框图；
图5是根据本发明的实施例的外部时钟信号、偶时钟信号及奇时钟信号的时序特性的图；
图6是根据本发明的实施例的用于在命令与奇数个移位相关联时增加用于执行编程到图2的命令路径的逻辑中的逻辑功能的时间的系统的框图；
图7是根据本发明的实施例的用于增加用于执行编程到图2的命令路径的逻辑中的逻辑功能的时间的系统的框图；
图8是根据本发明的实施例的用于通过将命令路径分成两个半频命令路径来增加用于执行编程到图2的命令路径的逻辑中的逻辑功能的时间的方法的流程图；
图9是根据本发明的实施例的用于增加用于执行编程到图2的多个命令路径的逻辑中的逻辑功能的时间的系统的框图；
图10是根据本发明的实施例的用于增加用于执行编程到图2的命令路径的逻辑中的逻辑功能的时间且生成具有等于输入时钟信号的周期的持续时间的输出命令的系统的框图；
图11A是根据本发明的实施例的有利于将命令传送到较早的时钟域的系统的框图；
图11B是根据本发明的实施例的使用外部时钟信号的图11A的系统的慢时钟信号、中间时钟信号及快时钟信号的框图；及
图11C是根据本发明的实施例的系统的相关联命令及时钟信号的时序特性的图。
具体实施方式
下文将描述一或多个特定实施例。为了提供这些实施例的简洁描述，说明书中未描述实际实施方案的所有特征。应了解，在任何此实际实施方案的开发中，如在任何设计制造或设计工程中，必须作出众多实施方案特定决策以实现开发者的特定目标，例如符合系统相关及商业相关约束，其可因实施方案彼此不同而不同。此外，应了解，此开发工作可能既复杂又耗时，但对受益于本发明的一般技术人员而言，其可为设计及制造(fabrication/manufacture)的常规任务。
如下文将详细描述，可基于接收到输入时钟信号(例如，在命令路径外部)来生成偶时钟信号及奇时钟信号。接收到的命令及偶时钟信号可传输到第一命令路径。命令及奇时钟信号还可传输到第二命令路径。可在命令与奇数个移位相关联时移位第一命令路径及第二命令路径的输出。可组合第一命令路径及第二命令路径的输出。以此方式，减去相关联正反器开销时间之后的来自与输入时钟信号相关联的周期的剩余时间可增加且因此足以执行编程到逻辑中的逻辑功能。
现转到图，图1是说明根据本发明的实施例的半导体装置(例如存储器装置10)的某些特征的简化框图。明确来说，图1的框图是说明存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可为双倍数据速率型5同步动态随机存取存储器(DDR5SDRAM)装置。DDR5 SDRAM的各种特征允许相较于前几代DDR SDRAM降低功耗、提高带宽及扩大存储容量。虽然本发明使用存储器装置10作为半导体装置的实例，但应理解，可设想本发明的实施例应用于任何合适半导体装置，例如集成电路、晶体管、处理器、微处理器等。
存储器装置10可包含数个存储器库12。例如，存储器库12可为DDR5 SDRAM存储器库。存储器库12可提供于布置在双列直插存储模块(DIMM)上的一或多个芯片(例如SDRAM芯片)上。应了解，每一DIMM可包含数个SDRAM存储器芯片(例如x8或x16存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器库12。存储器装置10表示具有数个存储器库12的单个存储器芯片(例如SDRAM芯片)的一部分。对于DDR5，存储器库12可进一步经布置以形成库群组。例如，对于8千兆字节(Gb)DDR5 SDRAM，存储器芯片可包含布置成8个库群组的16个存储器库12，每一库群组包含2个存储器库。例如，对于16Gb DDR5 SDRAM，存储器芯片可包含布置成8个库群组的32个存储器库12，每一库群组包含4个存储器库。可根据整体系统的应用及设计来利用存储器装置10上的存储器库12的各种其它配置、组织及大小。
存储器装置10可包含命令接口14及输入/输出(I/O)接口16。命令接口14经配置以从外部装置(例如控制器17)提供数个信号(例如信号15)。控制器17可包含处理电路，例如一或多个处理器18(例如一或多个微处理器)，其可执行软件程序以将各种信号15提供到存储器装置10以有利于写入到存储器装置10或从存储器装置10读取的数据的传输及接收。此外，处理器18可包含多个微处理器、一或多个“通用”微处理器、一或多个专用微处理器及/或一或多个专用集成电路(ASICS)或其组合。举例来说，处理器18可包含一或多个精简指令集(RISC)处理器。控制器17可耦合到一或多个存储器19，其可存储信息，例如控制逻辑及/或软件、查找表、配置数据等。在一些实施例中，处理器18及/或存储器19可在控制器17外部。存储器19可包含有形非暂时性机器可读媒体，例如易失性存储器(例如随机存取存储器(RAM))及/或非易失性存储器(例如只读存储器(ROM)、快闪存储器、硬驱动或任何其它合适的光、磁或固态存储媒体或其组合)。存储器19可存储各种信息且可用于各种目的。举例来说，存储器19可存储机器可读及/或处理器可执行指令(例如固件或软件)供处理器18执行，例如用于将各种信号15提供到存储器装置10以有利于写入到存储器装置10或从存储器装置10读取的数据的传输及接收的指令。因而，控制器17可将各种信号15提供到存储器装置10以有利于写入到存储器装置10或从存储器装置10读取的数据的传输及接收。
应了解，命令接口14可包含例如用于确保适当处理信号15的数个电路，例如时钟输入电路20及命令地址输入电路21。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双倍数据速率(DDR)存储器利用一对差分系统时钟信号，在本文称之为真时钟信号(Clk_t/)及互补时钟信号(Clk_c)。DDR的正时钟边缘是指其中上升真时钟信号Clk_t/与下降互补时钟信号Clk_c交叉的点，而负时钟边缘指示下降真时钟信号Clk_t的转变及互补时钟信号Clk_c的上升。命令(例如读取命令、写入命令等)通常在时钟信号的正边缘上进入，且数据在正及负时钟边缘两者上传输或接收。
时钟输入电路20接收真时钟信号(Clk_t/)及互补时钟信号(Clk_c)且生成内部时钟信号CLK。内部时钟信号CLK被供应到内部时钟发生器，例如延迟锁定环路(DLL)电路30。DLL电路30基于接收到的内部时钟信号CLK来生成相位可控内部时钟信号LCLK。例如，相位可控内部时钟信号LCLK被供应到I/O接口16，且用作用于确定读取数据的输出时序的时序信号。
内部时钟信号CLK也可被提供到存储器装置10内的各种其它组件且可用于生成各种额外内部时钟信号。例如，内部时钟信号CLK可被提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可解码命令信号以提供各种内部命令。例如，命令解码器32可经过总线36将命令信号提供到DLL电路30以协调生成相位可控内部时钟信号LCLK。命令解码器32还可经过总线37将命令信号提供到I/O接口16以有利于接收及传输I/O信号。例如，相位可控内部时钟信号LCLK可用于对通过IO接口16的数据计时。
此外，命令解码器32可解码命令(例如读取命令、写入命令、模式寄存器集命令、激活命令等)，且经由总线路径40来提供对应于命令的特定存储器库12的存取。应了解，存储器装置10可包含有利于存储器库12的存取的各种其它解码器，例如行解码器及列解码器。在一个实施例中，每一存储器库12包含库控制块22，其提供必要解码(例如行解码器及列解码器)以及其它特征(例如时序控制及数据控制)以有利于执行来往于存储器库12的命令。
存储器装置10基于从外部装置(例如处理器)接收的命令/地址信号来执行操作，例如读取命令及写入命令。在一个实施例中，命令/地址总线可为14位总线以适应命令/地址信号(CA<13:0>)。使用时钟信号(Clk_t/及Clk_c)来对命令接口14的命令/地址信号计时。例如，命令接口可包含命令地址输入电路21，其经配置以接收及传输命令以通过命令解码器32提供对存储器库12的存取。另外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号使存储器装置10能够处理传入CA<13:0>总线上的命令。用命令在CA<13:0>总线上编码对存储器装置10内的特定库12的存取。
另外，命令接口14可经配置以接收数个其它命令信号。例如，可提供命令/地址片内终结(CA_ODT)信号以有利于存储器装置10内的适当阻抗匹配。例如，可使用复位命令(RESET_n)在通电期间复位命令接口14、状态寄存器、状态机等。命令接口14还可接收命令/地址反转(CAI)信号，可提供CAI信号来使命令/地址总线上的命令/地址信号CA<13:0>的状态反转，例如，取决于特定存储器装置10的命令/地址路由。也可提供镜像(MIR)信号以有利于镜像功能。MIR信号可用于多路复用信号使得所述信号可经交换以使所述信号能够基于特定应用中的多个存储器装置的配置来特定路由到存储器装置10。也可提供有利于测试存储器装置10的各种信号，例如测试启用(TEN)信号。例如，TEN信号可用于使存储器装置10处于测试模式中以进行连接性测试。
命令接口14还可用于将可检测到的某些错误的警报信号(ALERT_n)提供到系统处理器或控制器。例如，如果检测到循环冗余校验(CRC)错误，那么可从存储器装置10传输警报信号(ALERT_n)。也可生成其它警报信号。此外，用于从存储器装置10传输警报信号(ALERT_n)的总线及引脚可在某些操作期间用作输入引脚，例如使用TEN信号执行的连接性测试模式，如上文描述。
利用上文论述的命令及计时信号，通过经由IO接口16传输及接收数据信号44，数据可来回发送于存储器装置10。更明确来说，数据可经过数据路径46发送到存储器库12或从存储器库12检索，数据路径46包含多个双向数据总线。数据IO信号(一般称之为DQ信号)一般传输及接收于一或多个双向数据总线中。对于某些存储器装置(例如DDR5 SDRAM存储器装置)，可将IO信号分成高位字节及低位字节。例如，对于x16存储器装置，可将IO信号分成对应于(例如)数据信号的高位字节及低位字节的高位IO信号及低位IO信号(例如DQ<15:8>及DQ<7:0>)。
为了允许存储器装置10内的较高数据速率，某些存储器装置(例如DDR存储器装置)可利用数据选通信号，一般称之为DQS信号。DQS信号由发送数据(例如，针对写入命令)的外部处理器或控制器驱动或由存储器装置10(例如，针对读取命令)驱动。对于读取命令，DQS信号是具有预先确定图案的有效额外数据输出(DQ)信号。对于写入命令，DQS信号用作捕获对应输入数据的时钟信号。如同时钟信号(Clk_t/及Clk_c)，可提供数据选通(DQS)信号作为一对差分数据选通信号(DQS_t/及DQS_c)以在读取及写入期间提供差分对信令。对于某些存储器装置(例如DDR5 SDRAM存储器装置)，可将多对差分DQS信号分成对应于(例如)来回发送于存储器装置10的数据的高位字节及低位字节的高位数据选通信号及低位数据选通信号(例如UDQS_t/及UDQS_c、LDQS_t/及LDQS_c)。
也可通过IO接口16将阻抗(ZQ)校准信号提供到存储器装置10。ZQ校准信号可被提供到参考引脚且用于通过跨过程、电压及温度(PVT)值的变化调整存储器装置10的上拉及下拉电阻器来调谐输出驱动器及ODT值。因为PVT特性会影响ZQ电阻器值，所以ZQ校准信号可被提供到ZQ参考引脚来用于调整电阻以将输入阻抗校准到已知值。应了解，精密电阻器一般耦合于存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻器用作用于调整IO引脚的内部ODT及驱动强度的参考。
另外，回环信号(LOOPBACK)可通过IO接口16来提供到存储器装置10。回环信号可在测试或调试阶段期间用于将存储器装置10设置成其中信号通过存储器装置10通过相同引脚回环的模式。例如，回环信号可用于设置存储器装置10以测试存储器装置10的数据输出(DQ)。回环可包含数据及选通两者或可能仅数据引脚。一般希望此用于监测由存储器装置10捕获于IO接口16处的数据。
应了解，各种其它组件(例如电力供应电路(用于接收外部VDD及VSS信号)、模式寄存器(用于界定各种可编程操作及配置模式)、读取/写入放大器(用于在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等)也可并入到存储器系统10中。因此，应理解，图1提供的框图仅用于突显存储器装置10的某些功能特征以帮助后续详细描述。
鉴于上述内容，图2是根据本发明的实施例的图1的存储器装置10的命令路径或管线50的框图。存储器装置10的命令路径50可包含传输或接收存储器装置10中的命令的任何路径或通道，例如命令总线34、总线36、总线37及/或总线路径40。此外，命令路径50可包含传输或接收存储器装置10的任何组件中的命令的任何路径或通道，例如传输或接收命令接口14、命令解码器32、DLL 30、I/O接口16、库控制22、存储器库12等中的命令的任何路径或通道。命令路径50可包含耦合到一或多个正反器54的一或多个逻辑或逻辑电路52。在一些实施例中，如说明，可使用一或多个正反器54来将一或多个逻辑电路52链接在一起。命令路径50可接收命令56及时钟信号58。逻辑电路52(其可包含不同种类逻辑的组合)可基于命令56来执行经编程指令。正反器54可移位命令56以例如解决由传输及/或接收存储器装置10中的命令56引起的延时问题。
时钟信号58可为用于使命令路径50内的时序与存储器装置10同步或维持命令路径50内的时序的任何合适时钟信号。举例来说，时钟信号58可从源提供到命令路径50，例如全局时钟信号(例如是全局的且可贯穿存储器装置10存取的时钟信号)。响应于命令56，命令路径50可生成输出命令60，其可为逻辑52的经编程指令及/或正反器54的移位的结果。
图3是根据本发明的实施例的图2的命令路径50的正反器54的时序特性61的图。正反器54以及命令路径50的其它组件可通常以相关联时钟信号58的频率操作。特定来说，tCK62表示输入到正反器54的时钟信号58的周期。可存在与用于接收及发送命令56的正反器54相关联的开销时间。举例来说，开销时间可包含CLK到Q 64时间，其可表示在居于稳态之后在已发生时钟信号58的边缘之后输出输出命令60的时间。时钟信号58的周期的开销时间还可包含tSUP 66时间，其可表示在到达时钟信号58的边缘之前设置命令56的时间。在本实施例中，将基于时钟信号58的上升边缘来参考存储器装置10的时序，但可使用任何合适时序参考，例如时钟信号58的下降边缘。
tCK 62中的剩余时间68可用于执行编程到逻辑52中的逻辑功能。然而，在一些例子中，剩余时间68可能不足以执行编程到逻辑52中的逻辑功能。此可出于各种原因，例如较低电压被供应到存储器装置10以导致时钟信号58的较短tCK 62、逻辑功能太广泛等。
作为实例，时钟信号58的tCK 62可为约312.5ps(微微秒)，命令路径50中可存在正反器54，正反器54的CLK到Q 64时间可为约180ps，且正反器54的tSUP 66时间可为约120ps。因而，剩余时间68可为约12.5ps(即，312.5ps-(180ps+120ps))。在一些案例中，此时间可能不足以执行编程到逻辑52中的逻辑功能。
因而，可期望增加可用于在考虑开销时间以提供足够时间来执行逻辑功能之后执行编程到逻辑52中的逻辑功能的时间。
本发明预期包含具有内部生成的减速时钟信号的内部命令路径。举例来说，减速时钟信号可具有一频率，係是接收到的时钟信号58(例如外部时钟信号)的频率的一半。以此方式，每一正反器54可消耗双倍外部时钟信号58(即，2xtCK 62)，使得每一正反器级是关于时钟信号58的“双阶”。使用先前时序数目作为实例，减速时钟信号的周期可为tCK 62的周期的两倍(例如，当tCK 62是312.5ps时约625ps)。在先前论述的实例中，命令路径50中的正反器54具有约180ps的CLK到Q 64时间及约120ps的tSUP 66时间。将减速时钟实施例应用于上述实例，使用具有减速时钟信号的内部命令路径来执行编程到逻辑52中的逻辑功能的时间可为约225ps(即，625ps-(180ps+120ps))。因而，用于执行编程到逻辑52中的逻辑功能的时间在不降低通过命令路径50的时钟信号58的频率的情况下增加，且现可足以执行所述逻辑功能。如上文提及，不期望提高时钟信号58的频率，因为逻辑52可能不具有足够时间来执行经编程逻辑功能以导致命令路径50击穿。
图4是根据本发明的实施例的用于在命令56与偶数(例如L)个移位相关联(例如，基于外部时钟信号58的时钟循环)时增加可用于执行编程到图2的命令路径50的逻辑52中的逻辑功能的时间的系统70的框图。偶数(L)个移位可基于由贯穿存储器装置10传输或接收命令56引起的延时。
如说明，时钟信号58可输入到时钟分频器72，其可生成内部减速半频时钟。特定来说，时钟分频器72可生成偶时钟信号74及奇时钟信号76，其中每一者具有为时钟信号58的频率的一半的频率。即，偶时钟信号74及奇时钟信号76可彼此相位互补。时钟分频器72可使用识别时钟信号58的偶循环及奇循环的指针来生成偶时钟信号74及奇时钟信号76。换句话来说，通过命令路径50或系统70的整个管线(除使用偶时钟信号74或奇时钟信号76的组件之外)的频率是时钟信号58的外部时钟频率，但使用偶时钟信号74或奇时钟信号76的各种逻辑52及正反器54是时钟信号58的外部时钟频率的一半。
图5是根据本发明的实施例的外部时钟信号58、偶时钟信号74及奇时钟信号76的时序特性80的图。如说明，偶时钟信号74的上升边缘82可与时钟信号58的交替上升边缘84同步。类似地，奇时钟信号76的上升边缘85可与时钟信号58的交替上升边缘86同步。然而，在一些实施例中，偶时钟信号74的上升边缘82及奇时钟信号76的上升边缘85可不同步。
转回到图4，包含逻辑52及一组正反器54的偶命令路径78可接收偶时钟信号74。如本文使用，偶命令路径78的正反器组54可包含任何合适数目个正反器54，例如一或多个正反器54。偶命令路径78可基于偶时钟信号74(其具有为时钟信号58的频率的一半的频率)来执行编程到逻辑52中的指令。另外，命令分配电路79(例如“命令分配器”)可确定外部时钟信号58是否与偶时钟信号74同相(例如，与偶时钟信号74共享上升边缘)。如果是这样的话，那么命令分配器79可将命令56(其与外部时钟信号58相关联)发送到偶命令路径78。命令分配器79可包含确定第一时钟信号(例如外部时钟信号58)是否与第二时钟信号(例如偶时钟信号74)同相的任何合适电路，例如一或多个计数器、门等。
包含逻辑52及一组正反器54的奇命令路径80可接收奇时钟信号76。如本文使用，奇命令路径80的正反器组54可包含任何合适数目个正反器54，例如一或多个正反器54。奇命令路径80可基于奇时钟信号76(其具有为时钟信号58的频率的一半的频率)来执行编程到逻辑52中的指令。命令分配器79可确定外部时钟信号58是否与奇时钟信号76同相。如果是这样的话，那么命令分配器79可将命令56发送到奇命令路径80。
由偶命令路径78及奇命令路径80中的每一者执行的移位的数目(L/2)可为与命令56相关联的移位的偶数目(L)的数目的一半。因而，偶命令路径78及奇命令路径80中的每一者中的正反器54的数目可为将执行的移位的数目(L/2)。
接着，组合电路87可组合偶命令路径78的输出(例如偶输出信号88)及奇命令路径80的输出(例如奇输出信号89)以生成偶输出信号88及奇输出信号89的组合来形成输出命令60。组合电路87可包含能够组合偶命令路径78及奇命令路径80的输出的任何合适组件，例如OR门。特定来说，组合电路87可使用指针(例如偶指针及奇指针)，其识别时钟信号58的偶循环及奇循环以通过使偶命令路径78与偶指针相关联及使奇命令路径80与奇指针相关联来组合偶命令路径78及奇命令路径80。由于偶时钟信号74及奇时钟信号76具有两倍于tCK 62的周期的周期，所以输出命令60可具有约为外部时钟信号58的周期的两倍(即，2xtCK 62)的持续时间(例如宽度)。
在一些实施例中，与外部时钟信号58相关联的命令包的第一部分(例如命令56)可发送到命令路径中的一者(例如偶命令路径78)，而命令包的第二部分(例如与命令56相关联的信息)可发送到另一命令路径(例如奇命令路径78)。接着，命令包可通过组合偶输出信号88及奇输出信号89以形成输出命令60来重组。
虽然图4的系统70说明将命令路径50分成各自具有为命令路径50的时钟信号58的频率的一半的频率的两个命令路径78、80，但应理解，可考虑将命令路径50分成各自具有1/n频率的任何合适数目(n)个命令路径。
在一些例子中，命令56可与奇数(例如L-1)个移位相关联。图6是根据本发明的实施例的用于在命令56与奇数(例如L-1)个移位相关联时增加用于执行编程到图2的命令路径52的逻辑52中的逻辑功能的时间的系统90的框图。系统90能够为逻辑52提供可用于在不减慢命令路径50或整个管线的流率(例如，降低外部时钟速度)的情况下执行适当逻辑功能的更多时间。不是偶命令路径78及奇命令路径80执行与命令56相关联的偶数(L)个移位的一半(L/2)(如图4的系统70中展示)，而是系统90中的偶命令路径78及奇命令路径80执行与命令56相关联的奇数(L-1)个移位。因而，用于偶命令路径78及奇命令路径80中的每一者中的正反器54的数目可为将执行的移位的数目(L-1)/2。
接着，第一正反器92接收偶命令路径78的输出及奇时钟信号76，且第二正反器94接收奇命令路径80的输出及偶时钟信号74。因此，第一正反器92及第二正反器94各自生成移位，其具有含L的最终移位的约tCK 62的持续时间，因为L＝2x[(L-1)/2]+1。此单循环移位实现对应于命令56的奇数个移位。组合电路87可组合第一正反器92及第二正反器94的输出以生成输出命令60，其可具有约为外部时钟信号58的周期的持续时间的两倍的持续时间(例如宽度)(即，2x tCK 62)。
图7是根据本发明的实施例的用于增加用于执行编程到图2的命令路径50的逻辑52中的逻辑功能的时间的系统100的框图。除新增移位选择电路102之外，系统100类似于图4的系统70及图6的系统90。移位选择电路102可包含图6的系统90的正反器92、94，且还可包含多路复用器104。
多路复用器104可接收偶命令路径78、奇命令路径80、第一正反器92及第二正反器94的输出。多路复用器104还可接收移位选择器信号106，其可包含与相关联于命令56的移位数目相关的信息，例如与命令56相关联的移位的数目是偶数还是奇数。基于移位选择器信号106，多路复用器104可选择偶命令路径78及奇命令路径80的输出(例如，当其与偶数个移位相关联时对应于命令56)或第一正反器92及第二正反器94的输出(例如，当其与奇数个移位相关联时对应于命令56)。接着，组合电路87可组合所选择的输出以生成输出命令60。以此方式，针对与偶数个或奇数个移位相关联的命令56，系统100可增加用于执行编程到命令路径50的逻辑52中的逻辑功能的时间。
图8是根据本发明的实施例的用于通过将命令路径50分成两个半频命令路径(例如78、80)来增加用于执行编程到图2的命令路径50的逻辑52中的逻辑功能的时间的方法110的流程图。方法110可由任何合适装置或装置组合执行，所述装置或装置组合可基于接收到输入时钟信号来生成偶时钟信号及奇时钟信号(例如，在命令路径外部)，将接收到的命令及偶时钟信号传输到第一命令路径及/或将命令及奇时钟信号传输到第二命令路径，在命令与奇数个移位相关联时移位第一命令路径及第二命令路径的输出，且组合第一命令路径及第二命令路径的输出。虽然已使用呈特定序列之步骤来描述方法110，但应理解，本发明可考虑可按与所说明的顺序不同的顺序执行所描述的步骤，且可跳过或不一起执行所描述的某些步骤。在一些实施例中，方法110的至少一些步骤可由控制器(例如控制器17)执行，所述控制器通信地耦合到半导体装置(例如存储器装置10)、命令接口14、命令解码器32及/或任何其它合适装置。虽然方法110在下文描述为由命令接口14执行，但应理解，可考虑任何合适装置或装置组合执行方法110。
如说明，命令接口14接收(过程框112)命令56。命令接口14还接收(过程框114)时钟信号58(例如，在命令路径50外部)。接着，命令接口14基于时钟信号58来生成(过程框116)偶时钟信号74及奇时钟信号76。特定来说，命令接口14可指示时钟分频器72基于时钟信号58来生成偶时钟信号74及奇时钟信号76。偶时钟信号74及奇时钟信号76中的每一者可具有为时钟信号58的频率的一半的频率。在一些实施例中，命令接口14可基于识别时钟信号58的偶循环及奇循环的指针来生成偶时钟信号74及奇时钟信号76。特定来说，偶时钟信号74的上升边缘82可与时钟信号58的交替上升边缘84同步，而奇时钟信号76的上升边缘85可与时钟信号58的交替上升边缘86同步。然而，偶时钟信号74的上升边缘82及奇时钟信号76的上升边缘85可不同步。
命令接口14确定(决策框117)时钟信号58与偶时钟信号74是否同相(例如，与偶时钟信号74共享上升边缘)。特定来说，命令接口14可指示命令分配器79确定外部时钟信号58与偶时钟信号74是否同相。如果是这样的话，那么命令接口14将命令56(其与外部时钟信号58相关联)及偶时钟信号74传输(过程框118)到第一命令路径(例如偶命令路径78)且将奇时钟信号76传输到第二命令路径(例如奇命令路径80)。第一及第二命令路径可各自包含逻辑52及正反器54，且可分别基于偶时钟信号74及奇时钟信号76来执行编程到逻辑52中的指令。
如果命令接口14确定外部时钟信号58与偶时钟信号74不同相(例如，因为外部时钟信号58与奇时钟信号76同相)，那么命令接口14将命令56(其与外部时钟信号58相关联)及奇时钟信号76传输(过程框120)到第二命令路径(例如奇命令路径80)且将偶时钟信号74传输到第一命令路径(例如偶命令路径78)。在一些实施例中，命令接口14可将与外部时钟信号58相关联的命令包的第一部分(例如命令56)传输到命令路径中的一者(例如第二命令路径)且将命令包的第二部分(例如与命令56相关联的信息)传输到另一命令路径(例如第一命令路径)。
接着，命令接口14确定(决策框122)命令56与奇数个移位是否相关联。即，命令56可与数个移位相关联(例如，基于外部时钟信号58的时钟循环)。移位的数目可为偶数或奇数，且可基于由贯穿存储器装置10传输或接收命令56引起的延时。替代地，命令接口14可确定命令56与偶数个移位是否相关联。在一些实施例中，命令接口14可基于接收到移位选择器信号106来确定命令56是与奇数个移位相关联还是与偶数个移位相关联，移位选择器信号106可包含与相关联于命令56的移位的数目相关，例如与命令56相关联的移位的数目是偶数还是奇数。
如果命令接口14确定命令56与奇数个移位相关联，那么命令接口14移位(过程框124)第一命令路径的输出及第二命令路径的输出。举例来说，命令接口14可将第一命令路径的输出及奇时钟信号76发送到第一正反器92且将第二命令路径的输出及偶时钟信号74发送到第二正反器94。第一正反器92及第二正反器94可各自生成移位，其具有约为时钟信号58的周期的持续时间(例如tCK 62)。此单循环移位实现对应于命令56的奇数个移位。
无论移位的数目是偶数还是奇数，命令接口14组合(过程框126)第一命令路径及第二命令路径的输出以生成输出命令60。特定来说，命令接口14可使用组合电路87来组合第一命令路径及第二命令路径的输出。以此方式，方法110可在不降低系统10的流率的情况下增加用于执行编程到命令路径50的逻辑52中的逻辑功能的时间。
在一些情况中，当通过存储器装置10的一个以上命令路径50来发送命令56时，将命令路径50链接在一起且从链中的最后命令路径50输出输出命令60到移位选择电路102可比将中间移位选择电路102(例如，分离命令路径50)的输出发送到后一命令路径50更有效率。图9是根据本发明的实施例的用于增加用于执行编程到图2的多个命令路径50中的逻辑52中的逻辑功能的时间的系统140的框图。除新增第二偶命令路径142及第二奇命令路径144之外，系统140类似于图7的系统100。特定来说，偶命令路径78的输出(例如偶输出信号88)输入到第二偶命令路径142，且奇命令路径80的输出(例如奇输出信号89)输入到第二奇命令路径144。接着，第二偶命令路径142及第二奇命令路径144的输出146、148输入到移位选择电路102。虽然图9的系统140中展示两个偶命令路径78、142及两个奇命令路径80、144，但应理解，可考虑任何合适数目的多个偶命令路径及奇命令路径。
如上文提及，由例如图4的系统70、图6的系统90及图7的系统100的组合电路87生成的输出命令60可具有约为外部时钟信号58的周期的持续时间的两倍的持续时间(例如宽度)(即，2x tCK 62)。在一些情况中，可期望生成具有约等于外部时钟信号58的周期的持续时间(即，tCK 62)的输出命令60。图10是根据使用锁存器的本发明的实施例的用于增加用于执行编程到图2的命令路径50的逻辑52中的逻辑功能的时间且生成具有约等于输入时钟信号58的周期的持续时间的输出命令60的系统160的框图。除移位选择电路102由第一锁存器162、第二锁存器164、第一AND逻辑166、第二AND逻辑168及组合电路87取代之外，系统160类似于图7的系统100。
特定来说，偶命令路径78的输出及偶时钟信号74传输到第一锁存器162。类似地，奇命令路径80的输出及奇时钟信号76传输到第二锁存器164。第一锁存器162及第一AND逻辑166(例如第一门控逻辑170)可经配置以基于偶时钟信号74来门控偶命令路径78，且第二锁存器164及第二AND逻辑168(例如第二门控逻辑172)可经配置以基于奇时钟信号76来门控奇命令路径80。即，第一门控逻辑170可保持来自偶时钟信号74的有源(例如上升)边缘的偶命令路径78直到偶时钟信号74的非有源(例如下降)边缘。类似地，第二门控逻辑172可保持来自奇时钟信号76的有源(例如上升)边缘的奇命令路径80直到奇时钟信号76的非有源(例如下降)边缘。因此，由接收第一门控逻辑170的输出及第二门控逻辑172的输出的组合电路87生成的输出命令60可具有约等于输入时钟信号58的周期的持续时间(例如宽度)(即，tCK 62)。
在一些情况中，命令56可从“经延迟”时钟域接收，且可期望将命令56传送到“较早的”时钟域。即，可期望将命令56移动到比其当前驻存的位置更早的时钟相位。有利地，因为偶命令路径78及奇命令路径80的频率是外部时钟信号58的频率的一半，所以命令56可传送“回”的每一“阶”是外部时钟能够后退的阶的两倍。
图11A是根据本发明的实施例的有利于将命令56传送到较早的时钟域的系统180的框图。系统180可包含于例如偶命令路径78及奇命令路径80中以将命令56传送到较早的时钟域。系统180可包含将命令(0)56(其与外部时钟信号58相关联或由外部时钟信号58计时)及“慢”时钟信号182输入到第一正反器184，第一正反器184可输出命令(1)186。接着，命令(1)186(其与慢时钟信号182相关联或由慢时钟信号182计时)及“中间”时钟信号188可输入到第二正反器190，第二正反器190可输出命令(2)192。接着，命令(2)192(其与中间时钟信号188相关联或由中间时钟信号188计时)及“快”时钟信号194可输入到第三正反器196，第三正反器196可输出命令(3)199。
图11B是根据本发明的实施例的使用外部时钟信号58来生成系统180的慢时钟信号182、中间时钟信号188及快时钟信号194的框图210。外部时钟信号58可输入到延迟块或电路211。快时钟信号194可从延迟块211输出。接着，快时钟信号194可输入到另一延迟块或电路212。中间时钟信号188可从延迟块212输出。接着，中间时钟信号188可输入到又另一延迟块或电路214。慢时钟信号182可从延迟块214输出。延迟块或电路211、212、214可包含导致时钟信号延迟的任何合适组件，例如一或多个缓冲器、门等。
因而，应理解，快时钟信号194、中间时钟信号188及慢时钟信号182分别比外部时钟信号58延迟(例如，包含发生在外部时钟信号58的对应上升边缘之后的上升边缘)。此外，中间时钟信号188比快时钟信号194延迟(例如，包含发生在快时钟信号194的对应上升边缘之后的上升边缘)。类似地，慢时钟信号182比中间时钟信号188延迟(例如，包含发生在中间时钟信号188的对应上升边缘之后的上升边缘)。举例来说，延迟块211、212、214中的每一者可导致300ps的延迟。因而，如果外部时钟信号58的上升边缘发生在0ps，那么快时钟信号194的对应上升边缘可发生在300ps，中间时钟信号188的对应上升边缘可发生在600ps，且慢时钟信号182的对应上升边缘可发生在900ps。
图11C是根据本发明的实施例的系统180的相关联命令及时钟信号的时序特性220的图。如说明，命令(0)56可捕获于慢时钟信号182的第N+1上升边缘222处，其与经延迟时钟域相关联。命令(1)186可捕获于中间时钟信号188的第N+2上升边缘224处，其与比与慢时钟信号182相关联的经延迟时钟域更早的时钟域相关联。命令(2)192可捕获于快时钟信号194的第N+3上升边缘226处，其与比与中间时钟信号188相关联的时钟域更早的时钟域相关联。以此方式，命令(0)56可从经延迟时钟域接收且传送到较早的时钟域(例如作为命令(2)192)。虽然图11A到11C说明使用中间时钟域(与中间时钟信号188相关联)来将命令56从经延迟时钟域传送到较早时钟域(与快时钟信号194相关联)，但应理解，可考虑使用任何数目个中间时钟域及中间时钟信号(例如0到1000)来将命令56传送到比经延迟时钟域更早的任何合适时钟域(例如，通过使用对应于经延迟时钟域与较早的时钟域之间的时间差的数个正反器184、190、196)。
虽然本发明可接受各种修改及替代形式，但图中已通过实例展示特定实施例且本文中已详细描述特定实施例。然而，应理解，本发明不希望受限于所揭示的特定形式。确切来说，本发明希望涵盖落于由以下所附权利要求书界定的本发明的精神及范围内的所有修改、等效物及替代物。
参考本文呈现及主张的技术且将其应用于具有实际性质的物质对象及具体实例，其明确改进本技术领域且因而不是抽象、无形或纯理论的。此外，如果本说明书末尾所附的任何权利要求含有表示为“用于[执行][功能]的构件”或“用于[执行][功能]的步骤”的一或多个元件，那么希望此类元件依据35U.S.C.112(f)来解译。然而，对于含有以任何其它方式表示的元件的任何权利要求，希望不依据35U.S.C.112(f)来解译此类元件。

Claims (22)

1.一种半导体装置，其包括：
时钟分频器，其经配置以接收时钟信号且生成偶时钟信号及奇时钟信号，其中所述时钟信号包括第一频率，其中所述偶时钟信号及所述奇时钟信号各自包括第二频率，所述第二频率是所述第一频率的一半；
偶命令路径，其耦合到所述时钟分频器，所述偶命令路径包括第一组逻辑及第一组正反器，其中所述偶命令路径经配置以接收命令及所述偶时钟信号且输出偶输出信号；
奇命令路径，其耦合到所述时钟分频器，所述奇命令路径包括第二组逻辑及第二组正反器，其中所述奇命令路径经配置以接收所述命令及所述奇时钟信号且输出奇输出信号；及
组合电路，其耦合到所述偶命令路径及所述奇命令路径且经配置以组合所述偶输出信号及所述奇输出信号。
2.根据权利要求1所述的半导体装置，其包括命令分配电路，所述命令分配电路经配置以在所述时钟信号与所述偶时钟信号同相时将所述命令及所述偶时钟信号传输到所述偶命令路径，及在所述时钟信号与所述奇时钟信号同相时将所述命令及所述奇时钟信号传输到所述奇命令路径。
3.根据权利要求1所述的半导体装置，其中所述组合电路包括至少一OR门，其经配置以接收所述偶输出信号及所述奇输出信号作为输入且输出输出命令信号。
4.根据权利要求1所述的半导体装置，其中所述半导体装置包括移位选择电路，其经配置以在所述命令与偶数个移位相关联及所述命令与奇数个移位相关联时实现移位所述偶输出信号及移位所述奇输出信号，其中所述移位选择电路包括所述组合电路。
5.根据权利要求1所述的半导体装置，其中所述组合电路至少部分基于组合所述偶输出信号及所述奇输出信号来生成输出命令，其中所述输出命令的持续时间约等于所述时钟信号的周期的两倍。
6.根据权利要求1所述的半导体装置，其包括：
第一门控逻辑，其耦合到所述偶命令路径，其中所述第一门控逻辑经配置以门控所述偶时钟信号；及
第二门控逻辑，其耦合到所述奇命令路径，其中所述第二门控逻辑经配置以门控所述奇时钟信号。
7.根据权利要求6所述的半导体装置，其包括：
第一AND门，其耦合到所述偶命令路径及所述组合电路，其中所述第一AND门经配置以接收所述第一门控逻辑的输出及所述偶时钟信号；及
第二AND门，其耦合到所述奇命令路径及所述组合电路，其中所述第二AND门经配置以接收所述第二门控逻辑的输出及所述奇时钟信号。
8.根据权利要求7所述的半导体装置，其中所述组合电路耦合到所述第一AND门的输出及所述第二AND门的输出，且经配置以至少部分基于所述第一AND门的所述输出及所述第二AND门的所述输出来生成输出命令。
9.根据权利要求8所述的半导体装置，其中所述输出命令的持续时间约等于所述时钟信号的周期。
10.一种系统，其包括：
控制器，其经配置以提供命令及包括第一频率的时钟信号；及
命令路径，其耦合到所述控制器且经配置以接收所述命令及所述时钟信号，其包括：
时钟分频器，其经配置以基于所述时钟信号来生成偶时钟信号及奇时钟信号，其中所述偶时钟信号及所述奇时钟信号各自包括第二频率，所述第二频率是所述第一频率的一半；
时钟分配电路，其经配置以：
当所述时钟信号与所述偶时钟信号同相时：
将所述命令及所述偶时钟信号输出到偶命令路径；及
将所述奇时钟信号输出到奇命令路径；及
当所述时钟信号与所述奇时钟信号同相时：
将所述命令及所述奇时钟信号输出到所述奇命令路径；及
将所述偶时钟信号输出到所述偶命令路径；
所述偶命令路径，其耦合到所述时钟分频器，所述偶命令路径包括第一组逻辑及第一组正反器，其中所述偶命令路径经配置以至少部分基于接收到所述时钟分配电路的输出来输出偶输出信号；
所述奇命令路径，其耦合到所述时钟分频器，所述奇命令路径包括第二组逻辑及第二组正反器，其中所述奇命令路径经配置以至少部分基于接收到所述时钟分配电路的所述输出来输出奇输出信号；及
移位选择电路，其耦合到所述偶命令路径及所述奇命令路径，且经配置以至少部分基于所述偶输出信号及所述奇输出信号来生成输出命令。
11.根据权利要求10所述的系统，其中所述移位选择电路经配置以在所述命令与奇数个移位相关联时移位所述偶输出信号及移位所述奇输出信号。
12.根据权利要求11所述的系统，其中所述移位选择电路包括：
第一正反器，其耦合到所述偶命令路径，所述第一正反器经配置以在所述命令与奇数个移位相关联时移位所述偶输出信号；及
第二正反器，其耦合到所述奇命令路径，所述第二正反器经配置以在所述命令与所述奇数个移位相关联时移位所述奇输出信号。
13.根据权利要求12所述的系统，其中：
所述第一正反器经配置以在所述命令与所述奇数个移位不相关联时不移位所述偶输出信号；且
所述第二正反器不经配置以在所述命令与所述奇数个移位不相关联时不移位所述奇输出信号。
14.根据权利要求13所述的系统，其中所述移位选择电路经配置以接收移位选择器信号，所述移位选择器信号包括与相关联于所述命令的数个移位有关的信息。
15.根据权利要求14所述的系统，其中所述移位选择电路包括一或多个多路复用器，其经配置以：
接收所述移位选择器信号、所述偶输出信号、所述第一正反器的输出、所述奇输出信号及所述第二正反器的输出；且
基于所述移位选择器信号来选择所述偶输出信号及所述奇输出信号或所述第一正反器的所述输出及所述第二正反器的所述输出。
16.根据权利要求15所述的系统，其中所述移位选择电路包括组合电路，其经配置以基于所述移位选择器信号来组合所述偶输出信号及所述奇输出信号或所述第一正反器的所述输出及所述第二正反器的所述输出。
17.根据权利要求10所述的系统，其包括：
第二偶命令路径，其耦合到所述偶命令路径，所述第二偶命令路径包括第三组逻辑及第三组正反器，其中所述第二偶命令路径经配置以至少部分基于所述偶输出信号及所述偶时钟信号来输出第二偶输出信号；
第二奇命令路径，其耦合到所述奇命令路径，所述第二奇命令路径包括第四组逻辑及第四组正反器，其中所述第二奇命令路径经配置以至少部分基于所述奇输出信号及所述奇时钟信号来输出第二奇输出信号；及
第二移位选择电路，其耦合到所述第二偶命令路径及所述第二奇命令路径，且经配置以至少部分基于所述第二偶输出信号及所述第二奇输出信号来生成第二输出命令。
18.一种方法，其包括：
经由处理电路来接收命令；
经由所述处理电路来接收时钟信号；
经由所述处理电路基于所述时钟信号来生成偶时钟信号及奇时钟信号；
当所述时钟信号与所述偶时钟信号同相时，经由所述处理电路将所述命令及所述偶时钟信号传输到第一命令路径，及经由所述处理电路将所述奇时钟信号传输到第二命令路径；
当所述时钟信号与所述奇时钟信号同相时，经由所述处理电路将所述命令及所述奇时钟信号传输到所述第二命令路径，及经由所述处理电路将所述偶时钟信号传输到所述第一命令路径；
当所述命令与奇数个移位相关联时，经由所述处理电路来移位所述第一命令路径的输出及所述第二命令路径的输出；及
经由所述处理电路来组合所述第一命令路径的所述输出及所述第二命令路径的所述输出。
19.根据权利要求17所述的方法，其中所述时钟信号包括第一频率，其中所述偶时钟信号及所述奇时钟信号各自包括第二频率，所述第二频率是所述第一频率的一半。
20.根据权利要求17所述的方法，其包括经由所述处理电路将所述命令从与所述命令相关联的经延迟时钟域传送到较早的时钟域。
21.根据权利要求19所述的方法，其中经由所述处理电路将所述命令从所述经延迟时钟域传送到所述较早的时钟域包括：在所述经延迟时钟域与所述较早的时钟域之间的每一周期差内，经由所述处理电路将所述命令及所述时钟信号传输到正反器。
22.一种设备，其包括：
时钟分频器，其经配置以接收时钟信号且生成第一时钟信号及第二时钟信号，其中所述第一及第二时钟信号彼此相位互补；
第一命令路径，其耦合到所述时钟分频器，且经配置以响应于所述第一时钟信号而传送命令；
第二命令路径，其耦合到所述时钟分频器，经配置以响应于所述第二时钟信号而传送所述命令；及
组合电路，其耦合到所述第一命令路径及所述第二命令路径，且经配置以组合所述第一及第二命令路径的输出。
CN201880028639.7A 2017-07-13 2018-04-19 半频命令路径 Active CN110574111B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/649,145 2017-07-13
US15/649,145 US10063234B1 (en) 2017-07-13 2017-07-13 Half-frequency command path
PCT/US2018/028406 WO2019013851A1 (en) 2017-07-13 2018-04-19 HALF-FREQUENCY CONTROL PATH

Publications (2)

Publication Number Publication Date
CN110574111A true CN110574111A (zh) 2019-12-13
CN110574111B CN110574111B (zh) 2023-08-08

Family

ID=63208315

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880028639.7A Active CN110574111B (zh) 2017-07-13 2018-04-19 半频命令路径

Country Status (3)

Country Link
US (2) US10063234B1 (zh)
CN (1) CN110574111B (zh)
WO (1) WO2019013851A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023178848A1 (zh) * 2022-03-23 2023-09-28 长鑫存储技术有限公司 一种信号采样电路以及半导体存储器

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10063234B1 (en) * 2017-07-13 2018-08-28 Micron Technology, Inc. Half-frequency command path
US10360951B1 (en) * 2018-01-19 2019-07-23 Micron Technology, Inc. Internal write adjust for a memory device
CN111404514B (zh) * 2020-05-12 2024-03-22 杰华特微电子股份有限公司 时钟产生电路和多相开关电路
CN115331714A (zh) * 2021-05-10 2022-11-11 长鑫存储技术有限公司 信号处理电路、芯片及电子设备
US20240069589A1 (en) * 2022-08-29 2024-02-29 Micron Technology, Inc. Memory device clock mapping

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1953099A (zh) * 2005-10-20 2007-04-25 尔必达存储器株式会社 同步型半导体存储装置
US20070147166A1 (en) * 2005-12-28 2007-06-28 Hynix Semiconductor Inc. Apparatus and method of generating output enable signal for semiconductor memory apparatus

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5341249A (en) * 1992-08-27 1994-08-23 Quantum Corporation Disk drive using PRML class IV sampling data detection with digital adaptive equalization
JP4045064B2 (ja) * 2000-03-30 2008-02-13 富士通株式会社 半導体記憶装置
US20040194664A1 (en) * 2002-08-05 2004-10-07 Elementis Pigments, Inc. Low sulfur red iron oxide useful as a catalyst or catalyst component and a process for making low sulfur red iron oxide
KR100753421B1 (ko) * 2006-06-19 2007-08-31 주식회사 하이닉스반도체 반도체 메모리 장치의 어드레스 래치 회로
US20080219399A1 (en) * 2007-03-07 2008-09-11 Nary Kevin R Frequency Divider With Symmetrical Output
JP2009020932A (ja) * 2007-07-10 2009-01-29 Elpida Memory Inc レイテンシカウンタ及びこれを備える半導体記憶装置、並びに、データ処理システム
US7864623B2 (en) * 2008-05-22 2011-01-04 Elpida Memory, Inc. Semiconductor device having latency counter
US8737162B2 (en) * 2009-01-12 2014-05-27 Rambus Inc. Clock-forwarding low-power signaling system
US8169851B2 (en) * 2010-02-26 2012-05-01 Elite Semiconductor Memory Technology Memory device with pseudo double clock signals and the method using the same
KR101959338B1 (ko) * 2012-07-04 2019-07-04 에스케이하이닉스 주식회사 레이턴시 제어 회로 및 그를 포함하는 반도체 장치
KR20160139496A (ko) * 2015-05-27 2016-12-07 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US9762228B2 (en) * 2015-09-15 2017-09-12 Qualcomm Incorporated High-speed programmable clock divider
US10063234B1 (en) * 2017-07-13 2018-08-28 Micron Technology, Inc. Half-frequency command path

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1953099A (zh) * 2005-10-20 2007-04-25 尔必达存储器株式会社 同步型半导体存储装置
US20070147166A1 (en) * 2005-12-28 2007-06-28 Hynix Semiconductor Inc. Apparatus and method of generating output enable signal for semiconductor memory apparatus

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023178848A1 (zh) * 2022-03-23 2023-09-28 长鑫存储技术有限公司 一种信号采样电路以及半导体存储器

Also Published As

Publication number Publication date
US20190020342A1 (en) 2019-01-17
US10270445B2 (en) 2019-04-23
WO2019013851A1 (en) 2019-01-17
CN110574111B (zh) 2023-08-08
US10063234B1 (en) 2018-08-28

Similar Documents

Publication Publication Date Title
CN110574111B (zh) 半频命令路径
US10699757B2 (en) DQS-offset and read-RTT-disable edge control
US10614872B2 (en) Command signal clock gating
US10606512B2 (en) On-die termination architecture
EP3625800B1 (en) Systems and methods for frequency mode detection and implementation
WO2019045785A1 (en) ADJUSTING TRAINING DELAYS TO THE LOCKING PATH IN A DRAM DDR5 MEMORY
WO2019245613A1 (en) Internal write leveling circuitry
US10483970B2 (en) Dynamic termination edge control
US10470475B2 (en) Data output for high frequency domain
CN116052739A (zh) 半频存储器装置中的重影命令抑制
US11139008B2 (en) Write leveling
CN110782929B (zh) 每个通路的占空比校正
US10310743B2 (en) Latency improvements between sub-blocks
US11657866B2 (en) QED shifter for a memory device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant