CN1953099A - 同步型半导体存储装置 - Google Patents

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Abstract

本发明的同步型半导体存储装置，包括：时钟发生器，将外部时钟双分频，生成相位互相偏差180°的正相/反相时钟；命令解码器，将外部命令解码，并输出与解码结果对应的命令信号；延迟设定单元，可在外部时钟的预定的时钟周期数的范围内，选择性地设定具有外部时钟的偶数倍/奇数倍周期的偶数延迟/奇数延迟；延迟计数器，包括根据正相/反相时钟顺次将通过正相/反相时钟取入的命令信号移位、并且可根据时钟周期数切换控制信号路径的第一/第二计数器电路；第一控制单元，进行控制，以在设定偶数延迟时，以使通过正相时钟取入的命令信号仅经由上述第一计数器电路、且使通过反相时钟取入的命令信号仅经由第二计数器电路的方式构成信号路径，对相当于偶数延迟的时钟周期数进行计数；以及第二控制单元，进行控制，以在设定奇数延迟时，以将通过正相时钟取入的命令信号从第一计数器电路移位到第二计数器电路、且将通过反相时钟取入的命令信号从第二计数器电路移位到第一计数器电路的方式构成信号路径，对相当于奇数延迟的时钟周期数进行计数。

Description

同步型半导体存储装置
技术领域
本发明涉及一种与时钟同步动作的同步型半导体存储装置，特别是涉及一种具有在各种命令发布后根据延迟控制动作时序的构成的同步型半导体存储装置。
背景技术
近年来，作为可对应于高速动作的同步型半导体存储装置，DDR(Double Data Rate，双倍数据速率)方式的SDRAM(SynchronousDynamic Random Access Memory，同步动态随机存取存储器)成为主流。在这种DDR方式的SDRAM(以下称为DDR-SDRAM)中，由于使用高速时钟，因此在进行读/写动作时，从发布命令到完成数据的传送需要相当的时钟周期数。因此，采用如下构成：对应于DDR-SDRAM中的动作，预先设定外部时钟的预定的时钟周期数作为延迟，并设置根据内部时钟对设定的延迟进行计数的延迟计数器(例如参照特开2002-230973号公报)。在DDR-SDRAM中，可根据各种动作规定不同的延迟，并且可由用户在模式寄存器中预先设定所需的延迟。此外，伴随着DDR-SDRAM的不断更新，具有外部时钟不断高速化、需要的延迟不断增大的倾向。从而，作为DDR-SDRAM中的延迟计数器，要求可在较大的范围内对时钟周期数进行计数并选择性输出的构成。
图11表示适用于上述现有的DDR-SDRAM中的延迟计数器的构成例。此外，图12表示图11的延迟计数器各部的动作波形。图11所示的延迟计数器由以下各部构成：作为9级的移位寄存器发挥作用的D触发器(D-F/F)101～109；选择器110、111；OR电路112；和输出侧的D触发器113。各个D触发器101～109、113通过内部时钟PCLK在其上升沿控制移位动作，该内部时钟具有根据周期tCK的外部时钟生成的同样的周期tCK。
在初级D触发器101中，在输入了预定的外部命令时，输入从命令解码器14输出的命令信号COM。如图12所示，命令信号COM，为从取入外部命令的开头的周期T0延迟少许后上升的脉冲。从初级的D触发器101输出将命令信号COM移位了周期tCK的信号F1，在周期T1的期间内输入到第2级D触发器102。同样地，从第2～9级触发器102～109输出将命令信号COM顺次移位了周期tCK的信号F2～F9，在周期T2～T9的期间中顺次输入到后一级侧。
在选择器110中输入从第2级到第5级的D触发器102～105的各信号F2～F5。在选择器111中输入从第6级到第9级的D触发器106～109的各信号F6～F9。作为用于选择预定的延迟的控制信号，向选择器110提供控制信号Ca，向选择器111提供控制信号Cb。根据这些控制信号Ca、Cb选择输出八个信号F2～F9中的一个。另外，选择这八个信号F2～F9的控制，分别与延迟4～11的设定相对应。
在图12的例中，表示了对应于延迟7的设定、由选择器110选择输出第5级的D触发器105的信号F5的情况。由此，从D触发器通过选择器110将信号F5输入到OR电路112，并从OR电路112输出信号OR。在周期T5的期间上升的信号OR，被输入到输出侧的D触发器113并移位了周期tCK，输出在周期T6的期间上升的信号Sout。该信号Sout被输出到下一级的电路，并利用后续的周期T7的上升沿进行控制，由此可对从周期T0～周期T7的相当于7tCK的延迟进行计数。
在图11中，即使对不同的延迟进行计数时，基本动作也相同。设定最小的延迟4时，由选择器110选择输出第2级的D触发器102的信号F2，并对从周期T0～周期T4的相当于4tCK的延迟进行计数。此外，设定最大的延迟11时，由选择器111选择输出最后一级的D触发器109的信号F9，对从周期T0～周期T11的相当于11tCK的延迟进行计数。
但是，在上述现有的延迟计数器的动作中，D触发器101～109的动作频率与外部时钟的频率一致，因此伴随着9级移位寄存器的移位动作，电流消耗变大。即，由于在9级移位寄存器的各级中施加与外部时钟相同频率的内部时钟，因此在各级顺次移位外部时钟的周期tCK而进行移位动作时，整体的消耗电流变大。此时，特别是在外部时钟越高速时电流消耗的增加越剧烈。此外，外部时钟的最小周期tCKmin受到移位寄存器的传送速度等电路动作的制约，因此无法充分确保动作上的裕度，可能会对高速化带来障碍。
发明内容
本发明的目的在于提供一种具有如下构成的同步型半导体存储装置：即使在利用高速的外部时钟时也可以抑制电流消耗的急剧增加，并且不会受到电路动作的制约，可充分确保利用外部时钟时的动作时序的裕度，能切实地对可选择性设定的多个延迟进行计数。
本发明的同步型半导体存储装置，包括：时钟发生器，将预定周期的外部时钟双分频，生成相位互相偏差180°的正相时钟及反相时钟，作为内部时钟；命令解码器，将输入的外部命令解码，并输出与解码结果对应的命令信号；延迟设定单元，可在上述外部时钟的预定的时钟周期数的范围内，选择性地设定具有上述外部时钟的偶数倍周期的偶数延迟、或具有上述外部时钟的奇数倍周期的奇数延迟；延迟计数器，其包括第一计数器电路和第二计数器电路，所述第一计数器电路，根据上述正相时钟顺次将通过上述正相时钟取入的上述命令信号移位，并且可根据上述时钟周期数切换控制信号路径，所述第二计数器电路，根据上述反相时钟顺次将通过上述反相时钟取入的上述命令信号移位，并且可根据上述时钟周期数切换控制信号路径；第一控制单元，进行控制，以在设定上述偶数延迟时，以使通过上述正相时钟取入的上述命令信号仅经由上述第一计数器电路、且使通过上述反相时钟取入的上述命令信号仅经由上述第二计数器电路的方式构成信号路径，对相当于上述偶数延迟的时钟周期数进行计数；以及第二控制单元，进行控制，以在设定上述奇数延迟时，以将通过上述正相时钟取入的上述命令信号从上述第一计数器电路移位到上述第二计数器电路、且将通过上述反相时钟取入的上述命令信号从上述第二计数器电路移位到上述第一计数器电路的方式构成信号路径，对相当于上述奇数延迟的时钟周期数进行计数。
根据本发明的同步型半导体存储装置，对与外部命令对应的隔着延迟进行计数时，可以使用将外部时钟双分频了的内部时钟，从而动作频率相对于高速的外部时钟减半。由此可以得到消耗电流降低和动作时序的裕度扩大的效果。并且，设定延迟被细微地变更的情况下，计数器电路仅为一个系统的话则只能对偶数延迟进行计数，因此通过设置两个系统的计数器电路，能够实现可对奇数延迟进行计数的构成。此时采用了如下构成：使用相位互相偏差180°的内部时钟、即正相时钟/反相时钟，通过正相时钟使第一计数器电路动作，通过反相时钟使第二计数器电路动作，根据应计数的时钟周期数适当地切换信号路径。由此，可在比较宽的范围内对无论偶数还是奇数的各种延迟进行计数。由此，能够实现可以较低的消耗电流对适于命令种类及动作条件的预期的延迟进行计数的同步型半导体存储装置。
在本发明中，优选的是，上述第一计数器电路和上述第二计数器电路，利用共同的构成要素通过对称的电路构成。
在本发明中，优选的是，上述第一计数器电路和上述第二计数器电路，分别包括将上述命令信号顺次移位的N级移位寄存器电路。
在本发明中，优选的是，上述第一计数器电路和上述第二计数器电路，分别包括：第一选择器，分别输入上述命令信号和上述移位寄存器电路各级的信号，使从N+1个信号中选择的信号通过；和第二选择器，分别输入上述命令信号和上述移位寄存器电路各级的信号，使从N+1个信号中选择的信号通过，并使之移位到另一个计数器电路。
在本发明中，优选的是，上述第一计数器电路和上述第二计数器电路，分别包括与上述第一选择器、及上述另一个计数器电路的上述第二选择器连接的输出侧电路，经由上述第二选择器和上述输出侧电路的信号路径，与经由上述第一选择器和上述输出侧电路的信号路径相比，具有上述外部时钟的一个周期量的较长的延迟时间。
在本发明中，优选的是，上述延迟计数器，可选择性地对将从最小M到最大M+2N的范围内的N+1个上述偶数延迟、和从最小M+1到最大M+1+2N的范围内的N+1个上述奇数延迟合并了的2(N+1)个上述延迟进行计数，其中M为偶数。
在本发明中，优选的是，上述延迟设定单元包括可更新地保存设定的延迟的模式寄存器，上述延迟计数器根据保存在上述模式寄存器中的延迟切换控制信号路径。
在本发明中，优选的是，上述延迟计数器可对与DDR-SDRAM规格对应的多个延迟进行计数。
如上所述，根据本发明，在使用将外部时钟双分频了的内部时钟对设定的延迟进行计数时，设置包括第一计数器电路和第二计数器电路的延迟计数器，可构成在两者间移位的信号路径，因此可以选择性地对无论是偶数还是奇数的各种延迟进行计数。并且，即使在使用高速的外部时钟的情况下，由于延迟计数器在其一半频率的内部时钟下进行动作，因此可以实现消耗电流的降低和动作时序的裕度的扩大。此外，改变了设定延迟的情况下也可容易且迅速地进行控制，进而通过根据外部命令的种类和动作条件分别设置多个延迟计数器，半导体存储装置整体的动作时序的调整变得容易。
附图说明
本发明上述及其他目的和特征参照以下附图及详细说明得以明确。
图1是表示本实施方式的同步型半导体存储装置的主要部分构成的框图。
图2是表示图1的延迟计数器的具体构成的图。
图3是表示在延迟计数器中构成最大的偶数延迟10的信号路径时延迟计数器各部的动作波形的例子的图。
图4是表示在延迟计数器中构成最小的偶数延迟4的信号路径时延迟计数器各部的动作波形的例子的图。
图5是表示在延迟计数器中构成最大的奇数延迟11的信号路径时延迟计数器各部的动作波形的例子的图。
图6是表示在延迟计数器中构成最小的奇数延迟5的信号路径时延迟计数器各部的动作波形的例子的图。
图7是表示为了说明与动作速度相关的效果而在图2的延迟计数器中没有设置L保持锁存器(hold latch)时的构成的图。
图8是表示图7的构成中与奇数延迟9的设定对应的延迟计数器各部的动作波形的图。
图9是表示为了在图7的构成中实现与图8同样的奇数延迟9而延长了周期tCLK(低速化)时的延迟计数器12各部的动作波形的图。
图10是表示在与图8相同的条件(奇数延迟9)下的本实施方式的延迟计数器各部的动作波形的图。
图11是表示适用于现有的同步型半导体存储装置的延迟计数器的构成例的图。
图12是表示图11的延迟计数器各部的动作波形的图。
具体实施方式
以下，参照附图说明本发明的实施方式。在本实施方式中，作为适用本发明的同步型半导体存储装置，包括例如具有用于对根据各种命令而设定的延迟进行计数的延迟计数器的DDR-SDRAM。
图1是表示本实施方式的同步型半导体存储装置的主要部分构成的框图。图1所示的同步型半导体存储装置包括：存储器阵列10、控制电路11、延迟计数器12、时钟发生器13。另外，实际上同步型半导体存储装置还包括其他较多的构成要素，在图1中仅表示了与基于本发明的功能相关的构成要素。
在以上构成中，存储器阵列10，由在被配置为矩阵状的多个字线和多个位线的交叉部上形成的多个存储单元构成，对与指定的地址对应的存储单元进行读/写动作。在存储器阵列10中附加有需要进行字线或位线的选择动作等的周边电路。控制电路11，整体控制本实施方式的同步型半导体存储装置的动作，并向各部发送控制信号。另外，控制电路11作为本发明的第一控制单元/第二控制单元发挥作用。
在控制电路11中具有：命令解码器14，将输入的外部命令解码，并输出与解码结果的命令种类对应的命令信号；模式寄存器15，保持可对同步型半导体存储装置设定的动作模式。另外，根据从外部输入到控制电路11中的各种控制信号(行地址选通脉冲信号/RAS、列地址选通脉冲信号/CAS、写入使能信号/WE)的组合方式，规定外部命令。
在本实施方式的同步型半导体存储装置中，延迟计数器12，是用于对与根据由命令信号规定的动作设定的延迟相当的时钟周期数进行计数的电路。通常，对应于动作的延迟，通过来自外部的设定而保存在模式寄存器15中。该模式寄存器15作为本发明的延迟设定单元而发挥作用。例如，包括用于规定与读出命令对应的数据输出的时序的CAS延迟、用于规定与写入命令对应的数据输入的时序的写入延迟等。这些延迟，可通过对模式寄存器15的设定命令，在预定的范围内选择性地设定任意的值。由此，在延迟计数器12中应计数的时钟周期数，需要根据延迟的种类和可设定的范围可变地进行控制。延迟计数器12的具体构成及动作在以下详细说明。
另外，在图1中仅示出了一个延迟计数器12，但也可根据命令种类等设置多个延迟计数器12。此外，也可以是并联连接两个延迟计数器12从而可对将两个不同的延迟相加了的延迟进行计数的构成。例如，可以采用如下构成：通过并联连接上述CAS延迟(CL)用的延迟计数器12、和相对于CAS延迟附加的附加延迟(AL)用的延迟计数器12，可对读出延迟(RL＝CL+AL)进行计数。
时钟发生器13，根据输入的外部时钟CLK，生成作为双分频了外部时钟CLK的两个内部时钟的正相时钟PCLK0及反相时钟PCLK1。正相时钟PCLK0和反相时钟PCLK1为互相偏差180°的关系。此外，正相时钟PCLK0及反相时钟PCLK1，相对于外部时钟CLK的周期tCK，具有2倍的周期2tCK。如图1所示，为了控制动作时序，从时钟发生器13分别向存储器阵列10、控制电路11、延迟计数器12发送正相时钟PCLK0及反相时钟PCLK1。另外，从外部输入到时钟发生器13的时钟使能信号CKE，是用于判断外部时钟CLK是否有效的信号。
接下来对图1的延迟计数器12的具体构成及动作进行说明。图2是表示图1的延迟计数器12的具体构成的图，图3～图6是表示图2的延迟计数器12各部的动作波形的例子的图。图2所示的延迟计数器12，可以在从最小的延迟4到最大的延迟11的范围内任意地对八个阶段的延迟4～11进行计数，其由以下各部构成：D触发器21～26，选择器31～34，L保持锁存器41、42，OR电路51、52，和输出侧的D触发器61、62。
对延迟计数器12施加来自时钟发生器13的正相时钟PCLK0和反相时钟PCLK1。如图1所示，对D触发器21～23、61施加正相时钟PCLK0，对D触发器24～26、62施加反相时钟PCLK1。此外，对L保持锁存器41施加正相时钟PCLK0的反转信号，对L保持锁存器42施加反相时钟PCLK1的反转信号。
如图2所示，被施加正相时钟PCLK0的D触发器21～23构成3级的移位寄存器SR0，被施加反相时钟PCLK1的D触发器24～26构成3级的移位寄存器SR1。向一方的移位寄存器SR0的初级D触发器21输入命令信号COM0，向另一方的移位寄存器SR1的初级D触发器24输入命令信号COM1。被输入外部命令时，根据命令解码器14正的外部时钟CLK的周期，输出命令信号COM0、COM1的任意一个。
如图2所示，延迟计数器12，由在图2的上侧和下侧对称的电路构成。图2的上侧的移位寄存器SR0、选择器31、32、L保持锁存器41、OR电路51、D触发器61，构成本发明的第一计数器电路。下侧的移位寄存器SR1、选择器33、34、L保持锁存器42、OR电路52、D触发器62，构成本发明的第二计数器电路。
参照图3及图4，说明在延迟计数器12中构成偶数延迟的信号路径时的计数动作。在图3中表示与最大的偶数延迟10的设定对应的动作波形的例子。如图3所示，输入与通过正相时钟PCLK0在周期T0取入的外部命令对应的命令信号COM0。命令信号COM0是如下形式的脉冲：从周期T0的期间的正相时钟PCLK0的上升沿延迟少许后上升，并仅保持2tCK期间的高电平。初级的D触发器21，输出将输入的命令信号COM0移位了正相时钟PCLK0的一个周期量的信号D1。在此，正相时钟PCLK0的周期是外部时钟CLK的周期tCK的2倍，因此信号D1是将命令信号COM0移位了2tCK的脉冲。同样地，第2级D触发器22输出将信号D1移位了2tCK的信号D2，第3级D触发器23输出将信号D2移位了2tCK的信号D3。以命令信号COM0为基准时，分别以2tCK、4tCK、6tCK的时序顺次将移位寄存器SR0的各级的信号D1、D2、D3移位。
如图2所示，向选择器31、32输入命令信号COM0和移位寄存器SR0各级的信号D1、D2、D3。选择器31构成与偶数延迟(延迟4、6、8、10)对应的信号路径，选择器32构成与奇数延迟(延迟5、7、9、11)对应的信号路径。另外，在选择器31、32的输入侧标记4～11的各延迟的值，表示设定的延迟和信号路径的关系。在以下，对这八个阶段的延迟中与最大的偶数延迟10及最小的偶数延迟4对应的计数动作进行说明。另外，对与奇数延迟对应的计数动作在以后详细说明。
进行图3的动作时，需要向选择器31提供与最大的偶数延迟10的信号路径对应的控制信号C1。由此，在选择器31中，进行控制使从D触发器23输出的信号D3选择性地通过。由于选择器31的延迟比较大，因此得到相对于输入的信号D3延迟接近一个周期而在周期T7上升的信号S1。从选择器31输出的信号S1被输入到OR电路51的一端(箭头A方向)。
在OR电路51的另一端输入从L保持锁存器41输出的信号L1。如图3所示，在选择器31为选择状态时，选择器34为非选择状态，因此不从L保持锁存器41输出信号。由此，从OR电路51输出将信号S1延迟了少许的信号OR1。并且，从OR电路51输出的信号OR1被输入到输出侧的D触发器61。从D触发器61输出信号Sout0作为与正相时钟PCLK0在周期T8的上升沿同步的脉冲。如图3所示，来自D触发器61的信号Sout0被输出到下一级的电路，在正相时钟PCLK0的后续的周期T10中使用。由此，对从周期T0到周期T10的相当于10tCK的延迟进行计数。
在上述图3的例中，表示了构成最大偶数延迟10的信号路径的情况，而图4表示与最小的偶数延迟4的设定对应的延迟计数器12各部的动作波形的例子。在进行图4的动作时，需要向选择器31提供与最小的偶数延迟4的信号路径对应的控制信号C1。由此，在选择器31中，进行使命令信号COM0选择性通过的控制，并从选择性31输出比命令信号COM0延迟了接近一个周期而在周期T1上升的信号S1。可知图4的情况中，信号S1的上升时序与图3中相比提前了六个周期。
在图4中，对于之后的动作，按照与图3同样的动作，经由OR电路51及D触发器61输出信号Sout0。此时，通过至选择器31的信号路径的不同，假定比图3提前了六个周期的时序，而得到图4的动作波形。这样一来，通过输出到下一级的信号Sout0对从T0到T4的相当于4tCK的延迟进行计数。
另外，对于设定其他的偶数延迟6、8的情况下的动作也可以类似地进行。分别通过对选择器31的选择性控制，在偶数延迟6下使信号D1通过、在偶数延迟8下使信号D2通过即可。由此，在偶数延迟6的情况下对从周期T0到周期T6的相当于6tCK的延迟进行计数，在偶数延迟8的情况下对从周期T0到周期T8的相当于8tCK的延迟进行计数。
另一方面，可以与图3及图4类似地考虑下述计数动作：输入与通过反相时钟PCLK1取入的外部命令对应的命令信号COM1、使用移位寄存器SR1的计数动作。例如，输入在周期T1上升的命令信号COM1时，根据电路的对称性(图2的上侧和下侧)，置换各个构成要素进行考虑，可以假定在图3及图4中偏离了1tCK后的动作波形。
接下来参照图5及图6说明在延迟计数器12中构成奇数延迟的信号路径时的动作。首先，在图5中表示与最大的奇数延迟11的设定对应的延迟计数器12各部的动作波形的例子。如图5所示，在与图3同样的时序下输入外部命令。此时，移位寄存器SR0中的命令信号COM0、信号D1、D2、D3的动作波形与图3相同。
另一方面，需要向选择器31提供对应于非选择状态的控制信号C1，并且向选择器32提供与最大的奇数延迟11的信号路径对应的控制信号C2。由此，在选择器32中，进行控制使从D触发器23输出的信号D3选择性地通过。如图5所示，从选择器32输出以与图3的信号S1相同的时序变化的信号S2。
如图2的构成所示，在选择器32的输出侧，从偶数延迟的信号路径移位到奇数延迟的信号路径(箭头B方向)。即，从选择器32输出的信号S2被输入到图2的下侧的L保持锁存器42。这样一来，进行控制构成如下信号路径：在构成偶数延迟的信号路径时使选择器31通过，在从偶数延迟的信号路径移位到奇数延迟的信号路径时使选择器32通过。
在L保持锁存器42中，与反相时钟PCLK1在周期T7的上升沿同步，锁存输入的信号S2。此时，从L保持锁存器42输出的信号L2变为高电平，直至后续的反相时钟PCLK1的上升沿位置保持该状态。由此，与反相时钟PCLK1在周期T9的上升沿同步，信号L2从高电平返回到低电平。
OR电路52，向其一端输入从L保持锁存器42输出的信号L2，向其另一端输入从选择器33输出的信号S3。此时，选择器33为非选择状态，因此从OR电路52输出将信号L2延迟了少许的信号OR2。并且，从OR电路52输出的信号OR2被输入到输出侧的D触发器62。D触发器62输出信号Sout1作为与反相时钟PCLK1在T9的上升沿同步的脉冲。如图5所示，来自D触发器62的信号Sout1被输出到下一级的电路，在反相时钟PCLK1的后续的周期T11中使用。由此，对从周期T0到周期T11的相当于11tCK的延迟进行计数。
如上所述，在本实施方式的延迟计数器12中，通过进行从偶数延迟的信号路径移位到奇数延迟的信号路径的控制，可对预期的奇数延迟进行计数。即，仅使用正相时钟PCLK0时，将周期设定为外部时钟CLK的2倍，因此仅可对周期tCK的偶数倍的延迟进行计数。与之相对，在本实施方式中，可通过信号路径的移位而在计数动作的中途从正相时钟PCLK0切换到反相时钟PCLK1，因此可对周期tCK的奇数倍的延迟进行计数。
在上述图5的例中，说明了构成最大的奇数延迟11的信号路径的情况，而图6表示与最小的奇数延迟5的设定对应的延迟计数器12各部的动作波形的例子。在进行图6的动作时，需要向选择器32提供与最小的奇数延迟5的信号路径对应的控制信号C2。由此，在选择器32中进行使命令信号COM0选择性通过的控制，并从选择器32输出比命令信号COM0延迟了接近一个周期而在周期T1上升的信号S2。图6的情况中，信号S2的上升时序与图5相比提前了六个周期。
在图6中，在选择器32的输出侧如上所述移位到奇数延迟的信号路径(图2的箭头B方向)，之后按照与图5相同的动作，经由L保持锁存器42、OR电路52、输出侧的D触发器62输出信号Sout1。此时，通过至选择器32的信号路径的不同，假定比图5提前了六个周期的时序，而得到图6的动作波形。这样一来，通过输出到下一级的信号Sout1，对从周期T0到周期T5的相当于5tCK的延迟进行计数。
另外，关于设定其他的奇数延迟7、9时的动作也可以同样地进行考虑。分别通过对选择器32的选择性控制，在奇数延迟7下使信号D1通过、在奇数延迟9下使信号D2通过即可。由此，在奇数延迟7的情况下对从周期T0到周期T7的相当于7tCK的延迟进行计数，在奇数延迟9的情况下对从周期T0到周期T9的相当于9tCK的延迟进行计数。
另一方面，可以与图5及图6类似地考虑下述计数动作：输入与通过反相时钟PCLK1取入的外部命令对应的命令信号COM1、使用移位寄存器SR1的计数动作。此时，进行控制，使从偶数延迟向奇数延迟的信号路径的移位，构成从图3的选择器34向L保持锁存器41的信号路径(与图2的箭头B方向交叉的方向)。例如，输入了在周期T1上升的命令信号COM1时，根据电路的对称性(图2的上侧和下侧)，置换各个构成要素进行考虑，可以假定在图5及图6中偏离了1tCK后的动作波形。
如上所述，本实施方式的延迟计数器12，可在从最小的延迟4到最大的延迟11的范围内，选择性地对无论是偶数还是奇数的八个阶段的延迟进行计数。在此考虑以下情况：将延迟计数器12的构成进一步普遍化，分别通过N级构成移位寄存器SR0、SR1，除了移位动作外还附加周期tCK的M倍(M为偶数)的延迟时间。在这种构成中，可对变化为M、M+2、～、M+2N的N+1个偶数延迟、以及变化为M+1、M+3、～、M+1+2N的N+1个奇数延迟进行计数，从而可对将其合并的M～M+1+2N的范围内的2(N+1)阶段的延迟选择性地进行计数。另外，图2所示的延迟计数器12对应于M＝4、N＝3的情况的构成。
根据本实施方式的延迟计数器12，在计数动作时不是直接使用外部时钟CLK，而是使用外部时钟CLK的2倍的周期2tCK的内部时钟(正相时钟PCLK0及反相时钟PCLK1)，因此可降低消耗电流。即，内部时钟的动作频率为外部时钟CLK的一半，因此各个移位动作所需要的消耗电流减半，并且电路规模大致与现有的构成相同，因此整体的消耗电流减半。此外，在使用高速的外部时钟CLK时，延迟计数器12的计数动作可使用动作频率减半的内部时钟，可以将动作时序的裕度扩大到适当的范围。
在此，在本实施方式的延迟计数器12中，除了如上所述因基于周期2tCK的移位动作而消耗电流减半的效果之外，还具有动作速度方面的效果。由于偶数延迟的设定时不需要信号路径的移位，因此具有不要求1tCK的高速动作而通过2tCK的移位动作缓和动作速度的效果。另一方面，在奇数延迟的设定时进行信号路径的移位，因此在信号路径中的任意部位，需要在正相时钟PCLK0及反相时钟PCLK1之间切换的动作，在切换的时序下需要1tCK的动作。在本实施方式的构成中，如图2所示，与信号路径的移位时的时钟切换相关的，不是在动作中需要时间的选择器31～34，而是一个锁存器及一级门电路(L保持锁存器41、42、OR电路51、52)，因此在动作速度方面具有优越性。
图7表示为了说明与上述动作速度相关的效果而在图2的延迟计数器12中没有设置L保持锁存器41、42的情况的构成。此外，在图8中表示在图7的构成中与奇数延迟9的设定对应的延迟计数器12各部的动作波形。如图8所示，从周期T6至周期T7为止(图中参照A1)，经由选择器32输出来自第3级D触发器23的信号D3后，将信号路径移位而输入到OR电路52中。并且，在输出侧的D触发器62中确保延迟9的情况下，在周期T7下，来自OR电路52的信号OR2和反相时钟PCLK1的各上升沿之间的时序裕度Tm1非常小。
另一方面，图9表示为了在图7的构成中实现与图8同样的奇数延迟9而延长了周期tCK(低速化)时的延迟计数器12各部的动作波形。在图9中，从周期T6至周期T7位置(图中参照A2)，与上述同样地将信号路径移位，得到时序裕度Tm2。在图8中对于高速动作没有余裕的情况，如图9所示若延长周期tCK则可以应对，但以降低动作速度为前提的构成并不优选。
在本实施方式中，通过在图7的构成中插入L保持锁存器41、42，解决了动作速度方面的上述问题点。在图10中表示在与图8相同的条件(奇数延迟9)下本实施方式的延迟计数器12各部的动作波形。如图10所示，在周期T4从第2级D触发器22输出的信号D2，经由选择器32输出后，将信号路径移位而由L保持锁存器42锁存(图中参照A3)。此时的锁存时序为周期T5后半部分的反相时钟PCLK1的下降时序，因此用大概相当于2tCK进行传送动作。其后，用相当于1tCK进行OR电路52的动作，由此合并用相当于三个时钟完成上述切换动作。比较图10和图8可知，特征点在于，图8的周期T6的状态在图10中为提前了相当于2tCK的周期T4，信号路径的移位所需要的时间，在图8中为相当于1tCK的较短时间，与之相对，在图10中为相当于2tCK的时间，为其2倍。在本实施方式中，根据这种动作可解决动作速度方面的问题。
另外，在延迟计数器12中设定偶数延迟时，信号不通过L保持锁存器41、42，而通过动作快速的OR电路51、52，因此不会产生上述问题。
以上根据本实施方式对本发明进行了具体说明，但本发明不限于上述实施方式，可在不脱离其思想的范围内进行各种变更。作为适用本发明的对象，除了例如DDR-SDRAM之外，还包括需要对延迟进行计数的多种规格的同步型半导体存储装置。此时，作为用于实现本实施方式的构成，不限于图2的电路构成，可适当地改变电路构成而实现相同的功能。
本申请基于2005年10月20日提交的日本专利申请No.2005-306418，其全部内容均合并在本申请中。

Claims (8)

1.一种同步型半导体存储装置，其特征在于，包括：
时钟发生器，将预定周期的外部时钟双分频，生成相位互相偏差180°的正相时钟及反相时钟，作为内部时钟；
命令解码器，将输入的外部命令解码，并输出与解码结果对应的命令信号；
延迟设定单元，可在上述外部时钟的预定的时钟周期数的范围内，选择性地设定具有上述外部时钟的偶数倍周期的偶数延迟、或具有上述外部时钟的奇数倍周期的奇数延迟；
延迟计数器，其包括第一计数器电路和第二计数器电路，所述第一计数器电路，根据上述正相时钟顺次将通过上述正相时钟取入的上述命令信号移位，并且可根据上述时钟周期数切换控制信号路径，所述第二计数器电路，根据上述反相时钟顺次将通过上述反相时钟取入的上述命令信号移位，并且可根据上述时钟周期数切换控制信号路径；
第一控制单元，进行控制，以在设定上述偶数延迟时，以使通过上述正相时钟取入的上述命令信号仅经由上述第一计数器电路、且使通过上述反相时钟取入的上述命令信号仅经由上述第二计数器电路的方式构成信号路径，对相当于上述偶数延迟的时钟周期数进行计数；以及
第二控制单元，进行控制，以在设定上述奇数延迟时，以将通过上述正相时钟取入的上述命令信号从上述第一计数器电路移位到上述第二计数器电路、且将通过上述反相时钟取入的上述命令信号从上述第二计数器电路移位到上述第一计数器电路的方式构成信号路径，对相当于上述奇数延迟的时钟周期数进行计数。
2.根据权利要求1所述的同步型半导体存储装置，其特征在于，上述第一计数器电路和上述第二计数器电路，利用共同的构成要素通过对称的电路构成。
3.根据权利要求2所述的同步型半导体存储装置，其特征在于，上述第一计数器电路和上述第二计数器电路，分别包括将上述命令信号顺次移位的N级移位寄存器电路。
4.根据权利要求3所述的同步型半导体存储装置，其特征在于，
上述第一计数器电路和上述第二计数器电路，分别包括：第一选择器，分别输入上述命令信号和上述移位寄存器电路各级的信号，使从N+1个信号中选择的信号通过；和第二选择器，分别输入上述命令信号和上述移位寄存器电路各级的信号，使从N+1个信号中选择的信号通过，并使之移位到另一个计数器电路。
5.根据权利要求4所述的同步型半导体存储装置，其特征在于，
上述第一计数器电路和上述第二计数器电路，分别包括与上述第一选择器、及上述另一个计数器电路的上述第二选择器连接的输出侧电路，经由上述第二选择器和上述输出侧电路的信号路径，与经由上述第一选择器和上述输出侧电路的信号路径相比，具有上述外部时钟的一个周期量的较长的延迟时间。
6.根据权利要求5所述的同步型半导体存储装置，其特征在于，上述延迟计数器，可选择性地对将从最小M到最大M+2N的范围内的N+1个上述偶数延迟、和从最小M+1到最大M+1+2N的范围内的N+1个上述奇数延迟合并了的2(N+1)个上述延迟进行计数，其中M为偶数。
7.根据权利要求1所述的同步型半导体存储装置，其特征在于，上述延迟设定单元包括可更新地保存设定的延迟的模式寄存器，上述延迟计数器根据保存在上述模式寄存器中的延迟切换控制信号路径。
8.根据权利要求1所述的同步型半导体存储装置，其特征在于，上述延迟计数器可对与DDR-SDRAM规格对应的多个延迟进行计数。
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