JP4061029B2 - 半導体メモリ装置、バッファ及び信号伝送回路 - Google Patents
半導体メモリ装置、バッファ及び信号伝送回路 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にロー系列の命令(RAS命令)の入力時点からカラム系列の命令(CAS命令の入力時点までが多様に調節できる半導体メモリ装置及びこれに適用されうるバッファ及び信号伝送回路に関する。
【0002】
【従来の技術】
一般的に、半導体メモリ装置の入出力動作は、多数の信号の組合わせにより制御される。たとえば、チップ選択信号(Chip Select signal、以下、「CS信号」という)、カラムアドレスストローブ信号(ColumnAddress Strobe signal、以下、「CAS信号」という)、書込みイネーブル信号(Write Enable signal、以下、「WE信号」という)などにより、半導体メモリ装置のデータ入出力動作が制御される。そして、半導体メモリ装置は、CS信号、CAS信号、WE信号を外部に存在するピンを通じて入力する。外部ピンを通じて入力されるCS信号、CAS信号、WE信号はそれぞれのバッファを通じてバッファリングされる。
【0003】
同期式DRAMは、外部から入力される外部クロック信号に同期して動作する。そして、CS信号、CAS信号、WE信号をそれぞれのバッファに入力して組み合わせる同期式DRAMは、外部クロック信号に同期して読み出し及び書込みに関連した信号を発生する。
【0004】
同期式DRAMはロー(Row)系列の命令が入力され、次いでCS信号、CAS信号、WE信号などのカラム系列の命令が入力される。ところで、従来の同期式DRAMは、ロー系列の命令とカラム系列の命令との間に、少なくともいわゆる「tRCDmin(RAS to CAS)」という命令遅延時間が必要である。すなわち、従来の同期式DRAMにおいて、カラム系列の命令の入力は、ロー系列の命令によりロー活性化が始まった後、「tRCD」という時間分の遅延が必要である。なぜなら、ロー命令が入力された後に、選択されたローに連結したメモリセルの電荷共有及び感知動作がある程度なされることにより、データ入出力が可能になるためである。
【0005】
すなわち、従来の同期式DRAMは、ロー系列の命令とカラム系列の命令との間にはtRCDという時間間隔が必ず要求されるという制約がある。
【0006】
【発明が解決しようとする課題】
本発明の目的は、ロー系列の命令の入力とカラム系列の命令の入力との間の時間間隔がtRCDminより小さくてもよい半導体メモリ装置を提供することである。
【0007】
本発明の他の目的は、前記半導体メモリ装置に適用されるバッファと信号伝送回路を提供することである。
【0008】
【課題を解決するための手段】
前記の本発明の目的を達成するための本発明の一面は、半導体メモリ装置に関する。望ましい実施形態による半導体メモリ装置は、モードセットレジスタ、/CASバッファ、/CSバッファ、/WEバッファを具備する。モードセットレジスタは、RAS命令からCAS命令が入力されるまでの遅延時間に対するプログラミング入力が可能であり、複数の制御信号を提供する。そして、モードセットレジスタは、前記複数の制御信号のうち一つを前記遅延時間に対応して活性化する。/CASバッファは、所定の/CAS信号を取り込んでバッファリングする。そして、/CASバッファは、前記制御信号に応じて所定の遅延クロック数分だけ前記/CAS信号を遅延させる。/CSバッファは、所定の/CS信号を取り込んでバッファリングする。そして、/CSバッファは、前記制御信号に応じて前記遅延クロック数分だけ前記/CS信号を遅延させる。/WEバッファは、所定の/WE信号を取り込んでバッファリングする。そして、/WEバッファは、前記制御信号に応じて前記遅延クロック数分だけ前記/WE信号を遅延させる。
【0009】
前記本発明の他の目的を達成するための本発明の一面は、モードレジスタセット回路を有する半導体メモリ装置のバッファに関する。望ましい実施形態によるバッファは、入力される信号を所定の遅延クロック数分だけ遅延させて伝送する信号伝送部を具備する。前記遅延クロック数は、前記モードレジスタセット回路が発生する所定の制御信号に応じて決定される。
【0010】
前記本発明の他の目的を達成するための本発明の他の一面は、取り込んだ入力信号を送信する信号伝送回路に関する。望ましい実施形態による信号伝送回路は、取り込んだ入力信号を遅延させて送信し、互いに異なる遅延クロック数を持つ複数の伝送部を具備する。そして、少なくとも一つの前記伝送部は、対応する制御信号に応じて、前記入力信号を伝送する伝送スイッチ、及び、前記制御信号に応じてイネーブルされ、所定のクロック信号に応じて前記伝送スイッチから伝送される前書込み力信号を前記遅延クロック数分だけ遅延させて伝送するクロック遅延部を具備する。
【0011】
本発明の半導体メモリ装置により、ロー系列の命令の入力とカラム系列の命令の入力との間の遅延時間の制約が緩和されうる。
【0012】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施により達成される目的を十分に理解するためには本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【0013】
以下、添付した図面を参照して本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面について、同じ参照符号は同じ構成要素であることを示す。
【0014】
図1は、本発明の一つの実施形態によるCAS命令の動作遅延機能を具備した半導体メモリ装置を概略的に示すブロック図である。本発明の望ましい実施形態の半導体メモリ装置は、メモリセルアレイ101、ローデコーダ103、ローアドレスバッファ105、センスアンプ部107、カラムデコーダ109、カラムアドレスバッファ111、入出力回路113、モードセットレジスタ115及び制御回路117などより構成される。
【0015】
メモリセルアレイ101は、行と列とに配列される多数のメモリセルを含む。ローデコーダ103は、ローアドレスRA0〜RAn−1に応じて、メモリセルアレイ101の行を選択する。ローアドレスバッファ105は、外部アドレスA0〜An−1をバッファリングする。そして、ローアドレスバッファ105は、ローアドレスストローブ信号/RASに応じて、ローアドレスRA0〜RAn−1を生成する。
【0016】
カラムデコーダ109は、カラムアドレスCA0〜CAn−1に応じて、メモリセルアレイ101の行を選択する。カラムアドレスバッファ111は、外部アドレスA0〜An−1をバッファリングする。そして、カラムアドレスバッファ111は、カラムアドレスストローブ信号/CASに応じて、カラムアドレスCA0〜CAn−1を生成する。
【0017】
複数のセンスアンプを含むセンスアンプ部107は、カラムアドレスCA0〜CAn−1に応じて選択されたセンスアンプを通じて、入出力回路113とメモリセルアレイ101のセルとの間でデータを伝送する。
【0018】
モードセットレジスタ115は、モードレジスタセット(MRS)動作によってプログラミングされる第1ないし第3制御信号PRCD0、PRCD1、PRCD2を発生する。そして、第1ないし第3制御信号PRCD0、PRCD1、PRCD2のうち一つの信号が「ハイ」となる。
【0019】
制御回路117は、クロック信号CLK、書込みイネーブル信号/WE、チップ選択信号/CS、カラムアドレスストローブ信号/CASを入力する。さらに、制御回路117は、ローアドレスストローブ信号/RASと第1ないし第3制御信号PRCD0、PRCD1、PRCD2に応じて、内部CAS信号PCと内部書込みイネーブル信号PWRを発生する。
【0020】
そして、内部CAS信号PCと内部書込みイネーブル信号PWRは、入出力回路113に提供され、データの入出力を制御する。図1において、参照符号DINとDOUTはそれぞれ入力データと出力データを示す。
【0021】
図2は、図1の制御回路117を示すブロック図である。図2を参照すれば、制御回路117は、内部クロック発生回路201、/CSバッファ203、/CASバッファ205、/WEバッファ207、内部チップ選択発生部209、/RASバッファ211、内部CAS発生部213、内部書込みイネーブル発生部215を含む。
【0022】
内部クロック発生回路201は、外部のクロック信号CLKに同期し、一定のパルス幅を持つ内部クロック信号PCLKを発生する。
【0023】
/CSバッファ203は、チップ選択信号/CSを取り込んで初期チップ選択信号TCSを発生する。初期チップ選択信号TCSは、チップ選択信号/CSに対して所定の遅延クロック数分だけ遅延した信号である。そして、前記遅延クロック数は、モードセットレジスタ(図1の115参照)から供給される第1ないし第3制御信号PRCD0、PRCD1、PRCD2に応じて、内部クロック信号PCLKの0クロック、1クロック、2クロックに決定されうる。
【0024】
/CASバッファ205は、カラムアドレスストローブ信号/CASを取り込んで初期CAS信号TCASを発生する。初期CAS信号TCASは、カラムアドレスストローブ信号/CASに対して所定の遅延クロック数分だけ遅延された信号である。/WEバッファ207は、書込みイネーブル信号/WEを取り込んで初期書込みイネーブル信号TWEを発生する。初期書込みイネーブル信号TWEは、書込みイネーブル信号/WEに対して所定の遅延クロック数分だけ遅延された信号である。
【0025】
/CASバッファ205と/WEバッファ207における遅延クロック数は、/CSバッファ203における遅延クロック数と同様に、内部クロック信号PCLKを基準にして0クロック、1クロック、2クロックに決定されうる。
【0026】
内部チップ選択発生部209は、初期チップ選択信号TCSを取り込んで、内部クロック信号PCLKに応じて、内部チップ選択信号PCSを発生する。
【0027】
/RASバッファ211は、ローアドレスストローブ信号/RASを取り込んで、初期RAS信号PRALを発生する。初期RAS信号PRALは、カラムアドレスストローブ信号/CASが「ロー」から「ハイ」となれば、「ハイ」となる。そして、初期RAS信号PRALはカラム系列の命令が入力される時、「ハイ」状態を維持する。
【0028】
内部CAS発生部213は、初期CAS信号TCASを取り込んで、内部CAS信号PCを発生する。そして、内部CAS信号PCは、内部チップ選択信号PCSと初期RAS信号PRALが「ハイ」の状態において、内部クロック信号PCLKに応じて発生する。
【0029】
内部書込みイネーブル発生部215は、初期書込みイネーブル信号TWEを取り込んで、内部書込みイネーブル信号PWRを発生する。そして、内部書込みイネーブル信号PWRは、内部チップ選択信号PCSと初期RAS信号PRALが「ハイ」の状態において内部クロック信号PCLKに応じて発生する。
【0030】
図3は、図2の/CSバッファ203の具体的な構成例を示す図面であり、この構成例は、図2の/CASバッファ205及び/WEバッファ207も適用されうる。本明細書では、説明の便宜のために、/CSバッファ203を代表として説明する。
【0031】
図3を参照すれば、/CSバッファ203は、バッファ部301、信号伝送部303、ラッチ部305よりなる。バッファ部301は、チップ選択信号/CSを取り込んでバッファリングし、バッファリング信号SIGBUFを出力する。そして、バッファリング信号SIGBUFは、信号伝送部303に提供される。信号伝送部303は、入力されるバッファリング信号SIGBUFを所定の遅延クロックで遅延させる。遅延クロックは、モードセットレジスタ115(図1参照)から提供される第1ないし第3制御信号PRCD0、PRCD1、PRCD2により決定される。第1ないし第3制御信号PRCD0、PRCD1、PRCD2は、モードレジスタセットの動作時に、モードセットレジスタ115にプログラミングされる値である。そして、第1ないし第3制御信号PRCD0、PRCD1、PRCD2は、それぞれ、カラム系列の命令の遅延が0クロック、1クロック、2クロックである時、「ハイ」となる。
【0032】
すなわち、第1制御信号PRCD0が「ハイ」の場合には、カラム系列の命令が入力されると、半導体メモリ装置が直ちに動作を開始することを意味する。従って、第1制御信号PRCD0が「ハイ」ならば、本発明の半導体メモリ装置は、既存の半導体メモリ装置のように遅延させることなく、動作する。
【0033】
また、第2制御信号PRCD1が「ハイ」ならば、本発明の半導体メモリ装置は、カラム系列の命令の入力から1クロック分だけ遅延して動作を開始する。従って、本発明の半導体メモリ装置は、カラム系列の命令が既存の半導体メモリ装置のカラム系列の入力よりも1クロック先に入力されても正常に動作する。
【0034】
また、第3制御信号PRCD2が「ハイ」ならば、本発明の半導体メモリ装置では、カラム系列の命令が従来の半導体メモリ装置よりも2クロック先に入力されても正常に動作する。
【0035】
信号伝送部303は、第1、第2及び第3伝送部307、327、347より構成される。第1伝送部307は、第1制御信号PRCD0が「ハイ」である時、バッファリング信号SIGBUFを遅延させずにラッチ部305に提供する。そして、第2伝送部327は、第2制御信号PRCD1が「ハイ」である時、バッファリング信号SIGBUFを内部クロック信号PCLKの1クロック分だけ遅延させてラッチ部305に提供する。
【0036】
第2伝送部327は、伝送スイッチ331、ラッチ部333、遅延部335及びクロック遅延部337で構成される。伝送スイッチ331は、「ハイ」状態の第2制御信号PRCD1に応じて、バッファリング信号SIGBUFを伝送する。クロック遅延部337は、バッファリング信号SIGBUFがラッチ部333及び遅延部335を経た信号を入力信号とする。クロック遅延部337は、遅延部335の出力信号を内部クロック信号PCLKに応じてラッチ部305に伝送する。すなわち、クロック遅延部337に入力される遅延部335の出力信号は、内部クロック信号PCLKが「ハイ」から「ロー」そして再び「ハイ」になる時、ラッチ部305に伝送される。従って、クロック遅延部337は、内部クロック信号PCLKを基準として、入力される信号を1クロックだけ遅延させる。
【0037】
第2伝送部327のラッチ部333及び遅延部335は、カラム系列の命令信号と内部クロック信号PCLKとの間のセットアップ時間とホールド時間とを調節する。
【0038】
第3伝送部347は、第3制御信号PRCD2が「ハイ」である時、バッファリング信号SIGBUFを内部クロック信号PCLKの2クロック分だけ遅延させてラッチ部305に提供する。
【0039】
第3伝送部347の構成は第2伝送部337の構成と似ている。ただし、第3伝送部347を構成する遅延クロック部357は、第2伝送部327を構成する遅延クロック部337とは違い、入力される信号を内部クロック信号PCLKを基準にして2クロック分だけ遅延させる。
【0040】
図4は、図2の内部チップ選択発生部209の具体的な構成例を示す図面である。図4を参照すれば、内部チップ選択発生部209は、インバータ401、遅延部403、伝送トランジスタ405及びラッチ部407より構成される。内部チップ選択発生部209は、内部クロック信号PCLKの「ハイ」に応じて、初期チップ選択信号TCSをラッチし、内部チップ選択信号PCSを発生する。
【0041】
図5は、図2の内部CAS発生部213の具体的な構成例を示す図面であり、この構成例は、図2の内部書込みイネーブル発生部215にも適用されうる。本明細書では、説明の便宜のために、内部CAS発生部213を代表として説明する。
【0042】
図5を参照すれば、内部CAS発生部213は、遅延部501、インバータ503、第1伝送トランジスタ505、第1ラッチ部507、第2伝送トランジスタ509及び第2ラッチ部511より構成される。内部CAS発生部213は、初期CAS信号PRALと内部チップ選択信号PCSが「ハイ」である時にイネーブルされる。そして、第1伝送トランジスタ505は、内部クロック信号PCLKの立下がりエッジに応答して、遅延部501とインバータ503を経た初期CAS信号TCASを伝送する。そして、第1ラッチ部507は、第1伝送トランジスタ505により伝送された信号をラッチする。
【0043】
そして、第2伝送トランジスタ509は、内部クロック信号PCLKの立上がりエッジに応答して、第1ラッチ部507によりラッチされた信号を伝送する。そして、第2ラッチ部511は、第2伝送トランジスタ509により伝送された信号をラッチする。
【0044】
図6は、第1制御信号PRCD0が「ハイ」の場合における図2の主要信号のタイミング図である。図6を参照すれば、内部CAS信号PCと内部書込みイネーブル信号PWRは、カラム系列の命令が入力されるt1の時点から遅延せずに「ハイ」に活性化される。従って、図6の場合には、カラム系列の命令が遅延せずに入力されることが分かる。
【0045】
図7は、第2制御信号PRCD1が「ハイ」の場合における図2の主要信号のタイミング図である。図7を参照すれば、内部CAS信号PCと内部書込みイネーブル信号PWRは、カラム系列の命令が入力されるt2の時点から1クロック分だけ遅延されて「ハイ」に活性化される。従って、図7の場合には、カラム系列の命令は入力時点から1クロック分だけ遅延されて入力されたような作動をするのが分かる。
【0046】
図8は、第3制御信号PRCD2が「ハイ」の場合における図2の主要信号のタイミング図である。図8を参照すれば、内部CAS信号PCと内部書込みイネーブル信号PWRは、カラム系列の命令が入力されるt3時点から2クロック分だけ遅延されて「ハイ」に活性化される。従って、図8の場合には、カラム系列の命令が2クロック遅延されて入力されることが分かる。
【0047】
本発明の望ましい実施形態による半導体メモリ装置は、ロー系列の命令からカラム系列の命令の入力までを多様に制御することができる。すなわち、チップ選択信号/CS、カラムアドレスストローブ信号/CAS、書込みイネーブル信号/WEを入力するバッファがモードセットレジスタ115から提供される第1ないし第3制御信号PRCD0、PRCD1、PRCD2に従って制御され、内部CAS信号PCと内部書込みイネーブル信号PWRが活性化される時点が可変である。
【0048】
本発明の技術的思想によるカラム系列の命令の入力時点の制御技術は、既存のカラム系列の命令の入力時点の制御技術に比べ、簡単に実現することができるという長所を持つ。さらに、本発明の半導体メモリ装置は、tRCDが調節されていないカラム系列の命令が印加されても、内部的にカラム系列の命令が遅延されてtRCDを守る。
【0049】
本発明は、図面に図示された特定の実施形態を参考として説明されたが、これは例示的なものに過ぎずに、本技術分野の通常の知識を持った者ならばこれから多様な変形及び均等な他実施形態が可能だという点を理解することができる。従って、本発明の真の技術的な請求範囲の技術的思想により定められなければいであろう。
【0050】
【発明の効果】
本発明の半導体メモリ装置によれば、カラム系列の命令の入力時点が多様に制御されうる。そして、本発明の半導体メモリ装置によれば、tRCDと関係なく内部的にカラム系列の命令が遅延されて内部的にtRCDを守ることができる。従って、本発明の半導体メモリ装置によれば、ロー系列の命令の入力とカラム系列の命令の入力との間の遅延時間の制約が緩和されうる。
【図面の簡単な説明】
【図1】本発明の望ましい実施形態によるCAS命令の動作遅延機能を具備した半導体メモリ装置を概略的に示すブロック図である。
【図2】図1の制御回路を示すブロック図である。
【図3】図2の/CSバッファの具体的な構成例を示す図面である(この構成例は、図2の/CASバッファ及び/WEバッファにも適用されうる)。
【図4】図2の内部チップ選択発生部の具体的な構成例を示す図面である。
【図5】図2の内部カス発生部の具体的な構成例を示す図面である(この構成例は、図2の内部書込みイネーブル発生部も適用されうる)。
【図6】第1制御信号が「ハイ」の場合における図2の主要信号のタイミング図である。
【図7】第2制御信号が「ハイ」の場合における図2の主要信号のタイミング図である。
【図8】第3制御信号が「ハイ」の場合における図2の主要信号のタイミング図である。
【符号の説明】
101 セルアレイ
103 ローデコーダ
105 ローアドレスバッファ
107 センスアンプ部
109 カラムデコーダ
111 カラムアドレスバッファ
113 出入力回路
115 モードセットレジスタ
117 制御回路
Claims (11)
- プログラミング可能なモードセットレジスタを持つ半導体メモリ装置のバッファにおいて、
チップ選択信号、カラムアドレスストローブ信号及び書き込みイネーブル信号としてそれぞれ入力される信号を前記半導体メモリ装置が内部的にtRCDを満たすことができるように所定の遅延クロック数分だけ遅延させてそれぞれ伝送する信号伝送部を具備し、
前記モードセットレジスタが発生する所定の制御信号に応じて前記遅延クロック数が決定され、
各前記信号伝送部は、入力信号を遅延させて伝送する、互いに異なる遅延クロック数を持つ複数の伝送部を具備し、
各前記伝送部は、
対応する制御信号に応じて、前記入力信号を伝送する伝送スイッチと、
前記制御信号に応じてイネーブルされ、所定のクロック信号に応じて、前記伝送スイッチから伝送される前記入力信号を前記遅延クロック数分だけ遅延させて伝送するクロック遅延部とを含む、
ことを特徴とする半導体メモリ装置のバッファ。 - 前記バッファは、前記入力信号をバッファリングして前記信号伝送部に提供するバッファ部をさらに具備することを特徴とする請求項1に記載の半導体メモリ装置のバッファ。
- 前記バッファは、前記信号伝送部から伝送される信号をラッチするラッチ部をさらに具備することを特徴とする請求項1に記載の半導体メモリ装置のバッファ。
- 前記クロック遅延部は、
前記制御信号に応じてイネーブルされ、前記クロック信号の第1状態に応じて、前記伝送スイッチから伝送される前記入力信号を伝送する第1伝送ゲートと、
前記第1伝送ゲートにより伝送される信号をラッチする第1ラッチと、
前記制御信号に応じてイネーブルされ、前記クロック信号の第2状態に応じて、前記第1ラッチによりラッチされる信号を伝送する第2伝送ゲートと、
前記第2伝送ゲートにより伝送される信号をラッチする第2ラッチと、
前記制御信号に応じてイネーブルされ、前記クロック信号の第1状態に応じて、前記第2ラッチによりラッチされる信号を伝送する第3伝送ゲートとを具備することを特徴とする請求項1に記載の半導体メモリ装置のバッファ。 - 内部的にtRCDを満たすことができるように、外部から入力されるチップ選択信号(/CS)、カラムアドレスストローブ信号(/CAS)、及び、書き込みイネーブル信号(/WE)を内部で遅延させる半導体メモリ装置において、
遅延クロック数(0クロック、1クロック、2クロック)をプログラミング可能なモードレジスタ(115)から提供される、前記遅延クロック数を示す制御信号(PRCD0、PRCD1、PRCD2)に応答し、前記制御信号(PRCD0、PRCD1、PRCD2)に応じた遅延クロック数分だけ前記チップ選択信号(/CS)、前記カラムアドレスストローブ信号(/CAS)、及び、前記書き込みイネーブル信号(/WE)をそれぞれ遅延させた内部チップ選択信号(PCS)、内部カラムアドレスストローブ信号(PC)、及び、内部書込みイネーブル信号(PWR)を発生する制御回路(117)を備えることを特徴とする半導体メモリ装置。 - 前記制御信号は、内部クロック信号の周期の整数倍に前記遅延クロック数を決定することを特徴とする請求項5に記載の半導体メモリ装置。
- 前記半導体メモリ装置は、前記制御信号を発生するモードレジスタをさらに備えることを特徴とする請求項5に記載の半導体メモリ装置。
- 前記制御回路は、
前記制御信号、内部クロック信号及び前記カラムアドレスストローブ信号に応答して初期カラムアドレスストローブ信号を発生する/CASバッファと、
前記制御信号、前記内部クロック信号及び前記内部書込みイネーブル信号に応答して初期書込みイネーブル信号を発生する/WEバッファと、
前記初期カラムアドレスストローブ信号、前記内部クロック信号及び前記内部チップ選択信号に応答して前記内部カラムアドレスストローブ信号を発生する内部CAS発生器と、
前記初期書込みイネーブル信号、前記内部クロック信号及び前記内部チップ選択信号に応答して前記内部書込みイネーブル信号を発生する内部書き込みイネーブル発生器と、
を備えることを特徴とする請求項5に記載の半導体メモリ装置。 - 前記半導体メモリ装置は、
ローアドレスストローブ信号に応答して初期ローアドレスストローブ信号を発生する/RASバッファをさらに備え、
前記内部CAS発生器及び前記内部書き込みイネーブル発生器は、前記初期ロー系列の命令に応答することを特徴とする請求項8に記載の半導体メモリ装置。 - 前記半導体メモリ装置は、
前記制御信号、前記内部クロック信号及び前記チップ選択信号に応答して初期チップ選択信号を発生する/CSバッファと、
前記初期チップ選択信号及び前記内部クロック信号に応答して前記内部チップ選択信号を発生する内部チップ選択信号の発生器をさらに備えることを特徴とする請求項9に記載の半導体メモリ。 - 前記半導体メモリ装置は、前記制御信号を発生するモードレジスタをさらに備えることを特徴とする請求項10に記載の半導体メモリ装置。
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