KR100355229B1 - 카스 명령의 동작 지연 기능을 구비한 반도체 메모리 장치및 이에 적용되는 버퍼와 신호전송 회로 - Google Patents

카스 명령의 동작 지연 기능을 구비한 반도체 메모리 장치및 이에 적용되는 버퍼와 신호전송 회로 Download PDF

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Abstract

카스 명령의 동작 지연 기능을 구비한 반도체 메모리 장치 및 이에 적용되는 버퍼와 신호전송 회로가 개시된다. 본 발명의 신호 전송 회로는 수신되는 입력 신호를 지연하여 송신하며, 서로 상이한 지연 클락을 가지는 다수개의 전송부들을 구비한다. 그리고 전송부는 전송 스위치 및 클락 지연부를 가진다. 본 발명의 반도체 메모리 장치는 각각 제1 내지 제3 제어 신호에 응답하여, 서로 다른 지연 클락수로 입력되는 신호를 지연할 수 있다. 그러므로, 본 발명의 신호 전송 회로를 내장하는 반도체 메모리 장치는 로우 계열의 명령의 입력과 칼럼 계열의 명령의 입력간의 지연시간의 제약이 완화될 수 있다.

Description

카스 명령의 동작 지연 기능을 구비한 반도체 메모리 장치 및 이에 적용되는 버퍼와 신호전송 회로{Semiconductor memory device capable of operating delay performace of CAS command}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 로우 계열의 명령(라스(RAS) 명령)의 입력 시점으로부터 칼럼 계열의 명령(카스(CAS) 명령)의 입력 시점이 다양하게 조절될 수 있는 반도체 메모리 장치 및 이에 적용될 수 있는 버퍼 및 신호 전송 회로에 관한 것이다.
일반적으로 반도체 메모리 장치의 입출력 동작은 다수개의 신호들의 조합에 의하여 제어된다. 예를 들어, 칩 선택 신호(Chip Select signal, 이하, 'CS 신호'라 함), 칼럼 어드레스 스트로브 신호(Column Address Strobe signal, 이하, 'CAS 신호'라 함), 기입 인에이블 신호(Write Enable signal, 이하, 'WE 신호'라 함) 등에 의하여, 반도체 메모리 장치의 데이터 입출력 동작이 제어된다. 그리고, 반도체 메모리 장치는 상기 CS 신호, CAS 신호, WE 신호를 외부에 존재하는 핀들을 통하여 입력한다. 외부 핀들을 통하여 입력되는 상기 CS 신호, CAS 신호, WE 신호는 각각의 버퍼들을 통하여 버퍼링된다.
동기식 디램(Synchronous DRAM)은 칩 외부에서 입력되는 외부 클락 신호에 동기되어 동작한다. 그리고, 상기 CS 신호, CAS 신호, WE 신호를 각각의 버퍼에 입력하여 조합하는 동기식 디램은, 외부 클락 신호에 동기하여 독출 및 기입에 관련된 신호를 발생한다.
동기식 디램은 로우(Row) 계열의 명령이 입력되고, 이어서 CS 신호, CAS 신호, WE 신호 등의 칼럼(column) 계열의 명령이 입력된다. 그런데, 종래의 동기식 디램은 로우 계열의 명령과 칼럼 계열의 명령 간에는 소위 'tRCD(RAS to CAS)'라는명령 지연 시간이 필요하다. 즉, 종래의 동기식 디램에 있어서, 칼럼 계열의 명령의 입력은, 로우 계열의 명령에 의하여 로우 활성화가 시작된 후, 'tRCD'라는 시간만큼의 지연이 필요하다. 왜냐하면, 로우(Row) 명령이 입력된 후 선택된 로우에 연결된 메모리 셀들의 전하 공유 및 감지 동작이 어느 정도 이루어진 후에야, 데이터 입출력이 가능하기 때문이다.
그런데, 종래의 동기식 디램은 로우 계열의 명령과 칼럼 계열의 명령 간에는 tRCD라는 간격이 반드시 요구되는 제약이 있다.
본 발명의 목적은 로우 계열의 명령의 입력과 칼럼 계열의 명령의 입력간의 지연시간의 제약이 완화되는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 반도체 메모리 장치에 적용되는 버퍼와 신호 전송 회로를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 카스(CAS) 명령의 동작 지연 기능을 구비한 반도체 메모리 장치를 개략적으로 나타내는 블락도이다.
도 2는 도 1의 제어 회로를 나타내는 블락도이다.
도 3은 도 2의 /CS 버퍼을 구체적으로 나타내는 도면으로서, 도 2의 /CAS 버퍼 및 /WE 버퍼도 적용될 수 있는 도면이다.
도 4는 도 2의 내부 칩 선택 발생부를 구체적으로 나타내는 도면이다.
도 5은 도 2의 내부 카스 발생부를 구체적으로 나타내는 도면으로서, 도 2의 내부 기입 인에이블 발생부도 적용될 수 있는 도면이다.
도 6, 도 7 및 도 8은 도 2의 주요 신호의 타이밍도들로서, 각각 제1, 제2 및 제3 제어 신호가 "하이"인 경우의 타이밍도이다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 일면은 반도체 메모리 장치에 관한 것이다. 바람직한 실시예에 따른 반도체 메모리 장치는 모드 셋 레지스터, /CAS 버퍼, /CS 버퍼, /WE 버퍼를 구비한다. 모드 셋 레지스터는 라스(RAS) 명령으로부터 카스(CAS) 명령이 입력되기까지의 지연 시간에 대한 프로그래밍 입력이 가능하며, 다수개의 제어 신호들을 제공한다. 그리고, 모드 셋 레지스터는 상기 다수개의 제어 신호들 중의 하나가 상기 지연 시간에 대응하여 활성한다. /CAS 버퍼는 소정의 /CAS 신호를 수신하여 버퍼링한다. 그리고, /CAS 버퍼는 상기 제어 신호에응답하여 소정의 지연 클락수로 상기 /CAS 신호를 지연한다. /CS 버퍼는 소정의 /CS 신호를 수신하여 버퍼링한다. 그리고, /CS 버퍼는 상기 제어 신호에 응답하여 상기 지연 클락수로 상기 /CS 신호를 지연한다. /WE 버퍼는 소정의 /WE 신호를 수신하여 버퍼링한다. 그리고, /WE 버퍼는 상기 제어 신호에 응답하여 상기 지연 클락수로 상기 /WE 신호를 지연한다.
상기 본 발명의 다른 목적을 달성하기 위한 본 발명의 일면은 모드 레지스터 셋 회로를 가지는 반도체 메모리 장치의 버퍼에 관한 것이다. 바람직한 실시예에 따른 버퍼는 입력되는 신호를 소정의 지연 클락으로 지연하여 전송하는 신호 전송부로서, 상기 모드 레지스터 셋 회로로부터 발생되는 소정의 제어 신호들에 응답하여 상기 지연 클락이 결정되는 상기 신호 전송부를 구비한다.
상기 본 발명의 다른 목적을 달성하기 위한 본 발명의 다른 일면은 수신되는 입력 신호를 송신하는 신호 전송 회로에 관한 것이다. 바람직한 실시예에 따른 신호 전송 회로는 수신되는 상기 입력 신호를 지연하여 송신하며, 서로 상이한 지연 클락을 가지는 다수개의 전송부들을 구비한다. 그리고 적어도 하나의 상기 전송부는 대응하는 제어 신호에 응답하여, 상기 입력 신호를 전송하는 전송 스위치; 및 상기 제어 신호에 응답하여 인에이블되며, 소정의 클락 신호에 응답하여 상기 전송 스위치로부터 전송되는 상기 입력 신호를 상기 지연 클락으로 지연하여 전송하는 클락 지연부를 가진다.
본 발명의 반도체 메모리 장치에 의하여, 로우 계열의 명령의 입력과 칼럼 계열의 명령의 입력간의 지연시간의 제약이 완화될 수 있다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 1은 본 발명의 일실시예에 따른 카스 명령의 동작 지연 기능을 구비한 반도체 메모리 장치를 개략적으로 나타내는 블락도이다. 바람직한 실시예에 따른 본 발명의 반도체 메모리 장치는 메모리 셀 어레이(101), 로우 디코더(103), 로우 어드레스 버퍼(105), 센스 앰프부(107), 칼럼 디코더(109), 칼럼 어드레스 버퍼(111), 입출력 회로(113), 모드 셋 레지스터(115) 및 제어 회로(117) 등으로 구성된다.
메모리 셀 어레이(101)는 행과 열에 배열되는 다수개의 메모리 셀을 포함한다. 로우 디코더(103)는 로우 어드레스(RA0~RAn-1)에 응답하여, 메모리 셀 어레이(101)의 행을 선택한다. 로우 어드레스 버퍼(105)는 외부 어드레스(A0~An-1)를 버퍼링한다. 그리고, 로우 어드레스 버퍼(105)는 로우 어드레스 스트로브(/RAS)에 응답하여 로우 어드레스(RA0~RAn-1)를 생성한다.
칼럼 디코더(109)는 칼럼 어드레스(CA0~CAn-1)에 응답하여, 메모리 셀 어레이(101)의 열을 선택한다. 칼럼 어드레스 버퍼(111)는 외부 어드레스(A0~An-1)를버퍼링한다. 그리고, 칼럼 어드레스 버퍼(111)는 칼럼 어드레스 스트로브(/CAS)에 응답하여, 칼럼 어드레스(CA0~CAn-1)를 생성한다. 센스 앰프부(107)는, 칼럼 어드레스(CA0~CAn-1)에 의하여 선택된 센스 앰프를 통하여, 입출력 회로(113)와 메모리 셀 어레이(101)의 셀 사이의 데이터 전송을 구현한다.
모드 셋 레지스터(115)는, 모드 레지스터 셋(MRS) 동작에서 프로그래밍되는 제1 내지 제3 제어 신호(PRCD0, PRCD1, PRCD2)를 발생한다. 그리고, 제1 내지 제3 제어 신호(PRCD0, PRCD1, PRCD2)들 중에서 하나의 신호가 "하이"로 된다.
제어 회로(117)는 클락 신호(CLK), 기입 인에이블 신호(/WE), 칩 선택 신호(/CS), 칼럼 어드레스 스트로브 신호(/CAS)를 입력한다. 또한, 제어 회로(117)는, 로우 어드레스 스트로브 신호(/RAS)와 제1 내지 제3 제어 신호(PRCD0, PRCD1, PRCD2)에 응답하여, 내부 카스 신호(PC)와 내부 기입 인에이블 신호(PWR)를 발생한다.
그리고, 내부 카스 신호(PC)와 내부 기입 인에이블 신호(PWR)는 입출력 회로(113)에 제공되어, 데이터의 입출력을 제어한다. 도 1에서, 참조 부호 DIN과 DOUT는 각각 입력 데이터와 출력 데이터를 나타낸다.
도 2는 도 1의 제어 회로(117)를 나타내는 블락도이다. 도 2를 참조하면, 제어 회로(117)는 내부 클락 발생 회로(201), /CS 버퍼(203), /CAS 버퍼(205), /WE 버퍼(207), 내부 칩 선택 발생부(209), /RAS 버퍼(211), 내부 카스 발생부(213), 내부 기입 인에이블 발생부(215)를 포함한다.
내부 클락 발생 회로(201)는 외부의 클락 신호(CLK)에 동기하여, 일정한 펄스폭을 가지는 내부 클락 신호(PCLK)를 발생한다.
/CS 버퍼(203)는 칩 선택 신호(/CS)를 입력하여 초기 칩 선택 신호(TCS)를 발생한다. 초기 칩 선택 신호(TCS)는 칩 선택 신호(/CS)에 대하여 소정의 지연 클락수로 지연될 수 있는 신호이다. 그리고, 상기 지연 클락수는 모드 셋 레지스터(115, 도 1참조)에서 공급되는 제1 내지 제3 제어 신호(PRCD0, PRCD1, PRCD2)에 응답하여, 내부 클락 신호(PCLK)를 기준으로 0클락, 1클락, 2클락 등으로 결정될 수 있다.
/CAS 버퍼(205)는 칼럼 어드레스 스트로브 신호(/CAS)를 입력하여 초기 카스 신호(TCAS)를 발생한다. 초기 카스 신호(TCAS)는 칼럼 어드레스 스트로브 신호(/CAS)에 대하여 소정의 지연 클락수로 지연될 수 있는 신호이다. /WE 버퍼(207)는 기입 인에이블 신호(/WE)를 입력하여 초기 기입 인에이블 신호(TWE)를 발생한다. 초기 기입 인에이블 신호(TWE)는 기입 인에이블 신호(/WE)에 대하여 소정의 지연 클락수로 지연될 수 있는 신호이다.
상기 /CAS 버퍼(205)와 /WE 버퍼(207)의 지연 클락수는, /CS 버퍼(203)의 지연 클락수와 마찬가지로, 내부 클락 신호(PCLK)를 기준으로 0클락, 1클락, 2클락 등으로 결정될 수 있다.
내부 칩 선택 발생부(209)는 초기 칩 선택 신호(TCS)를 입력한다. 그리고, 내부 칩 선택 발생부(209)는 내부 클락 신호(PCLK)에 응답하여, 내부 칩 선택 신호(PCS)를 발생한다.
/RAS 버퍼(211)는 로우 어드레스 스트로브 신호(/RAS)를 입력하여 초기 라스 신호(PRAL)를 발생한다. 초기 라스 신호(PRAL)는 칼럼 어드레스 스트로브 신호(/CAS)가 "로우(low)"에서 "하이(high)"로 되면, "하이"로 된다. 그리고, 초기 라스 신호(PRAL)는 칼럼 계열의 명령이 입력될 때, "하이" 상태를 유지한다.
내부 카스 발생부(213)는 초기 카스 신호(TCAS)를 입력하여, 내부 카스 신호(PC)를 발생한다. 그리고, 내부 카스 신호(PC)는 내부 칩 선택 신호(PCS)와 초기 라스 신호(PRAL)가 "하이"인 상태에서 내부 클락 신호(PCLK)에 응답하여 발생된다.
내부 기입 인에이블 발생부(215)는 초기 기입 인에이블 신호(TWE)를 입력하여, 내부 기입 인에이블 신호(PWR)를 발생한다. 그리고, 내부 기입 인에이블 신호(PWR)는 내부 칩 선택 신호(PCS)와 초기 라스 신호(PRAL)가 "하이"인 상태에서 내부 클락 신호(PCLK)에 응답하여 발생된다.
도 3은 도 2의 /CS 버퍼(203)을 구체적으로 나타내는 도면으로서, 도 2의 /CAS 버퍼(205) 및 /WE 버퍼(207)도 적용될 수 있다. 본 명세서에서는, 설명의 편의를 위하여, /CS 버퍼(203)가 대표적으로 기술된다.
도 3을 참조하면, /CS 버퍼(203)는 버퍼부(301), 신호 전송부(303), 래치부(305)로 이루어진다. 버퍼부(301)는 칩 선택 신호(/CS)를 입력하여 버퍼링하고, 버퍼링 신호(SIGBUF)를 출력한다. 그리고, 버퍼링 신호(SIGBUF)는 신호 전송부(303)에 제공된다. 신호 전송부(303)는 입력되는 버퍼링 신호(SIGBUF)를 소정의 지연 클락으로 지연한다. 지연 클락은 모드 셋 레지스터(115, 도 1 참조)로부터 제공되는 제1 내지 제3 제어 신호들(PRCD0, PRCD1, PRCD2)에 의하여 결정된다. 제1 내지 제3 제어 신호들(PRCD0, PRCD1, PRCD2)은 모드 레지스터 셋팅 동작에서 모드 셋 레지스터에 프로그래밍된 값들이다. 그리고, 제1 내지 제3 제어 신호들(PRCD0, PRCD1, PRCD2)은 각각 칼럼 계열의 명령의 지연이 0클락, 1클락, 2클락일 때 "하이"로 된다.
즉, 제1 제어 신호(PRCD0)가 "하이"인 경우에는, 칼럼 계열의 명령이 입력되면, 반도체 메모리 장치가 바로 동작을 수행하기 시작함을 의미한다. 그러므로, 제1 제어 신호(PRCD0)가 "하이"이면, 본 발명의 반도체 메모리 장치는 기존의 반도체 메모리 장치와 동일하게 동작된다.
즉, 제2 제어 신호(PRCD1)가 "하이"이면, 본 발명의 반도체 메모리 장치는 칼럼 계열의 명령의 입력으로부터 1 클락이 지연되어 동작이 시작된다. 따라서, 본 발명의 반도체 메모리 장치에서는, 칼럼 계열의 명령이 기존의 반도체 메모리 장치에 비하여, 1 클락 앞서, 입력될 수 있게 된다.
마찬가지 방법에 의하여, 제3 제어 신호(PRCD2)가 "하이"이면, 본 발명의 반도체 메모리 장치에서는, 칼럼 계열의 명령이 종래의 반도체 메모리 장치에 비하여, 2 클락 앞서, 입력될 수 있게 된다.
신호 전송부(303)는 다음과 같이 구체적으로 기술된다. 신호 전송부(303)는 제1, 제2 및 제3 전송부(307, 327, 347)로 구성된다. 제1 전송부(307)는 제1 제어 신호(PRCD0)가 "하이"일 때 버퍼링 신호(SIGBUF)를 지연없이 래치부(305)에 제공한다. 그리고, 제2 전송부(327)는 제2 제어 신호(PRCD1)가 "하이"일 때, 버퍼링 신호(SIGBUF)를 내부 클락신호(PCLK)의 1클락만큼 지연시켜 래치부(305)에 제공한다.
제2 전송부(327)를 더욱 구체적으로 기술하면 다음과 같다. 제2 전송부(327)는 전송 스위치(331), 래치부(333), 지연부(335) 및 클락 지연부(337)로 구현된다. 전송 스위치(331)는 "하이" 상태의 제2 제어신호(PRCD1)에 응답하여 버퍼링 신호 (SIGBUF)를 전송한다. 클락 지연부(337)의 입력신호는 래치부(333) 및 지연부(335)를 거친 버퍼링 신호(SIGBUF)이다. 클락 지연부(337)는 내부 클락신호(PCLK)에 응답하여 지연부(335)의 출력신호를 래치부(305)로 전송한다. 즉, 클락 지연부(337)로 입력되는 지연부(335)의 출력신호는 내부 클락신호(PCLK)가 "하이"에서 "로우" 그리고 "로우"에서 다시 "하이"로 천이될 때 래치부(305)로 전송된다. 따라서 클락 지연부(337)는 내부 클락신호(PCLK)를 기준으로 입력되는 신호를 1클락만큼 지연시킨다.
제2 전송부(327)에서의 래치부(333) 및 지연부(335)는 칼럼 계열의 명령 신호와 내부 클락 신호(PCLK) 사이의 셋-업(set-up) 시간과 홀드(hold) 시간을 조절한다.
제3 전송부(347)는 제3 제어 신호(PRCD2)가 "하이"일 때 버퍼링 신호 (SIGBUF)를 내부 클락신호(PCLK)의 2 클락만큼 지연시켜 래치부(305)로 제공한다.
제3 전송부(347)의 구성은 제2 전송부(337)의 구성과 유사하다. 다만, 제3 전송부(347)을 구성하는 지연 클락부(357)는 제2 전송부(327)을 구성하는 지연 클락부(337)와 달리 입력되는 신호를 내부 클락신호(PCLK)를 기준으로 2클락만큼 지연시킨다. 따라서 제2 전송부(347)에 대한 자세한 기술은 생략된다.
도 4는 도 2의 내부 칩 선택 발생부(209)를 구체적으로 나타내는 도면이다. 도 4를 참조하면, 내부 칩 선택 발생부(209)는 인버터(401), 지연부(403), 전송 트랜지스터(405) 및 래치부(407)로 구성된다. 내부 칩 선택 발생부(209)는 내부 클락 신호(PCLK)의 "하이"에 응답하여, 초기 칩 선택 신호(TCS)를 래치하고, 내부 칩 선택 신호(PCS)를 발생한다.
도 5은 도 2의 내부 카스 발생부(213)을 구체적으로 나타내는 도면으로서, 도 2의 내부 기입 인에이블 발생부(215)도 적용될 수 있다. 본 명세서에서는, 설명의 편의를 위하여, 내부 카스 발생부(213)가 대표적으로 기술된다.
도 5를 참조하면, 내부 카스 발생부(213)는 지연부(501), 인버터(503), 제1 전송 트랜지스터(505), 제1 래치부(507), 제2 전송 트랜지스터(509) 및 제2 래치부(511)로 구성된다. 내부 카스 발생부(213)는, 초기 라스 신호(PRAL)와 내부 칩 선택 신호(PCS)가 "하이"일 때, 인에이블된다. 그리고, 제1 전송 트랜지스터(505)는 내부 클락 신호(PCLK)의 하강 단부에 응답하여, 지연부(501)와 인버터(503)을 거친 초기 카스 신호(TCAS)를 전송한다. 그리고 제1 래치부(507)는 제1 전송 트랜지스터(505)에 의하여 전송된 신호를 래치한다.
그리고, 제2 전송 트랜지스터(509)는 내부 클락 신호(PCLK)의 상승 단부에 응답하여, 제1 래치부(507)에 의하여 래치된 신호를 전송한다. 그리고 제2 래치부(511)는 제2 전송 트랜지스터(509)에 의하여 전송된 신호를 래치한다.
도 6은 도 2의 주요 신호의 타이밍도로서, 제1 제어 신호(PRCD0)가 "하이"인 경우의 타이밍도이다. 도 6을 참조하면, 내부 카스 신호(PC)와 내부 기입 인에이블 신호(PWR)는 칼럼 계열의 명령이 입력되는 t1 시점에서, 지연없이 "하이"로 활성한다. 그러므로, 도 6의 경우에는, 칼럼 계열의 명령이 지연없이 입력됨을 알 수 있다.
도 7은 도 2의 주요 신호의 타이밍도로서, 제2 제어 신호(PRCD1)가 "하이"인 경우의 타이밍도이다. 도 7을 참조하면, 내부 카스 신호(PC)와 내부 기입 인에이블 신호(PWR)는 칼럼 계열의 명령이 입력되는 t2 시점으로부터 1 클락 지연되어 "하이"로 활성한다. 그러므로, 도 7의 경우에는, 칼럼 계열의 명령이 1 클락 지연되어 입력됨을 알 수 있다.
도 8은 도 2의 주요 신호의 타이밍도로서, 제3 제어 신호(PRCD2)가 "하이"인 경우의 타이밍도이다. 도 8을 참조하면, 내부 카스 신호(PC)와 내부 기입 인에이블 신호(PWR)는 칼럼 계열의 명령이 입력되는 t3 시점으로부터 2 클락 지연되어 "하이"로 활성한다. 그러므로, 도 8의 경우에는, 칼럼 계열의 명령이 2 클락 지연되어 입력됨을 알 수 있다.
본 발명에 실시예에 따른 반도체 메모리 장치는 로우 계열의 명령으로부터 칼럼 계열의 명령을 입력을 다양하게 제어할 수 있다. 즉, 칩 선택 신호(/CS), 칼럼 어드레스 스트로브 신호(/CAS), 기입 인에이블 신호(/WE)를 입력하는 버퍼가 모드 셋 레지스터(115)에서 제공되는 제1 내지 제3 제어 신호들(PRCD0, PRCD1, PRCD2)에 제어되어, 내부 카스 신호(PC)와 내부 기입 인에이블 신호(PWR)가 활성되는 시점이 가변될 수 있다.
본 발명의 기술적 사상에 의한 칼럼 계열의 명령의 입력 시점 제어 기술은 기존의 칼럼 계열의 명령의 입력 시점 제어 기술에 비하여, 간단하게 구현될 수 있는 장점을 가진다. 또한, 본 발명의 반도체 메모리 장치는, tRCD가 조절되지 않은 칼럼계열의 명령이 인가되더라도, 내부적으로 칼럼 계열의 명령이 지연되어 tRCD를 지켜준다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 반도체 메모리 장치에 의하여, 칼럼 계열의 명령의 입력 시점이 다양하게 제어될 수 있다. 그리고, 본 발명의 반도체 메모리 장치는 tRCD와 상관없이 내부적으로 칼럼 계열의 명령이 지연되어 내부적으로 tRCD를 지켜줄 수 있다. 그러므로, 본 발명의 반도체 메모리 장치는 로우 계열의 명령의 입력과 칼럼 계열의 명령의 입력간의 지연시간의 제약이 완화될 수 있다.
또한, 본 발명의 버퍼 및 신호 전송 회로는 본 발명의 카스 명령의 동작 지연 기능을 구비한 반도체 메모리 장치에 적용될 수 있다.

Claims (12)

  1. 수신되는 입력신호를 소정 클락만큼 지연시켜 출력하는 전송부를 구비하는 신호전송회로에 있어서,
    상기 전송부는
    대응하는 제어신호에 응답하여 상기 입력신호를 전송하는 전송 스위치; 및
    상기 제어신호에 응답하여 인에이블되며 클락신호에 응답하여 상기 전송 스위치로부터 전송되는 상기 입력신호를 상기 클락신호의 주기의 배수만큼 지연시켜 전송하는 클락지연부를 가지는 것을 특징으로 하는 신호전송회로.
  2. 제1항에 있어서, 상기 하나의 전송부는
    상기 전송 스위치에 의하여 전송된 상기 입력신호를 래치하는 래치부; 및
    상기 래치부의 출력신호를 지연하는 지연부를 구비하며,
    상기 래치부 및 지연부는 상기 전송 스위치와 상기 클락 지연부사이에 배치되는 것을 특징으로 하는 신호전송회로.
  3. 제1항에 있어서, 상기 클락 지연부는
    상기 제어신호에 응답하여 인에이블되며 상기 클락신호의 제1상태에 응답하여 게이팅되어 상기 전송 스위치로부터 전송되는 상기 입력신호를 전송하는 제1 전송 게이트;
    상기 제1 전송 게이트에 의하여 전송되는 신호를 래치하는 제1 래치;
    상기 제어신호에 응답하여 인에이블되며 상기 클락신호의 제2상태에 응답하여 게이팅되어 상기 제1래치에 의하여 래치되는 신호를 전송하는 제2 전송 게이트;
    상기 제2 전송 게이트에 의하여 전송되는 신호를 래치하는 제2 래치; 및
    상기 제어신호에 응답하여 인에이블되며 상기 클락신호의 상기 제1상태에 응답하여 게이팅되어 상기 제2 래치에 의하여 래치되는 신호를 전송하는 제3 전송 게이트를 구비하는 것을 특징으로 하는 신호전송회로.
  4. 제3항에 있어서, 상기 제1상태는 하이이고 상기 제2상태는 로우인 것을 특징으로 하는 신호전송회로.
  5. 삭제
  6. 모드 레지스터 셋 회로를 구비하는 반도체 메모리 장치의 버퍼에 있어서,
    수신되는 입력신호를 버퍼링하여 버퍼링신호를 출력하는 버퍼부; 및
    상기 버퍼링신호를 수신하고 상기 버퍼링신호를 소정 클락만큼 지연시켜 출력하는 신호 전송부를 구비하며,
    상기 신호 전송부는 상기 모드 레지스터 셋 회로로부터 발생되는 소정의 제어신호에 응답하여 지연클락을 결정하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  7. 제6항에 있어서, 상기 반도체 메모리장치의 버퍼는
    상기 신호전송부로부터 전송되는 신호를 래치하는 래치부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  8. 제6항에 있어서, 상기 신호전송부는
    대응하는 상기 제어신호에 응답하여 상기 버퍼링 신호를 전송하는 전송 스위치; 및
    상기 제어신호에 응답하여 인에이블되며 클락신호에 응답하여 상기 전송 스위치로부터 전송되는 상기 버퍼링 신호를 상기 클락신호의 주기의 배수만큼 지연시켜 전송하는 클락지연부를 가지는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  9. 제8항에 있어서, 상기 클락 지연부는
    상기 제어신호에 응답하여 인에이블되며 상기 클락신호의 제1상태에 응답하여 게이팅되어 상기 전송스위치로부터 전송되는 상기 버퍼링 신호를 전송하는 제1 전송 게이트;
    상기 제1 전송 게이트에 의하여 전송되는 신호를 래치하는 제1 래치;
    상기 제어신호에 응답하여 인에이블되며 상기 클락신호의 제2상태에 응답하여 게이팅되어 상기 제1래치에 의하여 래치되는 신호를 전송하는 제2 전송 게이트;
    상기 제2 전송 게이트에 의하여 전송되는 신호를 래치하는 제2 래치; 및
    상기 제어신호에 응답하여 인에이블되며 상기 클락신호의 상기 제1상태에 응답하여 게이팅되어 상기 제2 래치에 의하여 래치되는 신호를 전송하는 제3 전송 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼.
  10. 반도체 메모리 장치에 있어서,
    라스(RAS) 명령으로부터 카스(CAS) 명령이 입력되기까지의 지연 시간에 대한 프로그래밍 입력이 가능하며, 다수개의 제어 신호들을 제공하는 모드 셋 레지스터로서, 상기 다수개의 제어 신호들 중의 하나가 상기 지연 시간에 대응하여 활성하는 상기 모드 셋 레지스터;
    소정의 /CAS 신호를 수신하여 버퍼링하는 /CAS 버퍼로서, 상기 제어 신호에 응답하여 소정의 지연 클락수로 상기 /CAS 신호를 지연하는 상기 /CAS 버퍼;
    소정의 /CS 신호를 수신하여 버퍼링하는 /CS 버퍼로서, 상기 제어 신호에 응답하여 상기 지연 클락수로 상기 /CS 신호를 지연하는 상기 /CS 버퍼; 및
    소정의 /WE 신호를 수신하여 버퍼링하는 /WE 버퍼로서, 상기 제어 신호에 응답하여 상기 지연 클락수로 상기 /WE 신호를 지연하는 상기 /WE 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 /CAS 버퍼, 상기 /CS 버퍼 및 상기 /WE 버퍼 각각은
    수신되는 입력 신호를 지연하여 송신하며, 서로 상이한 지연 클락을 가지는 다수개의 전송부들을 구비하며,
    적어도 하나의 상기 전송부는
    대응하는 제어 신호에 응답하여, 상기 입력 신호를 전송하는 전송 스위치; 및
    상기 제어 신호에 응답하여 인에이블되며, 소정의 클락 신호에 응답하여 상기 전송 스위치로부터 전송되는 상기 입력 신호를 상기 지연 클락으로 지연하여 상기 출력단으로 전송하는 클락 지연부를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 클락 지연부는
    상기 제어 신호에 응답하여 인에이블되며, 상기 클락 신호의 제1 상태에 응답하여 게이팅되어, 상기 전송 스위치로부터 전송되는 상기 입력 신호를 전송하는 제1 전송 게이트;
    상기 제1 전송 게이트에 의하여 전송되는 신호를 래치하는 제1 래치;
    상기 제어 신호에 응답하여 인에이블되며, 상기 클락 신호의 제2 상태에 응답하여 게이팅되어, 상기 제1 래치에 의하여 래치되는 신호를 전송하는 제2 전송 게이트;
    상기 제2 전송 게이트에 의하여 전송되는 신호를 래치하는 제2 래치; 및
    상기 제어 신호에 응답하여 인에이블되며, 상기 클락 신호의 제1 상태에 응답하여 게이팅되어, 상기 제2 래치에 의하여 래치되는 신호를 전송하는 제3 전송 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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