KR100382736B1 - 독출동작과 기입동작시 서로 다른 데이터율을 갖는 반도체메모리장치 및 이를 채용하는 시스템 - Google Patents

독출동작과 기입동작시 서로 다른 데이터율을 갖는 반도체메모리장치 및 이를 채용하는 시스템 Download PDF

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Abstract

DLL 또는 PLL과 같은 위상동기 장치를 구비하지 않더라도 기입동작시에 데이터를 안전하게 샘플링할 수 있는 반도체 메모리장치 및 이를 구비하는 시스템이 개시된다. 본 발명에 따른 반도체 메모리장치는, 독출동작시에 독출데이터에 동기되는 제1스트로브 신호를 발생하여 제1스트로브 신호의 상승에지 및 하강에지에서 각각 독출데이터를 출력하는 출력부, 및 기입동작시에 시스템 클럭 또는 메모리 콘트롤러에서 발생되는 제2스트로브 신호의 상승에지 및 하강에지중 하나에서 기입데이터를 수신하는 입력부를 구비하는 것을 특징으로 한다. 제1스트로브 신호는 독출데이터의 출력 경로와 동일한 형태의 경로를 통해 발생된다. 따라서 독출동작시에는 독출데이터의 출력 경로와 동일한 형태의 경로를 통해 발생되는 제1스트로브 신호가 이용됨으로써 DLL 또는 PLL과 같은 위상동기 장치에 대한 필요성이 제거된다. 또한 기입동작시에는 기입데이터가 시스템 클럭 또는 제2스트로브 신호의 한 싸이클에 한개씩 입력되는 SDR 방식이 사용됨으로써 기입데이터가 차지하는 시간이 길어지게 되며 결국 상기 메모리장치가 DLL 또는 PLL과 같은 위상동기 장치를 구비하지 않더라도 데이터를 안전하게 샘플링할 수 있다.

Description

독출동작과 기입동작시 서로 다른 데이터율을 갖는 반도체 메모리장치 및 이를 채용하는 시스템{Semiconductor memory device having different data rates in read operation and write operation}
본 발명은 반도체 메모리장치 및 이를 채용하는 시스템에 관한 것으로, 특히 독출동작과 기입동작시 서로 다른 데이터율(Data Rate)을 갖는 반도체 메모리장치 및 이를 채용하는 시스템에 관한 것이다.
메모리장치를 채용하는 시스템에서는 기입동작시에는 메모리 콘트롤러로부터 전송되어 온 기입데이터가 메모리장치로 입력되고, 독출동작시에는 메모리장치로부터 출력되는 독출데이터가 메모리 콘트롤러로 입력된다.
독출동작시에 메모리장치로부터 출력되는 데이터를 메모리 콘트롤러가 샘플링하기 위해서는 데이터에 동기되는 샘플링 신호가 필요하다. 따라서 일반적으로 독출동작시에 메모리장치는 데이터를 시스템 클럭에 동기시켜 출력하고 메모리 콘트롤러는 시스템 클럭을 샘플링 신호로서 사용하여 샘플링한다. 또는 독출동작시에 메모리장치가 별도의 스트로브 신호를 생성하여 데이터와 함께 스트로브 신호를 출력하고 메모리 콘트롤러는 스트로브 신호를 샘플링 신호로서 사용하여 데이터를 샘플링한다.
독출동작시에 메모리장치가 별도의 스트로브 신호를 생성하는 경우에, 메모리장치는 데이터와 스트로브 신호가 시스템 클럭에 동기되도록 구성될 수 있고 또는 데이터와 스트로브 신호가 시스템 클럭에 대해 소정의 위상차를 갖도록 구성될 수도 있다. 독출동작시 데이터와 스트로브 신호가 시스템 클럭에 동기되도록 하기 위해서는 DLL(Delay Locked Loop) 또는 PLL(Phase Locked Loop)과 같은 위상동기 장치가 필요하며, DDR(Double Data Rate) 싱크로너스 디램이 위상동기 장치를 구비하는 대표적인 메모리장치이다.
한편 독출동작시에 데이터와 스트로브 신호가 시스템 클럭에 대해 소정의 위상차를 갖더라도, 데이터와 스트로브 신호는 서로 동기되고 메모리 콘트롤러는 스트로브 신호를 이용하여 데이터를 샘플링하므로 아무런 문제가 없다. 다시말해 메모리장치가 별도의 스트로브 신호를 생성하여 데이터와 함께 스트로브 신호를 출력하는 경우에는 메모리장치가 DLL 또는 PLL과 같은 위상동기 장치를 구비하지 않더라도 메모리 콘트롤러가 데이터를 샘플링하는 데 아무런 문제가 없다.
그러나 기입동작시에는 메모리 콘트롤러가 자신이 생성한 스트로브 신호(또는 시스템 클럭)에 동기시켜 데이터를 메모리장치로 보낸다 할지라도, 메모리장치가 내부에서 데이터를 샘플링하기 위해서는 스트로브 신호(또는 시스템 클럭)를 버퍼링하여 사용해야 하므로 데이터와 스트로브 신호(또는 시스템 클럭) 사이의 동기가 깨어지게 된다.
좀더 설명하면, 일반적으로 기입동작시에 8비트 데이터당 1개의 스트로브 신호(또는 시스템 클럭)가 메모리장치로 입력되며, 스트로브 신호(또는 시스템 클럭) 입력버퍼 회로는 스트로브 신호(또는 시스템 클럭)를 수신하여 버퍼링하고 8개의 데이터 입력버퍼 회로들이 8비트의 데이터를 수신하여 버퍼링한다. 다음에 8개의데이터 샘플링 회로들이 버퍼링된 스트로브 신호(또는 버퍼링된 시스템 클럭)에 동시에 응답하여 버퍼링된 8비트의 데이터를 샘플링한다. 즉 각각의 데이터 입력버퍼 회로의 출력단은 각각의 데이터 샘플링 회로의 입력단에 연결되며 스트로브 신호(또는 시스템 클럭) 입력버퍼 회로의 출력단은 8개의 데이터 샘플링 회로들의 제어단들에 연결된다.
따라서 스트로브 신호(또는 시스템 클럭) 입력버퍼 회로의 출력단의 부하는 각 데이터 입력버퍼 회로의 출력단의 부하에 비하여 훨씬 크다. 결국 스트로브 신호(또는 시스템 클럭)가 스트로브 신호(또는 시스템 클럭) 입력버퍼 회로에 의해 지연되는 시간과 데이터가 데이터 입력버퍼 회로에 의해 지연되는 시간이 달라지게 된다.
이로 인하여 외부에서 메모리장치에 입력되는 데이터와 스트로브 신호(또는 시스템 클럭)가 서로 동기되어 있다 할지라도, 메모리장치 내부에서 데이터 입력버퍼 회로에 의해 버퍼링된 데이터와 스트로브 신호(또는 시스템 클럭) 입력버퍼 회로에 의해 버퍼링된 스트로브 신호(또는 버퍼링된 시스템 클럭) 사이의 동기는 깨어지게 되며 결국 데이터 셋업(Setup) 및 홀드(Hold) 특성이 현저히 나빠질 수 있다. 이러한 현상은 한 비트의 데이터가 차지하는 시간, 즉 비트 시간이 줄어들 수록 심각하게 된다.
따라서 고속으로 입력되는 데이터를 샘플링하는 메모리장치에서는 상술한 문제점을 해결하기 위하여 불가피하게 DLL 또는 PLL을 사용하여 스트로브 신호(또는 시스템 클럭)의 지연시간을 보상한 내부 스트로브 신호(또는 내부 클럭)을 생성하고 이를 이용하여 데이터를 샘플링한다. 그러나 메모리장치 내부에 DLL 또는 PLL과 같은 위상동기 장치를 구비하는 것은 설계의 복잡도, 칩 면적의 증가, 및 수율의 저하 등의 문제를 유발하므로 바람직하지 않다.
따라서 본 발명이 이루고자하는 기술적 과제는, DLL 또는 PLL과 같은 위상동기 장치를 구비하지 않더라도 기입동작시에 데이터를 안전하게 샘플링할 수 있는 반도체 메모리장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 반도체 메모리장치가 DLL 또는 PLL과 같은 위상동기 장치를 구비하지 않더라도 기입동작시에 데이터를 안전하게 샘플링할 수 있게 하는 데이터 입출력 방법을 제공하는 데 있다.
본 발명이 이루고자하는 또 다른 기술적 과제는, 반도체 메모리장치가 DLL 또는 PLL과 같은 위상동기 장치를 구비하지 않더라도 기입동작시에 반도체 메모리장치가 데이터를 안전하게 샘플링할 수 있는 시스템을 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 스트로브 신호가 단방향인 경우 본 발명에 따른 반도체 메모리장치를 채용하는 시스템의 개략적인 블락도이다.
도 2는 스트로브 신호가 양방향인 경우 본 발명에 따른 반도체 메모리장치를 채용하는 시스템의 개략적인 블락도이다.
도 3 및 도 4는 도 1 및 도 2에 도시된 본 발명에 따른 반도체 메모리장치들의 독출 타이밍도의 일예들을 나타낸다.
도 5는 도 1에 도시된 본 발명에 따른 메모리장치의 기입 타이밍도를 나타낸다.
도 6은 도 2에 도시된 본 발명에 따른 메모리장치의 기입 타이밍도를 나타낸다.
도 7은 도 1에 도시된 본 발명에 따른 메모리장치의 입출력 회로의 회로도이다.
도 8은 도 2에 도시된 본 발명에 따른 메모리장치의 입출력 회로의 회로도이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 독출동작시에 독출데이터에 동기되는 제1스트로브 신호를 발생하여 상기 제1스트로브 신호의 상승에지 및 하강에지에서 각각 상기 독출데이터를 출력하는 출력부, 및 기입동작시에 시스템 클럭 또는 메모리 콘트롤러에서 발생되는 제2스트로브 신호의 상승에지 및 하강에지중 하나에서 기입데이터를 수신하는 입력부를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 제1스트로브 신호는 상기 독출데이터의 출력 경로와 동일한 형태의 경로를 통해 발생된다.
상기 메모리 콘트롤러는 상기 독출동작시 상기 제1스트로브 신호를 이용하여 상기 독출데이터를 샘플링한다. 또한 상기 메모리 콘트롤러는 상기 기입동작시 상기 시스템 클럭 또는 상기 제2스트로브 신호에 동기하여 상기 기입데이터를 상기 반도체 메모리장치로 전송한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치의 데이터 입출력 방법은, 독출동작시에 독출데이터에 동기되는 제1스트로브 신호를 발생하여 상기 제1스트로브 신호의 상승에지 및 하강에지에서 각각 상기 독출데이터를 출력하는 단계, 및 기입동작시에 시스템 클럭 또는 메모리 콘트롤러에서 발생되는 제2스트로브 신호의 상승에지 및 하강에지중 하나에서 기입데이터를 수신하는 단계를 구비하는 것을 특징으로 한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 시스템은, 시스템 클럭에 응답하여 동작하는 반도체 메모리장치, 및 상기 시스템 클럭에 응답하여 동작하고 상기 반도체 메모리장치를 제어하며 상기 반도체 메모리장치와 데이터를 주고 받는 메모리 콘트롤러를 구비하고, 기입동작시 상기 메모리 콘트롤러로부터 상기 반도체 메모리장치로 전송되는 기입데이터의 데이터율(Data Rate)과 독출동작시 상기 반도체 메모리장치로부터 상기 메모리 콘트롤러로 전송되는 독출데이터의 데이터율이 서로 다른 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 기입데이터의 데이터율은 상기 독출데이터의 데이터율의 1/2이다.
바람직한 실시예에 따르면, 상기 반도체 메모리장치는, 상기 독출동작시에 상기 독출데이터에 동기되는 제1스트로브 신호를 발생하여 상기 제1스트로브 신호의 상승에지 및 하강에지에서 각각 상기 독출데이터를 출력하는 출력부, 및 상기 기입동작시에 상기 시스템 클럭 또는 상기 메모리 콘트롤러에서 발생되는 제2스트로브 신호의 상승에지 및 하강에지중 하나에서 기입데이터를 수신하는 입력부를 구비한다.
바람직한 실시예에 따르면, 상기 제1스트로브 신호는 상기 독출데이터의 출력 경로와 동일한 형태의 경로를 통해 발생된다.
상기 메모리 콘트롤러는 상기 독출동작시 상기 제1스트로브 신호를 이용하여 상기 독출데이터를 샘플링한다. 또한 상기 메모리 콘트롤러는 상기 기입동작시 상기 시스템 클럭 또는 상기 제2스트로브 신호에 동기하여 상기 기입데이터를 상기 반도체 메모리장치로 전송한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 스트로브 신호가 단방향인 경우 본 발명에 따른 반도체 메모리장치를채용하는 시스템의 개략적인 블락도이고, 도 2는 스트로브 신호가 양방향인 경우 본 발명에 따른 반도체 메모리장치를 채용하는 시스템의 개략적인 블락도이다.
도 1 및 도 2를 참조하면, 본 발명에 따른 반도체 메모리장치를 채용하는 시스템에서 스트로브 신호(STROBE)는 도 1에 도시된 바와 같이 단방향 신호이거나 도 2에 도시된 바와 같이 양방향 신호일 수 있다.
독출동작시에는 본 발명에 따른 메모리장치(11,21)가 내부에서 독출데이터(DQ)의 출력 경로와 동일한 형태의 경로를 통해 스트로브 신호(STROBE)를 발생하고 독출데이터(DQ)와 이에 동기된 스트로브 신호(STROBE)를 메모리 콘트롤러(13,23)로 보낸다. 특히 본 발명에 따른 메모리장치(11,21)는 스트로브 신호(STROBE)의 상승에지 및 하강에지에서 각각 독출데이터(DQ)를 출력한다. 메모리 콘트롤러(13,23)는 스트로브 신호(STROBE)를 이용하여 독출데이터(DQ)를 샘플링한다.
좀더 설명하면, 본 발명에 따른 메모리장치(11,21)는 DLL 또는 PLL과 같은 위상동기 장치를 구비하지 않으며 이에 따라 독출데이터(DQ)가 시스템 클럭(CLK)에 동기되지 않는다. 그러나 메모리장치(11,21)는 독출데이터(DQ)에 동기된 스트로브 신호(STROBE)를 메모리 콘트롤러(13,23)로 보내므로 메모리 콘트롤러(13,23)는 스트로브 신호(STROBE)를 이용하여 독출데이터(DQ)를 안전하게 샘플링할 수 있다.
또한 공정, 전원전압, 및 온도의 변화가 있다 할지라도 상술한 바와 같이 독출데이터(DQ)의 출력 경로와 동일한 형태의 경로를 통해 스트로브 신호(STROBE)가 발생되므로 독출데이터(DQ)와 스트로브 신호(STROBE) 사이의 동기가 유지될 수 있으며, 이에 따라 독출데이터(DQ)의 데이터율, 즉 데이터 전송독도를 높이는 데 아무런 문제가 없다.
따라서 본 발명에 따른 메모리장치(11,21)에서는 독출동작시에 독출데이터(DQ)가 스트로브 신호(STROBE)의 한 싸이클에 두개씩 출력되는 DDR(Double Data Rate) 방식이 사용된다. 다시말해 상술한 바와 같이 메모리장치(11,21)는 스트로브 신호(STROBE)의 상승에지 및 하강에지에서 각각 독출데이터(DQ)를 출력하도록 구성된다.
도 3 및 도 4는 도 1 및 도 2에 도시된 본 발명에 따른 메모리장치(11,21)의 독출 타이밍도의 일예들을 나타내고, 이들은 4개의 독출데이터(DQ)가 버스트 리드(Burst Read)되는 경우의 타이밍도들이다.
스트로브 신호(STROBE)는 도 3에 도시된 바와 같이 트라이 스테이트(Tri-state) 상태(Preamble)로부터 독출데이터(DQ)가 출력되는 동안에만 트리거링(Triggering)하는 형태이거나 또는 도 4에 도시된 바와 같이 프리런닝(Free-running) 형태일 수 있다. 도 4와 같은 경우에는 독출데이터(DQ)가 출력되는 구간을 알려주는 별도의 지시신호가 필요할 수도 있다. 도 3 및 도 4의 어느 경우에나 상술한 바와 같이 독출데이터(DQ)의 출력 경로와 동일한 형태의 경로를 통해 스트로브 신호(STROBE)가 발생되므로 독출데이터(DQ)와 스트로브 신호(STROBE) 사이의 동기가 유지될 수 있다.
기입동작시에는 도 1에 도시된 시스템에서와 같이 메모리 콘트롤러(13)가 시스템 클럭(CLK)에 동기하여 기입데이터(DQ)를 메모리장치(11)로 보내고 특히 메모리장치(11)는 시스템 클럭(CLK)의 상승에지 및 하강에지중 하나에서 기입데이터(DQ)를 수신한다. 즉 본 발명에 따른 메모리장치(11)에서는 기입동작시에 기입데이터(DQ)가 시스템 클럭(CLK)의 한 싸이클에 한개씩 입력되는 SDR(Single Data Rate) 방식이 사용된다.
또는 기입동작시에 도 2에 도시된 시스템에서와 같이 메모리 콘트롤러(23)가 스트로브 신호(STROBE)를 발생하여 기입데이터(DQ)와 이에 동기된 스트로브 신호(STROBE)를 메모리장치(21)로 보내고 특히 메모리장치(21)는 스트로브 신호(STROBE)의 상승에지 및 하강에지중 하나에서 기입데이터(DQ)를 수신한다. 즉 본 발명에 따른 메모리장치(21)에서는 기입동작시에 기입데이터(DQ)가 스트로브 신호(STROBE)의 한 싸이클에 한개씩 입력되는 SDR 방식이 사용된다.
따라서 본 발명에 따른 메모리장치(11,21)에서는 기입동작시에 SDR 방식이 사용되므로 기입데이터(DQ)가 차지하는 시간이 길어지게 되며 결국 메모리장치(11,21)는 기입데이터(DQ)를 안전하게 샘플링할 수 있다. 즉 본 발명에 따른 메모리장치(11,21)는 DLL 또는 PLL과 같은 위상동기 장치를 구비하지 않더라도 기입데이터(DQ)를 안전하게 샘플링할 수 있다.
이상에서 설명한 바와 같이 본 발명에서는 독출동작시에는 스트로브 신호(STROBE)를 사용함으로써 DLL 또는 PLL과 같은 위상동기 장치에 대한 필요성이 제거된다. 또한 기입동작시의 데이터율과 독출동작시의 데이터율을 서로 다르게 함으로써 즉 기입동작시에는 독출동작시에 비해 데이터율을 1/2로 줄임으로써 DLL 또는 PLL과 같은 위상동기 장치를 구비하지 않더라도 기입데이터가 안전하게 샘플링될 수 있다.
도 5는 도 1에 도시된 본 발명에 따른 메모리장치(11)의 기입 타이밍도를 나타내고, 도 6은 도 2에 도시된 본 발명에 따른 메모리장치(21)의 기입 타이밍도를 나타낸다. 도 5에서 intCLK는 시스템 클럭(CLK)이 메모리장치(11)의 클럭 입력버퍼를 통해 버퍼링된 신호를 나타내고, 도 6에서 intSTROBE는 스트로브 신호(STROBE)가 메모리장치(21)의 스트로브 신호 입력버퍼를 통해 버퍼링된 신호를 나타낸다. 도 5 및 도 6에서 intDQ는 기입데이터(DQ)가 메모리장치(11,21)의 데이터 입력버퍼를 통해 버퍼링된 신호를 나타낸다.
도 7은 도 1에 도시된 본 발명에 따른 메모리장치(11)의 입출력 회로의 회로도이다.
도 7을 참조하면, 메모리장치(11)의 입출력 회로는 출력부(71), 입력부(73), 및 클럭 드라이버(75)를 구비한다.
출력부(71)는 독출동작시에 독출데이터에 동기되는 스트로브 신호(STROBE)를 발생하여 스트로브 신호(STROBE)의 상승에지 및 하강에지에서 각각 입출력핀(DQ)을 통해 독출데이터를 출력한다. 입력부(73)는 기입동작시에 시스템 클럭(CLK)의 상승에지 및 하강에지중 하나에서 입출력핀(DQ)을 통해 기입데이터를 수신한다. 클럭 드라이버(75)는 시스템 클럭(CLK)을 버퍼링하여 기입동작시에 사용되는 제1내부클럭(intCLK-WR) 및 독출동작시에 사용되는 제2내부클럭(intCLK-RD)을 발생한다.
이하 각 요소의 구성 및 동작이 상세히 설명된다. 출력부(71)는 독출데이터 출력부(71a) 및 스트로브 신호 발생부(71b)를 구비한다. 독출데이터 출력부(71a)는래치(71a1), 래치(71a2), 멀티플렉서(71a3), 인버터(71a4), 및 트라이 스테이트(Tri-state) 인버팅 버퍼(71a5)를 포함하여 구성된다.
래치(71a1)는 제2내부클럭(intCLK-RD)에 응답하여 즉 제2내부클럭(intCLK-RD)의 상승에지에 응답하여 홀수번째 내부 독출데이터(inDQ-F)를 래치한다. 래치(71a2)는 제2내부클럭의 반전클럭(/intCLK-RD)에 응답하여 즉 제2내부클럭(intCLK-RD)의 하강에지에 응답하여 짝수번째 내부 독출데이터(inDQ-S)를 래치한다. 멀티플렉서(71a3)는 제어신호(CTRL)에 응답하여 래치(71a1)의 출력신호 및 래치(71a2)의 출력신호중 하나를 선택한다. 인버터(71a4)는 멀티플렉서(71a3)의 출력신호를 반전시킨다. 그리고 트라이 스테이트 인버팅 버퍼(71a5)는 독출 제어신호(RD)에 응답하여 인버터(71a4)의 출력신호를 버퍼링하여 입출력핀(DQ)을 통해 외부로 출력한다.
한편 스트로브 신호(STROBE)와 입출력핀(DQ)을 통해 출력되는 독출데이터를 동기시키기 위해 스트로브 신호 발생부(71b)는 독출데이터 출력부(71a)와 동일한 형태의 회로들로 구성된다. 즉 스트로브 신호 발생부(71b)는 래치(71b1), 래치(71b2), 멀티플렉서(71b3), 인버터(71b4), 및 트라이 스테이트 인버팅 버퍼(71b5)를 포함하여 구성된다.
래치(71b1)는 제2내부클럭(intCLK-RD)에 응답하여 즉 제2내부클럭(intCLK-RD)의 상승에지에 응답하여 전원전압(VDD) 즉 논리"하이"를 래치한다. 래치(71b2)는 제2내부클럭의 반전클럭(/intCLK-RD)에 응답하여 즉 제2내부클럭(intCLK-RD)의 하강에지에 응답하여 접지전압(VSS) 즉 논리"로우"를 래치한다. 멀티플렉서(71b3)는 제어신호(CTRL)에 응답하여 래치(71b1)의 출력신호 및 래치(71b2)의 출력신호중 하나를 선택한다. 인버터(71b4)는 멀티플렉서(71b3)의 출력신호를 반전시킨다. 트라이 스테이트 인버팅 버퍼(71b5)는 스트로브 제어신호(RD-STROBE)에 응답하여 인버터(71b4)의 출력신호를 버퍼링하여 스트로브 신호(STROBE)로서 외부로 출력한다.
이상에서 설명한 바와 같이 스트로브 신호(STROBE)는 독출데이터의 출력 경로와 동일한 형태의 경로를 통해 발생되므로 스트로브 신호(STROBE)와 입출력핀(DQ)을 통해 출력되는 독출데이터는 서로 동기된다.
입력부(73)는 입력버퍼(731), 래치(732), 인버터(733), 및 트라이 스테이트 인버팅 버퍼(734)를 포함하여 구성된다. 입력버퍼(731)는 기준전압(Vref)을 기준으로 하여 입출력핀(DQ)을 통해 입력되는 기입데이터를 버퍼링한다. 래치(732)는 제1내부클럭(intCLK-WR)에 응답하여 즉 제1내부클럭(intCLK-WR)의 상승에지 및 하강에지의 하나에 응답하여 입력버퍼(731)의 출력신호를 래치한다. 인버터(733)는 래치(732)의 출력신호를 반전시킨다. 트라이 스테이트 인버팅 버퍼(734)는 기입 제어신호(WR)에 응답하여 인버터(734)의 출력신호를 버퍼링하여 내부로 출력한다.
클럭 드라이버(75)는 클럭버퍼(751), 제1내부클럭 드라이버(752), 및 제2내부클럭 드라이버(753)을 포함하여 구성된다. 클럭버퍼(751)는 외부에서 입력되는 시스템 클럭(CLK)을 버퍼링한다. 제1내부클럭 드라이버(752)는 직렬연결되는 짝수개의 인버터들로 구성되고 클럭버퍼(752)의 출력신호를 수신하여 제1내부클럭(intCLK-WR)을 출력한다. 제2내부클럭 드라이버(753)는 직렬연결되는 짝수개의 인버터들로 구성되고 클럭버퍼(752)의 출력신호를 수신하여제2내부클럭(intCLK-RD)을 출력한다.
도 8은 도 2에 도시된 본 발명에 따른 메모리장치(21)의 입출력 회로의 회로도이다.
도 8을 참조하면, 메모리장치(21)의 입출력 회로는 출력부(81), 입력부(83), 및 클럭 드라이버(85)를 구비한다.
출력부(81)는 도 7에 도시된 출력부(71)와 동일하게 구성되고 동일한 동작을 수행한다. 입력부(83)는 도 7에 도시된 입력부(73)와 달리 기입동작시에 메모리 콘트롤러로부터 입력되는 스트로브 신호(STROBE)의 상승에지 및 하강에지중 하나에서 입출력핀(DQ)을 통해 기입데이터를 수신한다. 클럭 드라이버(85)는 도 7에 도시된 클럭 드라이버(75)와 달리 시스템 클럭(CLK)을 버퍼링하여 독출동작시에 사용되는 제2내부클럭(intCLK-RD)만을 발생한다.
이하 각 요소의 구성 및 동작이 상세히 설명된다. 출력부(81)는 도 7에 도시된 출력부(71)와 마찬가지로 독출데이터 출력부(81a) 및 스트로브 신호 발생부(81b)를 구비한다. 독출데이터 출력부(81a) 및 스트로브 신호 발생부(81b)는 도 7에 도시된 독출데이터 출력부(71a) 및 스트로브 신호 발생부(71b)의 구성 및 동작과 동일하므로 여기에서 상세한 설명은 생략된다.
입력부(83)는 스트로브 신호 입력부(83a) 및 데이터 입력부(83b)를 구비한다. 스트로브 신호 입력부(83a)는 기입동작시에 메모리 콘트롤러로부터 입력되는 스트로브 신호(STROBE)를 버퍼링하여 내부 스트로브 신호(intSTROBE)를 발생한다. 스트로브 신호 입력부(83a)는 스트로브 신호 입력버퍼(83a1), 직렬연결되는 짝수개의 인버터들로 구성되는 내부 스트로브 신호 드라이버(83a2)를 포함하여 구성된다.
데이터 입력부(83b)는 내부 스트로브 신호(intSTROBE)의 상승에지 및 하강에지중 하나에서 입출력핀(DQ)을 통해 입력되는 기입데이터를 수신한다. 데이터 입력부(83b)는 입력버퍼(83b1), 래치(83b2), 인버터(83b3), 및 트라이 스테이트 인버팅 버퍼(83b4)를 포함하여 구성된다.
클럭 드라이버(85)는 클럭버퍼(851) 및 내부클럭 드라이버(852)을 포함하여 구성된다. 클럭버퍼(851)는 외부에서 입력되는 시스템 클럭(CLK)을 버퍼링한다. 내부클럭 드라이버(852)는 직렬연결되는 짝수개의 인버터들로 구성되고 클럭버퍼(852)의 출력신호를 수신하여 제2내부클럭(intCLK-RD)을 출력한다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 메모리장치 및 이를 채용하는 시스템에서는 독출동작시에는 DDR 방식이 사용되고 기입동작시에는 SDR 방식이 사용되므로 반도체 메모리장치가 DLL 또는 PLL과 같은 위상동기 장치를 구비하지 않더라도 기입데이터를 안전하게 샘플링할 수 있다. 따라서 고속 입출력 동작이 가능하다.

Claims (12)

  1. 독출동작시에 독출데이터에 동기되는 제1스트로브 신호를 발생하여 상기 제1스트로브 신호의 상승에지 및 하강에지에서 각각 상기 독출데이터를 출력하는 출력부; 및
    기입동작시에 시스템 클럭 또는 메모리 콘트롤러에서 발생되는 제2스트로브 신호의 상승에지 및 하강에지중 하나에서 기입데이터를 수신하는 입력부를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 제1스트로브 신호는 상기 독출데이터의 출력 경로와 동일한 형태의 경로를 통해 발생되는 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 메모리 콘트롤러는 상기 독출동작시 상기 제1스트로브 신호를 이용하여 상기 독출데이터를 샘플링하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 메모리 콘트롤러는 상기 기입동작시 상기 시스템 클럭 또는 상기 제2스트로브 신호에 동기하여 상기 기입데이터를 상기 반도체 메모리장치로 전송하는 것을 특징으로 하는 반도체 메모리장치.
  5. 독출동작시에 독출데이터에 동기되는 제1스트로브 신호를 발생하여 상기 제1스트로브 신호의 상승에지 및 하강에지에서 각각 상기 독출데이터를 출력하는 단계; 및
    기입동작시에 시스템 클럭 또는 메모리 콘트롤러에서 발생되는 제2스트로브 신호의 상승에지 및 하강에지중 하나에서 기입데이터를 수신하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리장치의 데이터 입출력 방법.
  6. 제5항에 있어서, 상기 데이터 입출력 방법은,
    상기 메모리 콘트롤러가 상기 독출동작시 상기 제1스트로브 신호를 이용하여 상기 독출데이터를 샘플링하는 단계; 및
    상기 메모리 콘트롤러가 상기 기입동작시 상기 시스템 클럭 또는 상기 제2스트로브 신호에 동기하여 상기 기입데이터를 상기 반도체 메모리장치로 전송하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리장치의 데이터 입출력 방법.
  7. 시스템 클럭에 응답하여 동작하는 반도체 메모리장치; 및
    상기 시스템 클럭에 응답하여 동작하고 상기 반도체 메모리장치를 제어하며 상기 반도체 메모리장치와 데이터를 주고 받는 메모리 콘트롤러를 구비하고,
    기입동작시 상기 메모리 콘트롤러로부터 상기 반도체 메모리장치로 전송되는기입데이터의 데이터율(Data Rate)과 독출동작시 상기 반도체 메모리장치로부터 상기 메모리 콘트롤러로 전송되는 독출데이터의 데이터율이 서로 다른 것을 특징으로 하는 시스템.
  8. 제7항에 있어서, 상기 기입데이터의 데이터율은 상기 독출데이터의 데이터율의 1/2인 것을 특징으로 하는 시스템.
  9. 제7항에 있어서, 상기 반도체 메모리장치는,
    상기 독출동작시에 상기 독출데이터에 동기되는 제1스트로브 신호를 발생하여 상기 제1스트로브 신호의 상승에지 및 하강에지에서 각각 상기 독출데이터를 출력하는 출력부; 및
    상기 기입동작시에 상기 시스템 클럭 또는 상기 메모리 콘트롤러에서 발생되는 제2스트로브 신호의 상승에지 및 하강에지중 하나에서 기입데이터를 수신하는 입력부를 구비하는 것을 특징으로 하는 시스템.
  10. 제9항에 있어서, 상기 제1스트로브 신호는 상기 독출데이터의 출력 경로와 동일한 형태의 경로를 통해 발생되는 것을 특징으로 하는 시스템.
  11. 제9항에 있어서, 상기 메모리 콘트롤러는 상기 독출동작시 상기 제1스트로브 신호를 이용하여 상기 독출데이터를 샘플링하는 것을 특징으로 하는 시스템.
  12. 제9항에 있어서, 상기 메모리 콘트롤러는 상기 기입동작시 상기 시스템 클럭 또는 상기 제2스트로브 신호에 동기하여 상기 기입데이터를 상기 반도체 메모리장치로 전송하는 것을 특징으로 하는 시스템.
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