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Die
Erfindung bezieht sich auf ein Verfahren mit den Merkmalen gemäß dem Oberbegriff
des Anspruchs 1.
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Ein
derartiges Verfahren lässt
sich beispielsweise verwenden, um aus einem Halbleiterspeicher, beispielsweise
einem DRAM-Speicher,
gespeicherte Speicherdaten auszulesen und zu einem Speicherkontrollbaustein,
fachsprachlich kurz meist auch Speichercontroller genannt, zu übertragen.
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In
der 1 ist beispielhaft eine von Personal-Computern
her bekannte Anordnung bestehend aus einem Speicherkontrollbaustein 10 und
zwei daran angeschlossenen Speichern 20 und 30 dargestellt.
Für die
Kommunikation des Speicherkontrollbausteins 10 mit den
beiden Speichern 20 und 30, bei denen es sich
um Halbleiterspeicher – wie
z. B. DRAMs – handeln
kann, werden ein Taktsignal CLK für die Übertragung der Befehls- und Adressdaten CA
sowie ein weiteres Taktsignal DQS, das ein "Strobe-Signal" bildet und nachfolgend als Abtast-Steuersignal bezeichnet
werden wird, für
die Übertragung von
Speicherdaten DQ übersandt.
Unter dem Begriff „Speicherdaten" sind dabei die „Nutzdaten" zu verstehen, die
in einem der beiden Speicher 20 oder 30 abgespeichert
oder aus diesen ausgelesen werden.
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Zum
Schreiben von Speicherdaten schickt der Speicherkontrollbaustein 10 den
entsprechenden Schreibbefehl und die zugehörige Speicheradresse über die
zugeordnete CA-Leitung zum jeweiligen Speicher 20 oder 30,
der diese Informationen möglichst
synchron zum Taktsignal CLK empfängt.
Um dies zu erreichen weisen die Befehls- und Adressdaten CA sowie
das Taktsignal CLK möglichst
identische Flug- bzw. Laufzeiten vom Speicherkontrollbaustein 10 zu
dem jeweils zugehörigen
Spei cher 20 bzw. 30 auf. Nach einer gewissen Wartezeit – nachfolgend
Schreib-Latenzzeit WL genannt – schickt
der Speicherkontrollbaustein 10 dann die zugehörigen Speicherdaten
DQ zum jeweiligen Speicher 20 oder 30, und zwar
zusammen mit dem Strobe- bzw. Abtast-Steuersignal DQS, das eine Übernahme
der Speicherdaten DQ in den jeweiligen Speicher 20 oder 30 auslöst oder
zumindest „mitauslöst".
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Das
Bemessen der Schreiblatenzzeit WL erfolgt durch Abzählen von
Pulsen des Taktsignals CLK im Speicher 20 bzw. 30;
deshalb sollte vorzugsweise eine vorgegebene Phasenbeziehung zwischen
dem Datensignal der Speicherdaten DQ und dem Abtast-Steuersignal DQS
sowie dem Taktsignal CLK vorhanden sein. Die vorgegebene Phasenbeziehung wird
im Falle von DRAM-Speichern üblicherweise
als Parameter „tDQSS" angegeben. Das Einhalten
dieser vorgegebenen Phasenbeziehung kann beispielsweise durch eine
sorgfältige
Dimensionierung der DQ/DQS-Leiterbahnen relativ zur Taktsignal-CLK-Leitung
sichergestellt werden; alternativ kann auch eine selektive Verzögerung der DQ/DQS-Signale relativ zum
Taktsignal CLK im Speicherkontrollbaustein 10 durchgeführt werden,
um die vorgegebene Phasenbeziehung zu erreichen. Unterschiedliche
Flug- bzw. Laufzeiten vom Speicherkontrollbaustein 10 zu
den jeweiligen Speichern 20 und 30 innerhalb der
Gesamtanordnung fallen im Übrigen nicht
ins Gewicht, da sich das CLK-Taktsignal und die DQ/DQS-Signale beim Schreibvorgang
in dieselbe „Richtung" – also jeweils zum ausgewählten Speicher 20 bzw. 30 hin – bewegen.
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Zum
Lesen von Speicherdaten aus einem der beiden Speicher 20 und 30 schickt
der Speicherkontrollbaustein 10 seinen Lesebefehl über die
entsprechenden Befehls- und Adressdaten CA zusammen mit seinem Taktsignal
CLK zu dem ausgewählten
Speicher. Der jeweils angesprochene Speicher 20 oder 30 zählt eine
gewisse Leselatenzzeit RL anhand des Taktsignals CLK ab und schickt
anschließend
seine Speicherdaten DQ zusammen mit einem eigenen Abtast-Steuersignal
DQS zum Speicherkontrollbaustein 10 zurück. In den Speichern 20 bzw. 30 sorgt
eine geeignete Schaltung Delay-Locked-Loop (DLL) dafür, dass
die Speicherdaten DQ sowie das Abtast-Steuersignal DQS phasengleich
zum Taktsignal CLK des Speicherkontrollbausteins 10 abgeschickt
werden. Die Ankunftszeit der Speicherdaten am Speicherkontrollbaustein 10 errechnet
sich in Bezug auf das Aussenden des Lesebefehls CA seitens des Speicherkontrollbausteins 10 wie
folgt: tData = tfCA + RL·tCK + tfDQS.
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tfCA
bezeichnet die Flug- bzw. Laufzeit des Taktsignals CLK vom Speicherkontrollbaustein 10 zum
jeweiligen Speicher 20 oder 30. tCK bezeichnet die
Periode des Taktsignals CLK und tfDQS die Laufzeit der Speicherdaten
DQ vom Speicher 20 bzw. 30 zurück zum Speicherkontrollbaustein 10.
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Betrachtet
man nun den in der 1 gezeigten Fall, dass zwei
oder mehrere Speicher 20 oder 30 in einem unterschiedlichen
elektrischen Abstand zum Speicherkontrollbaustein 10 angeordnet
sind und somit unterschiedliche elektrische Signallaufzeiten aufweisen,
so bedeutet dies, dass die Speicherdaten DQ von den beiden Speichern 20 und 30 zu
unterschiedlichen Zeiten am Speicherkontrollbaustein 10 ankommen
werden. Darüber
hinaus werden beide Ankunftszeiten im Allgemeinen völlig asynchron
zum internen Takt CLK des Speicherkontrollbausteins 10 sein.
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Der
entsprechende zeitliche Verlauf der Datensignalübertragung ist in der 2 beispielhaft dargestellt.
Man erkennt, dass der näher
am Speicherkontrollbaustein 10 angeordnete Speicher 30 („Inner
DRAM") seine Speicherdaten
DQ eher zum Speicherkontrollbaustein 10 übersendet
als der weiter entfernt angeordnete Speicher 20 („Guter DRAM"). Dies kann zu Fehlern
beim Auslesen von Speicherdaten führen.
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In
der
US 6 456 544 B1 wird
ein Verfahren zum Übertragen
von Speicherdaten von einem Speicher zu einem Speicherkontroll baustein
beschrieben, bei dem ein einem Dateneingangsverstärker nachgeschaltetes
Latch erst dann getaktet wird, wenn eine bestimmte Zeitspanne nach
dem Lesebefehl des Speicherkontrollbausteins verstrichen ist.
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In
der US 2002/0087768 A1 wird ein Verfahren zum Übertragen von Speicherdaten
beschrieben, das die eingehenden Daten erst speichert, wenn eine gültige Präambel erkannt
wurde.
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Der
Erfindung liegt nun ausgehend von dem oben erläuterten Verfahren gemäß dem Oberbegriff des
Anspruchs 1 die Aufgabe zugrunde, dieses derart zu verbessern, dass
eine fehlerhafte Datenübertragung
zwischen Speicher und Speicherkontrollbaustein möglichst zuverlässig vermieden
wird.
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Diese
Aufgabe wird erfindungsgemäß durch die
kennzeichnenden Merkmale des Anspruchs 1 gelöst. Vorteilhafte Ausgestaltungen
des erfindungsgemäßen Verfahrens
sind in Unteransprüchen
angegeben.
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Danach
ist erfindungsgemäß vorgesehen, dass
zusätzlich
zu den Speicherdaten ein Abtast-Steuersignal mit einer Präambel ausgewertet wird,
das den bevorstehenden Beginn der Datenübertragung anzeigt. Ein zugeordneter
Dateneingangsverstärker
des Speicherkontrollbausteins wird erst dann eingeschaltet, wenn
im Speicherkontrollbaustein das Vorliegen der Präambel erkannt wird.
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Ein
wesentlicher Vorteil des erfindungsgemäßen Verfahrens besteht darin,
dass bei diesem der bzw. die mit den Speichern verbundenen Dateneingangsverstärker des
Speicherkontrollbausteins ausschließlich dann eingeschaltet werden,
wenn tatsächlich
eine Datenübertragung
erfolgt. Es wird somit verhindert, dass die Dateneingangsverstärker aktiv
sind und sich der Speicherkontrollbaustein im Empfangsmodus befindet,
wenn tatsächlich
keine Datenübertragung
stattfindet und undefinierte Zustände über die jeweiligen Datenleitungen übertragen
werden. Konkret optimiert das erfindungsgemäße Verfahren also den Zeitpunkt,
zu dem die Dateneingangsverstärker
des Speicherkontrollbausteins aktiviert werden, indem es sicherstellt,
dass die Dateneingangsverstärker
nur während
einer relativ kurzen Zeit rund um die eigentliche Übertragung
der Speicher- bzw. Nutzdaten aktiviert sind. Dadurch wird verhindert,
dass nicht irrtümlich
undefinierte Zustände
auf dem DQ/DQS-Bus als Nutz- bzw. Speicherdaten „uminterpretiert" werden. Um die Steuerung
der Dateneingangsverstärker
dementsprechend gezielt durchzuführen,
wird das Abtast-Steuersignal, das
gemeinsam mit den Speicherdaten zum Spei cherkontrollbaustein übersandt
wird, auf das Vorliegen einer Präambel überwacht,
die den bevorstehenden Beginn der Datenübertragung anzeigt; erst bei Vorliegen
einer solchen Präambel
wird der zugeordnete Dateneingangsverstärker des Speicherkontrollbausteins
eingeschaltet.
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Zusammengefasst
wird bei dem erfindungsgemäßen Verfahren
also sichergestellt, dass der bzw. die Dateneingangsverstärker des
Speicherkontrollbausteins nicht vorzeitig eingeschaltet werden und „falsche" Daten empfangen
können.
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Gemäß einer
vorteilhaften Ausgestaltung des Verfahrens ist vorgesehen, dass
jeder Speicheranschluss des Speicherkontrollbausteins jeweils individuell
auf das Vorliegen einer Präambel
des zugehörigen
Abtast-Steuersignals überwacht
wird und dass jeder der Dateneingangsverstärker (Eingangsverstärker) des
Speicherkontrollbausteins jeweils ausschließlich dann eingeschaltet wird,
wenn eine solche Präambel
erkannt wird. Bei dieser Ausgestaltung des Verfahrens wird somit
sichergestellt, dass jeder der Eingangsverstärker des Speicherkontrollbausteins
jeweils stets zum „richtigen" bzw. optimalen Zeitpunkt
eingeschaltet wird.
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Vorzugsweise
handelt es sich bei dem Abtast- bzw. Strobe-Signal um ein differentielles Signal mit
inversen bzw. um 180° phasenverschobenen
Einzelsignalen, die im inaktiven Zustand einen so genannten Tristate-Zustand – also einen
hochohmigen Zustand – aufweisen.
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Vorzugsweise
wird auf das Vorliegen einer Präambel
im Falle eines differentiellen Abtast-Steuersignals geschlossen,
wenn die beiden Einzelsignale jeweils einen sich von ihrem Tristate-Zustand
unterscheidenden Signalzustand aufweisen.
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Besonders
bevorzugt werden die Eingangsverstärker jeweils erst dann eingeschaltet,
wenn die jeweilige Präambel
erkannt wurde und wenn zusätzlich
ein eine Datenübertragung
ankündi gendes,
separates Datensignalisierungssignal eine bevorstehende Datenübertragung
ankündigt.
Als das separate Datensignalisierungssignal kann beispielsweise das
sogenannte „ddr_rd_en2"-Signal herangezogen werden,
das bei DRAM-Speichern
nach dem DDR1- oder dem DDR2-Standard erzeugt wird.
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Um
sicherzugehen, dass die Eingangsverstärker des Speicherkontrollbausteins
nicht länger aktiv
sind, als dies für
ein Empfangen der Speicherdaten unbedingt nötig ist, werden die Eingangsverstärker nach
einer vorgegebenen Anzahl an Signalwechseln des Abtast-Steuersignals
abgeschaltet. Die vorgegebene Anzahl der Abtast-Steuersignalübergänge kann
beispielsweise der Burst-Länge
der Datenübertragung
entsprechen. Alternativ kann die vorgegebene Anzahl der Abtast-Steuersignalwechsel
einem ganzzahligen Vielfachen dieser Burstlänge entsprechen.
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Alternativ
können
die Eingangsverstärker des
Speicherkontrollbausteins auch nach Empfang einer Postambel des
Abtast-Steuersignals
abgeschaltet werden.
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Bei
dem Auslesebefehl zum Auslesen von Speicherdaten aus dem Speicher
kann es sich beispielsweise um Steuerdaten handeln, die Befehlsdaten
zum Hervorrufen des Lesevorgangs und Adressdaten zum Definieren
der auszulesenden Speicheradresse des Speichers umfassen.
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Das
Vorliegen einer Präambel
lässt sich
im Falle eines differentiellen Abtast-Steuersignals besonders einfach
und damit vorteilhaft erkennen, indem die beiden differentiellen
Einzelsignale des Abtast-Steuersignals mit jeweils einer zugeordneten Referenzspannung
verglichen werden. Auf das Vorliegen einer Präambel wird geschlossen, wenn
eines der beiden Einzelsignale größer als die zugeordnete Referenzspannung
und das jeweils andere Einzelsignal kleiner als die zugeordnete
Referenzspannung ist. Vorzugsweise unterscheiden sich die beiden
Referenzspannungen jeweils von der Mittenspannung zwi schen dem maximalen
und dem minimalen Spannungslevel der beiden differentiellen Eingangssignale.
Beispielsweise kann eine der beiden Referenzspannungen größer als
die Mittensspannung und die andere Referenzspannung kleiner als
die Mittenspannung sein.
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Das
Auswerten der beiden Vergleichsergebnisse des Vergleichs zwischen
Einzelsignal und Referenzspannung kann besonders einfach und damit vorteilhaft
beispielsweise mit einem Und-Glied
durchgeführt
werden.
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Die
Erfindung bezieht sich darüber
hinaus auf einen Speicherkontrollbaustein mit mindestens einem Anschluss
an einen Speicher, wobei der mindestens eine Anschluss zumindest
einen Abtast-Steuersignaleingang zum Empfang eines Abtast-Steuersignals des
Speichers und einen Dateneingang zum Empfang der Speicherdaten des
Speichers aufweist.
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Um
bei einem solchen Speicherkontrollbaustein sicherzustellen, dass
ein fehlerhaftes Auslesen von Speicherdaten verhindert wird, sind
erfindungsgemäß die kennzeichnenden
Merkmale des Anspruchs 15 vorgesehen.
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Vorteilhafte
Ausgestaltungen des erfindungsgemäßen Speicherkontrollbausteins
sind in Unteransprüchen
angegeben.
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Bezüglich der
Vorteile des erfindungsgemäßen Speicherkontrollbausteins
wird auf die obigen Ausführungen
im Zusammenhang mit dem erfindungsgemäßen Verfahren verwiesen.
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Die
Erfindung wird nachfolgend anhand eines Ausführungsbeispieles näher erläutert. Dabei zeigen
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3 ein
Ausführungsbeispiel
einer Anordnung, anhand derer beispielhaft das erfindungsgemäße Verfahren
erläutert
wird und das außerdem
einen erfindungsgemäßen Speicherkontrollbaustein aufweist,
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4 den
zeitlichen Verlauf eines Auslesevorgangs aus einem Speicher der
Anordnung gemäß 3 und
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5 ein
Ausführungsbeispiel
für eine
Präambelerfassungseinrichtung
für den
Speicherkontrollbaustein gemäß 3.
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In
der 3 ist eine Anordnung bestehend aus einem Speicherkontrollbaustein 40 und
zwei DRAM-Speichern 20 und 30 dargestellt. Die
beiden DRAM-Speicher 20 und 30 entsprechen den
beiden Speichern gemäß 1.
Der Speicherkontrollbaustein 40 gemäß 3 unterscheidet
sich von dem Speicherkontrollbaustein 10 gemäß 1 in
der Ausgestaltung des Signaleingangs, wie nachfolgend näher erläutert wird.
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Der
Speicherkontrollbaustein 40 weist einen ersten Anschluss 50 für den Speicher 20 auf.
Dieser erste Anschluss 50 ist mit einem Datensignalanschluss
E50a und einem Abtast-Steuersignalanschluss
E50b ausgestattet. An den Datensignalanschluss E50a ist eine erste
Signalleitung bzw. ein Datenbus 501 zum Übertragen
der Speicherdaten DQ angeschlossen, die vom Speicherkontrollbaustein
im Speicher 20 abgespeichert oder vom Speicher 20 zurück zum Speicherkontrollbaustein 40 ausgelesen werden;
mit dem Abtast-Steuersignalanschluss E50b ist eine Signalleitung 502 zum Übertragen
des Strobe- bzw. Abtast-Steuersignals DQS verbunden. Die beiden
Signalleitungen 501 und 502 sind jeweils bidirektional
ausgelegt, so dass sowohl Speicherdaten in den Speicher 20 hineingeschrieben
als auch aus diesem ausgelesen werden können.
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Zum
Anschluss des zweiten Speichers 30 weist der Speicherkontrollbaustein 40 einen
zweiten Anschluss 60 mit einem Datensignalanschluss E60a und
einem Abtast-Steuersignalanschluss E60b auf. An den Datensignalanschluss
E60a ist eine erste Signalleitung bzw. ein Datenbus 601 zum Übertragen der
Speicherdaten DQ angeschlossen; mit dem Abtast- Steuersignalanschluss E60b ist eine
Signalleitung 602 zum Übertragen
des Strobe- bzw. Abtast-Steuersignals DQS verbunden. Die beiden
Signalleitungen 601 und 602 lassen sich jeweils
bidirektional betreiben, um ein Abspeichern von Speicherdaten im
Speicher 30 sowie ein Auslesen daraus zu ermöglichen.
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Der
Speicherkontrollbaustein 40 weist darüber hinaus einen Taktausgang 70 auf, über den
ein Taktsignal CLK zu den beiden Speichern 20 und 30 übertragen
wird. Außerdem
ist ein Befehlsbus 80 vorhanden, mit dem Befehls- und Adressdaten
CA zu den beiden Speichern 20 und 30 übermittelt
werden können.
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In
der 3 ist erkennbar, dass an den beiden Anschlüssen 50 und 60 im
Speicherkontrollbaustein 40 jeweils eine Präambel-Erfassungseinrichtung 100 und 110 angeschlossen
ist. Die beiden Präambel-Erfassungseinrichtungen 100 und 110 dienen jeweils
dazu, die beiden Signalleitungen 502 und 602 zu überwachen
und das darauf übertragene
Abtast-Steuersignal DQS auf das Vorhandensein einer Präambel auszuwerten.
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Mit
den beiden Präambel-Erfassungseinrichtungen 100 und 110 steht
ausgangsseitig jeweils ein Dateneingangsverstärker 200 bzw. 210 – nachfolgend
kurz Eingangsverstärker
genannt – in
Verbindung. Der eine der beiden Eingangsverstärker 200 ist eingangsseitig
außerdem
an die Signalleitung 501 angeschlossen und verstärkt die
am Anschluss 50 des Speicherkontrollbausteins ankommenden
Speicherdatensignale DQ unter Bildung verstärkter Speicherdatensignale
DQ'; der andere
Eingangsverstärker 210 steht
eingangsseitig außerdem
mit der Signalleitung 601 in Verbindung und verstärkt die
am Anschluss 60 des Speicherkontrollbausteins ankommenden
Speicherdatensignale DQ unter Bildung verstärkter Speicherdatensignale
DQ'.
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Die übrigen Komponenten
des Speicherkontrollbausteins 40, mit denen u. a. die Eingangsverstärker 200 und 210 verbunden
sind, sind in der 3 der Übersichtlichkeit halber nicht dargestellt; diese
Komponenten können
beispielsweise den bei herkömmlichen
Speicherkontrollbausteinen üblichen Komponenten
entsprechen.
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Bei
der Anordnung gemäß 3 lässt sich mit
dem Speicherkontrollbaustein 40 beispielsweise der Speicher 20 auslesen;
dies wird nun nachfolgend im Detail erläutert. Die nachstehenden Ausführungen gelten
für das
Auslesen des weiteren Speichers 30 in entsprechender Weise.
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Zum
Auslesen des Speichers 20 übersendet der Speicherkontrollbaustein 40 über den
Befehlsbus 80 zunächst
entsprechende Befehls- und Adressdaten CA zu dem Speicher 20.
Die Befehls- und Adressdaten umfassen dabei den Befehl, dass der Speicher
ausgelesen wird, und darüber
hinaus die Adressdaten der auszulesenden Speicherzelle bzw. der
auszulesenden Speicherzellen.
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Sobald
der Speicher 20 den Lesebefehl des Speicherkontrollbausteins 40 empfängt, zählt er eine gewisse
Leselatenzzeit RL ab und schickt anschließend die angeforderten Speicherdaten
DQ über
die Signalleitung 501 zum Speicherkontrollbaustein 40. Vor
dem Übersenden
der Speicherdaten DQ wird der Speicher 20 zusätzlich über die
Signalleitung 502 ein Abtast-Steuersignal DQS zum Speicherkontrollbaustein 40 übersenden.
Mit diesem Abtast-Steuersignal DQS wird dem Speicherkontrollbaustein 40 der
Takt mitgeteilt, mit dem die Speicherdaten DQ über die Signalleitung 501 übertragen
werden und gemäß dem die
Speicherdaten DQ von dem Speicherkontrollbaustein 40 ausgewertet
werden müssen.
Das Abtast-Steuersignal DQS wird dabei von dem Speicher 20 mit
einer Präambel
versehen, deren Verlauf in der 4 dargestellt
ist.
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Man
erkennt in der 4, dass zu einem Zeitpunkt t
= 10ns das Abtast-Steuersignal DQS von einem undefinierten Zustand
in einen definierten Zustand übergeht.
Zu diesem Zeitpunkt t = 10ns nimmt das Abtast-Steuersignal DQS eine
logische „0" an. Dieser Zustand
wird von der Präambel-Erfassungseinrichtung 100 als
Präambel
(P) aufgefasst; sobald eine solche Präambel (P) von der Präambel-Erfassungseinrichtung 100 detektiert
wird, sendet diese mit einer gewissen Zeitverzögerung tpreon ein
Einschaltsignal predet zu dem Eingangsverstärker 200, der daraufhin
eingeschaltet wird. Das Aktivwerden des Eingangsverstärkers 200 ist
in der 4 durch das Signal rcv_en visualisiert. Man erkennt,
dass das Signal rcv_en bei Vorliegen des Einschaltsignals predet
eine logische 1 annimmt, wodurch signalisiert wird, dass der Eingangsverstärker 200 aktiv
ist und Datensignale DQ des Speichers 20 empfangen kann.
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Vorzugsweise
wird der Eingangsverstärker 200 erst
dann eingeschaltet, wenn sowohl das Einschaltsignal predet der Präambel-Erfassungseinrichtung 100 als
auch zusätzlich
ein Ankündigungssignal ddr_rd_en2
vorliegt, das das Eintreffen der Speicherdaten DQ signalisiert bzw.
ankündigt.
Das Ankündigungssignal
ddr_rd_en2 wird vorn Speicherkontrollbaustein 40 erzeugt,
nachdem dieser seinen Lesebefehl an den Speicher 20 übermittelt
hat, und zwar unmittelbar danach oder nach einer vorgegebenen Latenzzeit.
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Sobald
das Signal rcv_en eine logische „1" aufweist, werden weitere Signalwechsel
des predet-Signals ignoriert; das Abschalten des Eingangsverstärkers 200 und
damit das Zurücksetzen
des Signals rcv_en auf eine logische „0" erfolgt nach einer vorgegebenen Anzahl
an DQS-Übergängen – der sogenannten
Burst-Länge
(BL), die für
alle Auslesevorgänge
gleich ist- oder
nach einem ganzzahligen Vielfachen dieser Länge.
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In
der 5 ist ein Ausführungsbeispiel
für die
beiden Präambel-Erfassungseinrichtungen 100 und 110 gezeigt.
Man erkennt eine Spannungsteilereinrichtung 300, die durch
drei vorzugsweise gleich große
elektrische Widerstände
R1, R2 und R3 gebildet ist. An die Verbindungsstelle zwischen den
beiden Widerständen
R1 und R2 ist ein erster Komparator 310 mit sei nem „Minus"-Anschluss (invertierender Anschluss)
angeschlossen. Mit der Verbindungsstelle zwischen den beiden Widerständen R2
und R3 ist ein zweiter Komparator 320 mit seinem „Plus-Anschluss" (nicht-invertierender
Anschluss) verbunden.
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Bei
dem Abtast-Steuersignal DQS handelt es sich um ein differentielles
Signal bestehend aus beiden zueinander komplementären Einzelsignalen DQS
und bDQS; das eine Einzelsignal DQS ist an den „Minus-Anschluss" des zweiten Komparators 320 und
das andere Einzelsignal bDQS an den „Plus-Anschluss" des ersten Komparators 310 angeschlossen.
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Ausgangsseitig
stehen die beiden Komparatoren mit einem logischen „UND"-Glied 350 in
Verbindung, das an seinem Ausgang A350 das Einschaltsignal predet
der Präambel-Erfassungseinrichtung 100 bzw. 110 erzeugt.
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Die
Präambel-Erfassungseinrichtung 100 bzw. 110 funktioniert
folgendermaßen:
Falls
das differentielle Abtast-Steuersignal DQS inaktiv ist und demgemäß seinen
hochohmigen Tristate-Zustand aufweist, erzeugen die beiden Komparatoren 310 und 320 an
ihrem Ausgang eine logische „0", so dass auch das
predet-Signal eine logische „0" aufweisen wird.
Der zugeordnete Eingangsverstärker 200 bzw. 210 bleibt
somit ausgeschaltet.
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Sobald
das differentielle Abtast-Steuersignal DQS einen aktiven Zustand
anzeigt und bDQS seinen „high"-Pegel (logische „1") und DQS seinen „low"-Pegel (logische „0") annimmt, erzeugen
die beiden Komparatoren 310 und 320 an ihrem Ausgang eine
logische „1", so dass auch das
predet-Signal eine logische „1" aufweisen wird.
Der zugeordnete Eingangsverstärker 200 bzw. 210 wird
somit eingeschaltet.
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Wie
an den obigen Ausführungen
erkennbar wird, signalisiert das predet-Signal auch dann eine logische „0", wenn das eine Einzelsignal
bDQS eine logische „0" und das andere Einzelsignal
eine logische „1" annimmt. Dies spielt
jedoch keine wesentliche Rolle, da trotz allem der Übergang
vom Tristate-Zustand
in den „Präambel"-Zustand sicher erkannt
und der zugehörige
Eingangsverstärker
zuverlässig
eingeschaltet wird.
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- 10
- Speicherkontrollbaustein
- 20
- Speicher
- 30
- Speicher
- 40
- Speicherkontrollbaustein
- 50
- Anschluss
- E50a
- Datensignalanschluss
- E50b
- Abtast-Steuersignalanschluss
- 60
- zweiter
Anschluss
- E60a
- Datensignalanschluss
- E60b
- Abtast-Steuersignalanschluss
- 70
- Taktausgang
- 80
- Befehlsbus
- 100
- Präambel-Erfassungseinrichtung
- 110
- Präambel-Erfassungseinrichtung
- 200
- Eingangsverstärker
- 210
- Eingangsverstärker
- 300
- Spannungsteilereinrichtung 300
- 310
- erster
Komparator
- 320
- zweiter
Komparator
- 350
- logisches „UND"-Glied
- 501
- erste
Signalleitung
- 502
- zweite
Signalleitung
- 601
- erste
Signalleitung
- 602
- zweite
Signalleitung
- R1
- elektrischer
Widerstand
- R2
- elektrischer
Widerstand
- R3
- elektrischer
Widerstand
- CA
- Befehls-
und Adressdaten
- CLK
- Taktsignal
- DQS
- Strobe-Signal
bzw. Abtast-Steuersignal
- DQ
- Speicherdaten
- DL
- Schreiblatenzzeit
DL
- RL
- Leselatenzzeit
- tData
- Ankunftszeit
- tfCA
- Flug-
bzw. Laufzeit
- tCK
- Periode
des Taktsignals
- tfDQS
- Laufzeit
der Speicherdaten
- tpreon
- Zeitverzögerung
- predet
- Einschaltsignal
- rcv_en
- Signal,
das Aktivwerden des Eingangsverstärkers
-
- anzeigt,
- ddr_rd_en2
- Ankündigungssignal
- BL
- Burst-Länge
- DQS,
bDQS
- Einzelsignalen
- P
- Präambel