-
Die
vorliegende Erfindung bezieht sich auf eine Schaltung, in der ein
empfangendes Signal basierend auf einem Referenzpegel bewertet wird,
wie sie insbesondere in Speichersystemen eingesetzt wird.
-
8 zeigt ein Speichersystem,
das zwei DRAMs 800a, 800b (DRAM; DRAM = Dynamic
Random Access Memory) sowie einen Memory-Controller 801 aufweist.
Der Memory-Controller 801 sowie die DRAMs 800a, 800b sind über Signalleitungen
verbunden, die die Signale DQ[c] und DQ[d] übertragen. Die Signale DQ[c],
DQ[d] sind mit Eingangs- bzw. Ausgangsschaltungen des Memory-Controllers 801 sowie
der DRAMs 800a, 800b verbunden. 8 zeigt dabei eine schematische Darstellung
einer Punkt-zu-Zweipunkt-Verbindung
(P22P), wie sie beispielsweise beim DDR3 Datenbus erwartet wird.
In 8 sind sowohl für den Memory Controller 801 als
auch die DRAMs 800a, 800b jeweils zwei Eingangs-
und Ausgangsschaltungen gezeigt. Jede dieser Eingangs- und Ausgangsschaltungen
weist einen Eingangsbuffer 804, 804', 836, 836', einen Ausgangsbuffer 834, 834', 838, 838' einen Terminierungswiderstand
RTT sowie eine Ausgangstreiberstärke
RON auf. Eine Ausgangstreiberstärke
ist mit RON gekennzeichnet. Zum Bewerten der empfangenen Signale
DQ[c], DQ[d] sind die Eingangsbuffer 804, 804', 836, 836' sowohl mit
den Signalen DQ[c], DQ[d] als auch mit einem externen Referenzspannungssignal
VREF_ext verbunden, das von einem Referenzspannungsgenerator 832' erzeugt wird.
Eine Bewertung erfolgt durch einen Vergleich einer Signalspannung
der Signale DQ[c], DQ[d] mit einer von dem Referenzspannungssignal
VREF_ext bereitgestellten Referenzspannung.
-
Liegt
die Signalspannung über
der Referenzspannung, so wird ein erster logischer Wert detektiert, liegt
die Signalspannung dagegen unterhalb der Referenzspannung, so wird
ein zweiter logischer Wert detektiert und von den Eingangsbuffern 804, 804', 836, 836' an die DRAMs 800a, 800b bzw.
den Memory-Controller 801 bereitgestellt.
Die Leitungen der Signale DQ[c], DQ[d] sind in den DRAMs 800a, 800b und
dem Memory-Controller 801 über die
Terminierungswiderstände
RTT mit einer Terminierungsspannung abgeschlossen, die von einem
Terminierungssignal VTT_ext an die DRAMs 800a, 800b sowie
den Memory-Controller 801 bereitgestellt wird und von einem
Terminierungsspannungsgenerator 833' erzeugt wird. Die Signale DQ[c],
DQ[d] sind bidirektionale Signale, die von den Ausgangsbuffern 834, 834', 838, 838' getrieben werden.
Die Signale DQ[c], DQ[d] sind beispielhaft gewählt. Der Memory-Controller 801 sowie
die DRAMs 800a, 800b weisen üblicherweise eine Vielzahl
weiterer Signaleingangs- und Ausgangsschaltungen auf, die aus Gründen der Übersichtlichkeit
jedoch nicht dargestellt sind.
-
Anstelle
der gezeigten Referenzspannungsversorgung durch den Referenzspannungsgenerator 832', kann alternativ
eine Referenzspannungsversorgung einzeln pro Chip erfolgen, beispielsweise
unter Einsatz separater Referenzspannungsgeneratoren oder einer
interner Referenzspannungserzeugung auf jedem Chip.
-
Bei
einem Schreib-Fall, also einem Übertragen
von Daten über
die Datensignale DQ[c], DQ[d] vom Memory-Controller 801 mit
RON als Ausgangstreiberstärke
zu einem oder beiden DRAMs 800a, 800b, die jeweils
den Terminierungswiderstand RTT aufweisen. Ein solcher Schreib-Fall
wird in den folgenden Abbildungen beispielhaft beschrieben. Dies
ist jedoch keine Einschränkung,
da der beschriebene Schreib-Fall auf jede Art von Datentransfer
bei verschiedenen Kombinationsmöglichkeiten
von Ausgangstreiberschaltungen, Terminierungsschaltungen und Eingangsempfangsschaltungen übertragbar
ist.
-
Mit
steigenden Datenraten auf Interfacebussen von Speicherchips, also
beispielsweise die in 8 gezeigten
Signale DQ[c], DQ[d] zwischen dem Memory-Controller 801 und
den DRAMs 800a, 800b, steigen die Genauigkeitsanforderungen
an die Interfaceschaltungen der Speicherbausteine. Die Genauigkeitsanforderungen
lassen sich kategorisieren nach Art der Interfaceschaltungen wie
Ausgangstreiber, Eingangsempfänger,
Terminierungsschaltungen, in 8 also
die Eingangsbuffer 804, 804', 836, 836', die Ausgangstreiber 834, 834', 838, 838' sowie die Terminierungswiderstände RTT.
Ferner lassen sich die Genauigkeitsanforderungen kategorisieren
nach Art der Anforderung wie einer Genauigkeit von Widerstandswerten,
Spannungsbereichen, Timinganforderungen oder Lastkapazitäten.
-
Eine
mögliche
Kombination von Genauigkeitsanforderungen sieht beispielsweise folgendermaßen aus:
-
Ausgangstreiber (Off-Chip-Driver,
OCD):
-
- – Ausgangsimpedanz:
40 Ω +/-
10
- – Ausgangstiminggenauigkeit,
tDQSQ, tQHS, tAC, tDQSCK: +/- 125 Pikosekunden ... +/- 150 Pikosekunden
- – Parasitäre Kapazität am IO
Pin (Summe aller IO Schaltungen und Gehäuse): 2 ... 3 pF
-
Eingangsempfangsschaltung
(Receiver, RCV):
-
- – Vin
AC: Vref +/- 200 mV
- – Vin
DC: Vref +/- 100 mV
- – Vref:
1,05 V +/- 40 mV
-
Terminierungsschaltung
(On-Die-Termination, ODT):
-
- – Terminierungswiderstand
RTT: 60 Ω oder
120 Ω +/-
10 %
- – Terminierungsspannung
VTT: 1,5 V +/- 75 mV
-
Die 9 und 10 zeigen simulierte Datenaugen 912, 1012 von
den in 8 gezeigten Datensignalen DQ[c],
DQ[d]. 9 zeigt das simulierte
Datenauge 912 an den Eingangsverstärkern der beiden in 8 gezeigten DRAMs bei nominal
eingestellten RON- und RTT-Werten und bei einer Terminierungsspannung
VTT = 1,5 V. Die Terminierungsspannung VTT wird von dem in 8 gezeigten Terminierungsspannungsgenerator bereitgestellt.
Das gezeigte Datensignal wechselt zwischen einem oberen Spannungswert 912a bei
ca. 1,5 V und einem unteren Spannungswert 912b bei ca.
0,6 V. Die beiden Spannungswerte 912a, 912b entsprechen zwei
Signalzuständen,
die als „high" und „low" bezeichnet werden
und den Wert eines übertragenen
Datenbits bezeichnen. Das Datenauge ist symmetrisch bezüglich einer
als nominal angenommenen Referenzspannung VREF = 1,05 V. Die Referenzspannung
VREF wird in 8 von dem
Referenzspannungsgenerator erzeugt. Der in 9 gezeigte Fall ist ideal, da für beide
Signalzustände 912a, 912b gleiche
Bedingungen herrschen. In dieser und in folgenden Figuren ist eine
Inter-Symbol-Interferenz (ISI; ISI = inter-symbolinterference) definiert
als eine Breite eines Kreuzungsbereichs des Datenauges mit der Referenzspannung
VREF. In dem in 9 gezeigten
idealen Fall weist die ISI eine Breite von 30 Pikosekunden auf.
Ein Ausgangstreiberwiderstand RON_CTRL hat einen Wert von 40 Ohm
und ein Terminierungswiderstand einen Wert von 120 Ohm.
-
10 zeigt das Datenauge 1012 für den Fall,
daß ein
Ausgangstreiber etwas niederohmiger und ein Terminierungswiderstand
etwas hochohmiger ist, im Vergleich zu dem in 9 gezeigten Ausführungsbeispiel. Anstelle der
nominalen Werte in 9 entspricht
in 10 die Ausgangstreiberstärke RON
= 0,9·RON_nom
und der Terminierungswiderstand RTT = 1,1·RTT_nom. Die Terminierungsspannung
VTT ist weiterhin bei 1,5 V. Dadurch verschiebt sich lediglich der
Low-Pegel 1012b an den Eingangsverstärkern der beiden DRAMs von
ca. 0,6 V in 9 auf 0,5
V in 10. Der High-Pegel 1012a bleibt
unverändert
bei ca. 1,5 V. Dies bewirkt, daß ein
Kreuzungspunkt ISI' des
Datenauges des Signals 1012 nicht mehr mit der Referenzspannung
VREF = 1,05 V zusammenfällt,
sondern nach unten wandert. Dadurch wird eine Zeit, die den Eingangsver stärkern für die Erkennung
einer logischen 1 zu Verfügung
steht, reduziert. Dies drückt
sich aus an der ISI',
die an dem Referenzspannungswert von 1,05 V gemessen wird. Sie erhöht sich
von ca. 30 Pikosekunden in 9 auf
ca. 50 Pikosekunden. Ein Ausgangstreiberwiderstand RON_CTRL hat
einen Wert von 36 Ohm und ein Terminierungswiderstand einen Wert
von 132 Ohm.
-
Die
anhand von 10 beschriebene
Verschiebung des Datenauges relativ zur Referenzspannung VREF tritt
vor allem dann auf, wenn die Terminierungsspannung VTT nominal auf
einen anderen Wert eingestellt ist als die Referenzspannung VREF.
Dies ist beispielsweise bei neuen Speicherinterfaces der Fall. So
ist beispielsweise bei GDDR3 (GDDR3 = Graphics-DDR3) die Terminierungsspannung
VTT gleich 1,8 V und die Referenzspannung VREF = 1,26 V. Bei dem
zukünftigen
Standard für
DDR3 Commodity DRRMs erwartet man derzeit VTT = 1,5 V und VREF =
1,05 V.
-
11 zeigt eine Zunahme der
anhand der 9 und 10 erläuterten ISI, gemessen an einer
nominalen Referenzspannung VREF_nom = 1,05 V, dargestellt als ISI_sim_Vref_nom
als Funktion einer gegenläufigen
Parametervariation von RON und RTT. So erhöht sich die ISI bei RON = 0,8·RON_nom
und RTT = 1,2·RTT_nom
auf ca. 80 Pikosekunden gegenüber
30 Pikosekunden im Nominalfall. 11 zeigt
zusätzlich, daß bei Abweichungen
von ca. +/- 20 % oder +/- 30 % eine einfache Näherungsformel für eine Berechnung der
ISI verwendet werden kann. Nimmt man eine Input-Slew-Rate von 2,4
V/ns an den Eingangsverstärkern an,
wobei dieser Wert gut zu dem in 9 gezeigten
Datenauge paßt,
so kann eine zusätzlich
auftretende ISI unter Verwendung eines Steigungsdreiecks aus Spannung,
Zeit und Slew-Rate berechnet werden, in 11 dargestellt als ISI_cal_2,4 V/ns.
-
11 läßt also die Folgerung zu, daß eine maximal
zulässige
Abweichung vom Nominalwert bei RON und RTT auf +/- 10 % begrenzt
sein muß,
um eine auftretende ISI bei nominalen VREF auf ca. 65 Pikosekunden
zu begrenzen.
-
Bei
aktuellen Speicher-Interface-Standards wie DDR2 oder GDDR3 werden
die oben genannten Genauigkeitsanforderungen dadurch erfüllt, daß die Ausgangstreiber
und/oder die Terminierungswiderstände innerhalb gewisser Grenzen
auf dem Chip einstellbar sind. Durch entsprechende Kalibrierroutinen
werden die tatsächlichen
Werte dieser Widerstände
im System so gut als möglich
dem nominalen Wert angenähert.
-
Bei
DDR2 erfolgt eine Kalibrierung im System durch den Memory-Controller.
Dies ist nachteilhaft, da ein zeitaufwendiges Kalibrierprotokoll
sowie eine komplexe Implementierung erforderlich ist. Außerdem weisen
die Chip-Pins eine hohe Kapazität
auf, die durch eine feine Einstellbarkeit der Treiberstärke RON
verursacht wird.
-
Bei
GDDR3 erfolgt eine Auto-Kalibrierung der Chips im System. Dies ist
nachteilhaft, da hochgenaue, externe oder eventuell auch interne
Referenzwiderstände
notwendig sind. Ebenso weisen die Chip-Pins eine hohe Kapazität auf, die
durch eine feine Einstellbarkeit der Treiberstärke RON und der Terminierungsstärke RTT
verursacht wird.
-
Die
Aufgabe der vorliegenden Erfindung besteht darin, eine Schaltung
sowie ein Verfahren zum Empfangen eines Signals zu schaffen, die
eine hohe Flexibilität
aufweisen.
-
Diese
Aufgabe wird durch eine Schaltung gemäß Anspruch 1 bzw. ein Verfahren
gemäß Anspruch
18 gelöst.
-
Die
vorliegende Erfindung schafft eine Schaltung mit folgenden Merkmalen:
einem
Signaleingang;
einer Einrichtung zum Ermitteln eines Referenzpegels
basierend auf Eigenschaften eines am Signaleingang empfangenen Signals;
und
einer Einrichtung zum Bewerten eines am Signaleingang empfangenen
Signals basierend auf dem Referenzpegel.
-
Die
vorliegende Erfindung schafft ferner ein Verfahren mit folgenden
Schritten:
- (a) Bereitstellen eines Signals
an einem Signaleingang;
- (b) Ermitteln eines Referenzpegels basierend auf Eigenschaften
eines am Signaleingang empfangenen Signals; und
- (c) Bewerten eines am Signaleingang empfangenen Signals basierend
auf dem Referenzpegel.
-
Der
vorliegenden Erfindung liegt die Erkenntnis zugrunde, daß sich ein
zum Bewerten eines empfangenen Signals erforderlicher Referenzpegel
vorteilhaft aus Eigenschaften des empfangenen Signals ermitteln läßt. Dies
ist vorteilhaft, da das Problem der Interface-Genauigkeitsanforderungen
dadurch gelöst
wird, dass die Referenzspannung, die der empfangende Chip benötigt, auf
jedem empfangenden Chip selbst generiert und während des Betriebes kalibriert
wird. Somit wird die zum Empfangen von Signalen notwendige Referenzspannung
während
des Betriebes individuell pro Chip auf einen optimalen Wert kalibriert.
-
Durch
die Kalibrierung des Referenzpegels liegt ein Datenauge des Signals
wieder symmetrisch bezüglich
des Referenzpegels, der üblicherweise
eine Referenzspannung ist. Dies ermöglicht eine Erhöhung der Datenübertragungsrate.
Eine Übertragung
von unterschiedlichen Signalwerten, also 0 und 1, erfolgt gleich
gut. Ein weiterer Vorteil liegt darin, daß eine Kalibrierung der Ausgangstreiberstärke RON
und des Terminierungswider stands RTT wahlweise erfolgen oder je
nach Stärke
von Schwankungen der Ausgangstreiberstärke oder des Terminierungswiderstands
verursacht durch Prozeßfluktuation,
Versorgungsspannungstoleranzen und Temperaturabhängigkeiten entfallen kann.
Da die Treiberstärke
RON und der Terminierungswiderstand RTT gar nicht mehr bzw. nur
noch in sehr groben Schritten einstellbar sein muß, kann
die Anzahl der zu bzw, abschaltbaren Transistorfinger stark reduziert
werden und Chip-Pins weisen damit eine geringe Kapazität auf.
-
Bevorzugte
Ausführungsbeispiele
der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf
die beiliegenden Zeichnungen näher
erläutert.
Es zeigen:
-
1 eine
schematische Darstellung einer Schaltung gemäß der vorliegenden Erfindung;
-
2 eine
detaillierte schematische Darstellung einer Schaltung gemäß der vorliegenden
Erfindung;
-
3 eine
detailliertes Schaltbild einer Einrichtung zum Ermitteln eines Referenzsignals;
-
4 ein
detailliertes Schaltbild einer Einrichtung zum Ermitteln eines Referenzpegels
aus einem Referenzsignal;
-
5a,b
eine graphische Darstellung eines Spannungsverlaufs des in 3 gezeigten
Referenzsignals;
-
6 eine
graphische Darstellung einer Intersymbol-Interference des in 3 gezeigten
Referenzsignals;
-
7 eine
schematische Darstellung einer Anordnung aus mehreren Schaltungen
gemäß der vorliegenden
Erfindung;
-
8 eine
schematische Darstellung eines Speichersystems gemäß dem Stand
der Technik;
-
9 eine
graphische Darstellung eines Signalverlaufs eines in 8 gezeigten
Signals;
-
10 eine
weitere graphische Darstellung eines Signalverlaufs eines in 8 gezeigten
Signals; und
-
11 eine
graphische Darstellung einer Änderung
von Parametern der in 8 gezeigten Schaltung.
-
In
der nachfolgenden Beschreibung der bevorzugten Ausführungsbeispiele
der vorliegenden Erfindung werden für die in den verschiedenen
Zeichnungen dargestellten und ähnlich
wirkenden Elemente gleiche oder ähnliche
Bezugszeichen verwendet, wobei auf eine wiederholte Beschreibung
dieser Elemente verzichtet wird.
-
1 zeigt
eine schematische Darstellung einer Schaltung gemäß der vorliegenden
Erfindung. Die Schaltung 100 weist eine Einrichtung 102 zum
Ermitteln eines Referenzpegels und eine Einrichtung 104 zum Bewerten
auf. Ein Signal 112 ist mit einem Signaleingang 113 der
Schaltung 100 verbunden und wird von der Einrichtung 102 zum
Ermitteln eines Referenzpegels sowie von der Einrichtung 104 zum
Bewerten empfangen. Die Einrichtung 102 zum Ermitteln eines
Referenzpegels stellt einen Referenzpegel 114 an die Einrichtung 104 zum
Bewerten bereit. Die Einrichtung 104 zum Bewerten ist ausgebildet,
um das Signal 112 basierend auf dem Referenzpegel 114 zu
bewerten und anhand dieser Bewertung eine Signalinformation 116 an
die Schaltung bereitzustellen. Die Signalinformation 116 entspricht
einer über
das Signal 112 an die Schaltung 100 übertragenen
Information.
-
Die
Einrichtung 102 zum Ermitteln eines Referenzpegels ermittelt
den Referenzpegel 114 basierend auf Eigenschaften des empfangenen
Signals 112. Die Eigenschaften des empfangenen Signals 112 charakterisieren
dabei eine Signalintegrität
des empfangenen Signals 112. Die Eigenschaften des Signals 112 hängen sowohl
vom Übertragungsweg
zu der Schaltung 100 als auch von Empfangsparametern in
der Schaltung 100 ab. Zusätzlich hängt die Eigenschaft des Signal 112 von
zeitlich variablen Parametern aufgrund Versorgungsspannungstoleranzen,
Temperaturabhängigkeiten
oder Alterungsprozessen ab. Eine Änderung der Signaleigenschaften
hat zur Folge, daß das
Signal 112 in der Einrichtung 104 zum Bewerten
falsch bewertet wird und damit eine falsche Signalinformation 116 von
der Einrichtung 104 zur Bewertung für anschließende Schaltungsblöcke bereitgestellt
wird. Um dies zu vermeiden, stellt die Einrichtung 102 zum
Ermitteln eines Referenzpegels den Referenzpegel 114 bereit,
der an die Eigenschaften des Signals 112 angepaßt ist.
Dies ermöglicht der
Einrichtung 104 zum Bewerten, eine korrekte Bewertung des
Signals 112 durchzuführen.
-
2 zeigt
ein detailliertes Blockschaltbild eines Ausführungsbeispiels einer Schaltung 200 in
Form eines Speicherchips gemäß der vorliegenden
Erfindung. In diesem Ausführungsbeispiel
ist die Schaltung 200 ein Speicherchip in Form eines DRAM.
Der Speicherchip weist eine Einrichtung 202 zum Ermitteln
eines Referenzpegels auf. Die Einrichtung 202 zum Ermitteln
eines Referenzpegels weist einen Integrator 202a und einen
S/H-Buffer 202b (S/H; S/H = Sample and Hold), der über ein
Referenzsignal 203 mit dem Integrator 202a verbunden
ist, auf. Zum Empfangen eines internen Datensignals 212,
das dem Speicherchip 200 als Datensignal DQ[c] über einen
Signaleingang 113a' zur
Verfügung
gestellt wird, weist der Speicherchip 200 eine Einrichtung 204 zum
Bewerten in Form eines Eingangsverstärkers auf. Das Datensignal
DQ[c] ist Störeinflüssen PkgESD (ESD; ESD = electrostatic discharge)
unterworfen. Diese Störeinflüsse können beispielsweise
durch Indukti vitäten
zwischen Pad und Receiver hervorgerufen werden und können an
den einzelnen Signaleingängen unterschiedlich
ausgebildet sein. Bei einem Signaleingang mit einer ESD-Schutzvorrichtungen,
als Schutz gegenüber
elektrostatischen Entladungen, bewirkt die ESD-Schutzvorrichtung
ebenfalls eine Beeiflussung des Signals. Ein Package ESD Schutz
kann an allen Signaleingängen
des Speicherchip 200 in identischer Form vorhanden sein.
Die Das interne Datensignal 212 ist in dem Speicherchip 200 über einen
mit RTT bezeichneten Terminierungswiderstand gegenüber einer
Terminierungsspannung, die dem Speicherchip 200 über ein
Signal VTT_ext bereitgestellt wird, abgeschlossen.
-
Die
Einrichtung 202 zum Ermitteln eines Referenzpegels ist
ausgebildet zum Empfangen des internen Datensignals 212.
Dazu ist das interne Datensignal 212 mit einem Eingang
IN des Integrators 202a verbunden. Die Einrichtung 202 zum
Ermitteln eines Referenzpegels stellt einen Referenzpegel 214 bereit.
Dazu weist der S/H-Buffer 202b einen Ausgang OUT auf. Der
Referenzpegel 214 ist in diesem Ausführungsbeispiel eine Referenzspannung.
Die Referenzspannung 214 ist mit dem Eingangsverstärker 204 verbunden.
Die Referenzspannung 214 ist eine Referenz bezüglich des
internen Datensignals 212. Der Eingangsverstärker 204 bewertet
das interne Datensignal 212 bezüglich der Referenzspannung 214 und
stellt ausgehend von einem durchgeführten Vergleich zwischen Referenzspannung 214 und
internen Datensignal 212 eine Signalinformation 216 an
den Speicherchip 200 bereit.
-
Der
Speicherchip 200 weist ferner eine Kontrollogik 222 auf.
Die Kontrollogik stellt Steuersignale an den Integrator 202a und
den S/H-Buffer 202b bereit. In diesem Ausführungsbeispiel
stellt die Kontrolllogik ein INIT-Signals 224, PRESET-Signals 226,
P_D[0..a]-Signals 228, UPDATE-Signals 230. Der
Integrator 202a weist einen Signaleingang INIT auf zum
Empfangen des INIT-Signals 224 sowie einen Signaleingang
V_Init zum Empfangen eines V_init-Signals 232, das eine
externe Referenzspan nung bereitstellt. Der S/H-Buffer 202b weist
einen Signaleingang PRESET zum Empfangen des PRESET-Signals 226,
einen Signaleingang P_D[0..a] zum Empfangen des P_D[0..a]-Signals 228 und
einen Signaleingang UPDATE zum Empfangen des UPDATE-Signals 230 auf.
Der Integrator 202a weist ferner einen Signaleingang V_init
auf zum Empfangen eines externen Referenzsignals VREF_ext auf, das
dem Speicherchip 200 über
einen weiteren Signaleingang 213b bereitgestellt wird.
Das Referenzsignal VREF_ext stellt einen externen Referenzpegel,
in diesem Ausführungsbeispiel
eine externe Referenzspannung an die Einrichtung 202 zum
Ermitteln eines Referenzpegels bereit.
-
Der
Speicherchip 200 weist eine Mehrzahl von Datensignaleingängen auf.
Aus Gründen
der Übersichtlichkeit
ist in 2 neben einem Datensignaleingang zum Empfangen
des Datensignals DQ[c] lediglich ein weiterer Datensignaleingang
zum Empfangen des Datensignals DQ[d] gezeigt. Das Datensignals DQ[d]
ist über
einen weiteren Datensignaleingang 213c mit einem weiteren
Eingangsverstärker 236 verbunden.
Der Eingangsverstärker 236 führt wiederum
eine Bewertung des Datensignals DQ[d] basierend auf der Referenzspannung 214 durch.
Das Signal DQ[d] ist nicht mit der Einrichtung zum Ermitteln eines
Referenzpegels verbunden. Die Referenzspannung 214 wird
aus dem Signal DQ[c] ermittelt, aber an alle Eingangsverstärker 216, 236, 240, 242 bereitgestellt.
In diesem Ausführungsbeispiel
wird angenommen, daß die
Eigenschaften des Datensignals DQ[c], die zur Ermittlung der Referenzspannung 214 herangezogen
werden, auf die weiteren Datensignale DQ[c], DQ[d] sowie auf die
Command/Adresssignale CA[e], CA[f] zu treffen.
-
In
diesem Ausführungsbeispiel
sind die Signale DQ[c], DQ[d] bidirektionale Signale. Zum Treiben
der Signale DQ[c], DQ[d] weist der Speicherchip 200 Ausgangstreiber 234, 238 auf.
-
Die
Kontrollogik 222 wird von den Command/Adresssignalen CA[e],
CA[f] angesteuert, die über
die Eingangsverstärker 240, 242 mit
der Kontrollogik 222 verbunden sind. Die Signale CR[e],
CA[f] stehen stellvertretend für
eine Mehrzahl von Command/Adreßbussignalen,
von denen in 2 aus Gründen der Übersichtlichkeit lediglich
zwei gezeigt sind.
-
Die
von den Eingangsverstärkern 204, 236 bereitgestellten
Signalinformationen sowie die von den Ausgangstreibern 234, 238 empfangenen
Signale werden an weitere Schaltungseinheiten (nicht gezeigt in
den Figuren) des Speicherchips 200 weitergeleitet.
-
Gemäß der vorliegenden
Erfindung wird die Referenzspannung 214 aus dem internen
Datensignal 212 abgeleitet. Zu Beginn des Betriebs des
Speicherchips 200, z. B. nach Einschalten einer Versorgungsspannung,
steht noch keine Referenzspannung 214 bereit, die während eines
Konfigurationsmodus aus dem internen Datensignal 212 abgeleitet
wurde. Eine Referenzspannung 214 ist jedoch für einen
fehlerfreien Empfang aller Eingangssignale CQ[c], CQ[d], CA[e],
CA[f] des Speicherchips 200 erforderlich. Um dies zu gewährleisten,
veranlaßt
die Kontrollogik 222, während
eines Initialisierungsmodus, die Einrichtung 202 zum Ermitteln
eines Referenzpegels dazu, die extern angebotene Referenzspannung
VREF_ext zu übernehmen.
Dies ist insbesondere zu Beginn des Betriebs erforderlich, wenn
noch keine intern generierte Referenzspannung 214 verfügbar ist.
Auf diese Weise wird sichergestellt, daß ein prinzipielles Funktionieren
der Eingangsempfangsschaltungen 204, 236, 240, 242,
eventuell bei einer geringeren Datenübertragungsgeschwindigkeit,
möglich ist.
-
Zum
Ermitteln der Referenzspannung 214 aus dem internen Datensignal 212 wird
der Speicherchip 200 durch Anlegen bestimmter Kommandosequenzen
an den Kommando- und Adreßeingängen CA[e],
CA[f], die stellvertretend für
eine Mehrzahl von Command-Adreßbussignalen
stehen, durch die Kontrollogik 222 in einen Kalibriermodus
oder Konfigurationsmodus versetzt. Alternativ dazu kann der Kalibriermodus
auch automa tisch gestartet werden, beispielsweise als Teil einer
Initialisierungsroutine, die beim Anlegen der Versorgungsspannung
oder nach einem RESET-Vorgang gestartet wird.
-
Im
Kalibriermodus wird eine Sequenz aus gleich vielen Nullen und Einsen,
die von außen
am Datenpin zum Empfangen des Signals DQ[c] angelegt wird, an den
Eingang des Integrators 202a weitergeleitet. Eine Null
auf dem internen Datensignal 212 entspricht einer ersten
Signalspannung bzw, einem ersten Spannungswert und eine Eins entspricht
einer zweiten Signalspannung bzw. einem zweiten Spannungswert. Nach
einer gewissen Zeit, die von einer Ausführungsform des Integrators 202a,
der angelegten Sequenz aus gleich vielen Nullen und Einsen, der Übertragungsrate
sowie einem Spannungsunterschied zwischen dem ersten Spannungswert
und dem zweiten Spannungswert bestimmt wird, liegt an einem Ausgang
des Integrators 202a das Referenzsignal 203 in
Form einer Spannung an, die einem optimalen Wert der Referenzspannung 214 entspricht.
Durch das entsprechende Steuersignal 230, von der Kontrollogik 222 wird
der S/H-Buffer 202b dazu veranlaßt, den von dem Referenzsignal 203 bereitgestellten
Spannungswert abzuspeichern und von nun an fest an seinem Ausgang
OUT als Referenzspannung 214 zur Verfügung zu stellen.
-
Nach
der Ermittlung der Referenzspannung 214 aus dem internen
Datensignal 212 ist der Kalibriervorgang abgeschlossen
und die Kontrollogik 222 versetzt den Speicherchip zurück in einen
Normalmodus. In dem Normalbetriebsmodus wird das internen Datensignal 212 als
normales Datensignal zum übermitteln
von Daten in die Schaltung 200 eingesetzt.
-
In
dem in 2 gezeigten Ausführungsbeispiel wird die Referenzspannung 214 lediglich
von einem Signal, nämlich
dem internen Datensignal 212, abgeleitet. Bei breiten Signalinterfaces,
wie z. B. bei x16 oder x32 DRAMs oder bei verschiedenartigen Signalinterfaces,
beispielsweise einen Kommando- und
Adreßbusinterface
und einem Datenbusinterface, werden alternativ mehrere Einrichtungen
zum Ermitteln eines Referenzpegels auf dem Speicherchip 200 bereitgestellt.
Dies ist insbesondere immer dann vorteilhaft, wenn Eingangssignale
des Speicherchips 200 unterschiedliche Eigenschaften aufweisen
und somit eine unterschiedliche Referenzspannung benötigen, um
eine fehlerfreie Bewertung der empfangenen Signale zu gewährleisten.
-
Die
Einrichtung 204 zum Bewerten kann schlechte Eigenschaften
aufweisen, beispielsweise kann die Einrichtung 204 zum
Bewerten steigende und fallende Flanken unsymmetrisch verstärken. Um
diese schlechten Eigenschaften zu kompensieren, kann dem Eingang
IN des Integrators 202a eine Kompensationseinrichtung (nicht
gezeigt in den Figuren) mit gleicher Nichtidealität wie die
der Einrichtung 204 zum Bewerten vorgeschaltet sein. Die
Kompensationseinrichtung ist ausgebildet zum Empfangen des internen
Datensignals 212 und des Referenzpegels 214 oder
des V_init-Signals 232, dass die externe Referenzspannung
VREF_ext bereitstellt. Auf diese Weise werden Nichtidealitäten der
Einrichtung 204 zum Bewerten durch den intern erzeugten
Referenzpegel kompensiert. Der Ausgang der Kompensationseinrichtung
ist mit dem Eingang IN des Integrators 202a verbunden.
Alternativ kann die Kompensationseinrichtung auch Teil des Integrators 202a sein.
-
Die 3 und 4 zeigen
ein Ausführungsbeispiel
einer Einrichtung zum Ermitteln eines Referenzpegels in Form einer
möglichen
erfindungsgemäßen Referenzspannungsgenerier-
und Kalibrierschaltung, bestehend aus einem Integrator und einem
S/H-Buffer in Form einer Sample+Hold-Schaltung mit einem Spannungsbuffer,
wie sie in 2 dargestellt ist.
-
3 zeigt
eine mögliche
Implementierung des Integrators 202a als RC-Integrator.
Es sind aber auch andere Implementierungen denkbar, z. B. bekannte
Integratorschaltungen mit Operationsverstärkern und linearen oder auch
nichtlinearen Kennlinien. Ebenfalls muß das Ausgangssignal 203 des
Integra tors nicht notwendigerweise eine Spannung sein. Andere elektrische
Größen, beispielsweise
Strom oder Ladung, sind ebenfalls denkbar.
-
Wichtig
und vorteilhaft ist es, wenn der Integrator über ein dafür vorgesehenes Kontrollsignal 224 rücksetzbar
ist. Ein Rücksetzen
ermöglicht
ein direktes Durchreichen einer externen Referenzspannung oder aber auch
eine optimale Auswahl eines Startwerts der Integration.
-
Der
in 3 gezeigte RC-Integrator weist die bereits anhand
von 2 beschriebenen Eingangssignale 212, 224, 232 sowie
das Ausgangssignal 203 auf. Der Integrator 202a weist
ferner einen ersten Schalter 350, einen zweiten Schalter 352,
einen Widerstand 356 sowie einen Kondensator 354,
der mit Masse verbunden ist, auf. Je nach Belastung des von dem
Integrator 202a bereitgestellten Referenzsignals 203 durch
eine nachfolgende Schaltung kann ein Spannungsbuffer 358 zum
Verstärken
des Referenzsignals 203 vorgesehen sein, damit das Referenzsignal 203 niederohmig
wird. Die Schalter 350, 252 werden von dem INIT-Signal 224 angesteuert.
Im Kalibriermodus ist der erste Schalter 350 typischerweise
nicht-leitend und der zweite Schalter 352 leitend. Ist
der Kondensator 354 entladen bzw. weist er eine Spannung
auf, die nicht einer optimalen Referenzspannung des internen Datensignals 212 entspricht,
so fließt
ein Strom durch den Widerstand 356 und lädt bzw.
entlädt
den Kondensator 354, bis er eine Spannung aufweist, die
einer optimalen Referenzspannung des internen Datensignals 212 entspricht.
Der Integrator 202a ist somit eine Einrichtung zum Bilden
eines Mittelwerts aus den Signalpegeln des internen Signals 212.
Das interne Signal 212 kann ein digitales Signal mit einem
definierten ersten Signalpegel und einem definierten zweiten Signalpegel,
oder ein analoges Signal, dessen Signalspannung zwischen dem ersten
Signalpegel und dem zweiten Signalpegel schwankt, sein. Eine Zeitkonstante
des RC-Gliedes ist dabei bezüglich
einer Frequenz des internen Signals 212 so gewählt, das
die Spannung des Konden sators 354 eine Mehrzahl von Signalwechseln
des internen Signals 212 benötigt um ihren Wert anzupassen.
-
Ein
Wert des Widerstands 356 sowie des Kondensators 354 wird
vorteilhafterweise so gewählt,
daß eine
Zeitkonstante des RC-Gliedes
wesentlich größer ist,
als die Länge
eines einzelnen Symbols (Bit time) auf den Datenübertragungsleitungen. Leitet
der Schalters 350 so besteht eine direkte Verbindung des
Kondensators 354 mit dem V_init-Signals 232, das
eine externe Referenzspannung bereitstellt. Der Kondensator 354 wird
somit schnellstmöglich
auf den Spannungswert der externen Referenzspannung aufgeladen.
Der zweite Schalter 352 ist in diesem Fall typischerweise
nicht-leitend. Die Kondensatorspannung des Kondensators 354 wird
als Referenzsignal 203 von dem Integrator 202a ausgegeben.
-
Falls
der Widerstand 356 klein ist, kann vor den Widerstand 356 bzw.
vor den Eingang IN des Integrators 202a ein Buffer, beispielsweise
in Form eines Eingangsverstärkers
geschaltet werden, um einen möglichst hochohmigen
Integratoreingang zu schaffen.
-
4 zeigt
ein mögliches
Ausführungsbeispiel
einer erfindungsgemäßen Sample+Hold-Schaltung, wie
sie als S/H-Buffer in 2 dargestellt ist. Neben den
in 4 gezeigten Ausführungsbeispiel sind jedoch verschiedene
andere Ausführungsformen
möglich.
Der S/H-Buffer 202b weist neben den bereits in 2 beschriebenen
Eingangssignalen 203, 226, 228, 230 und
dem Ausgangssignal 214 in Form der Referenzspannung einen
Analog/Digital-Wandler 460, ein Register 462 sowie
einen Digital/Analog-Wandler 464 auf. Das Register ist über ein
Signal D1[0..a] mit dem Analog/Digital-Wandler 460 und über das Übergabesignals
D2[0..a] mit dem Digital/Analog-Wandler 464 verbunden. Das Referenzsignal 203,
beispielsweise der Ausgangswert des in 3 gezeigten
Integrators, wird von dem Analog/Digital-Wandler 460 dem
Register 462 zur Verfügung gestellt.
-
Das
Register 462 übernimmt
den digitalen Wert des Signals D1[0..a] nur, wenn von der Kontrollogik (gezeigt
in 2) über
das UPDATE-Signal 230 ein entsprechender Befehl dazu erteilt
wird. Abhängig
von der verwendeten Codierung wirken sich Änderungen am Ausgang des Analog/Digital-Wandlers
bei einem nichtaktiven UPDATE-Signal 230 oder einem aktiven
UPDATE-Signal 230 am Ausgang des Registers 462 aus.
Auf diese Weise wird eine Speicherfunktion des Sample+Hold-Buffers 202b implementiert.
Ein digitaler Wert am Ausgang des Registers, in Form des Übergabesignals
D2[0..a], wird durch den Digital/Analog-Wandler 464 in einen
analogen Wert, der der Referenzspannung 214 entspricht,
zurückgewandelt.
Die Referenzspannung 214 wird den Eingangsverstärkern (gezeigt
in 2) zur Verfügung
gestellt. Eine Ausgangsstufe des Digital/Analog-Wandlers 464 arbeitet
in diesem Ausführungsbeispiel
als Spannungsbuffer. Bei einer zu starken Belastung kann alternativ
ein weiterer Spannungsbuffer (nicht gezeigt) vor dem Signalausgang
OUT eingefügt werden.
-
Vorteilhafterweise
wird das Register 462 um eine PRESET-Funktionalität erweitert. Diese bewirkt,
daß bei
einem Aktivieren bzw. Deaktivieren, je nach Codierung des PRESET-Signals 226,
Werte an dem Ausgang des Registers 462 übernommen und als Übergabesignal
D2[0..a] bereitgestellt werden, die an dem P_D[0..a]-Signal 228,
alternativ auch ein P_D[0..a]-Bus zur Verfügung gestellt werden. Auf diese
Weise kann durch einen speziellen Testmodi ein ganz bestimmter Wert
der Referenzspannung 214 eingestellt werden, unabhängig davon,
welche Signalpegel an den Kalibriereingang (Signaleingang IN in 3)
angelegt werden. Das P_D[0..a]-Signal 228 kann Testdaten
oder alternativ sinnvolle Sartwerte übertragen. Auch verschiedene Funktionen
des Built-In-Self-Tests für
ein Interface, auch IO-BIST genannt, können auf diese Weise realisiert werden.
-
Das
Register 462 kann somit getriggert durch das UPDATE-Signal einen Wert
des Analog/Digital-Wandlers in Form des Signals D1[0..a] übernehmen
oder getriggert durch das PRESET-Signal
den Wert des PRESET-Dattensignals P_D[0..a] übernehmen oder einen zuletzt
im Register 462 zuletzt eingespeicherten Wert halten.
-
Die 5A, 5B zeigen
ein Ergebnis von Simulationen einer Integratorschaltung, wie sie
in 3 gezeigt ist. Man erkennt, daß sich eine Ausgangsspannung 503a, 503b des
Integrators nach ca. 300 ns auf einen jeweils optimalen Wert einer
Referenzspannung, die in 5B bei
1,088 V und in
-
5B bei
0,98 V liegt, einschwingt. In 5A wird
der optimale Referenzspannungswert von 1,088 V nach 280,338 ns erreicht.
In 5B wird der optimale Referenzspannungswert von
978 mV nach 280 ns erreicht.
-
Der
in
5A gezeigten Simulation liegen die folgenden Annahmen
zugrunde:
Datenquelle: | Pulsspannungsquelle,
VLOW = 0,0 V; VHIGH = 1,5 V; tPER = 1 ns; tRISE = tFALL = 100 ps;
50 % Duty Cycle |
IO
Widerstandswerte: | RON
= 44 Ohm; RTT = 108 Ohm |
RC-Integrator: | R
= 200 kOhm; C = 500 fF (=> τ = 100 ns |
-
Der
in
5B gezeigten Simulation liegen folgende Annahmen
zugrunde:
Datenquelle: | Pulsspannungsquelle,
VLOW = 0,0 V; VHIGH = 1,5 V; tPER = 1 ns; tRISE = tFALL = 100 ps;
50 % Duty Cycle |
IO
Widerstandswerte: | RON
= 32 Ohm; RTT = 144 Ohm |
RC-Integrator: | R
= 200 kOhm; C = 500 fF (=> τ = 100 ns |
-
6 zeigt
ein Diagramm, wie es bereits anhand von 11 erläutert wurde.
Zusätzlich
zu den bereits anhand von 11 erläuterten
Kennlinien weist 6 eine Kennlinie ISI_sim_Vref_cal
auf, die einer simulierten ISI bei einem, gemäß der vorliegenden Erfindung
ideal kalibrierten Vref entspricht. Die neue Kennlinie ergibt sich,
wenn die Referenzspannung VREF auf den gleichen Spannungswert eingestellt
wird, auf dem ein Kreuzungspunkt des in 9 gezeigten
Datenauges liegt. 6 zeigt deutlich, daß die ISI,
die an einer angepaßten,
also gemäß der vorliegenden
Erfindung kalibrierten Referenzspannung VREF gemessen werden, deutlich
kleiner sind als die bei nichtangepaßten Referenzspannungen gemäß dem Stand
der Technik.
-
7 zeigt
eine schematische Darstellung einer Anordnung mehrerer erfindungsgemäßer Schaltungen
in Form eines Speichersystems bestehend aus zwei Speicherchips 700a, 700b,
wie sie in 2 beschrieben sind, sowie einem
Memory-Controller 701, der ebenfalls gemäß der vorliegenden
Erfindung ausgeführt
ist. Die in 7 gezeigte schematische Darstellung
entspricht einer Punkt-zu-Zweipunkt-Verbindung (P22P) mit einer
erfindungsgemäßen Referenzspannungskalibrierschaltung
auf jedem Chip. Bei einem Schreib-Fall werden Daten von dem Memory-Controller 701 zu
einem oder beiden der Speicherchips 700a, 700b geschrieben. Ebenso
können
die Speicherchips 700a, 700b auch Daten an den
Memory-Controller 701 übertragen.
In 7 ist ein Referenzspannungsgenerator 732' gezeigt, der
eine Referenzspannung an das Signal VREF_ext bereitstellt. Ebenso
ist ein Terminierungsspannungsgenerator 733' gezeigt, der eine Terminierungsspannung
an das Signal VTT_ext bereitstellt.
-
Zum
Kalibrieren der Referenzspannungen 714, 714' in den Schaltungen
kann folgendes Verfahren durchgeführt werden.
-
Zu
Beginn der Kalibrierung bzw. in einem Konfigurationsmodus werden
Sender, in diesem Fall der Memory-Controller 701, und Empfänger, in
diesem Fall die Speicherchips 700a, 700b, in einen
Kalibrierstatus versetzt.
-
Der
Sender schickt während
der Kalibrierung auf ausgewählten
Pins DQ[c] oder auf allen Pins eine bestimme Folge von Nullen und
Einsen. Diese Folge kann beispielsweise mit jedem neuen Datenbit
wechseln, also 010101 ..., oder auch mit jedem zweiten Datenbit
wechseln, also 001100110011 ... Letzteres ist beim DDR-Konzept besonders
vorteilhaft, um Duty-Cycle-Einflüsse bei
der VREF-Kalibrierung zu eliminieren. Eine weitere Möglichkeit
besteht schließlich
darin, eine beliebige Bitsequenz zu verwenden, bei der lediglich
sichergestellt ist, daß innerhalb
einer bestimmten Anzahl von Bits gleich viele Nullen und Einsen
gesendet werden. Eine solche Folge, beispielsweise das Wiederholen
der Sequenz 00100111 wird als DC-Balanced-Code bezeichnet.
-
Der
Empfänger
ermittelt einen idealen Wert seiner Referenzspannung 714.
Dies kann beispielsweise durch eine arithmetische, zeitliche Mittelung
eines oder mehrerer Eingangssignale mit Hilfe eines Integrators (gezeigt
in 2) erfolgen.
-
Am
Ende des Kalibriervorgangs wird die ermittelte Referenzspannung 714 auf
dem Empfänger,
beispielsweise in dem in 4 gezeigten Register, abgespeichert
und von nun an für
ein Empfangen von Signalen im Empfänger verwendet.
-
Anschließend verlassen
Sender und Empfänger
den Kalibrierstatus und setzen ihre normale Funktion fort oder beginnen
einen weiteren Kalibriervorgang, eventuell mit vertauschten Rollen
bei einem bidirektionalen Datentransfer.
-
Eine
Kalibrierung einer Ausgangstreiberstärke RON und eines Terminierungswiderstands
RTT kann wahlweise erfolgen oder entfallen, je nach Stärke der
Schwankungen verursacht durch Prozeßfluktuationen, Versorgungsspannungstoleranzen
und Temperaturabhängigkeiten.
-
Auch
wenn die vorangegangenen Ausführungsbeispiele
sich insbesondere auf Speicherschaltungen beziehen, so ist der erfindungsgemäße Ansatz
einer Referenzspannungserzeugung auch in beliebigen anderen Schaltungen
einsetzbar. Zudem ist es denkbar, die Referenzspannung in einer
Schaltung zu erzeugen und an weitere separate Schaltungen weiterzuleiten.
Ferner kann es vorteilhaft sein, den Referenzpegel während des
Betriebes fortlaufend anzupassen. In diesem Fall ist ein zusätzlicher
Signaleingang erforderlich, an dem ein Signal bereitgestellt wird,
basierend auf dessen Eigenschaften der Referenzpegel fortlaufend
ermittelt wird.
-
- 100
- Schaltung
- 102
- Einrichtung
zum Ermitteln
- 104
- Einrichtung
zum Bewerten
- 112
- Signal
- 113
- Signaleingang
- 114
- Referenzpegel
- 116
- Signalinformation
- 200
- Schaltung
- 202
- Einrichtung
zum Ermitteln
- 202a
- Integrator
- 202b
- Puffer
- 203
- Referenzsignal
- 212
- Signal
- 213a-c
- Signaleingänge
- 214
- Referenzpegel
- 216
- Signalinformation
- 222
- Einrichtung
zum Steuern
- 224
- Initialisierungssignal
- 226
- PRESET-Signal
- 228
- PRESET-Datensignal
- 230
- UPDATE-Signal
- 232
- externe
Referenzspannung
- 234
- Ausgangstreiber
- 236
- weitere
Einrichtung zum Bewerten
- 238
- Ausgangstreiber
- 240
- weitere
Einrichtung zum Bewerten
- 242
- weitere
Einrichtung zum Bewerten
- RTT
- Terminierungswiderstand
- RON
- Ausgangsteiberstärke
- 350
- erster
Schalter
- 352
- zweiter
Schalter
- 354
- Kondensator
- 356
- Widerstand
- 358
- Verstärker
- 460
- A/D-Wandler
- 462
- Register
- 464
- D/A-Wandler
- 503a
- Referenzsignalverlauf
- 503b
- Referenzsignalverlauf
- 700a
- Speicherchip
- 700b
- Speicherchip
- 701
- Memory-Controller
- 714
- Referenzspannung
- 714'
- Referenzspannung
- 732'
- Referenzspannungsgenerator
- 733'
- Terminierungsspannungsgenerator
- 800a
- Speicherchip
- 800b
- Speicherchip
- 801
- Memory-Controller
- 804
- Eingangsverstärker
- 804'
- Eingangsverstärker
- 836
- Eingangsverstärker
- 836'
- Eingangsverstärker
- 834
- Ausgangstreiber
- 834'
- Ausgangstreiber
- 838
- Ausgangstreiber
- 838'
- Ausgangstreiber
- 832'
- Referenzspannungsgenerator
- 833'
- Terminierungsspannungsgenerator
- 912
- Signal
- 912a
- erster
Spannungswert
- 912b
- zweiter
Spannungswert
- 1012
- Signal
- 1012a
- erster
Spannungswert
- 1012b
- zweiter
Spannungswert