DE10124176B4

DE10124176B4 - Vorrichtung und Verfahren zum Reduzieren von Reflexionen in einem Speicherbussystem

Info

Publication number: DE10124176B4
Application number: DE10124176A
Authority: DE
Inventors: Simon Muff
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2001-05-17
Filing date: 2001-05-17
Publication date: 2005-10-06
Anticipated expiration: 2021-05-18
Also published as: US20020178318A1; DE10124176A1; US6686764B2

Abstract

Vorrichtung (100) zum Reduzieren von Reflexionen in einem Bus (102) zum Übertragen von Daten, mit folgenden Merkmalen:
– einem Ausgang (104), der mit einem Eingang des Busses (102) verbunden ist;
– einer Einrichtung (106) zum Senden eines Testsignals in den Eingang des Busses (102), wobei die Einrichtung (106) zum Senden mit dem Ausgang (104) verbunden ist;
– einer Einrichtung (108) zum Empfangen von Reflexionen von dem Bus (102), die mit dem Ausgang (104) verbunden ist; un
– einer Einrichtung (110) zum Auswerten der Reflexionen von dem Bus (102), um ein Auswertungsergebnis zu liefern, und zum Einstellen eines Widerstands (Z_IN) an dem Ausgang (104) abhängig von dem Auswertungsergebnis, um die Reflexionen von dem Bus (102) zu reduzieren,
dadurch gekennzeichnet, dass
der Widerstand (Z_IN) ein Widerstand mit kontinuierlich variierbarem Widerstandswert ist.

Description

Die vorliegende Erfindung bezieht sich auf eine Vorrichtung und ein Verfahren zum Reduzieren von Reflexionen in einem Speicherbussystem, in dem Daten gesendet und empfangen werden.

Bei herkömmlichen Bussen, wie z. B. Speicherteilsystembussen bei Computersystemen, treten an den Anschlussstellen von Bauelementen, wie z. B. Speicherbauelementen, typischerweise beim Senden und Empfangen von Daten Reflexionen bzw. Mehrfachreflexionen in dem Bus auf. Weitere Ursachen für Reflexionen sind allgemein Verzweigungen des Busses mit unterschiedlicher Last, Impedanzänderungen innerhalb des Busses und allgemein die Topologie des Busses.

Im Stand der Technik werden solche Reflexionen üblicherweise mit passiven oder aktiven Abschlüssen reduziert, wobei die aktiven Abschlüsse nur für einen bestimmten Betriebspunkt im Arbeitsbereich des Busses optimiert sind und nur dort die Reflexionen optimal reduzieren.

Ein Problem im Stand der Technik besteht daher darin, dass die Maßnahmen zum Reduzieren von Reflexionen in Bussen nicht für einen breiten Arbeitsbereich des Busses Reflexionen reduzieren können. Ein solcher Arbeitsbereich ist beispielsweise durch die Unterschiedlichkeit der gesendeten und empfangenen Daten, d. h. beispielsweise der Bit-Muster, die zeitlichen Änderungen der Bus-Charakteristika und der Anschluss-Charakteristika von Bauelementen an dem Bus und die Frequenz der gesendeten und empfangenen Datensignale bestimmt. Werden die Reflexionen nicht ausreichend reduziert, kann dies u. a. zu einem Verlust der zeitlichen Ausrichtung der Daten in dem Bus und beispielsweise bei hohen Frequenzen zum Verschmieren oder Verschleifen von binären Signalflanken führen.

Die DE 691 20 606 T2 offenbart einen selbsteinstellenden Treiber für eine Impedanzanpassung an eine Last mit unbekannter Impedanz, der einen Ausgang, an dem die Last angeschlossen ist, einen Vorverstärker, an den ein Eingangssignal angelegt ist, eine Ausgangsstufe, die mit dem Ausgang verbunden ist und die Last mit einem Ausgangssignal, das die Ausgangsstufe zusammen mit dem Vorverstärker aufgrund des Eingangssignals erzeugt, speist, und eine Rückkopplungsschaltung aufweist, die einen Vergleicher, Selbsthalteschaltungen und eine Steuerlogik umfasst. Die Ausgangsstufe weist eine einstellbare Impedanz auf, die abhängig von der Last durch die Rückkopplungsschaltung eingestellt wird, um die Impedanz an die Last anzupassen. Die Impedanz der Ausgangsstufe weist als wichtigste Bauelemente einen p-leitenden MOS-Transistor und einen n-leitenden MOS-Transistor in SMOS-Technologie auf, die vorzugsweise einen Wellenwiderstand parallel zu der Last am Ausgang aufweisen, der gleich der höchsten angenommenen Impedanz ist, die unter normalen Bedingungen durch die Last dargestellt wird. Parallel zu diesen Transistoren sind weitere Transistorpaare, die aus p- und n-MOS-Transistoren bestehen und durch weitere p- und n-MOS-Transistoren durch die Rückkopplungsschaltung aktivierbar sind, angeordnet. Durch Aktivieren dieser Transistorpaare kann die zusätzliche Impedanz derselben parallel zu der bereits vorhandenen Ausgangsimpedanz hinzugefügt werden, um die Gesamtausgangsimpedanz zu verringern. Somit kann die Gesamtausgangsimpedanz der Ausgangsstufe sukzessive an die Impedanz der Last angepasst werden. Die bei dem Treiber der DE 691 20 606 T2 verwendete CMOS-Technologie ermöglicht lediglich die Erzeugung von diskreten, festen Widerstandswerten pro p-n-Transistorpaar. Deshalb müssen zur Variation der Impedanz mehrere Transistorpaare abhängig von der gewählten Impedanz parallel geschaltet werden. Ein Nachteil der CMOS-Technologie besteht in den kapazitiven Umladeströmen, die bei Umschaltvorgängen auftreten.

Die US 5,771,262 offenbart einen Impedanzadapter für Datenkommunikationsnetze zum automatischen Einstellen einer Impedanz, um einen Empfänger und einen Sender zum Empfangen und Senden von Daten an eine Netzsendeleitung und Netzempfangsleitung impedanzmäßig anzupassen. Dazu weist der Adapter ein Empfangsimpedanzanpassungsnetzwerk zwischen dem Empfänger und der Netzempfangsleitung und ein Sendeimpedanzpassungsnetzwerk zwischen dem Sender und der Netzsendeleitung auf. Das Empfangsimpedanzanpassungsnetzwerk weist ein Netzwerk von parallelen Widerständen auf, die jeweils seriell mit Relaykontakten verbunden sind, die unabhängig geschaltet werden können, um die Impedanz des Empfängers an die Netzempfangsleitung anzupassen. Das Sendeimpedanzanpassungsnetzwerk weist ein Netzwerk von seriellen Widerständen, die jeweils seriell mit Relaykontakten verbunden sind, die unabhängig geschaltet werden können, um eine Impedanz des Senders an die Netzsendeleitung anzupassen, auf. Die Relaykontakte werden durch eine Steuerlogik in Verbindung mit einer Impedanzschaltansteuerung gesteuert, die die Relaykontakte abhängig von den Signalen einer Messschaltung zur Messung einer Eingangs- und Ausgangsspannung des Sendeimpedanzanpassungsnetzwerks aktivieren, um eine stufenweise und aproximative Impedanzanpassung vorzunehmen.

Die Aufgabe der vorliegenden Erfindung besteht daher darin, eine Vorrichtung und ein Verfahren zum Reduzieren von Reflexionen in einem Bus zum Übertragen von Daten zu schaffen, die ein Reduzieren von Reflexionen über den gesamten Arbeitsbereich des Busses ermöglichen.

Diese Aufgabe wird durch eine Vorrichtung zum Reduzieren von Reflexionen in einem Bus zum Übertragen von Daten gemäß Anspruch 1 und ein Verfahren zum Reduzieren von Reflexionen in einem Bus zum Übertragen von Daten gemäß Anspruch 18 gelöst.

Ein Vorteil der Vorrichtung und des Verfahrens der vorliegenden Erfindung besteht darin, dass dieselben ein Reduzieren von Reflexionen in einem Bus über einen breiten Arbeitsbereich des Busses bei Variationen der Frequenz des Datensignals und der Charakteristika des Busses etc. ermöglichen.

Ein weiterer Vorteil der Vorrichtung und des Verfahrens der vorliegenden Erfindung besteht darin, dass insbesondere bei höheren Frequenzen Reflexionen reduziert werden, die ein starkes Verschmieren bzw. Verschleifen von Signalflanken bewirken können.

In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen der in Anspruch 1 angegebenen Vorrichtung und des in Anspruch 18 angegebenen Verfahrens.

Gemäß einer bevorzugten Weiterbildung der Vorrichtung der vorliegenden Erfindung ist die Einrichtung zum Auswerten und Einstellen angeordnet, um den Widerstand abhängig von dem Auswertungsergebnis derart zu steuern, dass derselbe über die Frequenz konstant ist.

Ein Vorteil dieser bevorzugten Weiterbildung besteht darin, dass insbesondere bei hohen Frequenzen ein Verschmieren bzw. Verschleifen von Signalflanken durch das Konstanthalten des Widerstands über den gesamten Frequenzbereich vermieden wird.

Gemäß einer weiteren bevorzugten Weiterbildung der Vorrichtung der vorliegenden Erfindung ist die Einrichtung zum Empfangen ein Erfassungsverstärker, der die Einschwingzeit und die Haltezeit von Daten, die durch das Testsignal dargestellt werden, an der Einrichtung zum Empfangen erfasst.

Gemäß einer weiteren bevorzugten Weiterbildung der Vorrichtung der vorliegenden Erfindung ist die Einrichtung zum Auswerten und Einstellen ferner angeordnet, um den Widerstand derart einzustellen, dass die Einschwingzeit und die Haltezeit optimiert sind.

Gemäß einer weiteren bevorzugten Weiterbildung der Vorrichtung der vorliegenden Erfindung ist die Einrichtung zum Auswerten und Einstellen ferner angeordnet, um den Widerstand derart einzustellen, dass Überschwingungen und Unterschwingungen im Bus reduziert sind.

Gemäß einer weiteren bevorzugten Weiterbildung der Vorrichtung der vorliegenden Erfindung ist die Einrichtung zum Auswerten und Einstellen ferner angeordnet, um die Sendestärke und den zeitlichen Verlauf der Sendestärke der Einrichtung zum Senden derart einzustellen, dass die Datenausrichtung im Bus erhalten bleibt.

Gemäß einer weiteren bevorzugten Weiterbildung der Vorrichtung der vorliegenden Erfindung weist die Einrichtung zum Auswerten und Einstellen einen Speicher auf, in dem Einstellungswerte für den Widerstand, die Sendestärke und den zeitlichen Verlauf der Sendestärke für zugeordnete Testsignale gespeichert sind.

Gemäß einer weiteren bevorzugten Weiterbildung der Vorrichtung der vorliegenden Erfindung ist das Testsignal ein digitales Signal, das ein vordefiniertes Bitmuster aufweist.

Gemäß einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung ist der Widerstand ein Serienwiderstand, der einen ersten Eingang, einen zweiten Eingang und einen Ausgang aufweist, der mit dem Ausgang verbunden ist, wobei zwischen den ersten Eingang und den Ausgang ein erster Widerstand geschaltet ist, dessen Widerstandswert steuerbar ist, und zwischen den Ausgang und den zweiten Eingang ein zweiter Widerstand geschaltet ist, dessen Widerstandswert steuerbar ist.

Gemäß einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung weist der erste Widerstand einen ersten Transistor auf, dessen Widerstandswert steuerbar ist, und der zweite Widerstand weist einen zweiten Transistor auf, dessen Widerstandswert steuerbar ist

Gemäß einer weiteren bevorzugten Weiterbildung der Vorrichtung der vorliegenden Erfindung ist der erste Transistor über einen dritten Transistor, der durch die Einrichtung zum Auswerten und Einstellen gesteuert wird, steuerbar mit einer ersten Spannungsversorgung verbunden, und der zweite Transistor ist über einen vierten Transistor, der durch die Einrichtung zum Auswerten und Einstellen gesteuert wird, steuerbar mit einer zweiten Spannungsversorgung verbunden.

Gemäß einer weiteren bevorzugten Weiterbildung der Vorrichtung der vorliegenden Erfindung weisen der erste, zweite, dritte und vierte Transistor jeweils einen Steuereingang auf, der mit der Einrichtung zum Auswerten und Einstellen verbunden ist.

Gemäß einer weiteren bevorzugten Weiterbildung der Vorrichtung der vorliegenden Erfindung weisen der erste und der zweite Transistor jeweils einen JFET-Transistor, und der dritte und der vierte Transistor jeweils einen MOSFET-Transistor auf.

Gemäß einer weiteren bevorzugten Weiterbildung der Vorrichtung der vorliegenden Erfindung weist der Bus einen Speicherteilsystembus auf, an dem Speicherbauelemente anschließbar sind.

Gemäß einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung weisen die Speicherbauelemente dynamische Direktzugriffsspeicher- (DRAM-; DRAM = Dynamic Random Access Memory) Speicherbauelemente auf.

Gemäß einer bevorzugten Weiterbildung des Verfahrens der vorliegenden Erfindung weisen die Schritte des Auswertens und des Einstellens den Schritt des Steuerns des Widerstands abhängig von dem Auswertungsergebnis derart auf, dass derselbe über die Frequenz konstant ist.

Gemäß einer weiteren bevorzugten Weiterbildung des Verfahrens der vorliegenden Erfindung weist der Schritt des Empfangens ferner das Erfassen der Einschwingzeit und der Haltezeit von Daten auf, die durch das Testsignal dargestellt werden.

Gemäß einer weiteren bevorzugten Weiterbildung des Verfahrens der vorliegenden Erfindung weisen die Schritte des Auswertens und des Einstellens ferner den Schritt des Einstellens des Widerstands derart auf, das die Einschwingzeit und die Haltezeit optimiert sind.

Gemäß einer weiteren bevorzugten Weiterbildung des Verfahrens der vorliegenden Erfindung weisen die Schritte des Auswertens und des Einstellens ferner den Schritt des Einstellens des Widerstands derart auf, dass Überschwingungen und Unterschwingungen im Bus reduziert sind.

Gemäß einer weiteren bevorzugten Weiterbildung des Verfahrens der vorliegenden Erfindung weisen die Schritte des Auswertens und des Einstellens ferner den Schritt des Einstellens der Sendestärke und des zeitlichen Verlaufs der Sendestärke bei dem Schritt des Sendens derart auf, dass die Datenausrichtung im Bus erhalten bleibt.

Gemäß einer weiteren bevorzugten Weiterbildung des Verfahrens der vorliegenden Erfindung weisen die Schritte des Auswertens und des Einstellens ferner den Schritt des Speicherns der Einstellungswerte für den Widerstand, die Sendestärke und den zeitlichen Verlauf der Sendestärke für zugeordnete Testsignale auf.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung sind nachfolgend unter Bezugnahme auf die beigefügten Zeichnungen näher erläutert. Es zeigen:
1 ein Ausführungsbeispiel einer Vorrichtung gemäß der vorliegenden Erfindung;
2 das frequenzabhängige Verhalten des Widerstands am Ausgang der Vorrichtung von 1; und
3 ein Ausführungsbeispiel eines Verfahrens gemäß der vorliegenden Erfindung.
1 zeigt ein Ausführungsbeispiel einer erfindungsgemäßen Vorrichtung zum Reduzieren von Reflexionen in einem Bus, in dem Daten übertragen werden können. Die Vorrichtung 100 zum Reduzieren von Reflexionen in einem Bus 102 ist über einen Ausgang 104 mit einem Eingang des Busses 102 verbunden. Der Bus 102 ist vorzugsweise ein Speicherteilsystembus, an dem Speicherbauelemente (130), vorzugsweise dynamische Direktzugriffsspeicher- (DRAM; DRAM = Dynamic Random Access Memory) Speicherbauelemente, anschließbar sind.
Die Vorrichtung 100 weist eine Einrichtung 106 zum Senden eines Testsignals in den Eingang des Busses 102 auf, wobei die Einrichtung 106 zum Senden mit dem Ausgang 104 verbunden ist. Die Einrichtung 106 zum Senden ist vorzugsweise ein Treiber zum Treiben von Testsignalen oder Datensignalen in den Bus 102. Das Testsignal ist vorzugsweise ein digitales Signal, das vorzugsweise ein vordefiniertes Bitmuster aufweist. Das vordefinierte Bitmuster ist systemabhängig und enthält vorzugsweise Befehle, mit denen sich die Vorrichtung 100 kalibriert, um Reflexionen in dem Bus 102 zu reduzieren.
Die Vorrichtung 100 zum Reduzieren von Reflexionen weist ferner eine Einrichtung 108 zum Empfangen von Reflexionen von dem Bus 102 auf, die mit dem Ausgang 104 verbunden ist. Die Einrichtung zum Empfangen ist vorzugsweise ein Erfassungsverstärker, der die Einschwingzeit und die Haltezeit von Daten, die durch die Testsignale dargestellt werden, an der Einrichtung 108 zum Empfangen erfasst.
Die Vorrichtung 100 zum Reduzieren von Reflexionen weist ferner einer Einrichtung 110 zum Auswerten der Reflexionen von dem Bus 102, um ein Auswertungsergebnis zu liefern, und zum Einstellen eines Widerstands Z_IN an dem Ausgang 104 abhängig von dem Auswertungsergebnis, um die Reflexionen von dem Bus 102 zu reduzieren, auf. Die Einrichtung 110 zum Auswerten und Einstellen ist vorzugsweise derart angeordnet, dass dieselbe den Widerstand Z_IN abhängig von dem Auswertungsergebnis derart steuert, dass derselbe über die Frequenz konstant ist, und kann ferner vorzugsweise angeordnet sein, um den Widerstand derart einzustellen, dass die Einschwingzeit und die Haltezeit von Daten, die durch die Einrichtung 108 zum Empfangen erfasst werden, optimiert sind. Die Einrichtung 110 zum Auswerten und Einstellen ist ferner vorzugsweise angeordnet, um den Widerstand Z_IN derart einzustellen, dass Überschwingungen und Unterschwingungen im Bus 102 reduziert sind. Die Einrichtung 110 zum Auswerten und Einstellen kann außerdem angeordnet sein, um die Sendestärke und den zeitlichen Verlauf der Sendestärke der Einrichtung 106 zum Senden derart einzustellen, dass die Datenausrichtung im Bus 102 erhalten bleibt. Dabei wird durch die Vorrichtung 100 eine Kalibrierungssequenz bzw. Bit-Folge in den Bus, vorzugsweise einen Speicherkanal für Speicherbauelemente, gesendet und die Reflexionen bzw. die zurückkommenden Bits werden durch die Einrichtung 108 zum Empfangen erfasst, um die Sendestärke und den zeitlichen Verlauf der Sendestärke der Einrichtung zum Senden entsprechend zu kalibrieren. Dies betrifft insbesondere die Anstiegsgeschwindigkeit der Sendestärke, um einen Verlust der zeitlichen Abstimmung zwischen den Daten bzw. einer zeitliche Ausrichtung zwischen den Daten zu verhindern.
Die Einrichtung 110 zum Auswerten und Einstellen der Vorrichtung 100 kann vorzugsweise ferner einen Speicher aufweisen, in dem Einstellungswerte für den Widerstand, die Sendestärke und den zeitlichen Verlauf der Sendestärke für zugeordnete Testsignale gespeichert werden können. In diesem Speicher können beispielsweise Einstellungen des Widerstands Z_IN gespeichert werden, die zum optimalen Reduzieren von Reflexionen in dem Bus 102 bei unterschiedlichen Bit-Mustern der übertragenen Daten bzw. Testsignale und/oder bei variierenden Charakteristika des Busses geeignet sind. Dadurch kann der Widerstand Z_IN dynamisch an die Art der Datensignale in dem Bus angepasst werden.
Die Vorrichtung 100 weist zum Liefern eines Widerstands an ihrem Ausgang 104 vorzugsweise einen Widerstand in der Form eines Serienwiderstands auf, der einen ersten Eingang 112, einen zweiten Eingang 114 und einen Ausgang 116 aufweist, der mit dem Ausgang 104 verbunden ist, wobei zwischen den ersten Eingang 112 und den Ausgang 116 ein erster Widerstand 118 geschaltet ist, dessen Widerstandswert steuerbar ist, und zwischen den Ausgang 116 und den zweiten Eingang 114 ein zweiter Widerstand 120 geschaltet ist, dessen Widerstandswert steuerbar ist. Der erste Widerstand 118 weist vorzugsweise einen ersten Transistor 118 auf, dessen Widerstandswert steuerbar ist, und der zweite Widerstand 120 weist vorzugsweise einen zweiten Transistor 120 auf, dessen Widerstandswert steuerbar ist.
Der erste Transistor 118 ist über einen dritten Transistor 122, der durch die Einrichtung 110 zum Auswerten und Einstellen gesteuert wird, steuerbar mit einer ersten Spannungsversorgung 124, die vorzugsweise eine positive Spannungsversorgung ist, verbunden, und der zweite Transistor 120 ist über einen vierten Transistor 126, der durch die Einrichtung 110 zum Auswerten und Einstellen gesteuert wird, steuerbar mit einer zweiten Spannungsversorgung 128, vorzugsweise eine negative Spannungsversorgung, verbunden.
Der erste, zweite, dritte und vierte Transistor 118, 120, 122, 126 weisen jeweils einen Steuereingang auf, der mit der Einrichtung 110 zum Auswerten und Einstellen, vorzugsweise über Leitungen, verbunden ist. Der erste und der zweite Transistor 118, 120 sind vorzugsweise jeweils ein JFET-Transistor, dessen Gate-Source-Steuerspannung über den Steuereingang steuerbar ist. Der dritte und der vierte Transistor 122, 126 sind vorzugsweise jeweils ein MOSFET-Transistor, dessen Widerstand zwischen Drain und Source durch die Gate-Source-Steuerspannung am Steuereingang des jeweiligen Transistors steuerbar ist. Der dritte Transistor 122 ist dabei vorzugsweise ein p-MOSFET-Transistor und der vierte Transistor 126 ist vorzugsweise ein n-MOSFET-Transistor, der über einen Invertierer 128 mit der Einrichtung 110 zum Auswerten und Einstellen verbunden ist. Über die Gate-Source-Spannungen an dem Steuereingang des ersten und des zweiten Transistors 118, 120 wird der Abschlusswiderstandswert und der Verlauf dieses Widerstandswerts über die Frequenz durch die Einrichtung 110 zum Auswerten und Einstellen geeignet eingestellt, um die Reflexionen in einem Bus optimal zu reduzieren. Die Anordnung des Ausgangs 104 zwischen dem ersten Transistor 118 und dem zweiten Transistor 120 wird üblicherweise als Push-Pull-Treiber bezeichnet. Der erste bzw. obere Transistor 118 zieht die Spannung nach oben („Push"), und der zweite bzw. untere Transistor 120 zieht die Spannung nach unten („Pull").
2 zeigt das frequenzabhängige Verhalten der Impedanz Z_IN am Ausgang 104 der Vorrichtung 100 zum Reduzieren von Reflexionen. Die Kurve 200 zeigt den Verlauf der Frequenzabhängigkeit der Impedanz bei fehlender Steuerung der Impedanz am Ausgang 104 derart, um Reflexionen in dem Bus zu reduzieren. Die Kurve 202 zeigt den Verlauf der Impedanz über die Frequenz bei einer Optimierung der Impedanz Z_IN durch eine Steuerung der Gate-Source-Spannungen des dritten Transistors 122 und des vierten Transistors 126. Die Kurve 204 zeigt schließlich den Verlauf der Impedanz über die Frequenz bei optimierter Steuerung der Gate-Source-Spannung des dritten und des vierten Transistors 122, 126 und des Widerstands des ersten Transistors 118 und des zweiten Transistors 120 in Abhängigkeit von der Gate-Source-Spannung an den Steuereingängen derselben. Es ist leicht sichtbar, dass durch sowohl Steuerung der Gate-Source-Spannung des dritten und des vierten Transistors 122, 126 als auch des Widerstands des ersten und des zweiten Transistors 118, 120 ein nahezu konstanter Verlauf der Impedanz über den gesamten Frequenzbereich erreicht werden kann, was insbesondere bei hohen Frequenzen das Verschleifen von binären Signalflanken reduziert.
Ein weiteres bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung umfasst eine Steuerung für einen Bus 102, die die im vorhergehenden beschriebene Vorrichtung 100 zum Reduzieren von Reflexionen in einem Bus 102 aufweist. Bei der Steuerung ist die Einrichtung 106 zum Senden dann eine Einrichtung 106 zum Senden von Daten bzw. Datensignalen über den Bus, die auch zum Senden eines Testsignals zum Kalibrieren der Steuerung zum optimalen reflexionsarmen Ansteuern eines Busses verwendet werden kann, und die Einrichtung 108 zum Empfangen ist dann eine Einrichtung zum Empfangen von Daten, die ferner zum Empfangen von Reflexionen, die durch die Testsignale ver ursacht werden, verwendet werden kann, um die Vorrichtung 100 zum Reduzieren von Reflexionen in einem Bus 102 zu optimal einzustellen, um Daten reflexionsfrei übertragen zu können.
Ein weiteres bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung umfasst ein Speicherbauelement, das ähnlich wie die gerade beschriebe Steuerung eine im vorhergehenden beschriebene Vorrichtung 100 zum Reduzieren von Reflexionen aufweist.
3 zeigt ein bevorzugtes Ausführungsbeispiel eines Verfahrens zum Reduzieren von Reflexionen in einem Bus 102 zum Übertragen von Daten gemäß der vorliegenden Erfindung. Bei einem Schritt S1 des erfindungsgemäßen Verfahrens wird ein Testsignal in einen Eingang des Busses 102, vorzugsweise durch die oben beschriebene Einrichtung 106 zum Senden eines Testsignals, gesendet. Anschließend werden Reflexionen von dem Bus 102, die durch das gesendete Testsignal in dem Bus 102 verursacht werden, vorzugsweise durch die oben beschriebene Einrichtung 108 zum Empfangen von Reflexionen, empfangen. Bei einem Schritt S3 werden die Reflexionen von dem Bus 102, vorzugsweise durch die oben beschriebene Einrichtung 110 zum Auswerten der Reflexionen, ausgewertet, um ein Auswertungsergebnis zu liefern, und der Widerstand Z_IN an dem Eingang des Busses 102 wird bei einem Schritt S4 abhängig von dem Auswertungsergebnis eingestellt, um die Reflexionen von dem Bus 102 zu reduzieren.
Die Schritte des Auswertens S3 und des Einstellens S4 weisen ferner das Steuern des Widerstands abhängig von dem Auswertungsergebnis, vorzugsweise durch die Einrichtung 110 zum Auswerten und Einstellen, derart auf, dass derselbe über die Frequenz konstant ist. Der Schritt des Empfangens S2 kann ferner den Schritt des Erfassens der Einschwingzeit und der Haltezeit von Daten, die durch das Testsignal dargestellt werden, vorzugsweise durch die oben beschriebene Einrichtung 108 zum Empfangen von Reflexionen, die vorzugsweise einen Erfassungsverstärker aufweist, aufweisen. Die Schritte des Aus wertens S3 und des Einstellens S4 können außerdem vorzugsweise das Einstellen des Widerstands Z_IN, vorzugsweise durch die oben beschriebene Einrichtung 110 zum Auswerten und Einstellen, derart, dass die Einschwingzeit und die Haltezeit optimiert sind, und ferner vorzugsweise den Schritt des Einstellens des Widerstands Z_IN, derart, dass Überschwingungen und Unterschwingungen im Bus 102 reduziert sind, aufweisen. Die Schritte des Auswertens S3 und des Einstellens S4 können weiterhin den Schritt des Einstellens der Sendestärke und des zeitlichen Verlaufs der Sendestärke bei dem Schritt S2 des Sendens, vorzugsweise durch die Einrichtung 106 zum Senden, aufweisen, derart, dass die Datenausrichtung in dem Bus 102 erhalten bleibt. Die Schritte des Auswertens S3 und des Einstellens S4 können schließlich vorzugsweise den Schritt des Speicherns der Einstellungswerte für den Widerstand, die Sendestärke und den zeitlichen Verlauf der Sendestärke für zugeordnete Testsignale, vorzugsweise in dem Speicher der oben beschriebenen Einrichtung 110 zum Auswerten und Einstellen, aufweisen.
Obwohl die vorliegende Erfindung anhand bevorzugter Ausführungsbeispiele beschrieben ist, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
Ein Vorteil der vorliegenden Erfindung besteht darin, dass dieselbe den sicheren Betrieb von beispielsweise einem Speicherteilsystembus mit angeschlossenen Speicherbauelementen, wie z.B. DRAM-Speichern, über einen weiten Betriebsbereich und insbesondere einen weiten Frequenzbereich ermöglicht.

100: Vorrichtung zum Reduzieren von Reflexionen
102: Bus
104: Ausgang von 100
106: Einrichtung zum Senden
108: Einrichtung zum Empfangen
110: Einrichtung zum Auswerten und Einstellen
112: erster Eingang Serienwiderstand
114: zweiter Eingang Serienwiderstand
116: Ausgang Serienwiderstand
118: erster Widerstand (erster Transistor)
120: zweiter Widerstand (zweiter Transistor)
122: dritter Transistor
124: erste Spannungsversorgung
126: vierter Transistor
128: zweite Spannungsversorgung
130: Speicherbauelement
S1: Schritt des Sendens
S2: Schritt des Empfangens
S3: Schritt des Auswertens
S4: Schritt des Einstellens

Claims

Vorrichtung (100) zum Reduzieren von Reflexionen in einem Bus (102) zum Übertragen von Daten, mit folgenden Merkmalen: – einem Ausgang (104), der mit einem Eingang des Busses (102) verbunden ist; – einer Einrichtung (106) zum Senden eines Testsignals in den Eingang des Busses (102), wobei die Einrichtung (106) zum Senden mit dem Ausgang (104) verbunden ist; – einer Einrichtung (108) zum Empfangen von Reflexionen von dem Bus (102), die mit dem Ausgang (104) verbunden ist; un – einer Einrichtung (110) zum Auswerten der Reflexionen von dem Bus (102), um ein Auswertungsergebnis zu liefern, und zum Einstellen eines Widerstands (Z_IN) an dem Ausgang (104) abhängig von dem Auswertungsergebnis, um die Reflexionen von dem Bus (102) zu reduzieren, dadurch gekennzeichnet, dass der Widerstand (Z_IN) ein Widerstand mit kontinuierlich variierbarem Widerstandswert ist.
Vorrichtung (100) nach Anspruch 1, bei der die Einrichtung (110) zum Auswerten und Einstellen angeordnet ist, um den Widerstand (Z_IN) abhängig von dem Auswertungsergebnis derart zu steuern, dass derselbe über die Frequenz konstant ist.
Vorrichtung (100) nach Anspruch 1 oder 2, bei der die Einrichtung (108) zum Empfangen ein Erfassungsverstärker ist, der die Einschwingzeit und die Haltezeit von Daten, die durch das Testsignal dargestellt werden, an der Einrichtung (108) zum Empfangen erfasst.
Vorrichtung (100) nach Anspruch 3, bei der die Einrichtung (110) zum Auswerten und Einstellen angeordnet ist, um den Widerstand (Z_IN) derart einzustellen, dass die Einschwingzeit und die Haltezeit optimiert sind.
Vorrichtung (100) nach einem der vorhergehenden Ansprüche, bei der die Einrichtung (110) zum Auswerten und Einstellen ferner angeordnet ist, um den Widerstand (Z_IN) derart einzustellen, dass Überschwingungen und Unterschwingungen im Bus (102) reduziert sind.
Vorrichtung (100) nach einem der vorhergehenden Ansprüche, bei der die Einrichtung (110) zum Auswerten und Einstellen ferner angeordnet ist, um die Sendestärke und den zeitlichen Verlauf der Sendestärke der Einrichtung (106) zum Senden derart einzustellen, dass die Datenausrichtung im Bus (102) erhalten bleibt.
Vorrichtung (100) nach einem der vorhergehenden Ansprüche, bei der die Einrichtung (110) zum Auswerten und Einstellen einen Speicher aufweist, in dem Einstellungswerte für den Widerstand (Z_IN), die Sendestärke und den zeitlichen Verlauf der Sendestärke für zugeordnete Testsignale gespeichert sind.
Vorrichtung (100) nach einem der vorhergehenden Ansprüche, bei der das Testsignal ein digitales Signal ist, das ein vordefiniertes Bitmuster aufweist.
Vorrichtung (100) nach einem der vorhergehenden Ansprüche, bei der der Widerstand ein Serienwiderstand ist, der einen ersten Eingang (112), einen zweiten Eingang (114) und einen Ausgang (116) aufweist, der mit dem Ausgang (104) verbunden ist, wobei zwischen den ersten Eingang (112) und den Ausgang (116) ein erster Widerstand (118) geschaltet ist, dessen Widerstandswert steuerbar ist, und zwischen den Ausgang (116) und den zweiten Eingang (114) ein zweiter Widerstand (120) geschaltet ist, dessen Widerstandswert steuerbar ist.
Vorrichtung (100) nach Anspruch 9, bei der der erste Widerstand (118) einen ersten Transistor aufweist, dessen Widerstandswert steuerbar ist, und der zweite Widerstand (120) einen zweiten Transistor aufweist, dessen Widerstandswert steuerbar ist.
Vorrichtung (100) nach Anspruch 10, bei der der erste Transistor (118) über einen dritten Transistor (122), der durch die Einrichtung (110) zum Auswerten und Einstellen gesteuert wird, steuerbar mit einer ersten Spannungsversorgung (124) verbunden ist, und der zweite Transistor (120) über einen vierten Transistor (126), der durch die Einrichtung (110) zum Auswerten und Einstellen gesteuert wird, steuerbar mit einer zweiten Spannungsversorgung (128) verbunden ist.
Vorrichtung (100) nach Anspruch 11, bei der der erste, zweite, dritte und vierte Transistor (118, 120, 122, 126) jeweils einen Steuereingang aufweisen, der mit der Einrichtung (110) zum Auswerten und Einstellen verbunden ist.
Vorrichtung (100) nach Anspruch 11 oder 12, bei der der erste und der zweite Transistor (118, 120) jeweils einen JFET-Transistor und der dritte und der vierte Transistor (122, 126) jeweils einen MOSFET-Transistor aufweisen.
Vorrichtung (100) nach einem der vorhergehenden Ansprüche, bei der der Bus (102) einen Speicherteilsystembus aufweist, an dem Speicherbauelemente (130) anschließbar sind.
Vorrichtung (100) nach Anspruch 13, bei der die Speicherbauelemente (130) dynamische Direktzugriffsspeicher- (DRAM-; DRAM = Dynamic Random Access Memory) Speicherbauelemente aufweisen.
Vorrichtung nach einem der Ansprüche 1-15, bei der sie eine Steuerung für einen Bus (102) ist und die Einrichtung (106) zum Senden eine Einrichtung (106) zum Senden von Daten und die Einrichtung (108) zum Empfangen eine Einrichtung (108) zum Empfangen von Daten ist.
Vorrichtung nach einem der Ansprüche 1-15, bei der sie ein Speicherbauelement ist.
Verfahren zum Reduzieren von Reflexionen in einem Bus (102) zum Übertragen von Daten, mit folgenden Merkmalen: – Senden (S1) eines Testsignals in einen Eingang des Busses (102); – Empfangen (S2) von Reflexionen von dem Bus (102); und – Auswerten (S3) der Reflexionen von dem Bus (102), um ein Auswertungsergebnis zu liefern, und Einstellen (S4) eines Widerstands (Z_IN) an dem Eingang des Busses (102) abhängig von dem Auswertungsergebnis, um die Reflexionen von dem Bus (102) zu reduzieren, dadurch gekennzeichnet, dass der Schritt des Einstellens (S4) das kontinuierliche Variieren des Widerstandswerts des Widerstands (Z_IN) aufweist.
Verfahren nach Anspruch 18, bei dem die Schritte des Auswertens (S3) und des Einstellens (S4) ferner folgenden Schritt aufweisen: – Steuern des Widerstands (Z_IN) abhängig von dem Auswertungsergebnis derart, dass derselbe über die Frequenz konstant ist.
Verfahren nach Anspruch 18 oder 19, bei dem der Schritt des Empfangens (S2) ferner folgenden Schritt aufweist: – Erfassen der Einschwingzeit und der Haltezeit von Daten, die durch das Testsignal dargestellt werden.
Verfahren nach Anspruch 20, bei dem die Schritte des Auswertens (S3) und des Einstellens (S4) ferner folgenden Schritt aufweisen: – Einstellen des Widerstands (Z_IN) derart, dass die Einschwingzeit und die Haltezeit optimiert sind.
Verfahren nach einem der vorhergehenden Ansprüche 18 bis 20, bei dem die Schritte des Auswertens (S3) und des Einstellens (S4) ferner folgenden Schritt aufweisen: – Einstellen des Widerstands (Z_IN) derart, dass Überschwingungen und Unterschwingungen im Bus (102) reduziert sind.
Verfahren nach einem der vorhergehenden Ansprüche 18 bis 22, bei dem die Schritte des Auswertens (S3) und des Einstellens (S4) ferner folgenden Schritt aufweisen: – Einstellen der Sendestärke und des zeitlichen Verlaufs der Sendestärke bei dem Schritt des Sendens (S1) derart, dass die Datenausrichtung im Bus (102) erhalten bleibt.
Verfahren nach einem der vorhergehenden Ansprüche 17 bis 22, bei dem die Schritte des Auswertens (S3) und des Einstellens (S4) ferner folgenden Schritt aufweisen: – Speichern der Einstellungswerte für den Widerstand, die Sendestärke und den zeitlichen Verlauf der Sendestärke für zugeordnete Testsignale.