DE69601071T2

DE69601071T2 - Bidirektionaler leitungsübertragungstreiber und empfänger

Info

Publication number: DE69601071T2
Application number: DE69601071T
Authority: DE
Inventors: Gregory Beers; Richard Frankeny; Mithkal Smadi
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1995-01-23
Filing date: 1996-01-19
Publication date: 1999-07-15
Anticipated expiration: 2016-01-20
Also published as: DE69601071D1; EP0806085B1; CZ225797A3; KR100196891B1; EP0806085A1; WO1996023358A1; JPH08320747A; CN1193853A; CN1104102C; TW279958B; KR960030605A; CZ290426B6; US5578939A; CA2206246A1; PL181152B1; PL321324A1; JP3024058B2

Description

Bidirektionaler Übertragungsleitungstreiber und Empfänger

Gebiet der Erfindung

Es wird ein Übertragungsleitungstreiber und Empfänger beschrieben. Insbesondere wird ein bidirektionaler Übertragungsleitungstreiber und Empfänger mit einem aktiven Übertragungsleitungsabschlusswiderstand beschrieben.

Beschreibung der technischen Zusammenhänge

Mit der weiterhin steigenden Betriebsgeschwindigkeit von Computerprozessoren werden an Einrichtungen, die logische Signale senden und empfangen müssen, zusätzliche Anforderungen gestellt.
Bei der Messung von Hochfrequenzsignalen sind die Abtastraten selbstverständlich höher als bei der Messung niederfrequenterer Signale. Die Messung der genauen Größe eines Signals ist bei hohen Abtastraten schwieriger als bei niedrigeren Raten, weil vorübergehende Bedingungen, die sich in dem verhältnismäßig langen Zeitraum einer Niederfrequenzabtastrate möglicherweise nicht merklich auswirken, in der kürzeren Periode einer Hochfrequenzabtastrate eine deutliche Auswirkung haben können.
Eine Hochfrequenzauswirkung von besonderem Interesse in der vorliegenden Erfindung ist die Signalreflexion, die auftritt, wenn die Impedanz eines Kommunikationspfades nicht an die Impedanz einer Abschlusslast am Empfangsende des Pfades angepasst ist. (Der Kommunikationspfad zwischen einer sendenden und einer empfangenden Einheit enthält einen Pfad, beispielsweise einen Bus zwischen Einheiten auf einer einzelnen Leiterplatine oder ein Kabel zwischen Einheiten auf verschiedenen Platinen. Da die vorliegende Erfindung Signale von verhältnismäßig hoher Frequenz betrifft, bei denen Auswirkungen der Übertragungsleitung berücksichtigt werden müssen, kann der Kommunikationspfad hier in jedem Fall als Übertragungsleitung bezeichnet werden.) Idealerweise empfängt eine Abschlusslast ein übertragenes Signal unmittelbar bei der Ankunft des Signals an der Last, so dass die Größe des Signals unmittelbar bei seiner Ankunft an der Last abgetastet und aus der Abtastung ein genauer Wert der Signalgröße bestimmt werden kann. Falls die Abschlusslast jedoch nicht an die Übertragungsleitungsimpedanz angepasst ist, empfängt die Last beim ersten Eintreffen des Signals nur einen Teil des Signals. Der verbleibende Teil des Signals wird auf die Übertragungsleitung reflektiert. Im typischen Fall wird zumindest ein Teil dieses reflektierten Signalteils in Abhängigkeit von verschiedenen Faktoren schließlich von anderen Lasten auf der Übertragungsleitung zurück zur Abschlusslast reflektiert, und diese Rückwärts- und Vorwärtsreflexion zwischen Lasten auf der Leitung wiederholt sich, bis schließlich ein immer größerer Teil des Signals von der Abschlusslast empfangen wird.
Die Auswirkung dieser Signalreflexion ist bestenfalls die Verzögerung des Zeitpunktes, zu dem das Signal genau abgetastet werden kann, bis zu dem Zeitpunkt, zu dem das Signal vielleicht mehrere Reflexionszyklen auf der Übertragungsleitung durchlaufen hat. Wenn schlimmstenfalls ein wesentlicher Anteil des reflektierten Teils auf der Übertragungsleitung selbst verlorengeht oder von anderen Lasten auf der Übertragungsleitung empfangen wird, wirkt sich diese Reflexion in einer erheblichen Verringerung der Genauigkeit aus, mit der die Größe des Signals gemessen werden kann, möglicherweise bis zu dem Punkt, an dem der logische Wert eines Signals überhaupt nicht genau festgestellt werden kann. Daher ist es vorteilhaft, die Signalrefle xion, wenn möglich, durch eine Anpassung der Impedanz einer Abschlusslast und derjenigen einer Übertragungsleitung zu beseitigen oder zumindest erheblich zu verringern.
Die Sendung mehrwertiger logischer Signale von einer sendenden Einheit zu einer empfangenden Einheit zur Erleichterung einer gleichzeitigen bidirektionalen Übertragung ist wohl bekannt. Ein Empfänger eines mehrwertigen Signals muss selektiver sein als ein Empfänger, der lediglich eine "Ein"-Bedingung und eine "Aus"-Bedingung erkennt. Das heißt, ein Empfänger für mehrwertige logische Signale muss die Größe eines empfangenen Signals mit einem verhältnismäßig höheren Genauigkeitsgrad messen als ein Empfänger, der lediglich das Vorhandensein oder Nichtvorhandensein eines Signals erkennen muss. Folglich ist die Impedanzanpassung für mehrwertige Hochfrequenzsignale sogar noch wichtiger.
Während die Herstellung einer Übertragungsleitung zwischen Einheiten mit einer engen Steuerung der Leitungsimpedanz verhältnismäßig einfach und wirtschaftlich ist, ist es nicht so einfach, eine feste Abschlusslast innerhalb enger Impedanzgrenzen wirtschaftlich herzustellen. Eine Aufgabe der vorliegenden Erfindung ist daher die aktive Anpassung der Abschlussimpedanz und des logischen Signalstroms während des Betriebs, um die Signalreflexion unter Verwendung von Komponenten, die wirtschaftlich hergestellt werden können, zu beseitigen oder erheblich zu verringern.
Eine Impedanzanpassung unter Verwendung aktiver Einheiten könnte erreicht werden, indem zusätzlich zum Übertragungssignal ein erstes Signal über eine erste Bezugsleitung von einem Sender zu einem Empfänger, das den Empfänger über die Amplitude für ein logisches Signal informiert, und ein zweites Signal über eine zweite Bezugsleitung von einem Empfänger zu einem Sender, das den Sender über die Impedanz eines Übertragungsleitungsabschlusswiderstandes im Empfänger informiert, gesendet werden. Diese Anordnung ist jedoch insbesondere bei mehreren, auf der Übertragungsleitung miteinander verbundenen Sendern und Empfängern aufgrund der Anzahl benötigter Bezugsleitungen nachteilig. Eine andere Aufgabe der Erfindung ist daher die Herabsetzung der Signalreflexion mit einer einzigen Bezugsleitung zwischen Einheiten auf der Übertragungsleitung auf ein Minimum.
EP-A-0410402 und US-A-5296756 beschreiben jeweils ein automatisches System zur Anpassung der Ausgangsimpedanz schneller CMOS- Treiber, wobei die Ausgangsimpedanz einer Vielzahl gespeicherter Treiber durch eine Schaltung zur Messung und Korrektur einer Fehlanpassung zwischen der als Bezugspunkt dienenden Ausgangsimpedanz eines der Treiber und der Impedanz am Eingang einer Bezugsübertragungsleitung, die den mit den anderen Treibern verbundenen Leitungen entspricht, angepasst wird.

ZUSAMMENFASSUNG DER ERFINDUNG

In einem ersten Aspekt der Erfindung werden eine sendende Einheit (Treiber) und eine empfangende Einheit durch eine Übertragungsleitung mit einer bestimmten charakteristischen Impedanz zur Übertragung logischer Signale über die Übertragungsleitung zwischen den Einheiten miteinander verbunden. Der Treiber hat eine Quelle zum Senden der logischen Signale und einen mit der Quelle verbundenen Bezugsgenerator zum Einstellen der Größe der von der Quelle gesendeten Signale. Der Empfänger weist einen Übertragungsleitungsabschlusswiderstand zum Empfangen der Signale und einen mit dem Abschlusswiderstand verbundenen Bezugsgenerator zum Einstellen einer Vorspannung des Abschlusswiderstandes auf, um eine bestimmte Familie von Abschlussimpedanzen zum Empfangen der Signale einzustellen. Der Bezugsgenerator des Treibers und der Bezugsgenerator des Empfängers passen die Ab schlussimpedanz für die eingestellte Signalgröße interaktiv an die Übertragungsleitung an.
In einem anderen Aspekt der Erfindung sind die Bezugsgeneratoren außerdem durch eine Bezugsleitung untereinander verbunden, um eine gemeinsame Bezugsspannung und einen gemeinsamen Bezugsstrom dazwischen einzurichten, wobei der vom Bezugsgenerator der sendenden Einheit eingestellte logische Signalstrom und die vom Bezugsgenerator der empfangenden Einheit eingestellte Vorspannung der Abschlussimpedanz von der Bezugsspannung und dem Bezugsstrom auf der Bezugsleitung abhängen.
In einem weiteren Aspekt der Erfindung haben die sendenden und empfangenden Einheiten bestimmte Transistoren mit angepassten elektrischen Eigenschaften, sodass die Transistoren für ein bestimmtes Eingangssignal und eine bestimmte Last an den angepassten Transistoren ein bestimmtes Ausgangssignal bereitstellen. Außerdem hängt der bestimmte, vom Bezugsgenerator der sendenden Einheit eingestellte logische Signalstrom von der vom Bezugsgenerator der empfangenden Einheit eingestellten Abschlussimpedanzvorspannung ab, und die bestimmte, vom Bezugsgenerator der empfangenden Einheit eingestellte Abschlussimpedanzvorspannung hängt von dem vom Bezugsgenerator der sendenden Einheit eingestellten Strom ab. Sowohl der bestimmte Strom als auch die bestimmte Vorspannung hängen von den angepassten Transistoren ab.
Noch andere Aufgaben und Vorteile der vorliegenden Erfindung gehen für Fachleute sofort aus der folgenden ausführlichen Beschreibung hervor. Die bevorzugte Ausführungsform der Erfindung wird durch Veranschaulichung des Modus gezeigt, der für die Ausführung der Erfindung als am besten geeignet angesehen wird. Andere Ausführungsformen sind möglich, und die Einzelheiten können in vieler Hinsicht geändert werden, ohne von der Erfin dung abzuweichen. Beispielsweise könnten für logische Signale Spannungen anstelle von Strömen verwendet werden. Als weiteres Beispiel wird ein Feldeffekttransistor ("FET") als Abschlusswiderstand für die Übertragungsleitung ausgewählt. Bipolare Einheiten könnten ebenfalls ausgewählt werden. Dementsprechend müssen die Zeichnungen und die Beschreibung als erläuternd und nicht als begrenzend betrachtet werden.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Blockschaltbild eines Treibers, der durch eine Übertragungsleitung mit einem Empfänger verbunden ist.
Fig. 2 ist ein Blockschaltbild von Treibern/Empfängern, die durch eine Übertragungsleitung miteinander verbunden sind.
Fig. 3 ist ein ausführlicheres Blockschaltbild von einem der Treiber/Empfänger.
Fig. 4 ist ein Schaltbild für den Differenzspannungsverstärker des Bezugsgenerators.
Fig. 5 ist ein Schaltbild für die Bezugsabschlusswiderstände.
Fig. 6 ist ein Schaltbild für den Differenzstromverstärker des Bezugsgenerators.
Fig. 7 ist ein Schaltbild für den Empfänger-Bezugsgenerator des Bezugsgenerators.
Fig. 8 ist ein Schaltbild für den Stromspiegel des Bezugsgenerators.
Fig. 9 ist ein Schaltbild für die schaltbare Stromquelle.
Fig. 10 ist ein Schaltbild für den Abschlusswiderstand der Übertragungsleitung.
Fig. 11 ist ein Schaltbild für den Mehrpunktempfänger mit.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM

Übersicht über die Funktionsweise

Das Blockschaltbild von Fig. 1 zeigt einen Treiber 20A mit einem Bezugsgenerator (RG) 10A, der ein Bezugssignal zu einer Stromquelle (CS) 12 sendet. Die Stromquelle ist mit einem Ende einer Übertragungsleitung 24 mit einer zuvor festgelegten Impedanz verbunden. Am anderen Ende der Übertragungsleitung 24 befindet sich ein zweiter Treiber 20B mit seinem eigenen Bezugsgenerator 10B, der ein Bezugssignal zu einem aktiven Abschlusswiderstand 14 sendet. Die Bezugsgeneratoren 10A und 10B sind durch eine Bezugsleitung 22 miteinander verbunden. Das Bezugssignal des Bezugsgenerators 10A des Treibers 20A zur Stromquelle 12 stellt eine bestimmte Stärke für ein Stromsignal ein, das die Stromquelle 12 über die Übertragungsleitung 24 zum Empfänger 20B sendet. Das Bezugssignal des Bezugsgenerators 10B des Empfängers 20B zum Abschlusswiderstand 14 richtet am Abschlusswiderstand 14 der Übertragungsleitung eine Familie von Impedanzen für den Abschluss der Übertragungsleitung 24 ein, so dass die Impedanz des Abschlusswiderstandes 14 für die vom Treiber- Bezugsgenerator 10A eingestellte Größe des Stromsignals an die Impedanz der Übertragungsleitung 24 angepasst ist. Die Bezugsgeneratoren 10A und 10B stellen die Impedanzfamilie und die Stromsignalgröße unter Verwendung des Rückführpfades der Bezugsleitung 22 interaktiv und fortlaufend ein.
Fig. 2 zeigt eine andere Ausführungsform mit den Elementen der Ausführungsform von Fig. 1 und zusätzlichen Elementen. Fig. 2 zeigt den Bezugsgenerator 10, die schaltbare Stromquelle 12, den aktiven Abschlusswiderstand 14, den Mehrpunktempfänger (MDR) 16 und die logische Schaltung 18 in einem ersten und zweiten Treiber/Empfänger 20. Die Bezugsgeneratoren 10 sind durch eine einzige Bezugsleitung 22 miteinander verbunden, die eine geerdete Abschirmung aufweist. Die Bezugsleitung 22 führt ein gemeinsames Bezugssignal zwischen den Treibern/Empfängern 20 zurück, das von den Bezugsgeneratoren 10 erzeugt wird. Ein Bezugsgenerator 10 in einem Treiber/Empfänger 20 erzeugt außerdem Bezugssignale, die der schaltbaren Stromquelle 12, dem aktiven Abschlusswiderstand 14 und dem Empfänger 16 im Treiber/Empfänger 20 zugeführt werden. Die schaltbare Stromquelle 12, der aktive Abschlusswiderstand 14 und der Empfänger 16 in einer Treiber/Empfängereinheit 20 sind mit einem Ende einer Übertragungsleitung 24 verbunden, um logische Signale zwischen den Treiber/Empfängereinheiten 20 zu übertragen. Die Übertragungsleitung 24 hat ebenfalls eine geerdete Abschirmung.
Der Empfänger 16, der aktive Abschlusswiderstand 14 und die schaltbare Stromquelle 12 in einer Treiber/Empfängereinheit 20 sind mit der Logikschaltung 18 für die Einheit verbunden. Die Logikschaltung 18 leitet die Erzeugung von Stromimpulsen ein, die logische Signale in der schaltbaren Stromquelle 12 zur Übertragung über die Übertragungsleitung 24 zwischen den Treiber/Empfängereinheiten 20 darstellen. Außerdem empfängt die Logikschaltung 18 vom Empfänger 16 oder vom Abschlusswiderstand 14 erkannte logische Signale aus Signalen, die der Empfänger 16 oder der Abschlusswiderstand 14 auf der Übertragungsleitung 24 misst. Die Logikschaltung 18 sendet außerdem Modusauswahlsignale zur Stromquelle 12, zum Empfänger 16 und zum Abschlusswiderstand 14, um auszuwählen, ob die Quelle 12 einen logischen Signalstrom mit feststehender Größe oder einen Strom von verän derlicher Größe bereitstellt, der an die Übertragungsleitung 24 angepasst ist, und um den Abschlusswiderstand 14 in einer Einheit 20 ein- oder auszuschalten.
Die vom Bezugsgenerator 10 erzeugten Bezugssignale steuern die Impedanz im Abschlusswiderstand 14, die Amplitude übertragener Stromimpulse, die in der Stromquelle erzeugte logische Signale darstellen, und die Amplitude von Spannungsimpulsen, die der Mehrpunktempfänger 16 oder der Abschlusswiderstand 14 als logische Signale in auf der Übertragungsleitung 24 empfangenen Signalen erkennt. Dieses gemeinsame Bezugssignal zwischen den Treiber/Empfängereinheiten 20 ermöglicht den Einheiten 20 die Einrichtung einer gemeinsamen Basis für die von den Bezugsgeneratoren 10 gesteuerten Parameter.
Da der von einem Treiber 20 übertragene logische Signalstrom vom Bezugsgenerator 10 im Treiber 20 gemäß dem oben beschriebenen Rückführmechanismus variiert wird, hat der Signalstrom oder die Spannung, die ein Empfänger 16 oder ein Abschlusswiderstand 14 misst, keine feststehende Größe. Daher verwendet der Empfänger 16 oder der Abschlusswiderstand 14 Bezugssignale vom Bezugsgenerator 10 zum Vergleich mit dem auf der Übertragungsleitung 24 empfangenen Signal, um den Wert eines logischen Signals festzustellen.
Signale, die von einem Treiber/Empfänger 20 auf der Übertragungsleitung 24 empfangen werden, können entweder von einem Mehrpunktempfänger 16 oder von einem Detektor im Abschlusswiderstand 14 interpretiert werden. Wie aus der unten folgenden Beschreibung des Empfängers hervorgeht, legt der Empfänger keine Last auf die Übertragungsleitung 24. Der Empfänger 16 ist daher nützlich bei Anwendungen, bei denen viele Treiber/Empfängereinheiten 20 auf einer Übertragungsleitung 24 miteinander verbunden sind. Der Abschlusswiderstand 14 ist insofern vorteilhaft, als er einen Abschluss für die Übertragungsleitung 24 bereitstellt, der genauer an die Impedanz der Übertragungsleitung 24 angepasst ist, so dass Signale mit größerer Genauigkeit gemessen werden können. Da das Vorhandensein mehrerer aktiver Abschlusswiderstände 14 auf der Übertragungsleitung 24 die Übertragungsleitung 24 belastet und fehlanpasst, beinhaltet die Erfindung die Bereitstellung der Logikschaltung 18, um den Abschlusswiderstand 14 auszuschalten.
Das Schaltbild von Fig. 3 zeigt ein anderes, ausführlicheres Blockschaltbild für einen der Treiber/Empfänger 20 von Fig. 2. Der Bezugsgenerator 10 enthält einen ersten und zweiten aktiven Bezugsabschlusswiderstand 30 (T&sub1;) und 32 (T&sub2;), einen Differenzspannungsverstärker 34, einen Differenzstromverstärker 36, einen Empfänger-Bezugsspannungsgenerator (RECREF) 38 und einen Stromspiegel (IM) 40. Um den Betrieb der Einheiten beim Erzeugen, Senden und Empfangen von Signalen in den Mittelpunkt zu stellen, sind die in Fig. 2 gezeigte Logikschaltung 18 und die Logiksteuerleitungen in Fig. 3 weggelassen worden.
Am Differenzspannungsverstärkereingang ("DVA") 34 liegt eine erste Spannung V&sub1;, die die Spannung ist, die durch den Strom i&sub1; erzeugt wird, der durch den den Widerstandswert 20z0 enthaltenden ersten Abschlusswiderstand 30 fließt, und eine zweite Spannung V&sub2;, die die Spannung am zweiten Abschlusswiderstand 32 ist, die von dem durch den zweiten Abschlusswiderstand 32 fließenden Strom i&sub2; erzeugt wird. Der Ausgang des DVA 34 ist über einen als "IRP" ("IRP-Verbindungsbus-FETs") bezeichneten Verbindungsbus mit den Gates der FETs QP0, QP3, QP5, QP6, QP7 und QP10 verbunden. Der Ausgang des DVA 34 stellt über den IRP- Verbindungsbus einen bestimmten Strom in QP5 ein, der zum DVA 34 zurückgeführt wird. Eine steigende Spannung am Ausgang vom DVA bewirkt einen abnehmenden Strom in den IRP-Verbindungsbus- FETs. Die FETs auf dem IRP-Verbindungsbus spiegeln den Strom in QP5.
Der Begriff "spiegeln" wird für gut angepasste Feldeffekteinheiten verwendet. Einen Strom "spiegeln" heißt, die gleiche Gatespannung an angepasste FETs anlegen und dadurch den gleichen Drainstrom oder einen zuvor festgelegten, durch Anpassung skalierten Drainstrom in den FETs zu bewirken. Obwohl der Wert des Drainstroms unbekannt sein kann, wird aufgrund der Anpassung der FETs unabhängig von der Stärke dieses Drainstroms vorausgesetzt, dass der Drainstrom in jedem FET angepasst ist.
Dieselben Prinzipien gelten für bipolare Transistoren, so dass diese Stromspiegelschaltungen mit bipolaren Transistoren konfiguriert werden könnten. Es gibt einige Unterschiede zwischen Feldeffekttransistoren und bipolaren Transistoren, die die Anwendung dieser Erfindung mit bipolaren Transistoren jedoch nicht verhindern. Ein Unterschied besteht darin, dass in bipolare Transistoren ein Basisstrom fließt, wohingegen FETs keinen Gatestrom benötigen. Daher sind FETs für diese Anwendung wünschenswerter. Ein anderer Unterschied ist, dass bipolare Transistoren einen flacheren linearen Bereich in der Drainstrom/ Gate-Source-Spannungskennlinie haben. Dies begünstigt bipolare Einheiten.
Durch Erhöhen oder Verringern seiner Ausgangsspannung erhöht oder verringert der DVA 34 die Ströme i&sub1; und i&sub2; durch die Bezugsabschlusswiderstände 30 und 32 auf irgendeinen Unterschied in den beiden Spannungseingängen zum DVA hin, so dass die Ströme i&sub1; und i&sub2; durch die Abschlusswiderstände 30 und 32 die Spannungen an den Abschlusswiderständen 30 und 32 erhöhen bzw. verringern. Schließlich erzeugt eine bestimmte Kombination der Ströme i&sub1; und i&sub2; einen im wesentlichen gleichen Spannungsabfall an den Abschlusswiderständen 30 und 32, so dass die Differenzausgangsspannung des DVA 34 gegen null geht.
Der Differenzstromverstärker ("DCA") 36 empfängt einen ersten Eingangsstrom vom zweiten Abschlusswiderstand. Der Eingangsstrom ist ein Strom, der den vom DVA 34 durch den zweiten Abschlusswiderstand 32 eingestellten Strom i&sub2; spiegelt. Der DCA 36 empfängt außerdem einen zweiten Eingangsstrom vom FET QP10 über den IRP-Verbindungsbus. Da QP10 an QP5 und QP3 angepasst ist und da der DVA-Ausgang die Gatespannung für QP3, QP5 und QP10 liefert, stellt die Ausgangsspannung des DVA 34 einen Strom durch QP10 ein, der gleich dem Strom i&sub1; ist.
Dieser Strom durch QP10 wird vom DCA 36 mit dem ersten Eingangsstrom verglichen. Der DCA 36 liefert ein Ausgangssignal, das die Impedanz beider Bezugsabschlusswiderstände 30 und 32 anpasst, um zu bewirken, dass der durch QP0 fließende Strom in den zweiten Abschlusswiderstand 32 fließt, so dass kein Strom durch die Bezugsleitung 22 in den oder aus dem Knoten zwischen QP0 und dem zweiten Abschlusswiderstand 32 fließt.
Die Bezugsleitung 22 zwischen den Bezugsgeneratoren 10 an jedem Ende der Übertragungsleitung 24 bedingt, dass jeder zweite Abschlusswiderstand 32 an den Enden der Übertragungsleitung 24 denselben Spannungsabfall hat. Und der DVA 34 in einem Bezugsgenerator 10 bedingt, dass der Spannungsabfall am ersten Abschlusswiderstand 30 des Bezugsgenerators im wesentlichen gleich dem Spannungsabfall an seinem zweiten Abschlusswiderstand 32 ist, wie gerade beschrieben wurde. Folglich haben beide Bezugsabschlusswiderstände 30 und 32 in den beiden in Fig. 1 gezeigten Bezugsgeneratoren 10 denselben Spannungsabfall.
Ein Spannungsausgang IRN des Stromspiegels 40 des Bezugsgenerators 10 ist mit der schaltbaren Stromquelle 12 und mit dem Emp fänger 16 verbunden, um einen anderen angepassten FET zum Spiegeln des Stroms i&sub1; zu veranlassen.
Die in Fig. 3 gezeigte schaltbare Stromquelle 12 liefert einen Vorstrom der Größe i&sub1;, der von der Spännung auf dem IRP-Verbindungsbus vom Bezugsgenerator 10 eingestellt wird, und einen Signalstrom der Größe 20i&sub1;, der von der Ausgangsspannung IRN des Stromspiegels 40 vom Bezugsgenerator 10 eingestellt werden kann. Der Signalstrom wird von der Logikschaltung 18 ein- oder ausgeschaltet. Die Logikschaltung kann außerdem die Einstellung des Signalstroms bei einem feststehenden Wert auswählen, anstatt zu ermöglichen, dass der Signalstrom vom Bezugsgenerator eingestellt wird.
Der in Fig. 3 gezeigte aktive Abschlusswiderstand 14 hat einen FET (in Fig. 3 nicht gezeigt) zum Abschließen der Übertragungsleitung 24. Die am aktiven Abschlusswiderstand 14 angelegte Vorspannung Vb vom DCA 36 passt die Impedanz des abschließenden FET an, so dass sie bei dem bestimmten Strom, der von der entsprechenden Einheit 20 am anderen Ende der Übertragungsleitung 24 übertragen wird, an die Impedanz der Übertragungsleitung 24 angepasst ist. Der Abschlusswiderstand 14 weist außerdem einen Detektor auf, der den im Abschluss der Übertragungsleitung fließenden Signalstrom mit einem Bezugsstrom vergleicht und dessen einer oder mehrere Ausgänge mit der den logischen Wert des Signalstroms anzeigenden Logikschaltung 18 verbunden sind.
Der in Fig. 3 gezeigte Empfänger (oder "Mehrpunktempfänger") 16 hat einen ersten mit Vrecref bezeichneten Eingang, an dem die Spannung Vrecref von der Empfängerbezugsschaltung 38 anliegt, einen zweiten mit IRN bezeichneten Eingang, an dem die IRN-Ausgangsspannung vom Stromspiegel 40 des Bezugsgenerators 10 anliegt, und einen dritten mit Vein bezeichneten Eingang, an dem die Spannung auf der Übertragungsleitung 24 anliegt. Der vom Sender/Empfänger 20 gesendete Signalstrom wird vom Rückführmechanismus in den Sendern/Empfängern eingestellt, so dass ein logisches Signal mit einem Strom von 20i&sub1;, was einem logischen Wert von 1 entspricht, in Kombination mit einem Vorstrom, der gleich i&sub1; ist, am dritten Eingang Vein eine Spannung erzeugt, die gleich V&sub1; ist, also gleich der Spannung an den Bezugsabschlusswiderständen 30 und 32. Die Spannung Vein geht von einer kleinen Größe, die vom Vorstrom der Größe i&sub1; erzeugt wird, wenn kein Stromsignal zum Empfänger gesendet wird, zu einer größeren Größe Vfinal über, wenn ein zusätzliches Stromsignal der Größe 20i&sub1; (einem logischen Signal 1 entsprechend) empfangen wird. Wenn Vein diesen Übergang macht, gibt der Ausgang des Empfängers 16 ein HIGH-Signal an die Logikschaltung 18, das anzeigt, dass ein logisches Signal 1 empfangen wird.
Die Bezugsschaltung 38 erzeugt eine Bezugsspannung Vrecref mit einer bestimmten Entsprechung zur übertragenen Signalspannung. Der Empfänger 16 verwendet Vrecref zum Vergleich mit der vom Empfänger 16 auf der Übertragungsleitung 24 gemessenen Signalspannung, um den Wert eines logischen Signals festzustellen. Die Empfängerbezugsschaltung 38 empfängt als erste Eingabe einen Strom, der an den Eingangsstrom in den zweiten Bezugsabschlusswiderstand 32 angepasst ist, und als zweite Eingabe die Spännung V&sub2; am zweiten Bezugsabschlusswiderstand 32 (die gleich der Spannung V&sub1; am ersten Bezugsabschlusswiderstand ist). Aus diesen Eingaben wird die Bezugsspannung Vrecref erzeugt, die von der Empfängerschaltung 16 zur Einstellung einer Übertragungsfunktion für ein von einer Einheit 20 auf der Übertragungsleitung 24 empfangenes logisches Signal verwendet wird.

Ausführliche Schaltungsbeschreibung

Die Sender/Empfängereinheit der vorliegenden Erfindung kann durch vielfältige Schaltungen ausgeführt werden, wie für Fach leute aus der obigen Beschreibung der Funktionsweise verschiedener Teile der Einheit hervorgeht. Es folgt eine Beschreibung der in der bevorzugten Ausführungsform der Erfindung verwendeten Schaltungen. Die hier beschriebenen FETs sind im allgemeinen Anpassungs-FETs. Die Erfindung ist nicht auf die relativen Skalierungsfaktoren der im folgenden beschriebenen FETs begrenzt. Zur Erzielung der für die Sender/Empfängereinheiten beschriebenen Ergebnisse können vielfältige Skalierungsfaktoren verwendet werden. Eine Versorgungsspannung der Größe Vdd wird stets vorausgesetzt.
Fig. 4 zeigt eine Schaltung für den DVA 34 in der bevorzugten Ausführungsform der vorliegenden Erfindung. Der FET QP5 ist über eine Gate-Drain-Verbindung mit dem FET QN10 in Reihe geschaltet. Solange sich QN10 in seinem linearen Bereich befindet (d. h. oberhalb des Knicks seiner Drainstrom/Gate-Source-Spannungskennlinie), fungiert QN10 als ein von der QN10-Gatespannung Stromsenke und zieht unabhängig vom Drain-Source-Spannungsabfall am FET QP5 einen Feststrom. Dieser durch QP5 fließende Feststrom steuert die Gate-Source-Spannung in QP5 auf jeden Wert, der für den von QP5 gelieferten Strom benötigt wird. Die resultierende Spannung am QP5-Gate liefert die Steuerspannung für alle FETs auf dem IRP-Verbindungsbus. In dem Maße wie jeder FET auf dem IRP-Verbindungsbus in seinem linearen Bereich arbeitet, sind die resultierenden Ströme durch die FETs gemäß ihren relativen W/L-Skalierungsfaktoren proportional zum Strom durch QP5, da diese FETs an QP5 angepasst sind. Die angepassten FETs QP3 und QP5 haben einen W/L-Skalierungsfaktor von 21, so dass der Strom i&sub2; durch den zweiten Bezugsabschlusswiderstand 32 21-mal so groß wie der Strom i&sub1; durch den ersten Bezugsabschlusswiderstand 30 ist. Der Strom der Größe 21i&sub1; im Abschlusswiderstand 32 stellt den von der Stromquelle 12 als logisches Signal 1 erzeugten Strom der Größe 20i&sub1; zusammen mit dem von der Stromquelle 12 als Vorstrom erzeugten Strom der Größe i&sub1; dar.
Ein erster und ein zweiter Eingang des DVA 34 sind so verbunden, dass der erste Eingang die Spannung V&sub1; am ersten Bezugsabschlusswiderstand 30 und der zweite Eingang die Spannung V&sub2; am zweiten Bezugsabschlusswiderstand 32 misst. Die erste Eingangsspannung spannt den mit dem Gate des FET QN10 verbundenen FET QN8 vor. Die zweite Eingangsspannung spannt den FET QN1 vor, der von den FETs QP1 und QP4 gespiegelt wird. Der FET QP4 ist außerdem mit dem Gate des FET QP10 verbunden. Falls V&sub1; steigt, fällt aufgrund der in Fig. 4 gezeigten Konfiguration der Verbindungen der FETs QN1, QN8, QP1, QP4 und QN10 die Gatespannung an QP10, und falls V&sub2; steigt, steigt die Gatespannung am FET QP10.
Fig. 5 zeigt eine Schaltung für die Bezugsabschlusswiderstände 30 und 32 der bevorzugten Ausführungsform. Die Abschlusswiderstände 30 und 32 sind identisch mit der Ausnahme, dass der erste Abschlusswiderstand 30 einen Widerstand R0 mit dem Widerstandswert 20Z0 hat, wobei Z0 die bekannte Impedanz der Übertragungsleitung 24 ist, und die Abschluss-FETs in den Abschlusswiderständen 30 und 32 sind so skaliert, dass sie identisch sind. Der Abschlusswiderstand 30 hat einen Bezugsstrom der Größe i&sub1;, und der Abschlusswiderstand 32 hat einen Strom der Größe 21i&sub1;. Da die Abschlusswiderstände 30 und 32 in diesem Verhältnis 21/1 identische FETs und Ströme haben, liefern die Abschlusswiderstände 30 und 32 eine statische Darstellung zweier dynamischer Zustände der Übertragungsleitung. Die Stromquelle 12 in einem Treiber 20A (Fig. 1) wird von einem Übergang der Größe 20Z0i&sub1; und einer statischen Vorspannung, die sich aus dem Strom der Größe i&sub1; im Abschlusswiderstand 32 ergibt, dargestellt. Der Abschlusswiderstand 14 in einem Empfänger 20B (Fig. 1) wird von einem Strom der Größe 21i im Abschlusswiderstand 30 dargestellt. Diese beiden dynamischen Zustände der Übertragungsleitung 24 entsprechen (1) der Bedingung des Abschlusswiderstandes 14 mit einem durch den Abschlusswiderstand 14 fließenden Strom der Größe i&sub1; und (2) dem Zustand des Abschlusswiderstandes 14 mit einem im Abschlusswiderstand 14 fließenden Strom der Größe 21i. Die Werte des Widerstandes R0 und der Skalierungsfaktoren können verändert werden, so dass für einen Widerstand mit dem Widerstandswert NZ0 zwischen dem Vorstrom der Größe i&sub1; und dem Signalstrom der Größe Ni&sub1; ein Verhältnis von N : 1 eingestellt wird. Der Wert von N ist willkürlich, wird normalerweise jedoch für praktisch brauchbare Schaltungsrealisierungen ausgewählt, beispielsweise N = 10, N = 20, usw.
Bei dem beispielhaft beschriebenen Bezugsabschlusswiderstand 32 stellt der Abschluss-FET QN0 eine Abschlussimpedanz ein. QN5 und QN6 schalten den Abschluss-FET QN0 ein bzw. sperren ihn, und wenn QN0 eingeschaltet ist, stellen QN5 und QN6 einen Spannungsteiler und eine Vorspannung bereit, um die Familie von Drain-Source-Abschlussimpedanzen für den Drainstrom durch den Abschluss-FET QN0 einzustellen. Das heißt, in einer durch die Vorspannung eingestellten Familie von Impedanzen wird für einen bestimmten Drainstrom eine bestimmte Abschlussimpedanz eingestellt.
Fig. 6 zeigt eine Schaltung für den DCA 36 der bevorzugten Ausführungsform. Der Strom i&sub2; durch QN0 des zweiten Bezugsabschlusswiderstandes 32 (Fig. 5) wird, verkleinert um einen Faktor von 21, im FET QN9 des DCA 36 gespiegelt, indem die Eigenschaften von QN9 und QN10 angepasst werden, wobei der W/L vom FET QN9 im Vergleich zum FET QN0 verkleinert wird und das Gate von QN9 mit dem Gate von QN0 verbunden wird. Folglich zieht QN9 einen verringerten Strom, der an den Strom in QN0 angepasst ist, und unter der Voraussetzung, dass die Last auf dem Drain von QN9 innerhalb eines Bereichs bleiben muss, in dem QN9 in seinem linearen Bereich arbeitet, zieht QN9 diesen Strom unabhängig von der durch den Strom an der Last QP8 verursachten Spannung.
Durch die Verbindung des Gates von QP8 mit seinem Drain treibt der Drainstrom von QN9 die Source-Drain-Spannung an QP8 auf jeden beliebigen Wert, der von QP8 benötigt wird, um diesen Strom zu liefern, und die Gatespannung von QP8 folgt. Die mit dem Gate von QP9 verbundene Gatespannung von QP8 stellt einen Strom durch QP9 ein. Da QP9 an QN9 angepasst ist, ist der von QP9 gelieferte Strom an den von QN9 gezogenen Strom angepasst.
Unterdessen wird QP10 durch die, wie zuvor beschrieben wurde, vom DVA 34 eingestellte IRP-Spannung veranlasst, einen Strom mit einer Größe von i&sub1; zu liefern, weil der Strom, aufgrund der Anpassung der Eigenschaften von QP10 und QP0 verkleinert um einen Faktor von 21, an den Strom i&sub2; durch QP0 angepasst ist, wobei der W/L vom FET QN9 im Vergleich zum FET QN0 verkleinert wird und das Gate von QP10 mit dem Gate von QP0 verbunden wird. Durch die Verbindung seines Gates mit seinem Drain wird QN12 veranlasst, den von QP10 gelieferten Strom i&sub1; zu ziehen, und die Gatespannung von QN12 folgt. Durch die Verbindung des Gates von QN12 mit dem Gate von QN11 (gleiche Gatespannung) wird QN11 veranlasst, ib zu ziehen.
Folglich kann die Funktionsweise des DCA 36 folgendermaßen verstanden werden. Der FET QN0 des zweiten Bezugsabschlusswiderstandes 32 zieht (1) den von QP0 gelieferten Strom i&sub2;, der den zweiten Bezugsabschlusswiderstand 32 ansteuert, zusammen mit (2) dem Strom von der Bezugsleitung. Außerdem wird der FET QP9 des DCA veranlasst, einen Strom zu liefern, der ein verkleinerter Abgleich des Stroms ist, den der FET QN0 zieht. Und der FET QN11 wird veranlasst, einen Strom zu ziehen, der ein verkleinerter Abgleich des von QP0 gelieferten Stroms ist. Die einzige Möglichkeit, dass der vom FET QP9 gelieferte Strom gleich dem vom FET QN11 gezogenen Strom ist, besteht darin, dass FET QN0 den gesamten vom FET QP0 gelieferten Strom zieht. Um diese Gleichwertigkeit zu erreichen, liefert die Spannung Vb an den Drains von QP9 und QN11 ein Rückführsignal zum Gate von QN7, das QN0 vorspannt und die Impedanz von QN0 anpasst.
Fig. 8 zeigt eine Schaltung für den Stromspiegel 40 im Bezugsgenerator 10 der bevorzugten Ausführungsform. Dieser Stromspiegel 40 stellt eine Ausgangsspannung IRN an der schaltbaren Stromquelle 12 von Fig. 9 und dem Empfänger 16 von Fig. 11 bereit, um einen anderen angepassten FET zum Spiegeln des Stroms i&sub1; zu veranlassen. Die Ausgangsspannung des Stromspiegels 40 wird von der Ausgangsspannung des DVA 34 eingestellt, die den angepassten FET QP7 auf dem IRP-Verbindungsbus veranlasst, einen Strom i&sub1; zu liefern. Der Strom i&sub1; veranlasst den FET QN15, i&sub1; zu ziehen, und die Gatespannung des FET QN15 folgt. Diese Gatespannung von QN15 ist die IRN-Ausgangsspannung des Bezugsstromspiegels 40. Da QP7 ein p-Typ-FET und QN15 ein n-Typ-FET ist, sinkt IRP und steigt IRN in Bezug auf Masse bei einem steigenden i&sub1;.
Fig. 9 zeigt eine Schaltung für die schaltbare Stromquelle 12 der bevorzugten Ausführungsform, die den vom Bezugs-DVA 34 (Fig. 4) eingestellten Strom i&sub1; spiegelt, wie von der Logikschaltung 18 gesteuert wird. Die IRN-Ausgangsspannung des Bezugsstromspiegels 40 (Fig. 8) veranlasst den FET QN1 der schaltbaren Stromquelle i&sub2;, i&sub1; zu ziehen. Der FET QP1 wird veranlasst, einen an den von QN1 gezogenen Strom i&sub1; angepassten Strom zu liefern, da QP1 so verbunden ist, um den von QN1 gezogenen Strom zu liefern, und da QP1 Gate-Drain verbunden ist. Da das Gate von QP1 mit dem Gate eines FET QP0 verbunden ist und QP0 Anpassungseigenschaften mit einem Vergrößerungsfaktor von 20 hat, spiegelt QP0 einen Strom, der zwanzigmal größer als i&sub1; ist. Folglich liefert der FET QP0 einen Strom der Größe 20i&sub1;, der ein logisches Signal 1 darstellt. Außerdem wird vom FET QP100, der von der IRP-Ausgangsspannung vom DVA 34 des Bezugsgenerators 10 gesteuert wird, ein Vorstrom der Größe i&sub1; geliefert.
Die FETs QP2, QN2, QP3, QN4 und QN8 beschleunigen den Schaltvorgang des FET QP0 der Stromquelle. Da QP0 ein verhältnismäßig großer FET mit einer verhältnismäßig großen Gate-Source-Kapazität ist, schaltet er relativ langsam. Daher sind die Beschleunigungs-FETs so verbunden, dass sie QP0 zunächst durch Anlegen einer Spannung von 0 V oder von Vdd direkt an sein Gate voll ein- oder ausschalten, bis der Drainstrom von QP0 seinen endgültigen Wert 20i&sub1; erreicht, wobei er zu diesem Zeitpunkt von den FETs QP1 und QN1 des Stromspiegels gesteuert wird.
Fig. 10 zeigt eine Schaltung für den aktiven Abschlusswiderstand 14 der bevorzugten Ausführungsform. Der aktive Abschlusswiderstand 14 des Empfängers 20B (Fig. 1) hat einen FET QN0, der an den FET QP0 der Stromquelle 12 des Treibers 20A (Fig. 1) zum Ziehen des von QP0 des Treibers 20A gelieferten Stroms angepasst ist, vorausgesetzt, dass QN0 durch den eingeschalteten QN6 Drain-Source-verbunden ist. Der FET QN5 ist mit dem Gate des FET QN0 verbunden und empfängt seine Gatespannung vom Ausgang Vb des DCA 36 (Fig. 6). Wie bei den Bezugsabschlusswiderständen 30 und 32 von Fig. 5 spannt Vb die Impedanz des Abschluss-FET vor. Im Falle des aktiven Abschlusswiderstandes 14 von Fig. 10 ist der Abschluss-FET der FET QN0.
Im Detektorteil des Abschlusswiderstandes 14 ist das Gate des FET QM1 mit dem Gate des FET QN0 des Abschlusswiderstandes verbunden, um den Strom durch QN0 zu spiegeln. Der FET QP101 ist so verbunden, dass er jeden Strom, den QM1 ziehen soll, liefert, und die Gatespannung von QP101 ist mit den FETs QP102 und QP103 verbunden, so dass QP102 und QP103 ebenfalls den Strom gemäß ihrem Maßstab spiegeln. QP103 und QN103 sind so bemessen, dass QP103 eingeschaltet und QN103 gesperrt wird, wenn ein Strom der Größe 21i&sub1;/2 von QN0 des Abschlusswiderstandes gezogen wird, so dass die Drainspannung von QN103 auf den HIGH- Pegel geht. Diese Drainspannung von QN103 wird als Ausgang verwendet, um anzuzeigen, dass ein logisches Signal 1 empfangen wird. QP102 und QN102 sind so bemessen, dass QP102 eingeschaltet und QN102 gesperrt und die Drainspannung von QN102 auf den HIGH-Pegel geht, wenn der FET QN0 des Abschlusswiderstandes einen Strom der Größe 21i&sub1; empfängt, was einem gleichzeitigen Empfang zweier logischer Signale 1 entspricht. Die Drainspannung des FET QN102 wird als Ausgang verwendet, um einen Hinweis zu liefern, dass zwei logische Signale 1 gleichzeitig empfangen wurden.
Fig. 7 zeigt eine Schaltung für die Empfängerbezugsschaltung 38 der bevorzugten Ausführungsform. Die Empfängerbezugsschaltung 38 empfängt einen Strom, der von der mit dem Gate eines angepassten FET QP6 verbundenen Ausgangsspannung des DVA 34 eingestellt wird, so dass der Eingangsstrom irr in die Empfängerbezugsschaltung 38 den Eingangsstrom i&sub2; in den zweiten Bezugsabschlusswiderstand 32 anpasst. Der Strom irr steuert den FET QN13 an, während gleichzeitig die Spannung V&sub2; am zweiten Bezugsabschlusswiderstand 32, die als zweite Eingangsspannung am DVA 34 anliegt, am Gate von QN13 anliegt. Der den FET QN13 ansteuernde Strom irr wird vom FET QN14 gezogen, der als Cascode- Paar mit QN13 verbunden ist. Das Gate des FET QN14 ist mit dem Drain von QN13 verbunden und liefert eine Bezugsspannung Vrecref, die die am Gate von einem der FETs des Cascode-FET-Paares zum Ziehen des Stroms irr benötigte Spannung ist, wobei die Spannung am Gate des anderen FETs des Paares die Spannung V&sub2; am zweiten Bezugsabschlusswiderstand 32 ist. Diese Spannung Vrecref wird von der Empfängerschaltung 16 zum Einstellen der Übertra gungsfunktion von QN9 und QN10 verwendet, folglich erzeugt der Spannungsübergang auf Vein einen bekannten Stromübergang durch QP5. Dieser Stromübergang wird erzeugt, um eine Größe von i&sub1; bei der Spannung Vfinal der Übertragungsleitung 24 zu erhalten. Die FETs QP6 und QN11 stellen einen Stromkomparator bereit, der eine Spannung der Größe Vdd erzeugt, die ein logisches Signal 1 anzeigt, wenn der Strom in QP5 eine Größe von i&sub1;/2 übersteigt. QN11 ist zum Ziehen eines Stroms der Größe i&sub1;/2 bei der IRN- Spannung bemessen.
Fig. 11 zeigt eine Schaltung für einen Mehrpunktempfänger 16. Der Mehrpunktempfänger 16 hat ein Paar FETs QN9 und QN10, die an die FETs QN13 und QN14 in der Empfängerbezugsschaltung 38 angepasst sind. Die von der Empfängerbezugsschaltung 38 erzeugte Bezugsspannung Vrecref liegt am Gate des FET QN10 im Empfänger 16 an. Die Spannung Vein der Übertragungsleitung 24 liegt am Gate des FET QN9 im Empfänger 16 an. Da die FETs QN9 und QN10 an das Cascode-Paar QN13 und QN14 in der Empfängerbezugsschaltung 16 angepasst sind und Vrecref am Gate von QN10 anliegt, ziehen die FETs QN9 und QN10 einen Strom, der an den Strom i&sub1; angepasst ist, wenn die am Gate von QN9 anliegende Spannung gleich der an den Bezugsabschlusswiderständen 30 und 32 anliegenden Spannung V&sub1; ist. Der vom Sender/Empfänger 20 gesendete Signalstrom wird durch den Rückführmechanismus in den Sender/Empfängern eingestellt, so dass ein logisches Signal mit einem Strom von 20i&sub1;, was einem logischen Wert von 1 entspricht, zusammen mit einem Vorstrom gleich i&sub1; am Gate von QN9 eine Spannung erzeugt, die gleich V&sub1; ist.
Der FET QP5 ist mit den FETs QN9 und QN10 in Reihe geschaltet, wobei das Gate von QP5 mit seinem Drain verbunden ist, so dass QP5 den Strom liefert, den QN9 und QN10 ziehen. Der FET QP6 ist so verbunden, dass er den vom FET QP5 gelieferten Strom spiegelt. Der FET QP6 ist mit einem FET QN11 in Reihe geschaltet, der von der Spannung aus dem Stromspiegel 40 des Bezugsgenerators 10 angesteuert wird. Der FET QN11 ist so skaliert, dass er einen Strom der Größe 0,5i&sub1; zieht, wenn er von einer Steuerspannung vom Stromspiegel 40 angesteuert wird, was einem Strom der Größe i&sub1; im Stromspiegel 40 entspricht.
Die Spannung Vein geht von einer geringen Größe, die durch den Vorstrom der Größe i&sub1; erzeugt wird, wenn kein Stromsignal zum Empfänger 16 gesendet wird, zu einer größeren Größe (als Vfinal bezeichnet) über, wenn ein zusätzliches Stromsignal der Größe 20i&sub1; (was einem logischen Signal 1 entspricht) empfangen wird. Wenn Vein diesen Übergang macht, wird QP6 eingeschaltet und QN11 gesperrt, und die Spannung am Knoten zwischen QP6 und QN11 geht auf Vdd (HIGH-Pegel). Diese Knotenspannung ist ein Ausgang RAus und sendet ein Detektorsignal zur Logikschaltung 18, das anzeigt, dass vom Empfänger 16 ein logisches Signal 1 empfangen wird.

Theorie der Funktionsweise

Es folgt die Theorie der Funktionsweise. Der DVA 34 stellt Bezugsströme der Größe i&sub1; durch den ersten Bezugsabschlusswiderstand 30 und, falls der Abschlusswiderstand 14 der Übertragungsleitung eingeschaltet ist, als Vorstrom durch den Abschluss-FET QN0 des Abschlusswiderstandes 14 der Übertragungsleitung ein. Außerdem stellt der DVA 34 einen Strom der Größe 20i&sub1; als Signalstrom durch den FET QP0 der Stromquelle 12 ein. Dieser Strom 20i&sub1; + i&sub1; wird auf die Übertragungsleitung 24 gesendet, und falls der Abschlusswiderstand 14 eingeschaltet ist, wird der Strom zwischen dem Abschlusswiderstand 14 und der Übertragungsleitung 24 geteilt. Außerdem stellt der DVA 34 einen Strom der Größe 21i&sub1; im Knoten zwischen dem zweiten Bezugsabschlusswiderstand 32 und der Bezugsleitung 22 ein. Der Wert des Stroms i&sub1; wird vom DVA 34 so eingestellt, dass die Ströme in den Bezugsabschlusswiderständen 30 und 32 Spannungsabfälle erzeugen, die im wesentlichen gleich sind.
Unterdessen stellt der DCA 36 eine Vorspannung Vb ein, die an den Bezugsabschlusswiderständen 30 und 32 und dem Abschlusswiderstand 14 der Übertragungsleitung anliegt, was die Steilheit (und die Impedanz) der Abschluss-FETs QN0 und QN3 in den ersten und zweiten Bezugsabschlusswiderständen und QN0 im Abschluss- FET QN0 im Abschlusswiderstand 14 der Übertragungsleitung beeinflusst, so dass der vom DVA eingestellte Strom der Größe 21i&sub1; in den zweiten Bezugsabschlusswiderstand 32 fließt (d. h. es fließt kein Strom in die Bezugsleitung 22).
Der DVA 34 und der DCA 36 stehen insofern miteinander in Wechselwirkung, als die vom DVA 34 eingestellten Stromstärken den Strom beeinflussen, der in die Bezugsabschlusswiderstände 30 und 32 fließt, auf die der DCA 36 reagiert, während die vom DCA 36 eingestellte Vorspannung die Spannung an den Abschlusswiderständen 30 und 32 beeinflusst, auf die der DVA 34 reagiert. Zusammen mit den Anpassungseigenschaften der FETs in den Einheiten 20 und der Auswahl von Skalierungsfaktoren für die FETs und Widerständen in den Einheiten 20 schafft die Wechselwirkung zwischen dem DVA 34 und dem DCA 36 ein Gleichgewicht, wobei der Bezugsstrom i&sub1; und die Steilheit des FET QN0 die folgende Gleichung erfüllen:
Dies führt zur Anpassung der Impedanz der Übertragungsleitung 24 an diejenige des Abschluss-FET QN0 des Abschlusswiderstandes 14 der Übertragungsleitung, wobei ein Strom der Größe 21i in den FET QN0 fließt.

Claims

1. Vorrichtung zum Senden und Empfangen logischer Signale, die folgendes umfasst:

eine Übertragungsleitung (24) mit einer bestimmten Impedanz und ersten und zweiten Übertragungsleitungsenden zur Übertragung logischer Signale;

einen Treiber (20A), der mit dem ersten Übertragungsleitungsende verbunden ist, wobei der Treiber eine Quelle (12) zum Senden der logischen Signale und einen mit der Quelle verbundenen Bezugsgenerator (10A) zur Einstellung der Größe der von der Quelle gesendeten Signale umfasst;

einen Empfänger (16), der mit dem zweiten Übertragungsleitungsende verbunden ist, wobei der Empfänger einen Übertragungsleitungsabschlusswiderstand (14) zum Empfangen der Signale und einen Bezugsgenerator (10B), der zum Einstellen einer Vorspannung des Abschlusswiderstandes mit dem Abschlusswiderstand verbunden ist, um eine bestimmte Abschlussimpedanz-Familie zum Empfangen der Signale einzurichten;

wobei der Bezugsgenerator des Treibers und der Bezugsgenerator des Empfängers durch eine Bezugsleitung (22) miteinander verbunden sind und die Abschlussimpedanz für die eingestellte Größe der Signale interaktiv an die Übertragungsleitung anpassen.

2. Vorrichtung von Anspruch 1, wobei der Bezugsgenerator des Treibers eine bestimmte Stromstärke zur Darstellung des logischen Signals einstellt.

3. Vorrichtung von Anspruch 2, die außerdem einen einzelnen Rückführpfad zwischen dem Treiber und dem Empfänger umfasst, der einen rückgekoppelten Spannungs- und Strompfad bereitstellt, der vom Bezugsgenerator des Treibers zum Einstellen des logischen Signalstroms und vom Bezugsgenerator des Empfängers zum Einstellen der Abschlussimpedanzvorspannung verwendet wird.

4. Vorrichtung von Anspruch 3, die außerdem bestimmte Transistoren im Treiber und im Empfänger umfasst, die für einen bestimmten Eingang und für einen bestimmten Lastbereich an den Transistorausgängen angepasste Ausgänge aufweisen;

wobei die Transistorausgänge zum Einstellen des Signalstroms und der Abschlussimpedanzvorspannung verwendet werden.

5. Vorrichtung gemäß irgendeinem der vorhergehenden Ansprüche, wobei die Bezugsgeneratoren außerdem folgendes umfassen:

einen Differenzspannungsverstärker mit einem ersten Eingang, der einen ersten Spannungsabfall über einen Abschlusstransistor eines ersten Bezugsabschlusswiderstandes misst, einem zweiten Eingang, der einen zweiten Spannungsabfall über einen Abschlusstransistor eines zweiten Bezugsabschlusswiderstandes misst, und einem Ausgang, der bestimmte Bezugsströme einschließlich eines ersten Bezugsstroms durch den ersten Bezugsabschlusswiderstand und eines zweiten Bezugsstroms in einen mit dem zweiten Bezugsabschlusswiderstand und der Bezugsleitung verbundenen Knoten einstellt, wobei die Abschlusstransistoren der Bezugsabschlusswiderstände einen Abschlusstransistor im Ab schlusswiderstand der Übertragungsleitung der Einheit mit dem Bezugsgenerator anpassen; und

einen Differenzstromverstärker mit einem ersten Eingang, der den ersten Bezugsstrom misst, einem zweiten Eingang, der einen Strom durch den zweiten Bezugsabschlusswiderstand misst, und einem Ausgang, der die Abschlusstransistoren vorspannt; und

wobei die Anpassung der Abschlussimpedanz der Übertragungsleitung an die Übertragungsleitungsimpedanz für die eingestellte Signalgröße den Differenzspannungsverstärker und den Differenzstromverstärker eines Bezugsgenerators enthält, die die Bezugsströme und die Abschlusswiderstandsvorspannungen interaktiv einstellen.

6. Vorrichtung von Anspruch 5, wobei der Übertragungsleitungsabschlusswiderstand Mittel zum Ausschalten des Abschlusstransistors umfasst, um die Last von der Übertragungsleitung abzutrennen.

7. Vorrichtung gemäß Anspruch 5 oder Anspruch 6, wobei der Empfänger außerdem einen zweiten Treiber umfasst, der eine zweite, mit dem zweiten Übertragungsleitungsende verbundene Stromquelle aufweist, und der erste Treiber außerdem einen zweiten Abschlusswiderstand umfasst, der mit dem ersten Übertragungsleitungsende verbunden ist, um die von der zweiten Stromquelle gesendeten, logischen Signale zu empfangen.

8. Verfahren zum Senden und Empfangen logischer Signale, das folgendes umfasst:

Bereitstellen einer Übertragungsleitung (24) mit einer bestimmten Impedanz und ersten und zweiten Übertragungsleitungsenden;

Bereitstellen eines Treibers (20A) mit einer regelbaren Stromquelle (12), die zum Senden logischer Signale mit dem ersten Übertragungsleitungsende verbunden ist, und mit einem Bezugsgenerator (10A), der zum Einstellen der Größe der von der Quelle gesendeten Signale mit der Quelle verbunden ist;

Bereitstellen eines Empfängers mit einem Übertragungsleitungsabschlusswiderstand mit regelbarer Impedanz, der zum Empfangen der logischen Signale mit dem zweiten Übertragungsleitungsende verbunden ist, und mit einem Bezugsgenerator (10B), der zum Einstellen einer Vorspannung des Abschlusswiderstandes mit dem Abschlusswiderstand verbunden ist, um eine bestimmte Abschlussimpedanz-Familie zum Empfangen der Signale einzustellen;

Bereitstellen einer Bezugsleitung (22), die den Bezugsgenerator des Treibers und den Bezugsgenerator des Empfängers miteinander verbindet;

interaktives Erzeugen von Bezugssignalen, die die Größe der logischen Signale einstellen, die von der regelbaren Signalquelle gesendet werden sollen, und eine Vorspannung des Abschlusswiderstandes, die eine bestimmte Abschlussimpedanz-Familie einrichtet, so dass die Abschlussimpedanz für die eingestellte Signalgröße unter Verwendung von nur einem einzigen Rückführungspfad zwischen dem Treiber und dem Empfänger an die Übertragungsleitung angepasst ist.