DE19639230C1

DE19639230C1 - Ausgangspufferschaltkreis zur Ansteuerung einer Übertragungsleitung

Info

Publication number: DE19639230C1
Application number: DE19639230A
Authority: DE
Inventors: Mats Hedberg
Original assignee: Telefonaktiebolaget LM Ericsson AB
Current assignee: Telefonaktiebolaget LM Ericsson AB
Priority date: 1996-09-24
Filing date: 1996-09-24
Publication date: 1998-07-16
Anticipated expiration: 2016-09-25
Also published as: JP2001500326A; AU4777497A; WO1998013766A1; US6175250B1

Description

Die vorliegende Erfindung bezieht sich auf einen Ausgangspufferschaltkreis zur Ansteuerung einer Übertragungsleitung, wobei die Ausgangsimpedanz des Ausgangspufferschaltkreises abgleichbar ist, an den Wellenwiderstand einer Übertragungsleitung angepaßt zu sein, die mit dem Ausgangspuffer verbunden ist.

Mit der ständig steigenden Arbeitsgeschwindigkeit digitaler Schaltkreise wachsen auch die Anforderungen an Datenübertragungskapazitäten von Schnittstellen, die verschiedene Schaltkreiskomponenten verbinden. Je höher die über eine Übertragungsleitung zu übertragende Bitrate ist, desto wichtiger ist, daß sowohl die Senderseite als auch die Empfängerseite, die mit der Übertragungsleitung verbunden sind, eine Quellenimpedanz bzw. Eingangsimpedanz aufweisen, die an den Wellenwiderstand der Übertragungsleitung angepaßt ist. Solch eine Impedanzanpassung ist für die Vermeidung von Reflexionen auf der Übertragungsleitung unerlässlich, welche andernfalls die Datenübertragung bei hohen Datenraten stören würden.

US 5 134 311 offenbart einen selbstabgleichenden Treiberschaltkreis mit Impedanzanpassung, mit einem Feld von "pull-up" Gattern nach VDD und einem Feld von "pull-down" Gattern nach Masse. Eines oder mehrere solche Gatter werden selektiv von Schaltungseinrichtungen aktiviert, die die Impedanzanpassung zwischen dem Ausgang des Treiberschaltkreises und dem angesteuerten Netzwerk überwachen. Zu diesem Zweck ist ein Eingang eines Komparators mit dem Ausgang des Treiberschaltkreises verbunden, und ein Ausgang steuert "latches" zum selektiven Aktivieren von einem oder mehreren der "pull-up" Gatter, und weitere "latches" zum Steuern von einem oder mehreren der "pull-down" Gatter, so daß eine Ausgangsimpedanzregelung in Form einer geschlossenen Schleife durchgeführt wird.

IEEE International Solid State Circuits Conference 1993, Session 10, High Speed Communication and Interfaces, Artikel 10.7, offenbart einen Schaltkreis zum Durchführen von automatischer Impedanzanpassung zwischen einem CMOS Ausgangspufferschaltkreis und einer extern angeschlossenen Übertragungsleitung. Gemäß diesem Vorschlag werden von dem Treiberschaltkreis Impulse auf die Übertragungsleitung gegeben, und vor der Ankunft möglicher Reflexionen vom Ende der Übertragungsleitung wird die Ausgangsspannung des Puffers auf die Hälfte der Versorgungsspannung geregelt, was impliziert, daß dann die Ausgangsimpedanz des Puffers gleich dem Wellenwiderstand der Leitung ist. Solch eine Steuerung wird unabhängig für das "pull-up" Gatter des CMOS Treibers und das "pull-down" Gatter des CMOS Treibers durchgeführt, die jeweils ein Feld von Treibertransistoren umfassen, die von einem Impedanzsteuerregister selektiv aktiviert werden.

Diese beiden Ansätze des Standes der Technik verwenden eine Art von Regelschleife, um die Ausgangsimpedanz eines Leitungstreiberschaltkreises abzugleichen, wobei die Regelschleife die Erfassung der tatsächlichen Ausgangsimpedanz und den Abgleich von Impedanzeinrichtungen einschließt, die die tatsächliche Ausgangsimpedanz des Treibers bestimmen, so daß die erfaßte Ausgangsimpedanz einem gewünschten Wert entspricht.

Jedoch ist die Erfassung der tatsächlichen Ausgangsimpedanz des Puffers auf einer kontinuierlichen Basis nicht einfach möglich, ohne daß sich Störungen mit der stattfindenden Datenübertragung ergeben. Aus diesem Grund schlägt der zuerst erwähnte Ansatz vor, den Ausgangspuffer nach dem Einschalten einzustellen, und danach nur, wenn das angesteuerte Netzwerk sich wesentlich ändert. Der zweite Ansatz leidet unter extremen Zeitanforderungen, aufgrund der Tatsache, daß die Erfassung der Ausgangsimpedanz stattfinden muß, bevor eine mögliche Reflexion vom Ende der Übertragungsleitung an ihrem Anfang angekommen ist.

Es ist die Aufgabe der vorliegenden Erfindung, einen Ausgangspufferschaltkreis mit einer Ausgangsimpedanz vorzusehen, die mit einem einfachen Schaltkreis auf einen gewünschten Impedanzwert abgeglichen werden kann, der eine Steuerung oder Regelung der Ausgangsimpedanz erlaubt, während die Datenübertragung stattfindet, und ohne strikte Anforderungen an die Präzision der Komponenten oder die zeitliche Steuerung und Geschwindigkeit des Impedanzabgleichschaltkreises.

Gemäß der vorliegenden Erfindung wird diese Aufgabe gelöst wie in dem unabhängigen Anspruch definiert. Vorteilhafte Ausführungsbeispiele sind in den abhängigen Ansprüchen beschrieben.

Gemäß der vorliegenden Erfindung wird die Ausgangsimpedanz eines Ausgangspufferschaltkreises dadurch gesteuert, daß die Impedanz einer Monitorimpedanzeinrichtung gesteuert oder geregelt wird, welche elektrische Charakteristika aufweist, die den elektrischen Charakteristika derjenigen Pufferschaltkreiskomponenten ähnlich sind, die die Ausgangsimpedanz des Puffers bestimmen. Ein Impedanzsteuersignal zum Abgleichen der Pufferausgangsimpedanz wird von einem Monitorsteuersignal abgeleitet, welches die Impedanz der Monitorimpedanzeinrichtungen abgleicht oder steuert.

In diesem Zusammenhang hat "abgeleitet" die Bedeutung, daß das abgeleitete Steuersignal eine vorbestimmte Funktion des Monitorsteuersignals ist. Im einfachsten und zu bevorzugenden Fall ist das abgeleitete Steuersignal identisch mit dem Monitorsteuersignal. Abhängig von Konstruktionsparametern der Monitorkomponenten in Beziehung zu entsprechenden Konstruktionsparametern der Komponenten, die die tatsächliche Ausgangsimpedanz des Pufferschaltkreises bestimmen, können andere funktionelle Beziehungen geeignet sein, beispielsweise eine Proportionalität zwischen dem Monitorsteuersignal und dem Ausgangsimpedanzsteuersignal.

Die Komponenten, die die tatsächliche Ausgangsimpedanz bestimmen, und die Monitorimpedanzeinrichtungen sind so konstruiert, daß sie sich ähnlich verhalten, und so, daß äußere Einflüsse wie Temperatur und Prozessvariationen während ihrer Herstellung, ähnlichen Einfluß auf beide haben. Dieses kann beispielsweise dadurch erreicht werden, daß beide Komponenten auf demselben Halbleiterchip und mit demselben Prozeß hergestellt werden, wie als solches wohl bekannt ist. Vorzugsweise ist das elektrische Schaltkreisumfeld der Monitorkomponenten so konstruiert, daß es dem elektrischen Schaltkreisumfeld der Komponenten, die die Ausgangsimpedanz des Puffers bestimmen, ähnlich ist.

Demgemäß resultiert der Abgleich der Monitorkomponenten auf einen gewünschten Impedanzwert darin, daß die Komponenten, die die Ausgangsimpedanz bestimmen, einen entsprechenden gewünschten Impedanzwert haben.

Die Monitorimpedanzeinrichtung kann eine Komponente sein, die funktionell und strukturell getrennt ist von den Komponenten, die die tatsächliche Ausgangsimpedanz bestimmen, und den Komponenten, die in die Übertragung von Datensignalen involviert sind.

Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung kann ein Ausgangspufferschaltkreis und ein Eingangspufferschaltkreis auf demselben Chip vorgesehen sein, und dieselbe impedanzgesteuerte Monitorimpedanzeinrichtung verwenden, um Abgleichsignale sowohl für die Ausgangsimpedanzeinrichtungen als auch für die Eingangs- Abschlußimpedanzeinrichtungen abzuleiten, oder für Ausgangsimpedanzeinrichtungen bzw. Eingangsimpedanzeinrichtungen einer Vielzahl von Pufferschaltkreisen für eine Vielzahl von Signalkanälen.

Gemäß einem bevorzugten Ausführungsbeispiel umfaßt eine Ausgangsstufe eines Ausgangspufferschaltkreises gemäß der vorliegenden Erfindung eine Struktur mit einer ersten Funktionsebene zum Schalten zwischen einem Eingangsport, der mit einer Spannungsquelle verbunden ist, und zwischen einem Ausgangsport, der mit der Übertragungsleitung verbunden ist, gemäß zu übertragenden Daten, und eine zweite Funktionsebene, welche die Quellenimpedanz dieser Spannungsquelle bestimmt.

Die erste Funktionsebene kann einen Brückenschaltkreis mit vier Schaltern zum Ansteuern einer symmetrischen Übertragungsleitung oder ein Paar von Schaltern zum Ansteuern einer asymmetrischen Übertragungsleitung umfassen.

Die zweite Funktionsebene umfaßt bevorzugt steuerbare Impedanzeinrichtungen, die mit der ersten Ebene in Reihe und zwischen Spannungsversorgungsanschlüsse geschaltet sind, welche die Versorgungsspannung für den Puffer liefern. Die Impedanzeinrichtungen können als Feldeffekttransistoren, bevorzugt MOSFETs, ausgeführt sein.

Gemäß einem bevorzugten Ausführungsbeispiel sind die Monitorimpedanzeinrichtungen Doppel der MOSFETs, die sich in der zweiten Funktionsebene zur Bestimmung der Ausgangsimpedanz befinden.

Der Begriff "Doppel eines Elements" bezeichnet insbesondere eine Kopie des Elementes, wobei die Kopie im wesentlichen identische physikalische Abmessungen (Breite, Höhe, Tiefe) und Parameter (Verunreinigungskonzentration, Typ, Dotierverfahren usw. ) aufweist, hergestellt mit demselben Prozess, und demgemäß mit im wesentlichen identischen elektrischen Charakteristika. Allgemeiner bezeichnet dieser Begriff ebenfalls Elemente, die nicht in allen Dimensionen und Parametern identisch sind, sondern elektrische Charakteristika aufweisen, die mit dem Element in einer vorbestimmten Beziehung stehen. Dieses ist beispielsweise der Fall, wenn die geometrischen Abmessungen des Elementes und seines Doppels voneinander verschieden gewählt werden.

Bevorzugt schließen die Monitorimpedanzeinrichtungen außerdem Doppel der Schalter ein, die zur Ausgangsimpedanz des Pufferschaltkreises beitragen. Die steuerbare Komponente der Monitorimpedanzeinrichtungen wird so gesteuert, daß deren Gesamtimpedanz einen gewünschten Wert annimmt, und demgemäß auch die Impedanz des Ausgangspufferschaltkreises einschließlich der Schalterimpedanz und der Impedanz der zweiten Ebene.

Jede Impedanzeinrichtung in der zweiten Funktionsebene kann eigene unabhängige Impedanzabgleicheinrichtungen aufweisen, die jeweils Monitorimpedanzeinrichtungen einschließen, die mittels eines Referenzelementes, beispielsweise eines extern angeschlossenen Widerstandes, auf eine gewünschte Impedanz gesteuert oder geregelt werden. Falls gewünscht wird, alle Impedanzen der zweiten Funktionsebene mit einem einzigen Referenzwiderstand auf denselben Impedanzwert abzugleichen, kann eine abhängige Regelschleife vorgesehen sein, die ein Doppel einer Monitorimpedanz, die von einer Hauptregelschleife einschließlich des Referenzelementes gesteuert wird, als interne Referenzimpedanz zum Steuern oder Regeln einer weiteren Monitorimpedanzeinrichtung auf den gewünschten Impedanzwert verwendet.

Gemäß einem weiteren Ausführungsbeispiel schließt die zweite Funktionsebene ein Paar von Impedanzeinrichtungen ein, die dieselbe Impedanzsteuerspannung empfangen. Beide Impedanzeinrichtungen umfassen MOSFETs desselben Leitfähigkeitstyps, jedoch mit verschiedenen Kanalgeometrien, d. h. Kanalbreite und/oder Länge, so daß für eine gegebene Kanalimpedanz der obere MOSFET eine geringere Gate-Source Spannung erfordert als der untere MOSFET. Auf diese Weise ist ein einziges Steuersignal ausreichend, um sowohl die obere als auch die untere Impedanzeinrichtung auf ungefähr dieselbe Impedanz abzugleichen.

Im folgenden werden bevorzugte Ausführungsbeispiele der Erfindung unter Bezugnahme auf die begleitenden Zeichnungen beschrieben, welche zeigen:

Fig. 1 zeigt ein funktionelles Blockdiagramm eines Ausführungsbeispiels der vorliegenden Erfindung;

Fig. 2 zeigt ein Ausführungsbeispiel eines Ausgangspufferschaltkreises mit einer Hauptregelschleife und einer abhängigen Regelschleife;

Fig. 3 zeigt ein Ausführungsbeispiel eines Ausgangspufferschaltkreises mit zwei symmetrisch angeordneten, gekoppelten Regelschleifen;

Fig. 4 zeigt ein Ausführungsbeispiel eines Ausgangspufferschaltkreises mit einer einzelnen Regelschleife zum Steuern von oberen und unteren Ausgangsimpedanzeinrichtungen;

Fig. 5a zeigt ein alternatives Ausführungsbeispiel der Ausgangsstufe des Ausgangspuffers gemäß Fig. 2 oder Fig. 3;

Fig. 5b zeigt ein alternatives Ausführungsbeispiel der Ausgangsstufe des Ausgangspuffers gemäß Fig. 4;

Fig. 6 zeigt ein Ausführungsbeispiel eines Ausgangspufferschaltkreises mit einer Haupt- und einer abhängigen Regelschleife, wobei der Ausgangspufferschaltkreis ausgebildet ist, eine Übertragungsleitung in schwimmender Weise anzusteuern.

Fig. 1 zeigt ein funktionelles Blockdiagramm eines Ausführungsbeispiels der vorliegenden Erfindung. In dieser Figur bezeichnet Bezugsziffer 1 eine Schaltstufe mit einem Eingangsport 2 und einem Ausgangsport 3. Leistung fließt von dem Eingangsport 2 durch die Schaltstufe 1 und durch den Ausgangsport 3 in eine mit dem Ausgangsport 3 verbundene Übertragungsleitung 7. In der Schaltstufe sind Schalter vorgesehen, um den Eingangsport 2 und den Ausgangsport 3 in verschiedenen Weisen gemäß einem Datensignal DIN zu verbinden, das an einen Signalport 4 angelegt wird.

Z1 bezeichnet Impedanzeinrichtungen, die zwischen den Eingangsport 2 der Schaltstufe 1 und Spannungsversorgungsanschlüsse BH, BL einer Spannungsquelle 6 geschaltet sind, die eine Versorgungsspannung V_B bereitstellt. Impedanz Z1 hat einen Impedanzwert, der gemäß einem Impedanzsteuersignal CS1 abgleichbar ist.

Bezugsziffer Z2 bezeichnet eine zweite Impedanzeinrichtung, deren Impedanz gemäß einem zweiten Impedanzsteuersignal CS2 abgleichbar ist. Bezugsziffer 5 bezeichnet einen Regelverstärker, der das zweite Steuersignal CS2 abhängig von einem Referenzsignal REF und einem Impedanzwert- Erfassungsignal DS1, welches die tatsächliche Impedanz der zweiten Impedanzeinrichtung Z2 anzeigt, ausgibt.

Aus diesem Blockdiagramm ist ersichtlich, daß der Ausgangspuffer eine erste Funktionsebene umfaßt, welche für das Schalten des Ausgangssignals am Port 3 sorgt, und eine zweite Funktionsebene, welche den Abgleich der Ausgangsimpedanz des Ausgangsports 3 ermöglicht. Außerdem sind zweite Impedanzeinrichtungen Z2 vorgesehen, deren Impedanz auf der Grundlage des Impedanzerfassungssignals DS1 einfach überwacht werden kann.

Wie sich aus Fig. 1 ergibt, empfängt die erste Impedanzeinrichtung Z1 ein Steuersignal, das von dem Steuersignal CS2 abgeleitet wird, das von dem Regelverstärker 5 an die zweite Impedanzeinrichtung Z2 geliefert wird. Wenn die zweite Impedanzeinrichtung Z2 eine Abhängigkeit elektrischer Charakteristika von dem Steuersignal CS2 zeigt, die ähnlich einer Abhängigkeit entsprechender elektrischer Charakteristika der Impedanzeinrichtung Z1 von dem ersten Steuersignal CS1 ist, ist es möglich, mittels des Erfassungssignals DS1 die Impedanzwerte nicht nur der zweiten Impedanzeinrichtung Z2, sondern auch der ersten Impedanzeinrichtung Z1 zu überwachen.

Bevorzugt ist die zweite Impedanzeinrichtung Z2 ein Doppel der ersten Impedanzeinrichtung Z1, mit elektrischen Charakteristika, die im wesentlichen identisch mit der ersten Impedanzeinrichtung Z1 sind, und sowohl die erste als auch die zweite Impedanzeinrichtung empfangen dasselbe Steuersignal CS2.

Regelverstärker 5 gibt das Steuersignal CS2 so aus, daß der erfaßte Impedanzwert der zweiten Impedanzeinrichtung Z2 dem Referenzwert Ref folgt.

Fig. 2 zeigt ein Ausführungsbeispiel eines Ausgangspufferschaltkreises mit einer Hauptregelschleife und einer abhängigen Regelschleife.

Der Ausgangspufferschaltkreis dieser Figur umfaßt eine Schaltstufe 1 einschließlich vier Schalttransistoren 11 bis 14, die als Brücke geschaltet sind. Diese Schaltstufe empfängt Leistung über eine erste Impedanzeinrichtung Z1, die einen oberen MOSFET Z1u einschließt, der zwischen eine ein oberes Versorgungspotential VBH bereitstellende Versorgungsleitung und den oberen Versorgungsknoten 2U des Brückenschaltkreises geschaltet ist, und außerdem einen unteren MOSFET Z1L einschließt, der zwischen eine ein unteres Versorgungspotential bereitstellende, untere Versorgungsleitung VBL und einen unteren Versorgungsknoten 21, des Brückenschaltkreises 1 geschaltet ist.

Der Ausgang des Brückenschaltkreises ist mit einer symmetrischen Übertragungsleitung verbunden, mit zwei Leitern OP und ON, die mit dem Ausgangsport 3 der Brücke verbunden sind. Wie aus Fig. 2 ersichtlich, sorgt der Brückenschaltkreis 1 für die Verbindung der oberen und unteren Versorgungsknoten 2U und 2L, welche den Eingangsport der Brücke 1 bilden, mit dem Ausgangsport 3 gemäß Eingangsdaten DIN, die an einen Dateneingangsport 4 gegeben werden. Wenn DIN auf hohem Potential ist, wird ON mit dem Knoten 2L verbunden, während OP mit dem Knoten 2U verbunden ist. Wenn DIN auf niedrigem Potential ist, wird ON mit dem Versorgungsknoten 2U verbunden, während OP mit dem Versorgungsknoten 2L verbunden wird. Auf diese Weise hängt die Polarität der Ausgangsspannung am Port 3 von den Eingangsdaten DIN ab.

Die Impedanz des oberen MOSFET Z1U kann mittels eines Impedanzsteuersignals CS1U gesteuert werden, das an das Gate des MOSFET Z1U gelegt wird. In gleicher Weise kann die Impedanz des unteren MOSFET Z1L mittels eines Steuersignals CS1L gesteuert werden, das an das Gate des MOSFET Z1L gelegt wird.

Z2 bezeichnet eine zweite Impedanzeinrichtung, die von einem MOSFET gebildet wird, der ein Doppel des MOSFET Z1U ist, verbunden mit derselben Spannungsversorgungsleitung VBH wie der MOSFET Z1U. Sowohl MOSFET Z1U als auch MOSFET Z2 haben dieselbe Kanalbreite W_ZH. In diesem und in allen hier präsentierten Ausführungsbeispielen haben alle Transistoren dieselbe Kanallänge.

Bezugsziffer SR1 bezeichnet ein Doppel des Schalttransistors 11 oder 12. SR1 ist in Reihe geschaltet mit MOSFET Z2. Das Gate von MOSEET SR1 ist mit einem Potential VDD verbunden, welches dasselbe Potential wie das ist, welches an den Schalttransistor 11 oder 12 ausgeben wird, um ihn einzuschalten.

Das Gate des MOSFET Z2 empfängt ein Steuersignal CS2, welches dasselbe ist wie das von MOSFET Z1U empfangene Steuersignal CS1U.

Ref bezeichnet einen externen Referenzwiderstand, der über Anschlüsse Tref und BL in Reihe mit den Transistoren Z2 und SR1 geschaltet ist, um einen Spannungsteiler zu bilden. Basierend auf dem bekannten Widerstandswert Rref gibt das Ausgangssignal DS1 des Spannungsteilers die Impedanz der Reihenschaltung der Transistoren Z2 und SR1 an. Weil diese Reihenschaltung ein Doppel der Reihenschaltung des Transistors Z1U, der dasselbe Steuersignal wie Transistor Z2 empfängt, und dem leitenden der Schalttransistoren 11 und 12 ist, der dasselbe Gatepotential wie SR1 empfängt, hat die Reihenschaltung des Transistors Z1U und des leitenden der Transistoren 11 und 12 dieselbe Impedanz wie die Reihenschaltung der Transistoren Z2 und SR1. Außerdem ist der Impedanzwert einer jeden dieser Reihenschaltungen mittels des Steuersignals CS2 entsprechend dem Steuersignal CS1U abgleichbar.

Bezugsziffer 51 bezeichnet einen Operationsverstärker, der als Regelverstärker arbeitet, dessen invertierender Eingang geschaltet ist, das Impedanzerfassungssignal DS1 zu empfangen. Der nichtinvertierende Eingang des Verstärkers 51 ist geschaltet, eine Referenzspannung zu empfangen. Der Ausgang des Regelverstärkers 51 ist geschaltet, das Steuersignal CS2 an den Transistor Z2 bereitzustellen, und das Steuersignal CS1U an den Transistor Z1U. RU und RL bezeichnen Widerstände eines Spannungsteilers, der über die Versorgungsleitungen VBH und VBL geschaltet ist, um die Referenzspannung Vref bereitzustellen.

Die bisher beschriebenen Schaltkreiskomponenten der Fig. 2 arbeiten wie folgt. Aufgrund der Differenzverstärkung gibt der Regelverstärker 51 die Steuersignale CS2 so aus, daß die Reihenschaltung der Transistoren Z2 und SR1 eine Impedanz annimmt, die gleich Rref multipliziert mit RU/RL ist. Demgemäß kann die Reihenimpedanz der Transistoren Z2 und SR1 durch Anschließen eines Referenzwiderstandes Rref mit einem gewünschten Wert abgeglichen werden. Gleichzeitig nimmt die Impedanz des oberen Zweiges des Ausgangsports 3, der mit die Versorgungsleitung VBH verbunden ist, denselben Wert an, weil die Transistoren Z2 und SR1 Doppel des Transistors Z1U bzw. der Schalttransistoren 11 und 12 sind. Die Schalttransistoren 11, 12 sind einander gleich und haben dieselbe Kanalbreite W_SH, während die Schalttransistoren 13 und 14 einander gleich sind, mit derselben Kanalbreite W_FL.

Wenn die Schalttransistoren 11 bis 14 so konstruiert sind, daß sie im Vergleich mit dem gewünschten Ausgangsimpedanzbereich am Port 3 eine niedrige EIN-Impedanz haben, kann ein Doppel SR1 der Schalttransistoren ausgelassen werden. Um auf der Chipoberfläche Platz zu sparen, kann es jedoch vorteilhafter sein, die Schalttransistoren 11 und 12 so zu konstruieren, daß ihr Widerstand einen wesentlichen Beitrag zur Gesamtimpedanz zwischen der Spannungsversorgungsleitung VBH und dem Ausgangsport 3 leistet, und den Transistor Z1U zum Kompensieren von Impedanzvariationen der Transistoren 11 und 12 und zum Bereitstellen eines Impedanzabgleichbereiches zu verwenden. In diesem Fall verbessert ein Doppel SR1 die Impedanzabgleichgenauigkeit beträchtlich. Bevorzugt ist die EIN-Impedanz in dem Bereich von 30% bis 70% der gewünschten Gesamtimpedanz zwischen der Spannungsversorgungsleitung VBH und dem Ausgangsport 3.

Selbst wenn die Schalttransistoren einen wesentlichen Beitrag zur Ausgangsimpedanz leisten, ist es möglich, ihre Doppel auszulassen, wenn die Kanalgeometrie des Doppels des Transistors Z1U zu einer höheren Impedanz als Z1U hin modifiziert wird. Die resultierende Impedanzgenauigkeit ist geringfügig niedriger, jedoch für viele Anwendungen ausreichend.

Der bisher beschriebene Schaltkreis schließt alle Elemente ein, die unter Bezug auf Fig. 1 allgemeiner diskutiert wurden, um die Impedanz zwischen der oberen Versorgungsleitung VBH und dem Ausgangsport 3 zu steuern bzw. zu regeln. Obwohl in Fig. 2 nicht gezeigt, kann ein Schaltkreis ähnlich dem bisher erläuterten verwendet werden, um die Impedanz zwischen der unteren Versorgungsleitung VBL und dem Ausgangsport 3 zu steuern bzw. zu regeln. In diesem Fall ist ein zweiter Referenzwiderstand erforderlich, der zwischen VBH und einer Reihenschaltung von Transistordoppeln der Transistoren 13 oder 14 und Z1L geschaltet ist, wobei das andere Ende dieser Reihenschaltung mit VBL verbunden ist. Diese in Fig. 2 nicht gezeigte Konfiguration würde zwei unabhängige Regelschleifen mit zwei unabhängigen Referenzwiderständen einschließen, was eine unabhängige Impedanzregelung des oberen Zweiges zwischen VBH und dem Ausgangsport 3 und des unteren Zweiges zwischen VBL und dem Ausgangsport 3 erlaubt.

Fig. 2 zeigt eine Schaltkreiskonfiguration, welche ermöglicht, daß die Impedanz des oberen Zweiges, d. h. die Impedanz der Reihenschaltung der Transistoren Z1U und der Transistoren 11 oder 12 geregelt wird, und gleichzeitig auch die Regelung der Impedanz des unteren Zweiges erlaubt, d. h. der Impedanz der Reihenschaltung des Transistors Z1L und der Transistoren 13, 14. Dieses wird dadurch erreicht, daß die bisher unter Bezugnahme auf Fig. 2 beschriebene Regelschleife als Hauptregelschleife verwendet wird, und eine zweite Regelschleife vorgesehen wird, die untergeordnet arbeitet, d. h., abhängig von der ersten oder Hauptregelschleife, wie im folgenden erläutert wird.

Bezugsziffer Z4 bezeichnet einen MOSFET, der ein Doppel des Transistors Z2 ist. In gleicher Weise bezeichnet Bezugsziffer SR2 einen MOSFET, der ein Doppel des Transistors SR1 ist.

Beide Transistoren sind in Reihe geschaltet. Außerdem ist der Transistor Z4 mit der Versorgungsleitung VBH verbunden, und sein Gate empfängt dasselbe Steuersignal CS2 wie der Transistor Z2. Das Gate des Transistors SR2 empfängt dasselbe Potential wie das Gate des Transistors SR1. Auf diese Weise ist die Impedanz der Reihenschaltung von Transistor Z4 und SR2 gleich der Impedanz der Transistoren Z2 und SR1, die wiederum vom Verstärker 51 in Übereinstimmung mit dem Widerstandswert des Referenzwiderstandes Rref gesteuert wird, wie oben beschrieben wurde.

Bezugszeichen SR3 bezeichnet einen MOSFET, der ein Doppel des Schalttransistors 13 oder 14 ist. Bezugszeichen Z3 bezeichnet einen MOSFET, der ein Doppel des Transistors Z11 ist, verbunden mit derselben Spannungsversorgungsleitung VBL wie Z1L. Die Transistoren Z3 und Z1L empfangen an ihren Gates dasselbe Steuersignal CR3, das von einem zweiten Regelverstärker 52 ausgegeben wird. Ein nicht invertierender Eingang dieses Regelverstärkers ist mit einem Spannungsteiler verbunden, der durch die Reihenschaltung von Transistoren Z4 und SR2 als obere Impedanz und die Reihenschaltung von Transistoren SR3 und Z3 als untere Impedanz gebildet wird. Weil die Transistoren Z4 und SR2 Doppel der Transistoren Z2 und SR1 sind und jeweils an ihren Gates dasselbe Steuersignal empfangen, stellt die Reihenschaltung von Z4 und SR2 eine Referenzimpedanz mit einem Impedanzwert dar, der abhängig von Rref bestimmt wird. Ähnlich der Arbeitsweise des Regelverstärkers 51 empfängt der Regelverstärker 52 an seinem nicht invertierenden Eingang die von dem Spannungsteiler RU und RL erzeugte Referenzspannung Vref und ein Steuersignal CS3 aus, so daß die Impedanz der Reihenschaltung der Transistoren SR3 und Z3 gleich der Impedanz der Reihenschaltung der Transistoren Z4 und SR2 ist, multipliziert mit RL/RU. Weil die Transistoren Z4 und SR2 Doppel der Transistoren Z2 bzw. SR1 sind, und aufgrund der Wirkung der Hauptregelschleife mit dem Regelverstärker 51 und der Unterregelschleife mit dem Regelverstärker 52, gleicht die Reihenimpedanz der Transistoren SR3 und Z3 dem Widerstandswert des extern angeschlossenen Referenzwiderstandes Rref. Weil die Transistoren SR3 und Z3 Doppel der Schalttransistoren 13, 14 bzw. Z1L sind und dieselben Gatespannungen empfangen, nimmt auch die untere Zweigimpedanz zwischen dem Ausgangsport 3 und der Versorgungsleitung VBL denselben Widerstandswert Rref an. Demgemäß ist es möglich, sowohl die obere Zweigimpedanz als auch die untere Zweigimpedanz der Impedanzeinrichtung Z1 mit demselben Referenzwiderstand Rref abzugleichen. Wenn die Widerstände RU und RL dieselben Impedanzwerte haben, hat sowohl die obere als auch die untere Zweigimpedanz der Impedanzeinrichtung Z1 einen Impedanzwert entsprechend Rref.

In gleicher Weise wie der Transistor SR1 können auch die Transistoren SR2 und SR3 ausgelassen werden, wenn die Schalttransistoren 13 und 14 mit einer Eigenimpedanz konstruiert sind, die wesentlich keiner ist als die Impedanz des Transistors Z1L, oder wenn die Kanalgeometrien wie beschrieben modifiziert werden.

Fig. 3 zeigt ein Ausführungsbeispiel mit einer symmetrischen Anordnung von zwei Impedanzregelschleifen. Betreffend die Schaltstufe 1 und die erste Impedanzeichrichtung Z1, die einen oberen Transistor Z1U und einen unteren Transistor Z1L umfaßt, ist der Schaltkreis identisch mit dem Schaltkreis der Fig. 2. Der Schaltkreis der Fig. 3 umfaßt eine Reihenschaltung eines MOSFET Z2U, der ein Doppel des Transistors Z1U ist und dessen Kanal mit derselben Spannungsversorgungsleitung VBH verbunden ist, einen MOSFET SR4, der ein Doppel der Schalttransistoren 11, 12 ist und einen extern angeschlossenen Referenzwiderstand Rref, einen MOSFET SR5, der ein Doppel der Schalttransistoren 13, 14 ist, und einen MOSFET Z2L, der ein Doppel des Transistors Z1L ist, verbunden mit derselben Spannungsversorgungsleitung VBL. Diese Doppel empfangen jeweils dieselben Gatespannungen wie ihre entsprechenden Transistoren in der Impedanzeinrichtung Z1 bzw. wie ihre entsprechenden Transistoren im eingeschalteten Zustand in der Schaltstufe 1.

Der Schaltkreis umfaßt ferner eine Reihenschaltung von Widerständen RU, RC und RL, die als zweistufiger Spannungsteiler geschaltet sind, um eine erste Referenzspannung Vref1 an den nichtinvertierenden Eingang des Regelverstärkers 53 zu liefern, und eine zweite Referenzspannung Vref2 an den invertierenden Eingang des Regelverstärkers 54. Der invertierende Eingang des Regelverstärkers 53 ist mit dem Anschluß des Referenzwiderstandes Rref verbunden, der mit dem Transistor SR4 verbunden ist, während der nicht invertierende Eingang des Regelverstärkers 54 mit dem Anschluß des Referenzwiderstandes SRref verbunden ist, der mit Transistor SR5 verbunden ist.

In Betrieb geben die Regelverstärker 53 bzw. 54 Steuersignale CS2U und CS2L an den Transistor Z2U bzw. Z2L, so daß die Spannungsdifferenzen über den Eingangsanschlüssen eines jeden der Regelverstärker 53 und 54 Null sind. Wenn RU gewählt ist, gleich RL zu sein, während RC die doppelte Impedanz von RU hat, sind diese Spannungsdifferenzen Null, wenn die Impedanz der Reihenschaltung der Transistoren Z2U und SR4 gleich der Impedanz der Reihenschaltung der Transistoren Z2L und SR5 ist, und die Summe dieser Impedanzen gleich Rref ist.

Weil diese Impedanzen Doppel entsprechender Transistoren der ersten Impedanzeinrichtung Z1 und der Schaltstufe 1 sind, wie oben erwähnt, nimmt auch die obere Zweigimpedanz zwischen der Spannungsversorgungsleitung VBH und dem Ausgangsport 3 den halben Wert des Referenzwiderstandes Rref an. Auch die untere Zweigimpedanz zwischen der Versorgungsleitung VBL und dem Ausgangsport 3 hat einen Impedanzwert der Hälfte des Referenzwiderstandes Rref. Demgemäß ist die Gesamtausgangsimpedanz des Ports 3 die Summe der oberen und unteren Zweigimpedanz, das heißt, Rref.

Ähnlich dem, was unter Bezugnahme auf Fig. 2 erläutert wurde, können die Doppel SR4, SR5 der Schalttransistoren 11, 12, 13, 14 ausgelassen werden, wenn diese Schalttransistoren zur Ausgangsportimpedanz nicht wesentlich beitragen.

Dieses Ausführungsbeispiel ist insbesondere darin vorteilhaft, daß aufgrund der Symmetrie des Schaltkreises sowohl die obere als auch die untere Zweigimpedanz mit hoher Genauigkeit auf denselben Impedanzwert geregelt werden kann, wobei lediglich ein einziger Referenzwiderstand verwendet wird.

Fig. 4 zeigt ein Ausführungsbeispiel eines Ausgangspufferschaltkreis gemäß der vorliegenden Erfindung, der eine einzelne Regelschleife zum Abgleichen von sowohl der Impedanz des oberen Zweiges der ersten Impedanzeinrichtung Z1 zwischen der Spannungsversorgungsleitung VBH und dem Ausgangsport 3, als auch des unteren Zweiges der ersten Impedanzeinrichtung Z1 zwischen der Spannungsversorgungsleitung VBL und dem Ausgangsport 3 verwendet. In dieser Figur ist die Struktur der ersten Impedanzeinrichtung Z1 einschließlich Transistoren Z1U und Z1L und die Struktur der Schaltstufe 1 gleich den in den Fig. 2 und 3 gezeigten Ausführungsbeispielen.

Der Schaltkreis gemäß Fig. 4 ist gleich dem unter Bezugnahme auf Fig. 2 beschriebenen Schaltkreis im Hinblick auf die Schaltung des Regelverstärkers 51 und der Schaltkreise, die die Eingangssignale für diesen Verstärker bereitstellen. Wie bereits unter Bezugnahme auf Fig. 2 beschrieben, gleicht dieser Schaltkreis die obere Zweigimpedanz der ersten Impedanzeinrichtung Z1 ab, die durch den Transistor Z1U und den leitenden der Schalttransistoren 11 und 12 gebildet wird, in Übereinstimmung mit der Impedanz der Reihenschaltung der Transistoren Z2 und SR1 zu sein.

Der Schaltkreis unterscheidet sich von dem in Fig. 2 beschriebenen Schaltkreis darin, daß zum Abgleichen der Impedanz der unteren Zweigimpedanz, die durch die Reihenschaltung des Transistors 1L und dem leitenden der Schalttransistoren 13 und 14 gebildet wird, keine zweite Regelschleife vorgesehen ist. Vielmehr empfängt auch das abgleichbare Impedanzelement des unteren Zweiges, d. h. Transistor Z1L, dieselbe Gatespannung wie der obere Transistor Z1U. Um die Tatsache zu berücksichtigen, daß weil die Source des Transistors Z1L mit der unteren Versorgungsleitung VBL verbunden ist, die Gate-Source Spannung des Transistors Z1L höher ist als die Gate Source Spannung des oberen Transistors Z1U, ist die Kanalbreite W_ZL des Transistors Z1 kleiner vorgesehen als die Kanalbreite des oberen Transistors Z1U. Trotz der verschiedenen Gate-Source Spannungen der Transistoren Z1U und Z1L sind die Impedanzen dieser Transistoren auf diese Weise ungefähr gleich und stehen unter Steuerung des Steuersignals CS2, das vom Verstärker 51 ausgegeben wird.

Der Schaltkreis ist darin vorteilhaft, daß er lediglich einen einzigen Regelverstärker 51 benötigt. Der Schaltkreis ist insbesondere geeignet, wenn die Versorgungsspannung über der oberen Versorgungsleitung VBH und der unteren Versorgungsleitung VBL niedrig ist, beispielsweise gleich oder kleiner als 1 Volt.

Gemäß einer (in den Figuren nicht gezeigt) Modifikation des in Fig. 4 gezeigten Schaltkreises wird der Widerstand RU von einer weiteren Reihenschaltung eines Doppels des Transistors 1U und eines Doppels der Schalttransistoren 11, 12 ersetzt, während der Widerstand R1 von einer noch weiteren Reihenschaltung eines Doppels des Schalttransistors 13 oder 14 und eines Doppels des Transistors Z1L ersetzt wird. Die Gates der Doppel der Schalttransistoren empfangen das Potential VDD, wie unter Bezugnahme auf Fig. 2 beschrieben, während die Doppel der Transistoren Z1U und Z1L das von Verstärker 51 ausgegebene Steuersignal CS2 empfangen. Das Doppel des Transistors Z1U ist mit der oberen Versorgungsleitung VBH verbunden, während das Doppel des Transistors Z1L mit der unteren Versorgungsleitung VBL verbunden ist. Diese Modifikation ermöglicht, daß eine höhere Genauigkeit beim Impedanzabgleich für die untere Zweigimpedanz zwischen der unteren Versorgungsleitung VBL und dem Ausgangspuffer 3 erreicht wird.

Fig. 5a zeigt eine Modifikation der Schaltstufe 1 zum Ansteuern einer asymmetrischen Übertragungsleitung 7. Wie aus der Figur ersichtlich, umfaßt die Schaltstufe 1 nur einen einzigen Zweig von Schalttransistoren 12 und 14. Der obere Transistor Z1U und der untere Transistor Z1L der Impedanzeinrichtung Z1 empfangen Steuersignale CS1U bzw. CS1L, wie im Zusammenhang mit Fig. 2 oder 3 beschrieben wurde.

Fig. 5b zeigt eine Modifikation der in dem Schaltkreis der Fig. 4 verwendeten Schaltstufe 1. Wiederum umfaßt die Schaltstufe 1 nur einen Zweig von Schalttransistoren 12 und 14. Die oberen und unteren Transistoren Z1U und Z1L der Impedanzeinrichtung Z1 empfangen ein Steuersignal CS2, wie unter Bezugnahme auf Fig. 4 beschrieben wurde.

In einer in den Figuren nicht gezeigten Modifikation umfaßt eine Schaltstufe zum Ansteuern einer symmetrischen Übertragungsleitung zwei Zweige, einen für jeden der Leiter der Übertragungsleitung, wobei jeder Zweig Impedanzelemente und Schaltelemente umfaßt, die miteinander verbunden sind, wie in den Fig. 5a und 5b gezeigt ist, wobei die Zweige in komplementärer Weise geschaltet werden, um eine symmetrische Signalübertragung zu erzielen.

Fig. 6 zeigt ein Ausführungsbeispiel eines Ausgangspufferschaltkreises gemäß der vorliegenden Erfindung, insbesondere konstruiert zum Ansteuern einer symmetrischen Übertragungsleitung in schwimmender Weise, d. h. so, daß eine Potentialdifferenz zwischen einem Gleichtaktpotential auf der Übertragungsleitung und dem Spannungsversorgungspotential VSS oder VDD der internen Schaltung des Ausgangspufferschaltkreises innerhalb vernünftiger Grenzen beliebig sein kann. Der schwimmende Betrieb des Ausgangspufferschaltkreises wird dadurch erzielt, daß der Ausgangspuffer 1 mit einer schwimmenden Versorgungsspannung zwischen den Spannungsversorgungsleitungen VBH und VBL versehen wird.

Der Schaltkreis der Fig. 6 basiert auf dem unter Bezugnahme auf Fig. 2 beschriebenen Beispiel und umfaßt alle Funktionselemente des Schaltkreises der Fig. 2. Der Schaltkreis der Fig. 6 unterscheidet sich von dem Schaltkreis der Fig. 2 darin, daß jedes in Fig. 2 mittels eines MOSFET ausgeführte Funktionselement im Schaltkreis der Fig. 6 aus einer Parallelschaltung von zwei MOSFETs mit entgegengesetzten Leitfähigkeitstypen besteht. Die Verstärker 51 und 52 sind jeweils mit einem Differenzausgang ausgestattet, der ein positives und ein negatives Steuersignal bereitstellt, wobei das positive Steuersignal an den n-Typ MOSFET des Funktionselementes, das das Steuersignal empfängt, angelegt wird, während der negative Ausgang an den p-Typ Transistor des jeweiligen Funktionselementes angelegt wird. Betreffend die Schaltstufe 1 umfaßt jedes Schaltelement 11 bis 14 eine Parallelschaltung von MOSFETs mit entgegengesetzten Leitfähigkeitstypen, die von komplementären Steuersignalen angesteuert werden. Die Doppel SR1 bis 5R3 dieser Schaltelemente empfangen entsprechend komplementäre Signale an ihren Gates, um elektrische Bedingungen ähnlich den Arbeitsbedingungen der Schaltelemente herzustellen. Das heißt, in jedem Doppel empfängt der p-Typ MOSFET an seinem Gate das VSS Potential, während der n-Typ MOSFET an seinem Gate das VDD Potential empfängt.

Um den Betrieb des in Fig. 6 gezeigten Schaltkreises zu erläutern, wird angenommen, daß die Versorgungsspannung über den Versorgungsleitungen VBH und VBL der Ausgangsstufe 1 bezüglich der Versorgungsspannung zwischen VDD und VSS der Ansteuerschaltung nach oben "schwimmt". Dieses wird irgendwann darin resultieren daß das an die Gates der n-Typ MOSFETs gelieferte Potential nicht länger ausreichend ist, die n-Typ Transistoren einzuschalten. Jedoch sind die p-Typ Transistoren eines jeden Funktionselementes in der Lage, die Funktion des Elementes zu übernehmen, wenn die n-MOS Elemente aufgrund der nach oben schwimmenden Spannung über VBH und VBL nicht länger in der Lage sind, zu arbeiten. Wenn die Spannung über den Versorgungsleitungen VBH und VBL andererseits bezüglich der Spannung über den Versorgungsleitungen VDD und VSS der Ansteuerschaltung nach unten schwimmt, sind irgendwann die p-Typ MOSFETs nicht mehr in der Lage, einzuschalten, während dien-MOS Elemente immer noch ordnungsgemäß arbeiten können. Auf diese Weise vergrößert die Parallelschaltung eines n-MOS Transistors und eines p-MOS Transistors den Spannungsbereich, innerhalb welchem die Spannung über den Spannungsversorgungsleitungen VBH und VBL der Ausgangsstufe auf- und abschwimmen kann, bezüglich der Versorgungsspannung der Ansteuerschaltung.

Um sicherzustellen, daß sich die Doppel der oberen Impedanzeinrichtung Z1U und der unteren Impedanzeinrichtung Z1L so wie diese verhalten, und sich die Doppel der Schalter 11 bis 14 so wie diese verhalten, werden auch die Doppel und der Referenzwiderstand Rref schwimmend gehalten und sind über die Versorgungsleitungen VBH und VBL der Ausgangsstufe des Ausgangspufferschaltkreises geschaltet.

Modifikationen des Schaltkreises der Fig. 3 ähnlich den Modifikationen der Fig. 6 bezüglich Fig. 2, können verwendet werden, um den Ausgangspuffer der Fig. 3 in die Lage zu versetzen, schwimmend in dem gerade erläuterten Sinn zu arbeiten. In dem Schaltkreis der Fig. 6 ist die Kanalbreite W des pMOS Elementes eines bestimmten Funktionselementes gleich der Kanalbreite des pMOS Elementes seines Doppels. Dasselbe gilt für die Kanalbreite W der jeweiligen nMOS Elemente. In dieser Figur bezeichnet der erste Index von W die Funktion des jeweiligen Elementes, d. h., S für Schalter, Z für Impedanzeinrichtung. Der zweite Index bezeichnet seinen Ort, d. h., L für unterer Zweig, U für den oberen Zweig. Der dritte Index bezeichnet seinen Leitfähigkeitstyp, d. h., N oder P.

In jedem der zuvor beschriebenen Ausführungsbeispiele, das Doppel der Schaltelemente 11 bis 14 verwendet, ist es möglich, diese Doppel zum Abschalten des Ausgangspuffers zu verwenden, falls er gegenwärtig nicht benötigt wird, um Strom zu sparen. Dieses ist beispielsweise mit einem Schaltkreis möglich, der das Gate der nMOS Doppel der Schaltelemente 11 bis 14 mit dem positiven Versorgungspotential VDD verbindet, und die pMOS Elemente, falls vorhanden, der Doppel der Schaltelemente 11 bis 14 mit dem Potential VSS, um den Ausgangspufferschaltkreis zu aktivieren, und das Gate der nMOS Elemente der Doppel mit VSS Potential verbindet, während die Gates der pMOS Elemente der Doppel mit VDD Potential verbunden werden, um den Ausgangspufferschaltkreis zu inaktivieren.

Bevorzugt sind in allen beschriebenen Ausführungsbeispielen jedes Funktionselement und sein Doppel auf dem selben Halbleiterchip gebildet, was auf einfache Weise sicherstellt, daß die elektrischen Charakteristika eines jeden Doppels den Charakteristika des entsprechenden Funktionselementes entsprechen.

Wenn zusätzlich zu einem auf einem einzigen Halbleiterchip integrierten Ausgangspufferschaltkreis auch ein Eingangspufferschaltkreis auf demselben Halbleiterchip integriert ist, beispielsweise um einen bidirektionalen Datenaustausch zu ermöglichen, schließt der Eingangspufferschaltkreis bevorzugt ein Abschlußnetzwerk zum Abschließen des Wellenwiderstandes ein, welches Doppel von Impedanzelementen des Ausgangspufferschaltkreises einschließt, deren Impedanzwert wie oben beschrieben abgeglichen wird. Die Doppel in dem Abschlußnetzwerk des Eingangspuffers empfangen Steuersignale, die von den Steuersignalen abgeleitet werden, die von den entsprechenden Impedanzeinrichtungen in dem Ausgangspufferschaltkreis empfangen werden. In einem einfachen und zu bevorzugenden Fall sind diese Steuersignale identisch. Mit dieser Schaltkreiskonfiguration ist es möglich, eine ordnungsgemäße Quellenimpedanzanpassung und Abschlußimpedanzanpassung mit lediglich einem einzelnen Referenzwiderstand zu erzielen.

Während der Referenzwiderstand Rref in den obigen Ausführungsbeispielen als extern anzuschließendes Element beschrieben wurde, ist es natürlich genauso möglich, diesen Referenzwiderstand auf dem Chip vorzusehen. Der Referenzwiderstandswert muß nicht notwendigerweise mittels eines Widerstandes bereitgestellt werden, sondern kann in gleicher Weise beispielsweise unter Verwendung eines Transistors vorgesehen sein, der geschaltet ist, resistives Verhalten zu zeigen.

Claims

1. Ausgangspufferschaltkreis zum Steuern einer Übertragungsleitung (7) gemäß zu übertragenden Daten, wobei der Schaltkreis umfaßt

1. - eine Schaltstufe (1) mit einem Eingangsport (2), einem Steueranschluß (4) zum Empfangen eines digitalen Steuersignals (DIN) gemäß zu übertragenden Daten, und einem Ausgangsport (3) zur Verbindung mit der Übertragungsleitung;
2. - wobei die Schaltstufe (1) Schalter (11, 12, 13, 14) umfaßt, die ausgebildet sind, den Ausgangsport (3) gemäß dem digitalen Steuersignal (DIN) mit dem Eingangsport (2) zu verbinden;
3. - erste Impedanzeinrichtungen (Z1), die mit der Schaltstufe (1) verbunden sind und einen ersten Impedanzsteuereingang haben, wobei eine Ausgangsimpedanz des Ausgangsports der Schaltstufe gemäß einem Steuersignal (CS1) abgleichbar ist, das an den ersten Impedanzsteuereingang angelegt wird; und
4. - Einrichtungen (5, Z2) zum Steuern der Impedanz der ersten Impedanzeinrichtungen (Z1);

dadurch gekennzeichnet, daß die Einrichtungen (5, Z2) zum Steuern der Impedanz der ersten Impedanzeinrichtungen (Z1) umfassen:

1. - zweite Impedanzeinrichtungen (Z2) mit einem zweiten Impedanzsteuereingang, wobei eine Impedanz der zweiten Impedanzeinrichtungen gemäß einem zweiten Steuersignal (CS2) abgleichbar ist, das an den zweiten Impedanzsteuereingang angelegt wird; und
2. - Abgleicheinrichtungen (5), die angepaßt sind, die Impedanz der zweiten Impedanzeinrichtungen (Z2) gemäß einem vorbestimmten Sollwert abzugleichen, durch Ausgeben des zweiten Steuersignals (CS2) an den zweiten Impedanzsteuereingang; wobei
3. - die erste Impedanzeinrichtung (Z1) geschaltet ist, an ihrem ersten Impedanzsteuereingang ein Steuersignal (CS1) zu empfangen, das von dem zweiten Steuersignal (CS2) abgeleitet ist, das von den Abgleicheinrichtungen (5) ausgegeben wird.

2. Ausgangspufferschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Abgleicheinrichtung umfaßt:

1. - Einrichtungen (Rref) zum Erfassen eines Impedanzwertes der zweiten Impedanzeinrichtungen (Z2) und Ausgeben eines Impedanzwerterfassungssignals (DS1);
2. - Einrichtungen (51, 52) zum Vergleichen des Impedanzwerterfassungssignals (DS1) mit einem Referenzsignal (Vref) und Ausgeben des zweiten Impedanzsteuersignals (CS2) gemäß einer Abweichung des Impedanzwerterfassungssignals (DS1) von dem Referenzsignal (Vref).

3. Ausgangspufferschaltkreis nach Anspruch 2, dadurch gekennzeichnet, daß

1. - die zweite Impedanzeinrichtung (Z2) ein Doppel der ersten Impedanzeinrichtung (Z1) ist; und
2. - die erste Impedanzeinrichtung und die zweite Impedanzeinrichtung geschaltet sind, dasselbe Steuersignal (CS2) zu empfangen.

4. Ausgangspufferschaltkreis nach Anspruch 3, dadurch gekennzeichnet, daß die zweite Impedanzeinrichtung (Z2) in Reihe mit einem Doppel (SR) eines Schalters (11-14) in der Schaltstufe (1) geschaltet ist.

5. Ausgangspufferschaltkreis nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß die Impedanzwerterfassungseinrichtung einen Referenzwiderstand (Rref) und die zweite Impedanzeinrichtung (Z2) umfaßt, geschaltet als Spannungsteilerschaltkreis, um eine Versorgungsspannung (VBH, VBL) zu teilen und das Impedanzwerterfassungssignal (DS1) auszugeben.

6. Ausgangspufferschaltkreis nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß die Vergleichseinrichtung Differenzverstärkereinrichtungen (51) umfaßt, mit einem ersten Eingang, der geschaltet ist, das Impedanzwerterfassungssignal (DS1) zu empfangen, und einem zweiten Eingang, der geschaltet ist, das Referenzsignal (Vref) zu empfangen, und mit einem Ausgang, der geschaltet ist, das zweite Impedanzsteuersignal (CS2) an die zweite Impedanzeinrichtung (Z2) zu liefern.

7. Ausgangspufferschaltkreis nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß die Referenzsignalerzeugungseinrichtung einen ersten und einen zweiten Referenzwiderstand (RU, RL) umfaßt, die als Spannungsteilerschaltkreis geschaltet sind, um eine Versorgungsspannung (VBH, VBL) zu teilen, und das Referenzsignal (Vref) auszugeben.

8. Ausgangspufferschaltkreis nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet, daß die erste Impedanzeinrichtung (Z1) umfaßt:

1. - eine obere Impedanzeinrichtung (Z1U), deren eines Ende mit der Schaltstufe (1) verbunden ist, und deren anderes Ende mit einer Spannungsversorgungsleitung zum Liefern eines oberen Potentials (VBH) verbunden ist;
2. - eine untere Impedanzeinrichtung (Z1L), deren eines Ende mit der Schaltstufe (1) verbunden ist, und deren anderes Ende mit einer Spannungsversorgungsleitung zum Liefern eines unteren Potentials (VBL) verbunden ist;
3. - wobei die obere Impedanzeinrichtung (Z1U), die untere Impedanzeinrichtung (Z1L) und die Schaltstufe (1) in Reihe geschaltet sind.

9. Ausgangspufferschaltkreis nach Anspruch 6, gekennzeichnet durch:

1. - eine dritte Impedanzeinrichtung (Z3), deren Impedanz gemäß einem dritten Impedanzsteuersignal (CS3) steuerbar ist;
2. - eine vierte Impedanzeinrichtung (Z4), deren Impedanz gemäß einem vierten Steuersignal (CS2) abgleichbar ist;
3. - wobei die dritte (Z3) und die vierte (Z4) Impedanzeinrichtung in Reihe geschaltet sind, um einen Spannungsteiler zu bilden;
4. - die vierte Impedanzeinrichtung (Z4) geschaltet ist, das vierte Impedanzsteuersignal abgeleitet von dem zweiten Steuersignal (CS2) zu empfangen;
5. - Einrichtungen (52) zum Vergleichen der Ausgabe des Spannungsteilers (Z3, Z4) mit einem Referenzsignal (Vref) und Ausgeben des dritten Impedanzsteuersignals (CS3) gemäß einer Abweichung der Ausgabe des Spannungsteilers (Z3, Z4) von dem Referenzsignal (Vref);
6. - wobei die obere der ersten Impedanzeinrichtungen (Z1u) geschaltet ist, das erste Impedanzsteuersignal (CS1u) zu empfangen, das vom zweiten Steuersignal (CS2) abgeleitet wird; und
7. - die untere der ersten Impedanzeinrichtungen (Z1L) geschaltet ist, ein Impedanzsteuersignal (CS1L) zu empfangen, das von dem dritten Impedanzsteuersignal (CS3) abgeleitet ist.

10. Ausgangspufferschaltkreis nach Anspruch 9, dadurch gekennzeichnet, daß:

1. - die vierte Impedanzeinrichtung (Z4) ein Doppel der oberen (Z1U) der ersten Impedanzeinrichtungen ist, die dritte Impedanzeinrichtung (Z3) ein Doppel der unteren der ersten Impedanzeinrichtungen (Z1L) ist, und die zweite Impedanzeinrichtung (Z2) ein Doppel der oberen (Z1U) der ersten Impedanzeinrichtungen ist;
2. - die obere der ersten Impedanzeinrichtungen (Z1U), die zweiten Impedanzeinrichtungen (Z2) und die vierten Impedanzeinrichtungen (Z4) geschaltet sind, dasselbe zweite Steuersignal (CS2) zu empfangen; und
3. - die untere der ersten Impedanzeinrichtungen (Z1L) und die dritten Impedanzeinrichtungen (Z3) geschaltet sind, dasselbe dritte Steuersignal (CS3) zu empfangen.

11. Ausgangspufferschaltkreis nach Anspruch 9, dadurch gekennzeichnet, daß die zweiten Impedanzeinrichtungen umfassen:

1. - eine obere Impedanzeinrichtung (Z2U), deren eines Ende mit der Spannungsversorgungsleitung (VBH) zum Zuführen eines oberen Potentials verbunden ist;
2. - eine untere Impedanzeinrichtung (Z2L), deren eines Ende mit der Spannungsversorgungsleitung (VBL) zum Zuführen eines unteren Potentials verbunden ist;
3. - wobei ein anderes Ende der oberen der zweiten Impedanzeinrichtungen (Z2U) und ein anderes Ende der unteren der zweiten Impedanzeinrichtungen (Z2L) über eine Widerstandseinrichtung (Rref) verbunden sind; und
4. - die Einrichtungen zum Vergleichen des Impedanzwerterfassungssignals mit einem Referenzsignal einschließen:
- 1. erste Einrichtungen (53) zum Vergleichen eines Spannungspegels an dem anderen Ende der oberen der zweiten Impedanzeinrichtungen (Z2U) mit einer ersten Referenzspannung (Vref1) und Ausgeben eines oberen Impedanzsteuersignals (CS2U) an die obere der zweiten Impedanzeinrichtungen (Z2U) gemäß einer Abweichung des Spannungspegels von der ersten Referenzspannung (Vref1); und
- 2. zweite Einrichtungen (54) zum Vergleichen eines Spannungspegels an dem anderen Ende der unteren der zweiten Impedanzeinrichtungen (Z2L) mit einem zweiten Referenzwert (Vref2) und Ausgeben eines unteren Impedanzsteuersignals (CS2L) an die untere der zweiten Impedanzeinrichtungen (Z2L) gemäß einer Abweichung des Spannungspegels von der zweiten Referenzspannung (Vref2);
5. - wobei die obere bzw. untere der ersten Impedanzeinrichtungen (Z1) geschaltet ist, ein Impedanzsteuersignal zu empfangen, das von dem oberen Steuersignal (CS1U) bzw. dem unteren Steuersignal (CS1L) abgeleitet ist.

12. Ausgangspufferschaltkreis nach Anspruch 11, dadurch gekennzeichnet, daß:

1. - die obere (Z1U) der ersten Impedanzeinrichtungen und die obere (Z2U) der zweiten Impedanzeinrichtungen geschaltet sind, dasselbe obere Steuersignal (CS2U) zu empfangen, und die untere (Z1L) der ersten Impedanzeinrichtungen und die untere (Z2L) der zweiten Impedanzeinrichtungen geschaltet sind, dasselbe untere Steuersignal (CS2L) zu empfangen; und
2. - die obere (Z2U) der zweiten Impedanzeinrichtungen ein Doppel der oberen der ersten Impedanzeinrichtungen (Z1U) ist, und die untere (Z2L) der zweiten Impedanzeinrichtungen ein Doppel der unteren der ersten Impedanzeinrichtungen (Z1L) ist.

13. Ausgangspufferschaltkreis nach Anspruch 11 oder 12, gekennzeichnet durch eine Reihenschaltung aus einem ersten (RU), einem zweiten (RC) und einem dritten (RL) Widerstand zum Erzeugen der ersten Referenzspannung (Vref1) und der zweiten Referenzspannung (Vref2).

14. Ausgangspufferschaltkreis nach einem der Ansprüche 9 bis 13, dadurch gekennzeichnet, daß jede der dritten Impedanzeinrichtungen (Z3) und der vierten Impedanzeinrichtungen (Z4) in Reihe geschaltet ist mit einem Doppel eines Schalters in der Schaltstufe (1).

15. Ausgangspufferschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die ersten Impedanzeinrichtungen (Z1) umfassen:

1. - eine obere Impedanzeinrichtung (Z1U), gebildet durch einen ersten Feldeffekttransistor, dessen Drain mit einem ersten (BH) Spannungsversorgungsanschluß verbunden ist, und dessen Source mit der Schaltstufe (1) verbunden ist, und dessen Gate geschaltet ist, das erste Impedanzsteuersignal (CS1) zu empfangen;
2. - eine untere Impedanzeinrichtung (Z1L), gebildet durch einen zweiten Feldeffekttransistor mit demselben Leitfähigkeitstyp wie der erste Feldeffekttransistor, dessen Drain mit der Schaltstufe (1) verbunden ist, dessen Source mit dem zweiten Spannungsversorgungsanschluß (BL) verbunden ist, und dessen Gate geschaltet ist, ein weiteres Impedanzsteuersignal zu empfangen;
3. - wobei das Verhältnis von Kanalbreite von Kanallänge des ersten Feldeffekttransistors (Z1U) größer ist als dieses Verhältnis des zweiten Feldeffekttransistors (Z1L).

16. Ausgangspufferschaltkreis nach Anspruch 15, dadurch gekennzeichnet, daß die obere Impedanzeinrichtung (Z1U) und die untere Impedanzeinrichtung (Z1L) geschaltet sind, dasselbe Impedanzsteuersignal (CS1) zu empfangen.

17. Ausgangspufferschaltkreis nach einem der Ansprüche 15 und 16, dadurch gekennzeichnet, daß die Abgleicheinrichtungen eine Impedanzsteuerspannungsquelle umfassen, mit:

1. - einem Referenzwiderstand (Rref);
2. - der zweiten Impedanzeinrichtung (Z2), wobei die Impedanz der zweiten Impedanzeinrichtung (Z2) gemäß dem zweiten Impedanzsteuersignal (CS2) abgleichbar ist;
3. - wobei der Referenzwiderstand (Rref) und die zweite Impedanzeinrichtung (Z2) als Spannungsteiler geschaltet sind;
4. - einem Regelverstärkerschaltkreis (51), der geschaltet ist, eine Ausgabe (DS1) des Spannungsteilers und eine Referenzspannung (Vref) zu empfangen;
5. - wobei die oberen (Z1U), unteren (Z1L) und zweiten (Z2) Impedanzeinrichtungen geschaltet sind, Impedanzsteuersignale zu empfangen, die von einer Ausgabe (CS2) des Regelverstärkerschaltkreises (51) abgeleitet sind.

18. Ausgangspufferschaltkreis nach Anspruch 17, dadurch gekennzeichnet, daß die zweite Impedanzeinrichtung (Z2) ein Doppel der oberen Impedanzeinrichtung (Z1U) oder ein Doppel der unteren Impedanzeinrichtung (Z1L) ist, und die obere (Z1U) und zweite Impedanzeinrichtung geschaltet sind, dasselbe Steuersignal (CS2) zu empfangen, das von dem Regelverstärker (51) ausgegeben wird.

19. Ausgangspufferschaltkreis nach Anspruch 18, gekennzeichnet durch

1. - eine dritte und eine vierte Impedanzeinrichtung, deren Impedanzen gemäß jeweiligen Impedanzsteuersignalen abgleichbar sind, die von dem Ausgang des Regelverstärkers (51) empfangen werden;
2. - wobei die dritte und die vierte Impedanzeinrichtung als Spannungsteiler geschaltet sind, um die Referenzspannung bereitzustellen.

20. Ausgangspufferschaltkreis nach Anspruch 19, dadurch gekennzeichnet, daß die zweite Impedanzeinrichtung (Z2) und die dritte Impedanzeinrichtung ein Doppel der oberen Impedanzeinrichtung (Z1U) sind, und die vierte Impedanzeinrichtung ein Doppel der unteren Impedanzeinrichtung (Z1L) ist.

21. Ausgangspufferschaltkreis nach einem der Ansprüche 17 bis 20, dadurch gekennzeichnet, daß die anderen als die oberen und unteren Impedanzeinrichtungen Doppel (SR) von Schalttransistoren (11 bis 14) der Schaltstufe (1) einschließen.