DE69834756T2

DE69834756T2 - Eingangsschaltung für eine integrierte Schaltung

Info

Publication number: DE69834756T2
Application number: DE69834756T
Authority: DE
Inventors: Harumi Miyazaki-shi KAWANO; Akihiro Miyazaki-shi Sushihara
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 1997-03-31
Filing date: 1998-03-31
Publication date: 2007-04-26
Anticipated expiration: 2018-04-01
Also published as: EP0869616A2; EP1229648A2; DE69832828T2; EP1239591B1; EP1229650B1; US6525576B2; KR100374247B1; EP1229649A3; US20010015669A1; US6057717A; US20020113629A1; EP1229649A2; EP0869616B1; DE69834756D1; DE69834755T2; EP1239591A2; JP3544819B2; DE69819582T2; KR19980080700A; TW401657B

Description

GEBIET DER ERFINDUNG
Diese Erfindung betrifft Eingangsschaltungen, die in einen integrierten Schaltkreis oder einen IC eingebaut werden können.
Die Schaltungen dieser Erfindung sind Eingangsschaltungen, die als Schnittstelle wirken, die zum Empfangen eines Spannungssignals von einer externen Schaltung verwendbar ist, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung z.B. 5V ist, was höher als die Spannung von z.B. 3V ist, was die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltung arbeitet. Der ultimative Zweck dieser Erfindung besteht im Bereitstellen von Eingangsschaltungen, die zum Empfangen von Spannungssignalen möglich sind, von welchen das Potential höher als die Spannung einer Leistungsversorgung ist, die bei der Eingangsschaitung verwendet wird, und zum Weiterleiten der Spannungssignale in Richtung zur Schaltung der nächsten Stufe bei einer Spannung entsprechend dem vollen Ausmaß an Spannung einer Leistungsversorgung, die bei der Eingangsschaltung verwendet wird. Genauer gesagt sind die Eingangsschaltungen dieser Erfindung Eingangsschaltungen, die zum Weiterleiten eines Spannungssignals mit einem ausreichenden Potentialpegel in Bezug auf die VIH-Regel zur Schaltung der nächsten Stufe möglich sind. Genauer gesagt sind die Eingangsschaltungen dieser Erfindung Eingangsschaltungen, die ein Spannungssignal von einer Schaltung empfangen, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltungen arbeiten, und das Spannungssignal eher mit einer Spannung des vollen Ausmaßes der Spannung einer Leistungsversorgung, unter welcher die Eingangsschaltungen arbeiten, oder V_DD, als mit (V_DD – V_th) zur Schaltung der nächsten Stufe weiterleiten.
HINTERGRUND DER ERFINDUNG
Eine Ausgangsschaltung, für die es zulässig ist, dass sie in einen integrierten Schaltkreis eingebaut wird, und die im Stand der Technik verfügbar ist, und eine Eingangsschaltung, für die es zulässig ist, dass sie in einen integrierten Schaltkreis eingebaut wird, und die im Stand der Technik verfügbar ist, werden nachfolgend unter Bezugnahme auf Zeichnungen beschrieben.
Gemäß 1 und 2 hat eine Ausgangsschaltung, für die es zulässig ist, dass sie in einen integrierten Schaltkreis eingebaut wird, und die im Stand der Technik verfügbar ist, eine Schaltung mit offenem Drainanschluss, die aus einem n-Kanal-Feldeffekttransistor vom normalerweise eingeschalteten Typ (N101) besteht, der über einen Anschlussflecken bzw. ein "PAD" des IC, in welchem die Ausgangsschaltung eingebaut ist, an einen Endwiderstand bzw. Pull-in-Widerstand (R₁) angeschlossen ist. Der Endwiderstand (R₁) ist außerhalb des IC angeordnet und arbeitet, ungeachtet dessen, dass die Ausgangsschaltung unter einer Leistungsversorgung von z.B. 3V arbeitet, unter einer Leistungsversorgung V_CC von z.B. 5V. Der n-Kanal-Feldeffekttransistor vom normalerweise eingeschalteten Typ (N101) hat eine Funktion zum Reduzieren der zwischen dem Sourceanschluss und dem Drainanschluss des n-Kanal-Feldeffekttransistors vom normalerweise eingeschalteten Typ (N102) angelegten Spannung. 2 zeigt, dass sich die Spannung des Ausgangssignals sehr langsam bis zu der Spannung von Vcc oder bei diesem Beispiel von 4V über den Spannungspegel des Spannungssignals hinausgehend erhöht, das von der Ausgangsschaltung ausgegeben wird und das durch (IN) gezeigt ist. Es wird angemerkt, dass eine sehr lange Zeit zur Übertragung eines Spannungssignals mit einem Potentialpegel von z.B. 3V zu einer externen Schaltung erforderlich ist, die unter einer Leistungsversorgung von einer höheren Spannung von z.B. 5V arbeitet. Übrigens wird angemerkt, dass die Ausgangsschaltung als die Ausgangsschaltung eines IC mit einem geringeren Ausmaß an Spannungsfestigkeit verwendet werden kann.
Gemäß 3 und 4 hat eine Eingangsschaltung, für die es zulässig ist, dass sie in einen integrierten Schaltkreis eingebaut wird, und die im Stand der Technik verfügbar ist, einen n-Kanal-Feldeffekttransistor vom normalerweise eingeschalteten Typ (N100), der eine Funktion zum Reduzieren der Spannung eines Eingangssignals hat, das über einen Anschlussflecken bzw. ein "PAD" des IC eingegeben wird und das einen Spannungsbereich von 0 bis 5V bis zu einem Spannungsbereich im Bereich von 0 bis zu der Spannungsdifferenz zwischen der V_DD-Spannung oder der Leistungsversorgungsspannung der Schaltung und der Schwellenspannung des n-Kanal-Feldeffekttransistors vom normalerweise eingeschalteten Typ (N100) hat, bevor er das Eingangssignal zur Schaltung der nächsten Stufe weiterleitet, die der IC erzeugte. Daher kann die Eingangsschal tung für einen integrierten Schaltkreis mit einem geringeren Ausmaß an Spannungsfestigkeit verwendet werden. Die Schwellenspannung des IC ist derart entworfen, dass sie kleiner als diejenige der normalen Eingangsschaltung ist. In der Zeichnung bedeutet "PAD" den Bondierungs-Anschlussflecken für die Eingangsschaltung. 4 zeigt, dass die Spannung eines bei einem Eingangsanschluss (IN) empfangenen Eingangssignals zum Potentialpegel des Knotens (Y) reduziert wird, bevor sie an einen Verstärker angelegt wird und zur Schaltung der nächsten Stufe weitergeleitet wird.
An erster Stelle erhöht sich in Bezug auf 2 das von der in 1 dargestellten Ausgangsschaltung ausgegebene Ausgangssignal mit einer Rate, die durch eine Zeitkonstante bestimmt wird, die weiterhin durch den Wert des Endwiderstands (R₁) bestimmt wird. Dies bedeutet, dass dann, wenn eine hohe Betriebsgeschwindigkeit erforderlich ist, ein geringerer Wert des Endwiderstands (R₁) erforderlich ist. Wenn der Wert des Endwiderstands (R₁) kleiner gemacht wird, erhöht sich der Energieverbrauch entsprechend, und umgekehrt.
Dies ist ein Nachteil, der unvermeidbar bei der im Stand der Technik verfügbaren vorangehenden Ausgangsschaltung beteiligt ist, die unter Bezugnahme auf die 1 und 2 beschrieben ist.
An zweiter Stelle wird unter der Annahme, dass die Leistungsversorgungsspannung der Eingangsschaltung, die in 3 dargestellt ist, oder V_DD 3V ist, ein Eingangssignal von 5V, das über den "PAD" in die Eingangsschaltung eingegeben wird, zu einem Wert reduziert, der um V_DD kleiner als die Schwellenspannung des n-Kanal-Feldeffekttransistors vom normalerweise eingeschalteten Typ (N100) ist, nämlich (V_DD – V_th) oder etwa 2,3 V, bevor es an den Knoten (Y) angelegt wird. Demgemäß ist es für eine solche Eingangsschaltung nicht einfach, die Anforderung von VIH zu erfüllen, welches eine Regelung ist, die untersucht, ob eine "H"-Pegelspannung, die durch eine Eingangsschaltung ausgegeben wird, ein ausreichendes Maß an Spielraum in Bezug auf den Schwellenwert der internen Schaltung der Eingangsschaltung hat oder nicht.
Dies ist ein Nachteil, der unvermeidbar bei der im Stand der Technik verfügbaren vorangehenden Eingangsschaltung beteiligt ist, die unter Bezugnahme auf die 3 und 4 beschrieben ist.
AUFGABEN UND ZUSAMMENFASSUNG DER ERFINDUNG
Eine Aufgabe dieser Erfindung besteht im Schaffen von Eingangsschaltungen, für welche zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut werden, und die Eingangsspannungssignale von einer externen Schaltung empfangen können, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltungen arbeiten, und die Eingangssignale zur Schaltung der nächsten Stufe weiterleiten können, bei der Spannung entsprechend dem vollen Ausmaß der Spannung einer Leistungsversorgung, unter welcher die Eingangsschaltungen arbeiten, oder Spannungssignalen, die in Bezug auf die VIH-Regel ausreichend hoch sind (Spannungssignale mit einer Spannung, die hoch genug ist, damit ein ausreichendes Maß an Spielraum bleibt, der in der VIH-Regel festgesetzt ist.).
Eine Eingangsschaltung gemäss der vorliegenden Erfindung ist in Anspruch 1 definiert. Die abhängigen Ansprüche definieren Ausführungsformen der Erfindung.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Diese Erfindung kann zusammen mit ihren verschiedenen Merkmalen und Vorteilen ohne weiteres aus der folgenden detaillierteren Beschreibung verstanden werden, die in Zusammenhang mit den folgenden Zeichnungen präsentiert wird, wobei:
1 ein Schaltungsdiagramm einer Ausgangsschaltung ist, die im Stand der Technik verfügbar ist,
2 ein Zeitdiagramm ist, das die Bewegung des Potentials an den Eingangs- und Ausgangsanschlüssen über der Zeit darstellt,
3 ein Schaltungsdiagramm einer Eingangsschaltung ist, die im Stand der Technik verfügbar ist,
4 ein Zeitdiagramm ist, das die Bewegung des Potentials am Eingangsanschluss und am Knoten (Y) über der Zeit darstellt,
5 ein Schaltungsdiagramm einer Eingangsschaltung gemäß einem ersten Beispiel ist,
6 ein Schaltungsdiagramm einer Eingangsschaltung gemäß einem zweiten Beispiel ist,
7 ein Schaltungsdiagramm einer Eingangsschaltung gemäß einem dritten Beispiel ist,
8 ein Schaltungsdiagramm einer Eingangsschaltung gemäß einem vierten Beispiel ist,
9A ein Zeitdiagramm ist, das die Bewegung des Potentials des Eingangsanschlusses und des Knotens (A₁) in Reaktion auf eine Aktion zum Verschieben des Eingangsanschlusses (IN) zu einer offenen Position, was in einem Verschieben seiner Impedanz zu einer hohen Position aus dem Potentialpegel von 0V resultiert, über der Zeit darstellt,
9B ein Zeitdiagramm ist, das die Bewegung des Potentials des Eingangsanschlusses und des Knotens (A₁) in Reaktion auf eine Aktion zum Verschieben des Eingangsanschlusses (IN) zu einer offenen Position, was in einem Verschieben seiner Impedanz zu einer hohen Position aus dem Potentialpegel von 5V resultiert, über der Zeit darstellt,
10 ein Schaltungsdiagramm einer Eingangsschaltung gemäß einem fünften Beispiel ist,
11 ein Schaltungsdiagramm einer Eingangsschaltung gemäß einem sechsten Beispiel ist,
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
Es ist anzumerken, dass die ersten bis zehnten Beispiele, die in den 5–10 und 14–27 gezeigt sind, nicht unter den Schutzumfang der Erfindung fallen, wie er in den Ansprüchen definiert ist, und die ersten bis dritten Ausführungsbeispiele, die unter den Schutzumfang der Ansprüche fallen, in den 11–13 gezeigt sind. Die Beispiele dienen zur Illustration.
ERSTES BEISPIEL
Eine Ausgangsschaltung mit einem Vorteil, bei welchem die Anstiegsrate eines Ausgangssignals groß ist, bis es bei der Spannung der Leistungsversorgung ankommt, die bei der Ausgangsschaltung verwendet wird, selbst wenn der Widerstandswert eines Endwiderstands groß ist.
Gemäß 5 ist eine Ausgangsschaltung, für welche zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut wird, gemäß einem ersten Beispiel zusammengesetzt aus einem Eingangsanschluss (IN), einem Freigabe-Eingangsanschluss (EB), einem Ausgangsanschluss (OUT), der an einem Anschlussflecken bzw. Pad des integrierten Schaltkreises angeordnet ist, in welcher die Ausgangsschaltung eingebaut ist, einem NAND-Gatter (NAND₁) mit zwei Eingangsports, einem NOR-Gatter (NOR₂) mit zwei Eingangsports, normalerweise ausgeschalteten p-Kanal-FETs (P₁) bis (P₅), normalerweise ausgeschalteten n-Kanal-FETs (N₁) und (N₃) und Invertern (INV₁) und (INV₂). Die Spannung einer Leistungsversorgung V_DD ist z.B. 3V. Der Ausgangsanschluss (OUT) ist ein Anschluss, durch welchen ein Spannungssignal aus dem integrierten Schaltkreis, in welchem die Ausgangsschaltung eingebaut ist, in Richtung zu einer externen Schaltung ausgegeben wird. Ein Ende eines Endwiderstands, der außerhalb des integrierten Schaltkreises angeordnet ist, ist an den Ausgangsanschluss (OUT) angeschlossen. Die Funktion des Endwiderstands, von welchem das andere Ende an eine Leistungsversorgung der externen Schaltung angeschlossen ist, von welcher die Leistungsversorgung Vcc z.B. 5V ist, besteht im Hochziehen des Potentials des Ausgangsanschlusses (OUT) zu der Spannung von z. B. 5V.
Der erste Eingangsanschluss des NAND-Gatters (NAND₁) ist an den Eingangsanschluss (IN) angeschlossen und der zweite Eingangsanschluss des NAND-Gatters (NAND₁) ist an den Freigabe-Eingangsanschluss (EB) angeschlossen und der Ausgangsanschluss des NAND-Gatters (NAND₁) ist an einen internen Knoten (PG) angeschlossen. Der erste Eingangsanschluss des NOR-Gatters (NOR₂) ist an den Eingangsanschluss (IN) angeschlossen und der zweite Eingangsanschluss des NOR-Gatters (NOR₂) ist an den Freigabe-Eingangsanschluss (EB) über den Inverter (INV₁) angeschlossen. Der Ausgangsanschluss des NOR-Gatters (NOR₂) ist an einen internen Knoten (NG) angeschlossen. Der Eingangsanschluss des Inverters (INV₂) ist an den Ausgangsanschluss (OUT) angeschlossen und der Ausgangsanschluss des Inverters (INV₂) ist an einen internen Knoten (OUTN) angeschlossen.
Die Gateelektrode eines normalerweise ausgeschalteten n-Kanal-FET (N₁) ist an den Knoten (NG) angeschlossen, die Drainelektrode des normalerweise ausgeschalteten n-Kanal-FET (N₁) ist an den Ausgangsanschluss (OUT) angeschlossen und die Sourceelektrode des normalerweise ausgeschalteten n-Kanal-FET (N₁) ist an das Erdpotential (GND) angeschlossen. Die Gateelektrode des normalerweise ausgeschalteten n-Kanal-FET (N₃) ist an den Knoten (OUTN) angeschlossen, der Drainanschluss des n-Kanal-FET vom normalerweise ausgeschalteten Typ (N₃) ist an den internen Knoten (G) angeschlossen und die Sourceelektrode des n-Kanal-FET vom normalerweise ausgeschalteten Typ (N₃) ist an das Erdpotential (GND) angeschlossen.
Die Gateelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₁) ist an den Knoten (PG) angeschlossen, die Sourceelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₁) ist an die interne Leistungsversorgung (V_DD) angeschlossen und die Drainelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₁) ist an einen internen Knoten (S) angeschlossen. Die Gateelektrode eines normalerweise ausgeschalteten p-Kanal-FET (P₂) ist an den Knoten (G) angeschlossen, die Drainelektrode eines normalerweise ausgeschalteten p-Kanal-FET (P₂) ist an den Ausgangsanschluss (OUT) angeschlossen und die Sourceelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₂) ist an den Knoten (S) angeschlossen. Die Gateelektrode eines normalerweise ausgeschalteten p-Kanal-FET (P₃) ist an den Knoten (G) angeschlossen und die Sourceelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₃) ist an den Knoten (S) angeschlossen. Die Gateelektrode eines normalerweise ausgeschalteten p-Kanal-FET (P₄) ist an den Knoten (OUTN) angeschlossen, die Drainelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₄) ist an den Knoten (G) angeschlossen und die Sourceelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₄) ist an den Ausgangsanschluss (OUT) angeschlossen. Die Gateelektrode eines normalerweise ausgeschalteten p-Kanal-FET (P₅) ist an die interne Leistungsversorgung (V_DD) angeschlossen, und die Sourceelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₅) ist an den Ausgangsanschluss (OUT) angeschlossen.
Die normalerweise ausgeschalteten p-Kanal-FETs (P₂), (P₃), (P₄) und (P₅) sind in einer gemeinsamen n-Wanne (B) oder einer Masse bzw. Bahn bzw. einem Substrat (B) erzeugt, die von der internen Leistungsversorgung (V_DD) und von dem Erdpotential (GND) schwebend ist. Die Drainelektroden der normalerweise ausgeschalteten p-Kanal-FETs (P₃) und (P₅) sind an die schwebende Masse (B) angeschlossen. Der Sourceanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₁) ist an die interne Leistungsversorgung (V_DD) angeschlossen und die Sourceanschlüsse der normalerweise ausgeschalteten n-Kanal-FETs (N₁) und (N₃) sind an das Erdpotential (GND) angeschlossen.
Die Drainelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₂), die Sourceelektroden der normalerweise ausgeschalteten p-Kanal-FETs (P₄) und (P₅), die Drainelektrode des normalerweise ausgeschalteten n-Kanal-FET (N₁) und der Eingangsanschluss des Inverters (INV₂) sind an den Ausgangsanschluss (OUT) angeschlossen. Die Gateelektroden der normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃), die Drainelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₄) und die Drainelektrode des normalerweise ausgeschalteten n-Kanal-FET (N₃) sind an den Knoten (G) angeschlossen. Die Drainelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₁) und die Sourceelektroden der normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) sind an den Knoten (S) angeschlossen. Der Ausgangsanschluss des Inverters (INV₂) und die Gateelektroden des normalerweise ausgeschalteten p-Kanal-FET (P₄) und des normalerweise ausgeschalteten n-Kanal-FET (N₃) sind an den Knoten (OUTN) angeschlossen.
Unter der Annahme, dass der Freigabe-Eingangsanschluss (EB) auf einen "L"-Pegel oder 0V eingestellt ist, wird nachfolgend der Betrieb der Ausgangsschaltung gemäß dem ersten Beispiel beschrieben.
Gemäß 5 ist ungeachtet der Polarität eines an den Eingangsanschluss (IN) angelegten Signals der Ausgangspegel des NAND-Gatters (NAND₁) oder das Potential des Knotens (PG) "H" oder z.B. 3V. Als Ergebnis ist der normalerweise ausgeschaltete p-Kanal-FET (P₁) in einer AUS-Position.
Da der Ausgangspegel des Inverters (INV₁) "H" ist, ist der Ausgangspegel des NOR-Gatters (NOR₂) oder das Potential des Knotens (NG) "L", was resultierend den normalerweise ausgeschalteten n-Kanal-FET (N₁) ausschaltet. Auf diese Weise sind unter der Voraussetzung, dass der Freigabe-Eingangsanschluss (EB) auf einen "L"-Pegel eingestellt ist, sowohl der normalerweise ausgeschaltete p-Kanal-FET (P₁) als auch der normalerweise ausgeschaltete n-Kanal-FET (N₁) AUS, und ist die Impedanz des Ausgangsanschlusses (OUT) hoch, und zwar ungeachtet des Potentialpegels des Eingangsanschlusses (IN). Somit ist aufgrund des externen Endwiderstands (R₁) der Potentialpegel des Ausgangsanschlusses (OUT) identisch zum Potentialpegel der externen Leistungsversorgung (Vcc) oder 5V.
Da der Potentialpegel des Ausgangsanschlusses (OUT) "H" oder 5V ist, ist der Ausgangspegel des Inverters (INV₂) oder der Potentialpegel des Knotens (OUTN) "L". Als Ergebnis ist der normalerweise ausgeschaltete n-Kanal-FET (N₃) AUS. Da der Potentialpegel des Knotens (OUTN) "L" ist und da der Potentialpegel des Ausgangsanschlusses (OUT) 5V ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₄) EIN. Als Ergebnis ist der Potentialpegel des Knotens (G) identisch zum Potentialpegel des Ausgangsanschlusses (OUT) oder 5V. Da der Potentialpegel des Ausgangsanschlusses (OUT) 5V ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₅) EIN, weil sein Sourceanschluss an den Ausgangsanschluss (OUT) angeschlossen ist, von welchem der Potentialpegel 5V ist, und weil sein Gateanschluss an die interne Leistungsversorgung (V_DD) angeschlossen ist, welche 3V ist. Als Ergebnis ist der Potentialpegel einer schwebenden Masse (B) identisch zum Potentialpegel des Ausgangsanschlusses (OUT) oder 5V.
Da der Potentialpegel von sowohl dem Ausgangsanschluss (OUT) als auch dem Knoten (G) 5V ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₂) AUS. Da der Potentialpegel von sowohl dem Ausgangsanschluss (OUT) als auch der schwebenden Masse (B) 5V ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₃) AUS.
Da die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) AUS sind, ist der Impedanzpegel der Drainelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₁) oder des Knotens (S) hoch. Dies verhindert, dass ein elektrischer Strom vom Ausgangsanschluss (OUT) in Richtung zur internen Leistungsversorgung (V_DD) über den Knoten (S) und über die Masse des normalerweise ausgeschalteten p-Kanal-FET (P₁) fließt. Da die schwebende Masse (B) nicht an die interne Leistungsversorgung (V_DD) angeschlossen ist, wird nicht zugelassen, dass ein Leckstrom von der schwebenden Masse (B) in Richtung zur internen Leistungsversorgung (V_DD) über den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₂) und die Sourceanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₄) und (P₅) fließt. Da der Eingangsanschluss des Inverters (INV₂) an den Gateanschluss eines MOS-FET (nicht gezeigt) angeschlossen ist, der den Inverter (INV₂) bildet, ist sein Impedanzpegel hoch. Der Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₁) und die Masse des normalerweise ausgeschalteten n-Kanal-FET (N₁) sind in Gegenvorspannung angeschlossen, und der Impedanzpegel des Drainanschlusses des normalerweise ausgeschalteten n-Kanal-FET (N₁) ist hoch. Daher wird nicht zugelassen, dass ein elektrischer Strom vom Ausgangsanschluss (OUT) in Richtung zur Erdung (GND) fließt.
Unter der Annahme, dass der Freigabe-Eingangsanschluss (EB) auf einen "H"-Pegel oder 3V eingestellt ist, wird nachfolgend der Betrieb der Ausgangsschaltung gemäß dem ersten Beispiel beschrieben.
Gemäß 5 gibt unter der Voraussetzung, dass ein "L"-Pegelsignal oder 0V an den Eingangsanschluss (IN) angelegt ist, das NAND-Gatter (NAND₁) ein "H"-Pegelsignal aus, um zu veranlassen, dass der Potentialpegel des Knotens (PG) ein "H"-Pegel oder 3V ist. Als Ergebnis ist der normalerweise ausgeschaltete p-Kanal-FET (P₁) AUS. Das NOR-Gatter (NOR₂) gibt ein "H"-Pegelsignal aus, um zu veranlassen, dass der Potentialpegel des Knotens (NG) ein "H"-Pegel ist. Als Ergebnis ist der normalerweise ausgeschaltete n-Kanal-FET (N₁) EIN. Als Ergebnis ist der Potentialpegel des Ausgangsanschlusses (OUT) "L" oder 0V.
Der Potentialpegel des Ausgangsanschlusses des Inverters (INV₂) oder des Knotens (OUTN) ist "H" oder 3V. Da der Potentialpegel des Knotens (OUTN) "H" ist, ist der normalerweise ausgeschaltete n-Kanal-FET (N₃) EIN und ist der normalerweise ausgeschaltete p-Kanal-FET (P₄) AUS. Da der normalerweise ausgeschaltete n-Kanal-FET (N₃) EIN ist, ist der Potentialpegel des Knotens (G) "L". Da der Potentialpegel des Ausgangsanschlusses (OUT) und des Knotens (G) "L" ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₂) AUS. Da der Potentialpegel des Knotens (S) kleiner als der Schwellenwert des normalerweise ausgeschalteten p-Kanal-FET (P₃) ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₃) AUS. Es wird jedoch angemerkt, dass unter der Voraussetzung, dass der Potentialpegel des Ausgangsanschlusses (OUT) "L" ist, und unter der Voraussetzung, dass der Potentialpegel des Knotens (S) höher als der Schwellenwert der normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) ist, die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) einschalten, um den Potentialpegel des Knotens (S) nach unten auf den Schwellenwert der normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) zu erniedrigen und um schließlich die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) einzuschalten. Da der Potentialpegel des Ausgangsanschlusses (OUT) "L" ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₅) AUS.
Unter der Voraussetzung, dass ein "H"-Pegelsignal an den Eingangsanschluss (IN) angelegt wird, wird der Ausgangspegel des NAND-Gatters (NAND₁) oder der Potentialpegel des Knotens (PG) zu "L" verschoben, was resultierend den normalerweise ausgeschalteten p-Kanal-FET (P₁) einschaltet. Der Ausgangspegel des NOR-Gatters (NOR₂) oder der Potentialpegel des Knotens (NG) wird zu "L" von "H" verschoben, was resultierend den normalerweise ausgeschalteten n-Kanal-FET (N₁) ausschaltet.
Da der normalerweise ausgeschaltete p-Kanal-FET (P₁) eingeschaltet hat, wird der Potentialpegel des Knotens (S) zum Potentialpegel der internen Leistungsversorgung (V_DD) oder 3V erhöht. Da der Potentialpegel des Knotens (G) "L" ist, schalten die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) ein. Da der normalerweise ausgeschaltete p-Kanal-FET (P₂) eingeschaltet hat, erhöht sich der Potentialpegel des Ausgangsanschlusses (OUT) bis zum Pegel der internen Leistungsversorgung (V_DD) oder 3V. Da der normalerweise ausgeschaltete p-Kanal-FET (P₃) eingeschaltet hat, erhöht sich der Potentialpegel der schwebenden Masse (B) bis zum Pegel der internen Leistungsversorgung (V_DD) oder 3V. Die Funktion des normalerweise ausgeschalteten p-Kanal-FET (P₃) besteht im Erhöhen des Potentialpegels der schwebenden Masse (B) genau bis zum Pegel der internen Leistungsversorgung (V_DD) oder 3V, was resultierend den stabilen Betrieb des normalerweise ausgeschalteten p-Kanal-FET (P₂) sichert.
Da sich der Potentialpegel des Ausgangsanschlusses (OUT) auf den Potentialpegel der internen Leistungsversorgung (V_DD) oder 3V erhöht hat, verschiebt sich das Ausgangspotential des Inverters (INV₂) oder das Potential des Knotens (OUTN) zu einem "L"-Pegel, was resultierend den normalerweise ausgeschalteten n-Kanal-FET (N₃) ausschaltet und den normalerweise ausgeschalteten p-Kanal-FET (P₄) einschaltet. Da der normalerweise ausgeschaltete p-Kanal-FET (P₄) eingeschaltet hat, verschiebt sich der Potentialpegel des Knotens (G) zu einem "H"-Pegel oder dem Potentialpegel des Ausgangsanschlusses (OUT). Als Ergebnis schalten die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) aus.
Auf die vorangehende Weise wird der Ausgangsanschluss (OUT) an die externe Leistungsversorgung (V_CC) oder 5V angeschlossen. Als Ergebnis erhöht sich das Potential des Knotens (G) auf 5V, was veranlasst, dass der normalerweise ausgeschaltete p-Kanal-FET (P₅) einschaltet und sich das Potential der schwebenden Masse (B) zu 5V verschiebt.
Auf die vorangehende Weise sind unter der Voraussetzung, dass der Potentialpegel des Freigabe-Eingangsanschlusses (EB) "H" ist, und unter der Voraussetzung, dass dem Eingangsanschluss (IN) ein "H"-Pegelsignal eingegeben wird, die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) AUS, was gleich dem Fall ist, in welchem der Freigabe-Eingangsanschluss (EB) "L" ist. Da der Impedanzpegel des normalerweise ausgeschalteten p-Kanal-FET (P₁) oder des Knotens (S) hoch ist, fließt kein Leckstrom zur internen Leistungsversorgung (V_DD) vom Ausgangsanschluss (OUT) über den Knoten (S) und die Masse des normalerweise ausgeschalteten p-Kanal-FET (P₁). Da die schwebende Masse (B) nicht an die interne Leistungsversorgung (V_DD) angeschlossen ist, fließt kein Leckstrom zur internen Leistungsversorgung (V_DD) von der schwebenden Masse über den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₂) und über die Sourceanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₄) und (P₅). Da der Eingangsanschluss des Inverters (INV₂) an den Gateanschluss eines MOS-FET (nicht gezeigt) angeschlossen ist, der den Inverter (INV₂) bildet, ist sein Impedanzpegel hoch. Da an den Drainanschluss und die Masse des normalerweise ausgeschalteten n-Kanal-FET (N₁) eine zueinander gegensätzliche Vorspannung angelegt ist, ist der Impedanzpegel des Drainanschlusses des normalerweise ausgeschalteten n-Kanal-FET (N₁) auch hoch. Demgemäß fließt kein Leckstrom vom Ausgangsanschluss (OUT) zur Erdung (GND).
Gemäß den 6A und 6B steigt das Potential des Ausgangsanschlusses (OUT) schnell bis zum Potentialpegel der internen Leistungsversorgung (V_DD) an, und zwar ungeachtet des Werts des Endwiderstands (R₁), der in der externen Schaltung angeordnet ist. Dies bedeutet, dass ein schneller Betrieb für die Ausgangsschaltung gemäß dem ersten Beispiel zugelassen ist, ohne den Wert des Endwiderstands (R₁), der in der externen Schaltung angeordnet ist, zum Zwecke eines Beschleunigens des Betriebs der Ausgangsschaltung zu erniedrigen. Darauffolgend fährt jedoch das Potential des Ausgangsanschlusses (OUT) ein Erhöhen bis zum Potentialpegel der externen Leistungsversorgung (V_CC) oder 5V fort. Als Ergebnis fließt kein elektrischer Strom in Richtung zur internen Leistungsversorgung (V_DD), außer für die Periode, in welcher die Ausgangsspannung bis zum Potentialpegel der internen Leistungsversorgung (V_DD) ansteigt. Als Ergebnis wird dann, wenn sie als Schnittstelle zu einer externen Schaltung verwendet wird, die mit einer Leistungsversorgung von 5V arbeitet, zugelassen, dass die Ausgangsschaltung gemäß dem ersten Ausführungsbeispiel dieser Erfindung mit einer hohen Geschwindigkeit arbeitet, bis die Ausgangsspannung bis zur Schwellenspannung (V_th) der externen Schaltung oder auf etwa 2,5V ansteigt. Als Ergebnis kann die VIH der externen Schaltung oder 3,5V garantiert werden. Es wird insbesondere angemerkt, dass, obwohl eine Verkleinerung des Endwiderstands (R₁) für eine im Stand der Technik verfügbare Ausgangsschaltung wesentlich war, um die Betriebsgeschwindigkeit zu erhöhen und um einen Energieverbrauch zu erniedrigen, ein Energieverbrauch für die Ausgangsschaltung gemäß dem ersten Beispiel erniedrigt wird, weil eine Verkleinerung des Endwiderstands (R₁) zum Erhöhen der Betriebsgeschwindigkeit unnötig ist.
Es muss nicht betont werden, dass 5V, welche die Spannung der externen Schaltung darstellen, ein Beispiel ist, und zugelassen ist, dass das erste Beispiel für all die Fälle verwendet wird, in welchen die externe Spannung höher als die interne Spannung ist.
Die vorangehende Beschreibung hat geklärt, dass eine Ausgangsschaltung mit einem Vorteil, bei welchem die Anstiegsrate eines Ausgangssignals groß ist, bis es bei der Spannung der Leistungsversorgung ankommt, die bei der Ausgangsschaltung verwendet wird, selbst wenn der Widerstandswert eines Endwiderstands groß ist, durch das erste Beispiel erfolgreich zur Verfügung gestellt worden ist.
ZWEITES BEISPIEL
Eine Ausgangsschaltung mit einem Vorteil, bei welchem die Anstiegsrate eines Ausgangssignals groß ist, bis es bei der Spannung der Leistungsversorgung ankommt, die bei der Ausgangsschaltung verwendet wird, selbst wenn der Widerstandswert eines Endwiderstands groß ist, wobei eine Verzögerungsschaltung eingeführt ist, und zwar zum Zwecke eines Verzögerns der Zeit, bei welcher der normalerweise ausgeschaltete p-Kanal-FET (P₂) oder der zweite MOS-FET ausschaltet, und eines Verkürzens der Zeit, die für das Potential des Ausgangsanschlusses (OUT) erforderlich ist, um bis zu dem Potentialpegel V_DD oder dem Potential der ersten Leistungsversorgung anzusteigen, was resultierend die Betriebsgeschwindigkeit der Ausgangsschaltung erhöht.
Gemäß 7 ist eine Ausgangsschaltung, für welche zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut wird, gemäß einem zweiten Beispiel zusammengesetzt aus einem Eingangsanschluss (IN), einem Freigabe-Eingangsanschluss (EB), einem Ausgangsanschluss (OUT), der an einem Anschlussflecken des integrierten Schaltkreises angeordnet ist, in welchem die Ausgangsschaltung eingebaut ist, einem NAND-Gatter (NAND₁) mit zwei Eingangsports, einem NOR-Gatter (NOR₂) mit zwei Eingangsports, normalerweise ausgeschalteten p-Kanal-FETs (P₁) bis (P₅), normalerweise ausgeschalteten n-Kanal-FETs (N₁) und (N₃), Invertern (INV₁) und (INV₂) und einem Verzögerungselement (DL₁). Ein Endwiderstand (R₁), der in einer externen Schaltung angeordnet ist, ist an den Ausgangsanschluss (OUT) angeschlossen.
Die in 7 dargestellte Schaltung ist die in 5 dargestellte Schaltung, zu welcher ein Verzögerungselement (DL₁) zwischen dem Knoten (OUTN) und dem Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₄) hinzugefügt ist. Als Ergebnis ist der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₄) nicht an den Knoten (OUTN) angeschlossen, sondern an einen Knoten (OUTND).
Der Eingangsanschluss des Verzögerungselements (DL₁) ist an den Knoten (OUTN) angeschlossen, und sein Ausgangsanschluss ist an den Knoten (OUTND) angeschlossen. Als Ergebnis unterbricht das Verzögerungselement (DL₁) in Reaktion auf eine Verschiebung des Potentialpegels des Knotens (OUTN) von "H" zu "L" kurzzeitig die Aktion zum Verschieben des Potentialpegels von "H" zu "L" um die am Verzögerungselement (DL₁) eingestellte Periode.
Obwohl der Betrieb der in 7 dargestellten Ausgangsschaltung ähnlich demjenigen der in 5 dargestellten Ausgangsschaltung ist, ist der Betrieb unterschiedlich von demjenigen der in 5 dargestellten Ausgangsschaltung für den Betrieb, der bei den Bedingungen durchzuführen ist, dass der Freigabe-Eingangsanschluss (EB) auf einen "H"-Pegel eingestellt ist und der Potentialpegel des Eingangssignals des Eingangsanschlusses (IN) von "L" zu "H" verschoben ist, wie es nachfolgend beschrieben ist.
Gemäß 7 verschiebt sich dann, wenn das an den Eingangsanschluss (IN) angelegte Eingangssignal von "L" zu "H" verschoben wird, um den Potentialpegel des Ausgangsanschlusses (OUT) bis zum Pegel der internen Leistungsversorgung (V_DD) oder 3V zu erhöhen, der Potentialpegel des Ausgangsanschlusses des Inverters (INV₂) oder des Knotens (OUTN) von "H" zu "L", um den normalerweise ausgeschalteten n-Kanal-FET (N₃) auszuschalten.
Gemäß den 8A und 8B verzögert das Verzögerungselement (DL₁) den Transfer des "L"-Pegels vom Knoten (OUTN) zum Knoten (OUTND) um eine vorbestimmte Länge an Zeit. Als Ergebnis schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₄) nicht gleichzeitig mit dem normalerweise ausgeschalteten n-Kanal-FET (N₃) ein, sondern schaltet zu der Zeit ein, die später als die Zeit ist, zu welcher der Potentialpegel des Knotens (OUTN) zu "L" verschoben ist, und zwar um eine vorbestimmte Länge an Zeit. Dies verzögert die Zeit, bei welcher der normalerweise ausgeschaltete p-Kanal-FET (P₄) einschaltet, und die Zeit, bei welcher die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) ausschalten.
Auf die vorangehende Weise wird die Länge einer Periode, in welcher der normalerweise ausgeschaltete p-Kanal-FET (P₄) AUS ist, definiert verlängert, was veranlasst, dass die Einstellungsprozedur einfach und leicht wird. Als Ergebnis wird deshalb, weil die Länge einer Periode, in welcher der normalerweise ausgeschaltete p-Kanal-FET (P₂) EIN ist, verlängert wird, die Betriebsgeschwindigkeit der Ausgangsschaltung gemäß dem zweiten Beispiel weiter verbessert.
Die vorangehende Beschreibung hat geklärt, dass eine Ausgangsschaltung mit einem Vorteil, bei welchem die Anstiegsrate eines Ausgangssignals groß ist, bis es bei der Spannung der Leistungsversorgung ankommt, die bei der Ausgangsschaltung verwendet wird, selbst wenn der Widerstandswert des Endwiderstands groß ist, wobei die Betriebsgeschwindigkeit weiter erhöht wird, durch das zweite Beispiel erfolgreich zur Verfügung gestellt worden ist.
DRITTES BEISPIEL
Eine Ausgangsschaltung mit einem Vorteil, bei welchem die Anstiegsrate eines Ausgangssignals groß ist, bis es bei der Spannung der Leistungsversorgung ankommt, die bei der Ausgangsschaltung verwendet wird, selbst wenn der Widerstandswert eines Endwiderstands groß ist, wobei ein Schaltungsaufbau, bei welchem die Leistungsversorgungsspannung der folgenden Stufe nicht zwischen dem Sourceanschluss und dem Drainanschluss, zwischen dem Gateanschluss und dem Sourceanschluss und zwischen dem Gateanschluss und dem Drainanschluss eines MOS-FET angelegt wird, verwendet wird, wobei FETs, die ein geringeres Ausmaß an Spannungsfestigkeit haben, dafür verwendet werden können.
Gemäß 9 ist eine Ausgangsschaltung, für die zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut wird, gemäß einem dritten Beispiel zusammengesetzt aus einem Eingangsanschluss (IN), einem Freigabe-Eingangsanschluss (EB), einem Ausgangsanschluss (OUT), der an einem Anschlussflecken des integrierten Schaltkreises angeordnet ist, in welchem die Ausgangsschaltung eingebaut ist, einem NAND-Gatter (NAND₁) mit zwei Eingangsports, einem NOR-Gatter (NOR₂) mit zwei Eingangsports, normalerweise ausgeschalteten p-Kanal-FETs (P₁) bis (P₇), normalerweise ausgeschalteten n-Kanal-FET (N₁) bis (N₄) und (N₇) und Invertern (INV₁) und (INV₂). Ein Endwiderstand (R₁), der in einer externen Schaltung angeordnet ist, ist an den Ausgangsanschluss (OUT) angeschlossen.
Die in 9 dargestellte Schaltung ist die in 5 dargestellte Schaltung, wobei die Verbindung des Gateanschlusses des normalerweise ausgeschalteten p-Kanal-FET (P₄) vom Knoten (OUTN) zum Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₃) bewegt ist, und zu welcher normalerweise ausgeschaltete n-Kanal-FETs (N₂), (N₄) und (N₇) und normalerweise ausgeschaltete p-Kanal-FETs (P₆) und (P₇) neu eingeführt sind. Ein Knoten, der durch die Anschlussstelle des Drainanschlusses des normalerweise ausgeschalteten n-Kanal-FET (N₃) und des Gateanschlusses des normalerweise ausgeschalteten p-Kanal-FET (P₄) definiert ist, ist mit (SP₄) bezeichnet.
Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂) ist an die interne Leistungsversorgung (V_DD) angeschlossen, der Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂) ist an den Ausgangsanschluss (OUT) angeschlossen und der Sourceanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂) ist an den Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₁) angeschlossen. Der Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₃) ist nicht an den Ausgangsanschluss (OUT) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₄) ist an die interne Leistungsversorgung (V_DD) angeschlossen, der Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₄) ist an den Knoten (G) angeschlossen und der Sourceanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₄) ist an den Knoten (SP₄) angeschlossen. Der Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₃) ist nicht an den Knoten (G) angeschlossen. Eine Parallelschaltung aus dem normalerweise ausgeschalteten n-Kanal-FET (N₇) und dem normalerweise ausgeschalteten p-Kanal-FET (P₇) ist zwischen dem Ausgangsanschluss (OUT) und dem Eingangsanschluss des Inverters (INV₂) angeschlossen. Der Eingangsanschluss des Inverters (INV₂) ist nicht an den Ausgangsanschluss (OUT) angeschlossen. Ein am Eingangsanschluss des Inverters (INV₂) angeschlossener Knoten wird (Y) genannt. Der Gateanschluss und der Sourceanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₆) sind an die interne Leistungsversorgung (V_DD) angeschlossen, und der Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₆) ist an den Knoten (Y) angeschlossen. Der normalerweise ausgeschaltete p-Kanal-FET (P₆), der auf die vorangehende Weise angeschlossen ist, bleibt in einer AUS-Position, solange das Potential des Knotens (Y) kleiner als die interne Leistungsversorgung (V_DD) ist.
Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₇) ist an die interne Leistungsversorgung (V_DD) angeschlossen, seine erste Elektrode (entweder der Drainanschluss oder der Sourceanschluss) ist an den Ausgangsanschluss (OUT) angeschlossen und seine zweite Elektrode (entweder der Sourceanschluss oder der Drainanschluss) ist an den Knoten (Y) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₇) ist an den Knoten (G) angeschlossen, seine erste Elektrode (entweder der Drainanschluss oder der Sourceanschluss) ist an den Knoten (Y) angeschlossen und seine zweite Elektrode (entweder der Sourceanschluss oder der Drainanschluss) ist an den Ausgangsanschluss (OUT) angeschlossen.
Der Ausgangsanschluss (OUT) ist an den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₂), die Sourceanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₄) und (P₅), die zweite Elektrode des normalerweise ausgeschalteten p-Kanal-FET (P₇), den Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂) und die erste Elektrode des normalerweise ausgeschalteten n-Kanal-FET (N₇) angeschlossen. Der Knoten (G) ist an die Gateanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₂), (P₃) und (P₇), den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₄) und den Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₄) angeschlossen. Der Knoten (OUTN) ist an den Ausgangsanschluss des Inverters (INV₂) und den Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₃) angeschlossen.
Unter der Annahme, dass der Freigabe-Eingangsanschluss (EB) auf einen "L"-Pegel oder 0V eingestellt ist, wird nachfolgend der Betrieb der Ausgangsschaltung gemäß dem dritten Beispiel beschrieben.
Gemäß 9 ist ungeachtet der Polarität des an den Eingangsanschluss (IN) angelegten Signals der Ausgangspegel des NAND-Gatters (NAND₁) oder das Potential des Knotens (PG) "H" oder z.B. 3V. Als Ergebnis ist der normalerweise ausgeschaltete p-Kanal-FET (P₁) in einer AUS-Position. Da das Ausgangspotential des NOR-Gatters (NOR₂) oder der Potentialpegel des Knotens (NG) ungeachtet der Polarität des an den Eingangsanschluss (IN) angelegten Signals "L" ist, ist der normalerweise ausgeschaltete n-Kanal-FET (N₁) in einer AUS-Position. Auf diese Weise sind solange wie an den Freigabe-Eingangsanschluss (EB) ein "L"-Pegelsignal angelegt ist, sowohl der normalerweise ausgeschaltete p-Kanal-FET (P₁) als auch der normalerweise ausgeschaltete n-Kanal-FET (N₁) in einer AUS-Position. Somit ist der Impedanzpegel des Ausgangsanschlusses (OUT) ungeachtet des Potentialpegels des Eingangsanschlusses (IN) hoch. Das Potential des Ausgangsanschlusses (OUT) ist identisch zu demjenigen der externen Leistungsversorgung (V_CC) oder 5V, weil er an die externe Leistungsversorgung (V_CC) über den Endwiderstand (R₁) angeschlossen ist. Da der Potentialpegel des Ausgangsanschlusses (OUT) 5V ist, ist der Potentialpegel des Knotens (SP₄) nicht höher als (V_DD – V_th). Somit ist der normalerweise ausgeschaltete p-Kanal-FET (P₄) in einer EIN-Position. Der Potentialpegel des Knotens (G) ist identisch zu demjenigen des Ausgangsanschlusses (OUT) oder 5V. Da der Potentialpegel des
ERSTES AUSFÜHRUNGSBEISPIEL
Eine Eingangsschaltung, die ein Eingangssignal von einer externen Schaltung empfangen kann, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltung arbeitet, und das Eingangssignal mit einer Spannung des vollen Ausmaßes der Leistungsversorgung, die bei der Eingangsschaltung verwendet wird, zur Schaltung der nächsten Stufe weiterleiten kann.
Gemäß 5 ist eine Eingangsschaltung, für welche zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut wird, gemäß einem ersten Beispiel zusammengesetzt aus einem Eingangsanschluss (IN), einem Ausgangsanschluss (OUT), normalerweise ausgeschalteten p-Kanal-FETs (P₁) bis (P₇), normalerweise ausgeschalteten n-Kanal-FETs (N₄) und (N₇) und einem Inverter (INV₂). Die Spannung der Leistungsversorgung (V_DD), die für die Eingangsschaltung gemäß dem vierten Beispiel verwendet wird, ist als 3V angenommen. Die "H"-Pegelspannung eines Eingangssignals, das durch den Eingangsanschluss (IN) zu empfangen ist, ist als 5V angenommen. Es ist geplant, dass ein Ausgangsanschluss (OUT) an die anderen im selben integrierten Schaltkreis eingebauten Schaltungen angeschlossen ist. Der Eingangsanschluss des Inverters (INV₂) ist an den Ausgangsanschluss (OUT) angeschlossen und sein Ausgangsanschluss ist an einen internen Knoten (OUTN) angeschlossen.
Der Gateanschluss und der Sourceanschluss eines normalerweise ausgeschalteten n-Kanal-FET (N₁) sind an die Erdung (GND) angeschlossen. Der Gateanschluss eines normalerweise ausgeschalteten n-Kanal-FET (N₂) ist an die interne Leistungsversorgung (V_DD) angeschlossen, sein Drainanschluss ist an den Eingangsanschluss (IN) angeschlossen und sein Sourceanschluss ist an den Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₁) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₃) ist an den Knoten (OUTN) angeschlossen und sein Sourceanschluss ist geerdet. Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₄) ist an die interne Leistungsversorgung (V_DD) angeschlossen, sein Drainanschluss ist an einen internen Knoten (G) angeschlossen und sein Sourceanschluss ist an den Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₃) angeschlossen.
Der Gateanschluss und der Sourceanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₁) sind an die interne Leistungsversorgung (V_DD) oder 3V angeschlossen und sein Drainanschluss ist an einen internen Knoten (S) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₂) ist an den Knoten (G) angeschlossen, sein Drainanschluss ist an den Eingangsanschluss (IN) angeschlossen und sein Sourceanschluss ist an den Knoten (S) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₃) ist an den Knoten (G) angeschlossen und sein Sourceanschluss ist an den Knoten (S) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₄) ist an die interne Leistungsversorgung (V_DD) oder 3V angeschlossen, sein Drainanschluss ist an den Knoten (G) angeschlossen und sein Sourceanschluss ist an den Eingangsanschluss (IN) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₅) ist an die interne Leistungsversorgung (V_DD) oder 3V angeschlossen und sein Sourceanschluss ist an den Eingangsanschluss (IN) angeschlossen.
Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₇) ist an die interne Leistungsversorgung (V_DD) oder 3V angeschlossen, seine erste Elektrode (sein Drainanschluss oder sein Sourceanschluss) ist an den Eingangsanschluss (IN) angeschlossen und seine zweite Elektrode (sein Sourceanschluss oder sein Drainanschluss) ist an den Ausgangsanschluss (OUT) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₇) ist an den Knoten (G) angeschlossen, seine erste Elektrode (sein Drainanschluss oder sein Sourceanschluss) ist an den Ausgangsanschluss (OUT) angeschlossen und seine zweite Elektrode (sein Sourceanschluss oder sein Drainanschluss) ist an den Eingangsanschluss (IN) angeschlossen. Der Gateanschluss und der Sourceanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₆) sind an die interne Leistungsversorgung (V_DD) oder 3V angeschlossen und sein Drainanschluss ist an den Ausgangsanschluss (OUT) angeschlossen.
Die normalerweise ausgeschalteten p-Kanal-FETs (P₂), (P₃), (P₄), (P₅) und (P₇) sind in einer n-Wanne oder einer schwebenden Masse (B) erzeugt, welche eine gemeinsame Masse oder ein gemeinsames Substrat ist, welche bzw. welches weder an die Erdung (GND) angeschlossen ist, noch an die interne Leistungsversorgung (V_DD) oder 3V angeschlossen ist. Die Drainanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₃) und (P₅) sind an die schwebende Masse (B) angeschlossen. Die Masse der normalerweise ausgeschalteten p-Kanal-FETs (P₁) und (P₆) ist an die interne Leistungsversorgung (V_DD) oder 3V angeschlossen und die Masse der normalerweise ausgeschalteten n-Kanal-FETs (N₁) bis (N₄) und (N₇) ist geerdet.
Auf die vorangehende Weise ist der Eingangsanschluss (IN) an den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₂), den Sourceanschluss der normalerweise ausgeschalteten p-Kanal-FETs (P₄) und (P₅), die zweite Elektrode des normalerweise ausgeschalteten p-Kanal-FET (P₇), den Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂), die erste Elektrode des normalerweise ausgeschalteten n-Kanal-FET (N₇) und den Eingangsanschluss des Inverters (INV₂) angeschlossen.
Der Knoten (G) ist an die Gateanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₂), (P₃) und (P₇), den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₄) und den Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₄) angeschlossen. Der Knoten (S) ist an den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₁) und die Sourceanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) angeschlossen. Der Ausgangsanschluss (OUT) ist an den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₆), die erste Elektrode des normalerweise ausgeschalteten p-Kanal-FET (P₇), die zweite Elektrode des normalerweise ausgeschalteten n-Kanal-FET (N₇) und den Eingangsanschluss des Inverters (INV₂) angeschlossen.
Gemäß 5 wird nachfolgend der Betrieb der Eingangsschaltung gemäß dem vierten Beispiel beschrieben. Wenn ein Eingangssignal, von welchem der Potentialpegel "L" oder 0V ist, an den Eingangsanschluss (IN) angelegt wird, schaltet der normalerweise ausgeschaltete n-Kanal-FET (N₇) ein und wird der Potentialpegel des Ausgangsanschlusses (OUT) "L", was den Ausgangspegel des Inverters (INV₂) zu einem "H"-Pegel macht. Als Ergebnis werden die normalerweise ausgeschalteten n-Kanal-FETs (N₃) und (N₄) eingeschaltet. Da die normalerweise ausgeschalteten n-Kanal-FETs (N₃) und (N₄) in einer EIN-Position sind, ist der Potentialpegel des Knotens (G) bei einem "L"-Pegel. Da der Potentialpegel des Knotens (G) und der Eingangsanschluss (IN) "L" oder 0V ist, sind die normalerweise ausgeschalteten p-Kanal-FETs (P₂), (P₄) und (P₅) AUS. Der Potentialpegel des Knotens (S) ist niedriger als V_th, um den normalerweise ausgeschalteten p-Kanal-FET (P₃) in einer AUS-Position zu halten.
Eine Verschiebung des Potentialpegels des Eingangsanschlusses (IN) vom "L"-Pegel oder 0V zum Spannungspegel der externen Leistungsversorgung (Vcc) oder 5V veranlasst, dass der Ausgangsanschluss (OUT) ein Signal mit dem Potentialpegel der internen Leistungsversorgung (V_DD) ausgibt. Wenn sich der Potentialpegel des Eingangsanschlusses (IN) zu V_th (der Schwellenspannung eines normalerweise ausgeschalteten n-Kanal-FET oder zum Absolutwert der Schwellenspannung eines normalerweise ausgeschalteten p-Kanal-FET) erhöht hat, schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₇) ein, weil der Potentialpegel des Knotens (G) bei einem "L"-Pegel ist. Der normalerweise ausgeschaltete n-Kanal-FET (N₇) bleibt in einer EIN-Position, solange der Potentialpegel des Eingangsanschlusses (IN) niedriger als (3V – V_th) ist, und der normalerweise ausgeschaltete n-Kanal-FET (N₇) schaltet aus, wenn der Potentialpegel des Eingangsanschlusses (IN) in einem Übermaß über (3V – V_th) ist. Demgemäß erhöht sich dann, wenn sich der Potentialpegel des Eingangsanschlusses (IN) bis zu 3V erhöht hat, das Potential des Ausgangsanschlusses (OUT) aufgrund des Betriebs einer Parallelschaltung aus dem normalerweise ausgeschalteten p-Kanal-FET (P₇) und dem normalerweise ausgeschalteten n-Kanal-FET (N₇) eher bis zu 3V, als zu (3V – V_th).
Wenn sich der Potentialpegel des Eingangsanschlusses (IN) bis zu V_th erhöht hat, schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₂) ein, weil der Potentialpegel des Knotens (G) "L" ist. Wenn der normalerweise ausgeschaltete p-Kanal-FET (P₂) eingeschaltet hat, erhöht sich das Potential des Knotens (S) bis zu dem Potential des Eingangsanschlusses (IN), um zu veranlassen, dass der normalerweise ausgeschaltete p-Kanal-FET (P₃) einschaltet. Da die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) eingeschaltet haben, erhöht sich der Potentialpegel der schwebenden Masse (B) bis zum Potentialpegel des Eingangsanschlusses (IN). Die Funktion des normalerweise ausgeschalteten p-Kanal-FET (P₃) besteht im Erhöhen des Potentialpegels der schwebenden Masse (B) genau auf 3V für den ultimativen Zweck, den Betrieb des normalerweise ausgeschalteten p-Kanal-FET (P₂) zu sichern.
Eine Verschiebung der Potentialpegel des Eingangsanschlusses (IN) und des Ausgangsanschlusses (OUT) zu 3V veranlasst, dass sich der Ausgangspegel des Inverters (INV₂) von "H" zu "L" verschiebt, was den normalerweise ausgeschalteten n-Kanal-FET (N₃) ausschaltet. Der Potentialpegel des Knotens (G) bleibt jedoch bei einem "L"-Pegel.
Danach erhöht sich der Potentialpegel des Eingangsanschlusses (IN) auf den Pegel der externen Leistungsversorgung (Vcc) oder 5V. Wenn sich der Potentialpegel des Eingangsanschlusses (IN) auf (3V + V_th) oder darüber erhöht, schalten die normalerweise ausgeschalteten p-Kanal-FETs (P₄) und (P₅) ein. Das Einschalten des normalerweise ausgeschalteten p-Kanal-FET (P₄) veranlasst, dass sich der Potentialpegel des Knotens (G) vom "L"-Pegel zum Pegel der internen Leistungsversorgung (V_DD) oder 3V erhöht. Wenn der Potentialpegel des Knotens (G) identisch zum Pegel des Eingangsanschlusses (IN) wird, schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₇) aus. Wenn der Potentialpegel des Knotens (G) identisch zum Pegel des Knotens (S) wird, schalten die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) aus. Das Einschalten des normalerweise ausgeschalteten p-Kanal-FET (P₅) veranlasst, dass das Potential der schwebenden Masse (B) identisch zu demjenigen des Eingangsanschlusses (IN) wird.
Wenn sich das Potential des Eingangsanschlusses (IN) bis zu 5V erhöht hat, wird das Potential des Knotens (G) und der schwebenden Masse (B) 5V. Wenn das Potential des Ausgangsanschlusses (OUT) (3V + V_th) überschritten hat, bevor der normalerweise ausgeschaltete p-Kanal-FET (P₇) ausschaltet, schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₆) ein, was resultierend das Potential des Ausgangsanschlusses (OUT) auf (3V + V_th) klemmt. Andererseits schaltet dann, wenn sich das Potential des Eingangsanschlusses (IN) als kleiner als (–V_th) herausstellt, der normalerweise ausgeschaltete n-Kanal-FET (N₁) ein, um das Potential des Eingangsanschlusses (IN) auf (–V_th) zu klemmen. An dritter Stelle schaltet dann, wenn das Potential des Eingangsanschlusses (IN) und des Knotens (S) (3V + V_th) überschritten hat, der normalerweise ausgeschaltete p-Kanal-FET (P₁) ein, um das Potential des Eingangsanschlusses (IN) auf (3V + V_th) zu klemmen. Die Funktion der normalerweise ausgeschalteten n-Kanal-FETs (N₂) und (N₄) besteht im Verhindern, dass eine an den Eingangsanschluss (IN) und an den Knoten (G) angelegte Spannung zwischen dem Sourceanschluss und dem Drainanschluss der normalerweise ausgeschalteten n-Kanal-FETs (N₁) und (N₄) angelegt wird, wenn ein Potential von 5V an den Eingangsanschluss (IN) und an den Knoten (G) angelegt wird. Aufgrund der Existenz der normalerweise ausgeschalteten n-Kanal-FETs (N₂) und (N₄) ist zugelassen, dass Halbleitervorrichtungen mit einem niedrigen Ausmaß an Spannungsfestigkeit für die Eingangsschaltung gemäß dem ersten Beispiel verwendet werden.
Solange das Potential des Eingangsanschlusses (IN) auf 5V gehalten wird, bleiben die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) in einer AUS-Position, um den Impedanzpegel des Drainanschlusses des normalerweise ausgeschalteten p-Kanal-FET (P₁) oder des Knotens (S) auf Hoch zu halten. Als Ergebnis fließt kein Leckstrom vom Eingangsanschluss (IN) zur internen Leistungsversorgung (V_DD) über den Knoten (S) und die Masse des normalerweise ausgeschalteten p-Kanal-FET (P₁). Da die schwebende Masse (B) nicht an die interne Leistungsversorgung (V_DD) angeschlossen ist, fließt kein Leckstrom von der schwebenden Masse (B) zur internen Leistungsversorgung (V_DD).
Auf die vorangehende Weise verhindert selbst dann, wenn an den Eingangsanschluss (IN) ein Eingangssignal mit einem Potential von 5V angelegt wird, eine Kombination aus oder eine Parallelschaltung aus dem normalerweise ausgeschalteten p-Kanal-FET (P₇) und den normalerweise ausgeschalteten n-Kanal-FET (N₇) effektiv, dass ein elektrischer Strom in die Eingangsschaltung fließt.
Obwohl bei der vorangehenden Beschreibung eine interne Leistungsversorgung als 3V angenommen ist und eine externe Leistungsversorgung als 5V angenommen ist, hat dies keinen beschränkenden Sinn. Die Eingangsschaltung kann unter einer Bedingung verwendet werden, dass das Potential der externen Leistungsversorgung größer als dasjenige der internen Leistungsversorgung ist.
Die vorangehende Beschreibung hat geklärt, dass das erste Beispiel erfolgreich eine Eingangsschaltung zur Verfügung gestellt hat, die ein Eingangssignal von einer externen Schaltung empfangen kann, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltung arbeitet, und die das Eingangssignal mit einer Spannung des vollen Ausmaßes der Leistungsversorgung, die bei der Eingangsschaltung verwendet wird, zur Schaltung der nächsten Stufe weiterleiten kann.
ZWEITES AUSFÜHRUNGSBEISPIEL
Eine Eingangsschaltung, die ein Eingangssignal von einer externen Schaltung empfangen kann, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltung arbeitet, und die das Eingangssignal mit einer Spannung des vollen Ausmaßes der Leistungsversorgung, die bei der Eingangsschaltung verwendet wird, zur Schaltung der nächsten Stufe weiterleiten kann, wobei es zugelassen ist, einen zusätzlichen Vorteil zu genießen, bei welchem das Potential des Ausgangsanschlusses (OUT) auf dem Potential der internen Leistungsversorgung (V_DD) gehalten wird, unter einer Bedingung, dass der Eingangsanschluss (IN) offen bzw. im Leerlauf ist, und wobei kein Strom in die interne Leistungsversorgung (V_DD) fließt, unter einer Bedingung, dass das Potential des Eingangsanschlusses (IN) höher als dasjenige der internen Leistungsversorgung (V_DD) ist.
Gemäß 6 ist eine Eingangsschaltung, für welche zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut wird, gemäß einem zweiten Ausführungsbeispiel zusammengesetzt aus einem Eingangsanschluss (IN), einem Ausgangsanschluss (OUT), normalerweise ausgeschalteten p-Kanal-FETs (P₁) bis (P₇) und (P₂₁), normalerweise ausgeschalteten n-Kanal-FETs (N₁) bis (N₄) und (N₇) und einem Inverter (INV₂).
Die Eingangsschaltung gemäß dem zweiten Beispiel ist die Eingangsschaltung gemäß dem erstent Beispiel, das unter Bezugnahme auf 5 beschrieben ist, zu welchem ein normalerweise ausgeschalteter p-Kanal-FET (P₂₁) neu eingeführt ist. Der normalerweise ausgeschaltete p-Kanal-FET (P₂₁), von welchem der Gateanschluss geerdet ist, von welchem der Drainanschluss an den Ausgangsanschluss (OUT) angeschlossen ist und von welchem der Sourceanschluss an die interne Leistungsversorgung (V_DD) angeschlossen ist, hat eine Funktion zum Hochziehen des Potentials des Ausgangsanschlusses (OUT) zu einem Potentialpegel, der identisch zu dem Pegel der internen Leistungsversorgung (V_DD) oder 3V ist, und zwar unter einer Bedingung, dass der Eingangsanschluss (IN) offen ist und sein Impedanzpegel hoch ist.
Der Betrieb der Eingangsschaltung gemäß dem zweiten Beispiel ist ganz ähnlich demjenigen der Eingangsschaltung gemäß dem ersten Beispiel, außer dem Betrieb unter einer Bedingung, dass der Eingangsanschluss (IN) offen ist und sein Impedanzpegel hoch ist.
Gemäß 6 arbeitet, obwohl der normalerweise ausgeschaltete p-Kanal-FET (P₂₁) immer EIN ist, er als Endwiderstand bzw. Hochziehwiderstand bzw. Pull-in-Widerstand, weil seine Gegenkonduktanz klein ist. Unter einer Bedingung, dass der Eingangsanschluss (IN) offen ist und sein Impedanzpegel hoch ist, stellt sich das Potential des Ausgangsanschlusses (OUT) nicht als schwebend heraus, sondern ist auf den Pegel der internen Leistungsversorgung (V_DD) oder 3V festgelegt. Übrigens schalten jedoch dann, wenn das Potential des Eingangsanschlusses (IN) 5V ist, der normalerweise ausgeschaltete p-Kanal-FET (P₇) und der normalerweise ausgeschaltete n-Kanal-FET (N₇) aus. Somit fließt kein Strom vom Eingangsanschluss (IN) zur internen Leistungsversorgung (V_DD).
Auf die vorangehende Weise wird das Potential des Ausgangsanschlusses (OUT) unter einer Bedingung, dass der Impedanzpegel des Eingangsanschlusses (IN) hoch ist oder der Eingangsanschluss (IN) offen bzw. im Leerlauf ist, identisch zu demjenigen der internen Leistungsversorgung (V_DD). Als Ergebnis wird der Potentialpegel des Eingangssignals, das an die internen Schaltungen anzulegen ist, die an den Ausgangsanschluss der Eingangsschaltung dieses Ausführungsbeispiels angeschlossen ist, gesichert. Übrigens fließt selbst dann, wenn an den Eingangsanschluss (IN) 5V angelegt werden, kein Strom in die interne Leistungsversorgung (V_DD) über den normalerweise ausgeschalteten p-Kanal-FET (P₂₁), weil der normalerweise ausgeschaltete p-Kanal-FET (P₇) und der normalerweise ausgeschaltete n-Kanal-FET (N₇) AUS sind.
Die vorangehende Beschreibung hat geklärt, dass das zweite Beispiel erfolgreich eine Eingangsschaltung zur Verfügung gestellt hat, die ein Eingangssignal von einer externen Schaltung empfangen kann, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltung arbeitet, und die das Eingangssignal mit einer Spannung des vollen Ausmaßes der Leistungsversorgung, die bei der Eingangsschaltung verwendet wird, zur Schaltung der nächsten Stufe weiterleiten kann, wobei zugelassen ist, einen zusätzlichen Vorteil zu genießen, wobei das Potential des Ausgangsanschlusses (OUT) auf dem Potential der internen Leistungsversorgung (V_DD) gehalten wird, und zwar unter einer Bedingung, dass der Eingangsanschluss (IN) im Leerlauf ist, und wobei kein Strom in die interne Leistungsversorgung (V_DD) fließt, und zwar unter einer Bedingung, dass das Potential des Eingangsanschlusses (IN) höher als dasjenige der internen Leistungsversorgung (V_DD) ist.
DRITTES AUSFÜHRUNGSBEISPIEL
Eine Eingangsschaltung, die ein Eingangssignal von einer externen Schaltung empfangen kann, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltung arbeitet, und die das Eingangssignal mit einer Spannung des vollen Ausmaßes der Leistungsversorgung, die bei der Eingangsschaltung verwendet wird, zur Schaltung der nächsten Stufe weiterleiten kann, wobei zugelassen ist, einen zusätzlichen Vorteil zu genießen, wobei das Potential des Ausgangsanschlusses (OUT) auf dem Erdpotential gehalten wird, und zwar unter einer Bedingung, dass der Eingangsanschluss (IN) im Leerlauf ist, und wobei FETs, von welchen die Spannungsfestigkeit schwach ist, verwendet werden können.
Gemäß 7 ist eine Eingangsschaltung, für die zugelassen ist, dass sie in einer integrierten Schaltkreis eingebaut wird, gemäß einem dritten Beispiel zusammengesetzt aus einem Eingangsanschluss (IN), einem Ausgangsanschluss (OUT), normalerweise ausgeschalteten p-Kanal-FETs (P₁) bis (P₇), normalerweise ausgeschalteten n-Kanal-FETs (N₁) bis (N₇) und (N₂₁) und einem Inverter (INV₂).
Die Eingangsschaltung gemäß dem dritten Beispiel ist die Eingangsschaltung gemäß dem ersten Beispiel, das unter Bezugnahme auf 5 beschrieben ist, zu welchem ein normalerweise ausgeschalteter n-Kanal-FET (N₂₁) neu eingeführt ist. Der normalerweise ausgeschaltete n-Kanal-FET (N₂₁), von welchem der Gateanschluss an die interne Leistungsversorgung (V_DD) angeschlossen ist, von welchem der Drainanschluss an den Ausgangsanschluss (OUT) angeschlossen ist und von welchem der Sourceanschluss geerdet ist, hat eine Funktion zum Herunterziehen des Potentials des Ausgangsanschlusses (OUT) zum Erdungspegel, und zwar unter einer Bedingung, dass der Eingangsanschluss (IN) im Leerlauf ist und sein Impedanzpegel hoch ist. Als Ergebnis ist der Potentialpegel des Ausgangsanschlusses (OUT) auf den Erdungspegel festgelegt, während der Eingangsanschluss (IN) im Leerlauf ist.
Gemäß 7 ist der Betrieb der Eingangsschaltung gemäß dem dritten Beispiel ganz ähnlich demjenigen der Eingangsschaltung gemäß dem vierten Beispiel, das unter Bezugnahme auf 5 beschrieben ist, außer dem Betrieb unter einer Bedingung, dass der Eingangsanschluss (IN) im Leerlauf ist und sein Impedanzpegel hoch ist.
Gemäß 7 arbeitet, obwohl der normalerweise ausgeschaltete n-Kanal-FET (N₂₁) immer EIN ist, er als Endwiderstand bzw. Herunterziehwiderstand, weil seine Gegenkonduktanz klein ist. Unter einer Bedingung, dass der Eingangsanschluss (IN) im Leerlauf ist und sein Impedanzpegel hoch ist, stellt sich das Potential des Ausgangsanschlusses (OUT) nicht als schwebend heraus, sondern ist auf Erdungspegel festgelegt, und zwar aufgrund der Existenz des normalerweise ausgeschalteten n-Kanal-FET (N₂₁).
Auf die vorangehende Weise ist das Potential des Ausgangsanschlusses (OUT) unter einer Bedingung geerdet, dass der Eingangsanschluss (IN) im Leerlauf ist und sein Impedanzpegel hoch ist. Als Ergebnis wird der Potentialpegel des Eingangssignals, das die interne Schaltung anzulegen ist, die an den Ausgangsanschluss der Eingangsschaltung dieses Ausführungsbeispiels angeschlossen ist, gesichert. Übrigens wird selbst dann, wenn an den Eingangsanschluss (IN) 5V angelegt werden, das Potential des Ausgangsanschlusses (OUT) identisch zu demjenigen der internen Leistungsversorgung (V_DD), und zwar aufgrund der Existenz der normal ausgeschalteten p-Kanal-FETs (P₆) und (P₇) und des normalerweise ausgeschalteten n-Kanal-FET (N₇). Als Ergebnis wird eine Spannungsdifferenz von 5V nicht zwischen dem Drainanschluss, dem Gateanschluss und dem Sourceanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂₁) angelegt, was resultierend zulässt, dass ein FET, von welchem die Spannungsfestigkeit schwach ist, für diese Eingangsschaltung verwendet wird.
Die vorangehende Beschreibung hat geklärt, dass das dritte Beispiel erfolgreich eine Eingangsschaltung zur Verfügung gestellt hat, die ein Eingangssignal von einer externen Schaltung empfangen kann, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltung arbeitet, und die das Eingangssignal mit einer Spannung des vollen Ausmaßes der Leistungsversorgung, die bei der Eingangsschaltung verwendet wird, zur Schaltung der nächsten Stufe weiterleiten kann, wobei zugelassen ist, einen zusätzlichen Vorteil zu genießen, wobei das Potential des Ausgangsanschlusses (OUT) unter einer Bedingung auf dem Erdungspegel gehalten wird, dass der Eingangsanschluss (IN) im Leerlauf ist, und wobei FETs, von welchem die Spannungsfestigkeit schwach ist, verwendet werden können.
VIERTES AUSFÜHRUNGSBEISPIEL
Eine Eingangsschaltung, die ein Eingangssignal von einer externen Schaltung empfangen kann, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltung arbeitet, und die das Eingangssignal mit einer Spannung des vollen Ausmaßes der Leistungsversorgung, die bei der Eingangsschaltung verwendet wird, zur Schaltung der nächsten Stufe weiterleiten kann, wobei zugelassen ist, einen zusätzlichen Vorteil zu genießen, wobei das Potential des Eingangsanschlusses und des Ausgangsanschlusses ein fester Wert wird, wenn die Impedanz des Eingangsanschlusses hoch gemacht wird, und wobei FETs mit einem niedrigeren Ausmaß an Spannungsfestigkeit verwendet werden können.
Gemäß 8 ist eine Eingangsschaltung, für welche zugelassen ist, dass sie in einem integrierten Schaltkreis eingebaut wird, gemäß einem siebten Beispiel zusammengesetzt aus einem Eingangsanschluss (IN), einem Ausgangsanschluss (OUT), normalerweise ausgeschalteten p-Kanal-FETs (P₁) bis (P₇) und (P₂₂), normalerweise ausgeschalteten n-Kanal-FETs (N₁) bis (N₄), (N₇) und (N₂₂) und einem Inverter (INV₂).
Die Eingangsschaltung gemäß dem vierten Beispiel ist die Eingangsschaltung gemäß dem ersten Ausführungsbeispiel, das unter Bezugnahme auf 5 beschrieben ist, zu welchem ein normalerweise ausgeschalteter p-Kanal-FET (P₂₂) und ein normalerweise ausgeschalteter n-Kanal-FET (N₂₂) neu eingeführt sind. Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂₂) ist an die interne Leistungsversorgung (V_DD) angeschlossen, sein Drainanschluss ist an einen Knoten (A₁) angeschlossen, sein Sourceanschluss ist an die interne Leistungsversorgung (V_DD) angeschlossen und seine Masse ist geerdet. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₂₂) ist an den Knoten (A₁) angeschlossen, sein Drainanschluss ist an den Eingangsanschluss (IN) angeschlossen und sein Sourceanschluss ist an die interne Leistungsversor gung (V_DD) angeschlossen. Die Masse des normalerweise ausgeschalteten p-Kanal-FET (P₂₂) ist eine schwebende Masse (B).
Der Betrieb der Eingangsschaltung gemäß dem vierten Beispiel ist ähnlich demjenigen der Eingangsschaltung gemäß dem ersten Beispiel, das unter Bezugnahme auf 5 beschrieben ist, außer dem Betrieb unter einer Bedingung, dass der Eingangsanschluss (IN) im Leerlauf ist und sein Impedanzpegel hoch ist.
9A stellt die Bewegung des Potentials des Eingangsanschlusses (IN) und des Knotens (A₁) in Reaktion auf eine Aktion zum Öffnen des Eingangsanschlusses (IN) zum Verschieben seiner Impedanz zu einer hohen Position von dem Potentialpegel von 0V über der Zeit dar und 9B stellt die Bewegung des Potentials des Eingangsanschlusses (IN) und des Knotens (A₁) in Reaktion auf eine Aktion zum Öffnen des Eingangsanschlusses (IN) zum Verschieben seiner Impedanz zu einer hohen Position von dem Potentialpegel von 5V über der Zeit dar.
Gemäß den 8, 9A und 9B wird nachfolgend der Betrieb der Eingangsschaltung gemäß dem vierten Beispiel beschrieben.
Zuerst ist angenommen, dass das Potential des Eingangsanschlusses (IN) bei einem "L"-Pegel oder 0V ist. Da das Potential des Eingangsanschlusses (IN) "L" ist, ist der normalerweise ausgeschaltete n-Kanal-FET (N₂₂) EIN, um den Potentialpegel des Knotens (A₁) zu "L" oder 0V zu machen. Obwohl der normalerweise ausgeschaltete p-Kanal-FET (P₂₂) EIN ist, arbeitet er, als ob er ein Hochziehwiderstand wäre. Als Ergebnis wird die Potentialdifferenz (V_DD) zwischen dem Sourceanschluss und dem Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₂₂) angelegt.
Wenn der Impedanzpegel des Eingangsanschlusses (IN) hoch gemacht wird (oder der Schaltkreis, der den Eingangsanschluss (IN) erdete, aufgetrennt wird), erhöht sich das Potential des Eingangsanschlusses (IN) zum Pegel der internen Leistungsversorgung (V_DD) oder 3V, was resultierend das Potential des Ausgangsanschlusses (OUT) zu 3V erhöht. Das Potential des Knotens (A₁) wird aufgrund der Existenz des normalerweise ausgeschalteten n-Kanal-FET (N₂₂) (V_DD – V_th). Als zweites wurde angenommen, dass das Anfangspotential des Eingangsanschlusses (IN) 5V ist. Bei diesem Zustand ist das Potential des Knotens (A₁) (V_DD – V_th). Obwohl der normalerweise ausgeschaltete p-Kanal-FET (P₂₂) EIN ist, ist die Potentialdifferenz zwischen seinem Sourceanschluss und seinem Drainanschluss (5V – V_DD), weil er arbeitet, als ob er ein Herunterziehwiderstand wäre. Das Potential des Ausgangsanschlusses (OUT) ist identisch zur internen Leistungsversorgung (V_DD) oder 3V.
Wenn der Impedanzpegel des Eingangsanschlusses (IN) hoch gemacht wird (oder der Schaltkreis, der den Eingangsanschluss (IN) und die externe Leistungsversorgung oder 5V verbindet, aufgetrennt wird), wird das Potential des Eingangsanschlusses (IN) zu 3V verschoben.
Während einer Periode, in welcher das Potential des Eingangsanschlusses (IN) auf 5V gehalten wird, fließt kein elektrischer Strom in die interne Leistungsversorgung (V_DD) vom Eingangsanschluss (IN) über die Masse des normalerweise ausgeschalteten p-Kanal-FET (P₂₂), weil der normalerweise ausgeschaltete p-Kanal-FET (P₂₂) in der schwebenden Masse (B) erzeugt ist, in welcher die normalerweise ausgeschalteten p-Kanal-FETs (P₂) bis (P₅) und (P₇) erzeugt sind.
Auf die vorangehende Weise wird dann, wenn die Impedanz des Eingangsanschlusses (IN) hoch gemacht wird, das Potential des Eingangsanschlusses (IN) und des Ausgangsanschlusses (OUT) identisch zum Potential der internen Leistungsversorgung (V_DD). Übrigens fließt dann, wenn das Potential des Eingangsanschlusses (IN) zu 5V gemacht wird, kein Strom in die Masse, weit der normalerweise ausgeschaltete p-Kanal-FET (P₂₂) und die normalerweise ausgeschalteten p-Kanal-FETs (P₂) bis (P₅) und (P₇) auf der gemeinsamen schwebenden Masse (B) erzeugt sind. Als Ergebnis wird die Potentialdifferenz zwischen seinem Drainanschluss (5V) und seinem Gateanschluss (V_DD – V_th) kleiner als 5V, was resultierend zulässt, dass ein FET ein geringeres Ausmaß an Spannungsfestigkeit hat, um für die Eingangsschaltung verwendet zu werden.
Die vorangehende Beschreibung hat geklärt, dass das vierte Beispiel eine erfolgreiche Eingangsschaltung zur Verfügung gestellt hat, die ein Eingangssignal von einer externen Schaltung empfangen kann, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltung arbeitet, und die das Eingangssignal mit einer Spannung des vollen Ausmaßes der Leistungsversorgung, die bei der Eingangsschaltung verwendet wird, zur Schaltung der nächsten Stufe weiterleiten kann, wobei zugelassen ist, einen zusätzlichen Vorteil zu genießen, bei welchem das Potential des Eingangsanschlusses und des Ausgangsanschlusses ein fester Wert wird, wenn die Impedanz des Eingangsanschlusses hoch gemacht wird, und wobei FETs mit einem geringeren Ausmaß an Spannungsfestigkeit verwendet werden können.
FÜNFTES AUSFÜHRUNGSBEISPIEL
Eine Eingangsschaltung, die ein Eingangssignal von einer externen Schaltung empfangen kann, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltung arbeitet, und die das Eingangssignal mit einer Spannung des vollen Ausmaßes der Leistungsversorgung, die bei der Eingangsschaltung verwendet wird, zur Schaltung der nächsten Stufe weiterleiten kann, wobei zugelassen ist, einen zusätzlichen Vorteil zu genießen, wobei der Eingangsanschluss und der Ausgangsanschluss geerdet sind, wenn die Impedanz des Eingangsanschlusses hoch gemacht wird, und wobei FETs mit einem geringeren Ausmaß an Spannungsfestigkeit verwendet werden können.
Gemäß 10 ist eine Eingangsschaltung, für welche zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut wird, gemäß einem fünften Ausführungsbeispiel zusammengesetzt aus einem Eingangsanschluss (IN), einem Ausgangsanschluss (OUT), normalerweise ausgeschalteten p-Kanal-FETs (P₁) bis (P₇), normalerweise ausgeschalteten n-Kanal-FETs (N₁) bis (N₄), (N₇), (N₂₃) und (N₂₄) und einem Inverter (INV₂).
Die Eingangsschaltung gemäß dem fünften Beispiel ist die Eingangsschaltung gemäß dem ersten Beispiel, das unter Bezugnahme auf 5 beschrieben ist, zu welchem normalerweise ausgeschaltete n-Kanal-FETs (N₂₃) und (N₂₄) neu eingeführt sind.
Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂₃) ist an die interne Leistungsversorgung (V_DD) angeschlossen, sein Drainanschluss ist an einen Knoten (A₂) angeschlossen und sein Sourceanschluss ist geerdet. Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂₃) ist an die interne Leistungsversorgung (V_DD) angeschlossen, sein Drainanschluss ist an den Knoten (A₂) angeschlossen und sein Sourceanschluss ist geerdet. Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂₄) ist an die interne Leistungsversorgung (V_DD) angeschlossen, sein Drainanschluss ist an den Eingangsanschluss (IN) angeschlossen und sein Sourceanschluss ist an den Knoten (A₂) angeschlossen. Anders ausgedrückt ist eine Reihenschaltung aus den normalerweise ausgeschalteten n-Kanal-FETs (N₂₃) und (N₂₄) zwischen dem Eingangsanschluss (IN) und der Erdung (GND) angeschlossen.
Der Betrieb der Eingangsschaltung gemäß dem fünften Beispiel ist ähnlich demjenigen der Eingangsschaltung gemäß dem ersten Beispiel, außer den Betrieb unter einer Bedingung, dass der Eingangsanschluss (IN) im Leerlauf bzw. offen ist und sein Impedanzpegel hoch ist.
Obwohl die normalerweise ausgeschalteten n-Kanal-FETs (N₂₃) und (N₂₄) immer EIN sind, wirken sie als Herunterziehwiderstand, weil ihre gegenseitige Konduktanz klein ist. Wenn die Impedanz des Eingangsanschlusses (IN) hoch geworden ist, wird das Potential des Eingangsanschlusses (IN) nicht zu einer schwebenden Position gelangen, sondern wird auf das Erdungspotential festgelegt, weil die normalerweise ausgeschalteten n-Kanal-FETs (N₂₃) und (N₂₄) immer EIN sind.
Auf die vorangehende Weise werden dann, wenn die Impedanz des Eingangsanschlusses (IN) hoch gemacht wird, sowohl der Eingangsanschluss (IN) als auch der Ausgangsanschluss (OUT) geerdet. Übrigens wird selbst dann, wenn an den Eingangsanschluss (IN) 5V angelegt werden, die Spannung durch die normalerweise ausgeschalteten n-Kanal-FETs (N₂₃) und (N₂₄) aufgeteilt, und das Potential des Knotens (A₂) wird zwischen 5V und 0V bestimmt. Als Ergebnis wird keine Spannung über 5V zwischen dem Sourceanschluss und dem Drainanschluss der normalerweise ausgeschalteten n-Kanal-FETs (N₂₃) und (N₂₄) angelegt. Demgemäß können FETs mit einem geringeren Ausmaß an Spannungsfestigkeit für diese Eingangsschaltung verwendet werden.
Die vorangehende Beschreibung hat geklärt, dass das fünfte Beispiel erfolgreich eine Eingangsschaltung zur Verfügung gestellt hat, die ein Eingangssignal von einer externen Schaltung empfangen kann, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltung arbeitet, und die das Eingangssignal mit einer Spannung des vollen Ausmaßes der Leistungsversorgung, die bei der Eingangsschaltung verwendet wird, zur Schaltung der nächsten Stufe weiterleiten kann, wobei zugelassen ist, einen zusätzlichen Vorteil zu genießen, wobei der Eingangsanschluss und der Ausgangsanschluss geerdet sind, wenn die Impedanz des Eingangsanschlusses hoch gemacht wird, und wobei FETs mit einem geringeren Ausmaß an Spannungsfestigkeit verwendet werden können.
SECHSTES AUSFÜHRUNGSBEISPIEL
Eine Eingangsschaltung, die ein Eingangssignal von einer externen Schaltung empfangen kann, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltung arbeitet, und die das Eingangssignal mit einer Spannung des vollen Ausmaßes der Leistungsversorgung, die bei der Eingangsschaltung verwendet wird, zur Schaltung der nächsten Stufe weiterleiten kann, wobei zugelassen ist, einen zusätzlichen Vorteil zu genießen, wobei der Eingangsanschluss und der Ausgangsanschluss geerdet sind, wenn die Impedanz des Eingangsanschlusses hoch gemacht wird, und wobei FETs mit einem geringeren Ausmaß an Spannungsfestigkeit verwendet werden können.
Gemäß 11 ist eine Eingangsschaltung, für welche zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut wird, gemäß einem sechsten Ausführungsbeispiel zusammengesetzt aus einem Eingangsanschluss (IN), einem Ausgangsanschluss (OUT), normalerweise ausgeschalteten p-Kanal-FETs (P₁) bis (P₇), normalerweise ausgeschalteten n-Kanal-FETs (N₁) bis (N₄), (N₇) und (N₂₅) und einem Inverter (INV₂).
Die Eingangsschaltung gemäß dem sechsten Beispiel ist die Eingangsschaltung gemäß dem ersten Beispiel, das unter Bezugnahme auf 5 beschrieben ist, zu welchem ein normalerweise ausgeschalteter n-Kanal-FET (N₂₅) neu eingeführt ist, um zu dem normalerweise ausgeschalteten n-Kanal-FET (N₁) parallel geschaltet zu werden.
Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂₅) ist an die interne Leistungsversorgung (V_DD) angeschlossen, sein Drainanschluss ist an den Knoten (A₃) angeschlossen und sein Sourceanschluss ist geerdet. Der Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₁) und der Sourceanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂) sind an den Knoten (A₃) angeschlossen.
Der Betrieb der Eingangsschaltung gemäß dem neunten Beispiel ist ähnlich demjenigen der Eingangsschaltung gemäß dem vierten Beispiel, außer dem Betrieb unter einer Bedingung, dass der Eingangsanschluss (IN) im Leerlauf bzw. offen ist und sein Impedanzpegel hoch ist.
Obwohl die normalerweise ausgeschalteten n-Kanal-FETs (N₂) und (N₂₅) immer EIN sind, ist die gegenseitige Konduktanz des normalerweise ausgeschalteten n-Kanal-FET (N₂₅) klein. Eine Reihenschaltung aus den normalerweise ausgeschalteten n-Kanal-FETs (N₂) und (N₂₅) arbeitet als Herunterziehwiderstände. Wenn die Impedanz des Eingangsanschlusses (IN) hoch geworden ist, wird das Potential des Eingangsanschlusses (IN) nicht zu einer schwebenden Position gelangen, sondern wird auf das Erdungspotential festgelegt, weil die normalerweise ausgeschalteten n-Kanal-FETs (N₂) und (N₂₅) immer EIN sind.
Auf die vorangehende Weise werden dann, wenn die Impedanz des Eingangsanschlusses (IN) hoch gemacht wird, sowohl der Eingangsanschluss (IN) als auch der Ausgangsanschluss (OUT) geerdet. Übrigens wird selbst dann, wenn an den Eingangsanschluss (IN) 5V angelegt werden, die Spannung durch die normalerweise ausgeschalteten n-Kanal-FETs (N₂) und (N₂₅) aufgeteilt, und das Potential des Knotens (A₃) wird zwischen 5V und 0V bestimmt. Als Ergebnis wird keine Spannung über 5V zwischen dem Sourceanschluss und dem Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂₅) angelegt. Demgemäß können FETs mit einem geringeren Ausmaß an Spannungsfestigkeit für diese Eingangsschaltung verwendet werden. Weiterhin ist die Quantität der FETs, die zum Erzeugen der Eingangsschaltung dieses Ausführungsbeispiels verwendet werden, kleiner als diejenige der FETs, die zum Erzeugen der Eingangsschaltung des sechsten Ausführungsbeispiels dieser Erfindung verwendet werden.
Die vorangehende Beschreibung hat geklärt, dass das sechste Beispiel erfolgreich eine Eingangsschaltung zur Verfügung gestellt hat, die ein Eingangssignal von einer externen Schaltung empfangen kann, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltung arbeitet, und die das Eingangssignal mit einer Spannung des vollen Ausmaßes der Leistungsversorgung, die bei der Eingangsschaltung verwendet wird, zur Schaltung der nächsten Stufe weiterleiten kann, wobei zugelassen ist, einen zusätzlichen Vorteil zu genießen, wobei der Eingangsanschluss und der Ausgangsanschluss geerdet sind, wenn die Impedanz des Eingangsanschlusses hoch gemacht wird, und wobei FETs mit einem geringeren Ausmaß an Spannungsfestigkeit verwendet werden können.

Claims

Eingabeschaltung, welche aufweist: einen Feldeffekttransistor vom ersten Typ mit einem Kanal einer Leitfähigkeit, welcher aufweist: ein Gate, das mit einer ersten Versorgungsspannung verbunden ist, eine erste Elektrode, die mit der ersten Versorgungsspannung verbunden ist und eine zweite Elektrode, die mit einem ersten Knoten verbunden ist; einen Feldeffekttransistor vom zweiten Typ mit einem Kanal einer Leitfähigkeit, welcher aufweist: ein Gate, das mit einem zweiten Knoten verbunden ist, eine erste Elektrode, die mit dem ersten Knoten verbunden ist und eine zweite Elektrode, die mit einem dritten Knoten verbunden ist, sowie ein Substrat, das mit einem vierten Knoten verbunden ist, welches schwebend (floating) ist; einen Feldeffekttransistor vom dritten Typ, welcher einen Kanal einer Leitfähigkeit aufweist sowie ferner ein Gate, das mit der ersten Spannungsversorgung verbunden ist, eine erste Elektrode, die mit dem zweiten Knoten verbunden ist, eine zweite Elektrode, die mit dem dritten Knoten verbunden ist und ein Substrat, das mit dem vierten Knoten verbunden ist; einen Feldeffekttransistor vom vierten Typ, welcher einen Kanal der entgegengesetzten Leitfähigkeit aufweist und ferner aufweist: ein Gate, das mit der ersten Spannungsversorgung verbunden ist, eine erste Elektrode, die mit dem dritten Knoten verbunden ist und eine zweite Elektrode, die mit einem fünften Knoten verbunden ist; ein Feldeffekttransistor vom fünften Typ, welcher einen Kanal einer Leitfähigkeit aufweist und ferner aufweist: ein Gate, das mit dem zweiten Knoten verbunden ist, eine erste Elektrode, die mit dem fünften Knoten verbunden ist, eine zweite Elektrode, die mit dem dritten Knoten verbunden ist und ein Substrat, das mit dem vierten Knoten verbunden ist; eine Invertereinrichtung, welche einen Eingangsanschluß, der mit dem fünften Knoten und einen Ausgangsanschluß, der mit einem sechsten Knoten verbunden ist, aufweist; einen Feldeffekttransistor vom sechsten Typ, welcher einen Kanal der entgegengesetzten Leitfähigkeit aufweist und ferner aufweist: ein Gate, das mit dem sechsten Knoten verbunden ist, eine erste Elektrode, die mit einer zweiten Spannungsversorgung verbunden ist und eine zweite Elektrode, die mit einem siebten Knoten verbunden ist; und einen Feldeffekttransistor vom siebten Typ, welcher einen Kanal der entgegengesetzten Leitfähigkeit aufweist und ferner aufweist: ein Gate, das mit der ersten Spannungsversorgung verbunden ist, eine erste Elektrode, die mit dem siebten Knoten verbunden ist und eine zweite Elektrode, die mit dem zweiten Knoten verbunden ist.
Eingabeschaltung nach Anspruch 1, welche ferner aufweist: einen Feldeffekttransistor vom achten Typ, welcher einen Kanal einer Leitfähigkeit aufweist und ferner aufweist: ein Gate, das mit der ersten Versorgungsspannung verbunden ist, eine erste Elektrode, die mit der ersten Versorgungsspannung verbunden ist und eine zweite Elektrode, die mit dem fünften Knoten verbunden ist
Eingabeschaltung nach Anspruch 1, welche ferner aufweist: einen Feldeffekttransistor vom neunten Typ, welcher einen Kanal einer Leitfähigkeit aufweist und ferner aufweist: ein Gate, das mit der zweiten Spannungsversorgung verbunden ist, eine erste Elektrode, die mit der ersten Versorgungsspannung verbunden ist und eine zweite Elektrode, die mit dem fünften Knoten verbunden ist.
Eingabeschaltung nach Anspruch 1, welche ferner aufweist: einen Feldeffekttransistor vom zehnten Typ, welcher einen Kanal einer entgegengesetzten Leitfähigkeit aufweist und ferner aufweist: ein Gate, das mit der ersten Spannungsversorgung verbunden ist, eine erste Elektrode, die mit dem fünften Knoten verbunden ist und eine zweite Elektrode, die mit der zweiten Spannungsversorgung verbunden ist.
Eingabeschaltung nach Anspruch 1, welche ferner aufweist: einen Feldeffekttransistor vom elften Typ, welcher einen Kanal einer entgegengesetzten Leitfähigkeit aufweist, welcher ferner aufweist: ein Gate, das mit der ersten Spannungsversorgung verbunden ist, eine erste Elektrode, die mit dem dritten Knoten verbunden ist, eine zweite Elektrode, die mit einem achten Knoten verbunden ist und einen Feldeffekttransistor vom zwölften Typ mit einem Kanal einer Leitfähigkeit, welcher ferner aufweist: ein Gate, das mit dem achten Knoten verbunden ist, eine erste Elektrode, die mit der ersten Spannungsversorgung verbunden ist, eine zweite Elektrode, die mit dem dritten Knoten verbunden ist und ein Substrat, das mit dem vierten Knoten verbunden ist.
Eingabeschaltung nach Anspruch 1, welche ferner aufweist: einen Feldeffekttransistor vom dreizehnten Typ, welcher einen Kanal einer entgegengesetzten Leitfähigkeit aufweist, welcher ferner aufweist: ein Gate, das mit der ersten Spannungsversorgung verbunden ist, eine erste Elektrode, die mit der zweiten Spannungsversorgung verbunden ist, eine zweite Elektrode, die mit dem achten Knoten verbunden ist, einen Feldeffekttransistor vom vierzehnten Typ, welcher einen Kanal einer entgegengesetzten Leitfähigkeit aufweist, welcher ferner aufweist: ein Gate, das mit der ersten Spannungsversorgung verbunden ist, eine erste Elektrode, die mit dem achten Knoten verbunden ist, eine zweite Elektrode, die mit dem dritten Knoten verbunden ist,
Eingabeschaltung nach Anspruch 1, welche ferner aufweist: einen Feldeffekttransistor vom fünfzehnten Typ, welcher einen Kanal einer Leitfähigkeit aufweist, welcher ferner aufweist: ein Gate, das mit der zweiten Spannungsversorgung verbunden ist, eine erste Elektrode, die mit dem ersten Knoten verbunden ist, eine zweite Elektrode, die mit dem vierten Knoten verbunden ist, und ein Substrat, das mit dem vierten Knoten verbunden ist.
Eingabeschaltung nach Anspruch 1, welche ferner aufweist: einen Feldeffekttransistor vom sechzehnten Typ, welcher einen Kanal einer Leitfähigkeit aufweist, welcher ferner aufweist: ein Gate, das mit der ersten Spannungsversorgung verbunden ist, eine erste Elektrode, die mit dem dritten Knoten verbunden ist, eine zweite Elektrode, die mit dem vierten Knoten verbunden ist, und ein Substrat, das mit dem vierten Knoten verbunden ist.
Eingabeschaltung nach Anspruch 1, welche ferner aufweist: einen Eingangsanschluß, der mit dem dritten Knoten verbunden ist; einen Ausgangsanschluß, der mit dem fünften Knoten verbunden ist; einen Feldeffekttransistor vom siebzehnten Typ mit einem Kanal der entgegengesetzten Leitfähigkeit, welcher ferner aufweist: ein Gate, das mit der zweiten Spannungsversorgung verbunden ist, eine erste Elektrode, die mit der zweiten Spannungsversorgung verbunden ist, eine zweite Elektrode, die mit einem achten Knoten verbunden ist; und einen Feldeffektransistor vom achtzehnten Typ mit einem Kanal der entgegengesetzten Leitfähigkeit, welcher ferner aufweist: ein Gate, das mit der ersten Spannungsversorgung verbunden ist, eine erste Elektrode, die mit dem achten Knoten verbunden ist und eine zweite Elektrode, die mit dem dritten Knoten verbunden ist.
Eingabeschaltung nach Anspruch 1, welche ferner aufweist: einen Feldeffekttransistor vom neunzehnten Typ, welcher einen Kanal einer entgegengesetzten Leitfähigkeit aufweist, welcher ferner aufweist: ein Gate, das mit der ersten Spannungsversorgung verbunden ist, eine erste Elektrode, die mit dem achten Knoten verbunden ist und eine zweite Elektrode, die mit mit der zweiten Spannungsversorgung verbunden ist.