DE69834755T2

DE69834755T2 - Ausgangsschaltung, Eingangsschaltung und Eingangs/Ausgangsschaltung

Info

Publication number: DE69834755T2
Application number: DE69834755T
Authority: DE
Inventors: Harumi Miyazaki-shi KAWANO; Akihiro Miyazaki-shi Sushihara
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 1997-03-31
Filing date: 1998-03-31
Publication date: 2007-05-16
Anticipated expiration: 2018-04-01
Also published as: KR100374247B1; EP1239591B1; EP0869616A2; DE69819582D1; EP1239591A2; EP1239591A3; EP0869616A3; EP1229650A2; US6057717A; US6400191B2; DE69834755D1; DE69834756D1; EP1229650B1; US6307421B1; TW401657B; US20010015669A1; DE69834756T2; KR19980080700A; DE69832827D1; DE69832828T2

Description

GEBIET DER ERFINDUNG
Diese Erfindung betrifft Eingangs/Ausgangs-Schaltungen, die in einen integrierten Schaltkreis oder einen IC eingebaut werden können. Genauer betrifft die Erfindung Verbesserungen, die für drei unabhängige Gruppen von Schaltungen geschaffen wurden, die in einen IC eingebaut werden können
Die Schaltungen der ersten Gruppe sind Ausgangsschaltungen, die als Schnittstelle wirken, die zum Ausgeben eines Spannungssignals zu einer externen Schaltung verwendbar ist, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung z.B. 5V ist, was höher als die Spannung von z.B. 3V ist, welches die Spannung einer Leistungsversorgung ist, unter welcher die Ausgangsschaltung arbeitet. Der ultimative Zweck dieser Erfindung besteht im Bereitstellen von Ausgangsschaltungen, die zum schnellen Ausgeben von solchen Spannungssignalen mit einer höheren Geschwindigkeit möglich sind, ohne eine große Menge an elektrischer Energie zu verbrauchen. Genauer gesagt sind die Ausgangsschaltungen dieser Erfindung Ausgangsschaltungen, die zum Erhöhen des Potentialpegels eines solchen Ausgangssignals wenigstens zu dem Pegel der Spannung von z.B. 3V möglich sind, welches die Spannung einer Leistungsversorgung ist, die bei den Ausgangsschaltungen verwendet wird, und zwar sehr schnell, ohne eine große Menge an elektrischer Energie zu verbrauchen.
Die Schaltungen der zweiten Gruppe von Erfindungen sind Eingangschaltungen, die als Schnittstelle wirken, die zum Empfangen eines Spannungssignals von einer externen Schaltung verwendbar ist, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung z.B. 5V ist, was höher als die Spannung von z.B. 3V ist, was die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltung arbeitet. Der ultimative Zweck dieser Erfindung besteht im Bereitstellen von Eingangsschaltungen, die zum Empfangen von Spannungssignalen möglich sind, von welchen das Potential höher als die Spannung einer Leistungsversorgung ist, die bei der Eingangsschaltung verwendet wird, und zum Weiterleiten der Spannungssignale in Richtung zur Schaltung der nächsten Stufe bei einer Spannung entsprechend dem vollen Ausmaß an Spannung einer Leistungsversorgung, die bei der Eingangsschaltung verwendet wird. Genauer gesagt sind die Eingangsschaltungen dieser Erfindung Eingangsschaltungen, die zum Weiterleiten eines Spannungssignals mit einem ausreichenden Potentialpegel in Bezug auf die VIH-Regel zur Schaltung der nächsten Stufe möglich sind. Genauer gesagt sind die Eingangsschaltungen der zweiten Gruppe Eingangsschaltungen, die ein Spannungssignal von einer Schaltung empfangen, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltungen arbeiten, und das Spannungssignal eher mit einer Spannung des vollen Ausmaßes der Spannung einer Leistungsversorgung, unter welcher die Eingangsschaltungen arbeiten, oder V_DD, als mit (V_DD – V_th) zur Schaltung der nächsten Stufe weiterleiten.
Die Schaltungen der dritten Gruppe sind Eingangs/Ausgangs-Schaltungen, die zwischen einer Ausgangsschaltung mit einem oben angegebenen Vorteil und einer Eingangsschaltung mit einem oben angegebenen Vorteil umwandelbar sind.
HINTERGRUND DER ERFINDUNG
Eine Ausgangsschaltung, für die es zulässig ist, dass sie in einen integrierten Schaltkreis eingebaut wird, und die im Stand der Technik verfügbar ist, und eine Eingangsschaltung, für die es zulässig ist, dass sie in einen integrierten Schaltkreis eingebaut wird, und die im Stand der Technik verfügbar ist, werden nachfolgend unter Bezugnahme auf Zeichnungen beschrieben.
Gemäß 1 und 2 hat eine Ausgangsschaltung, für die es zulässig ist, dass sie in einen integrierten Schaltkreis eingebaut wird, und die im Stand der Technik verfügbar ist, eine Schaltung mit offenem Drainanschluss, die aus einem n-Kanal-Feldeffekttransistor vom normalerweise eingeschalteten Typ (N101) besteht, der über einen Anschlussflecken bzw. ein "PAD" des IC, in welchem die Ausgangsschaltung eingebaut ist, an einen Endwiderstand bzw. Pull-in-Widerstand (R₁) angeschlossen ist. Der Endwiderstand (R₁) ist außerhalb des IC angeordnet und arbeitet, ungeachtet dessen, dass die Ausgangsschaltung unter einer Leistungsversorgung von z.B. 3V arbeitet, unter einer Leistungsversorgung Vcc von z.B. 5V. Der n-Kanal-Feldeffekttransistor vom normalerweise eingeschalteten Typ (N101) hat eine Funktion zum Reduzieren der zwischen dem Sourceanschluss und dem Drainanschluss des n-Kanal-Feldeffekttransistors vom normalerweise eingeschalteten Typ (N102) angelegten Spannung. 2 zeigt, dass sich die Spannung des Ausgangssignals sehr langsam bis zu der Spannung von Vcc oder bei diesem Beispiel von 4V über den Spannungspegel des Spannungssignals hinausgehend erhöht, das von der Ausgangsschaltung ausgegeben wird und das durch (IN) gezeigt ist. Es wird angemerkt, dass eine sehr lange Zeit zur Übertragung eines Spannungssignals mit einem Potentialpegel von z.B. 3V zu einer externen Schaltung erforderlich ist, die unter einer Leistungsversorgung von einer höheren Spannung von z.B. 5V arbeitet. Übrigens wird angemerkt, dass die Ausgangsschaltung als die Ausgangsschaltung eines IC mit einem geringeren Ausmaß an Spannungsfestigkeit verwendet werden kann.
Gemäß 3 und 4 hat eine Eingangsschaltung, für die es zulässig ist, dass sie in einen integrierten Schaltkreis eingebaut wird, und die im Stand der Technik verfügbar ist, einen n-Kanal-Feldeftekttransistor vom normalerweise eingeschalteten Typ (N100), der eine Funktion zum Reduzieren der Spannung eines Eingangssignals hat, das über einen Anschlussflecken bzw. ein "PAD" des IC eingegeben wird und das einen Spannungsbereich von 0 bis 5V bis zu einem Spannungsbereich im Bereich von 0 bis zu der Spannungsdifferenz zwischen der V_DD-Spannung oder der Leistungsversorgungsspannung der Schaltung und der Schwellenspannung des n-Kanal-Feldeffekttransistors vom normalerweise eingeschalteten Typ (N100) hat, bevor er das Eingangssignal zur Schaltung der nächsten Stufe weiterleitet, die den IC erzeugte. Daher kann die Eingangsschaltung für einen integrierten Schaltkreis mit einem geringeren Ausmaß an Spannungsfestigkeit verwendet werden. Die Schwellenspannung des IC ist derart entworfen, dass sie kleiner als diejenige der normalen Eingangsschaltung ist. In der Zeichnung bedeutet "PAD" den Bondierungs-Anschlussflecken für die Eingangsschaltung. 4 zeigt, dass die Spannung eines bei einem Eingangsanschluss (IN) empfangenen Eingangssignals zum Potentialpegel des Knotens (Y) reduziert wird, bevor sie an einen Verstärker angelegt wird und zur Schaltung der nächsten Stufe weitergeleitet wird.
An erster Stelle erhöht sich in Bezug auf 2 das von der in 1 dargestellten Ausgangsschaltung ausgegebene Ausgangssignal mit einer Rate, die durch eine Zeitkonstante bestimmt wird, die weiterhin durch den Wert des Endwiderstands (R₁) bestimmt wird. Dies bedeutet, dass dann, wenn eine hohe Betriebsgeschwindigkeit erforderlich ist, ein geringerer Wert des Endwiderstands (R₁) erforderlich ist.
Wenn der Wert des Endwiderstands (R₁) kleiner gemacht wird, erhöht sich der Energieverbrauch entsprechend, und umgekehrt.
Dies ist ein Nachteil, der unvermeidbar bei der im Stand der Technik verfügbaren vorangehenden Ausgangsschaltung beteiligt ist, die unter Bezugnahme auf die 1 und 2 beschrieben ist.
An zweiter Stelle wird unter der Annahme, dass die Leistungsversorgungsspannung der Eingangsschaltung, die in 3 dargestellt ist, oder V_DD 3V ist, ein Eingangssignal von 5V, das über den "PAD" in die Eingangsschaltung eingegeben wird, zu einem Wert reduziert, der um V_DD kleiner als die Schwellenspannung des n-Kanal-Feldeffekttransistors vom normalerweise eingeschalteten Typ (N100) ist, nämlich (V_DD – V_th) oder etwa 2,3 V, bevor es an den Knoten (Y) angelegt wird. Demgemäß ist es für eine solche Eingangsschaltung nicht einfach, die Anforderung von VIH zu erfüllen, welches eine Regelung ist, die untersucht, ob eine "H"-Pegelspannung, die durch eine Eingangsschaltung ausgegeben wird, ein ausreichendes Maß an Spielraum in Bezug auf den Schwellenwert der internen Schaltung der Eingangsschaltung hat oder nicht.
Dies ist ein Nachteil, der unvermeidbar bei der im Stand der Technik verfügbaren vorangehenden Eingangsschaltung beteiligt ist, die unter Bezugnahme auf die 3 und 4 beschrieben ist.
AUFGABEN UND ZUSAMMENFASSUNG DER ERFINDUNG
Eine Aufgabe dieser Erfindung besteht im Schaffen von Eingangs/Ausgangs-Schaltungen, für welche zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut werden, und die zwischen Ausgangsschaltungen, die Spannungssignale in eine externe Schaltung ausgeben können, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Ausgangsschaltungen arbeiten, mit einer höheren Betriebsrate und ohne eine große Menge an elektrischer Energie zu verbrauchen, und Eingangsschaltungen, die Eingangsspannungssignale von einer externen Schaltung empfangen können, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltungen arbeiten, und die Eingangssignale zur Schaltung der nächsten Stufe weiterleiten, bei der Spannung entsprechend dem vollen Ausmaß der Spannung einer Leistungsversorgung, unter welcher die Eingangsschaltungen arbeiten, oder Spannungssignalen, die in Bezug auf die VIH-Regel ausreichend hoch sind (Spannungssignalen mit einer Spannung, die hoch genug ist, damit ein ausreichendes Maß an Spielraum bleibt, der in der VIH-Regel festgesetzt ist) konvertierbar bzw. umwandelbar sind.
Die vorliegende Erfindung ist in Anspruch 1 definiert. Die abhängigen Ansprüche definieren Ausführungsformen der Erfindung.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Diese Erfindung kann zusammen mit ihren verschiedenen Merkmalen und Vorteilen ohne weiteres aus der folgenden detaillierteren Beschreibung verstanden werden, die in Zusammenhang mit den folgenden Zeichnungen präsentiert wird, wobei:
1 ein Schaltungsdiagramm einer Ausgangsschaltung ist, die im Stand der Technik verfügbar ist,
2 ein Zeitdiagramm ist, das die Bewegung des Potentials an den Eingangs- und Ausgangsanschlüssen über der Zeit darstellt,
3 ein Schaltungsdiagramm einer Eingangsschaltung ist, die im Stand der Technik verfügbar ist,
4 ein Zeitdiagramm ist, das die Bewegung des Potentials am Eingangsanschluss und am Knoten (Y) über der Zeit darstellt,
5 ein Schaltungsdiagramm einer Eingangs/Ausgangs-Schaltung gemäß einem ersten Beispiel ist,
6A ein Zeitdiagramm ist, das die Bewegung des Potentials von einigen Anschlüssen und Knoten einer Ausgangsschaltung gemäß dem ersten Beispiel über der Zeit darstellt,
6B ein Zeitdiagramm ist, das die Bewegung des Stroms, der in einer Leistungsversorgung einer Ausgangsschaltung gemäß dem ersten Beispiel fließt, über der Zeit darstellt, und
6C ein Zeitdiagramm ist, das die Bewegung des Stroms, der in der Leistungsversorgung einer Ausgangsschaltung gemäß dem ersten Beispiel fließt, über der Zeit darstellt.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
ERSTES AUSFÜHRUNGSBEISPIEL
Eine Eingangs/Ausgangs-Schaltung, die zwischen einer Eingangsschaltung, die ein Signal von einer externen Schaltung empfängt, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher diese Eingangs/Ausgangs-Schaltung arbeitet, und zwar bei einem Eingangs/Ausgangs-Anschluss (YPAD), und das Signal zu einer Schaltung weiterleitet, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung identisch zu der Spannung einer Leistungsversorgung ist, unter welcher diese Eingangs/Ausgangs-Schaltung arbeitet, und zwar von einem Ausgangsanschluss (OUT), und einer Ausgangsschaltung, die ein Signal von einer Schaltung empfängt, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung identisch zur Spannung einer Leistungsversorgung ist, unter welcher diese Eingangs/Ausgangs-Schaltung arbeitet, und zwar bei einem Eingangsanschluss (IN), und das Signal zu einer externen Schaltung weiterleitet, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher diese Eingangs/Ausgangs-Schaltung arbeitet, und zwar von dem Eingangs/Ausgangs-Anschluss (YPAD), konvertierbar bzw. umwandelbar ist, wobei die Eingangsschaltung einen Vorteil hat, dass die Spannung des weitergeleiteten Signals identisch zur Spannung des weitergeleiteten Signals ist, und sich wenigstens bis zu der Spannung der Leistungsversorgung schnell erhöht, unter welcher diese Eingangs/Ausgangs-Schaltung arbeitet, oder auf hoch genug, um zu veranlassen, dass die Schaltung, die das weitergeleitete Signal empfängt, in ausreichendem Maß arbeitet, und die Ausgangsschaltung einen Vorteil hat, dass die Spannung der Leistungsversorgung eine Spannung ist, unter welcher diese Eingangs/Ausgangs-Schaltung arbeitet.
Gemäß 5 ist eine Eingangs/Ausgangs-Schaltung, für welche zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut wird, gemäß einem zehnten Beispiel zusammengesetzt aus einem Eingangsanschluss (IN), einem Freigabe-Eingangsanschluss (EB), einem Ausgangsanschluss (OUT), einem Eingangs/Ausgangs-Anschluss (YPAD), einem NAND-Gatter mit zwei Eingangsports (NAND₁), einem NOR-Gatter mit zwei Eingangsports (NOR₂), normalerweise ausgeschalteten p-Kanal-FETs (P₁) bis (P₇), normalerweise ausgeschalteten n-Kanal-FETs (N₁) bis (N₅), (N₇) und (N₉) und Invertern (INV₁) bis (INV₃). Die Spannung einer internen Leistungsversorgung (V_DD), die für die Eingangs/Ausgangs-Schaltung gemäß diesem Beispiel verwendet wird, ist als 3V angenommen. Der Eingangs/Ausgangs-Anschluss (YPAD) ist derart angenommen, dass er an eine externe Schaltung (nicht gezeigt) angeschlossen ist, die auf einem Chip erzeugt ist, der unterschiedlich von dem Chip ist, auf welchem die Eingangs/Ausgangs-Schaltung erzeugt ist. Der Eingangs/Ausgangs-Anschluss (YPAD) ist zum Empfangen eines Eingangssignals von der externen Schaltung oder zum Ausgeben eines Ausgangssignal zur externen Schaltung konvertierbar. Die Spannung einer externen Leistungsversorgung (Vcc) ist als 5V angenommen. Demgemäß ist der "H"-Pegel des zu dieser Eingangs/Ausgangs-Schaltung eingegebenen Eingangssignals als 5V angenommen.
Gemäß 5 ist der Eingangsanschluss (IN) an den ersten Port bzw. Anschluss des NAND-Gatters (NAND₁) angeschlossen und ist der Freigabe-Eingangsanschluss (EB) an den zweiten Port des NAND-Gatters (NAND₁) angeschlossen. Der Ausgangsanschluss des NAND-Gatters (NAND₁) ist an einen internen Knoten (PG) angeschlossen. Der Eingangsanschluss (IN) ist auch an den ersten Port des NOR-Gatters (NOR₂) angeschlossen und der Freigabe-Eingangsanschluss (EB) ist über den Inverter (INV₁) an den zweiten Port des NOR-Gatters (NOR₂) angeschlossen. Der Ausgangsanschluss des NOR-Gatters (NOR₂) ist an einen internen Knoten (NG) angeschlossen.
Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₁) ist an den Knoten (NG) angeschlossen und sein Sourceanschluss ist geerdet. Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂) ist an die interne Leistungsversorgung (V_DD) angeschlossen, sein Drainanschluss ist an die Eingangs/Ausgangs-Anschluss (YPAD) angeschlossen und sein Sourceanschluss ist an den Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₁) angeschlossen.
Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₃) ist über den Inverter (INV₂) an den Ausgangsanschluss (OUT) angeschlossen und sein Sourceanschluss ist geerdet. Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₄) ist über den Inverter (INV₃) an den Knoten (NG) angeschlossen, sein Drainanschluss ist an einen internen Knoten (G₂) angeschlossen und sein Sourceanschluss ist an den Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₃) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₅) ist an den Freigabe-Eingangsanschluss (EB) angeschlossen, sein Drainanschluss ist an den Knoten (PG) angeschlossen und sein Sourceanschluss ist an den Knoten (G₂) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₉) ist an die interne Leistungsversorgung (V_DD) angeschlossen, sein Drainanschluss ist an den Knoten (G₂) angeschlossen und sein Sourceanschluss ist an einen Knoten (G₁) angeschlossen.
Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₁) ist an den Knoten (PG) angeschlossen, sein Sourceanschluss ist an die interne Leistungsversorgung (V_DD) angeschlossen und sein Drainanschluss ist an einen Knoten (S) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₂) ist an den Knoten (G₁) angeschlossen, sein Drainanschluss ist an den Eingangs/Ausgangs-Anschluss (YPAD) angeschlossen und sein Sourceanschluss ist an einen Knoten (S) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₃) ist an den Knoten (G₁) angeschlossen und sein Sourceanschluss ist an den Knoten (S) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₄) ist an die interne Leistungsversorgung (V_DD) angeschlossen und sein Drainanschluss ist an den Knoten (G₁) angeschlossen und sein Sourceanschluss ist an den Eingangs/Ausgangs-Anschluss (YPAD) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₅) ist an die interne Leistungsversorgung (V_DD) angeschlossen und sein Sourceanschluss ist an den Eingangs/Ausgangs-Anschluss (PAD) angeschlossen.
Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₇) ist an die interne Leistungsversorgung (V_DD) angeschlossen, seine erste Elektrode (sein Drainanschluss oder sein Sourceanschluss) ist an den Eingangs/Ausgangs-Anschluss (YPAD) angeschlossen und seine zweite Elektrode (sein Sourceanschluss oder sein Drainanschluss) ist an den Ausgangsanschluss (OUT) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₇) ist an den Knoten (G₁) angeschlossen, seine erste Elektrode (sein Drainanschluss oder sein Sourceanschluss) ist an den Ausgangsanschluss (OUT) angeschlossen und seine zweite Elektrode (sein Sourceanschluss oder sein Drainanschluss) ist an den Eingangs/Ausgangs-Anschluss (YPAD) angeschlossen. Der Gateanschluss und der Sourceanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₆) sind an die interne Leistungsversorgung (V_DD) angeschlossen und sein Drainanschluss ist an den Ausgangsanschluss (OUT) angeschlossen.
Die normalerweise ausgeschalteten p-Kanal-FETs (P₂), (P₃), (P₄), (P₅) und (P₇) sind in einer n-Wanne erzeugt, welche eine schwebende Masse (B) ist, die weder an die interne Leistungsversorgung (V_DD) noch an die Erdung (GND) angeschlossen ist. Die Drainanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₃) und (P₅) sind an die schwebende Masse (B) angeschlossen. Die Massen der normalerweise ausgeschalteten p-Kanal-FETs (P₁) und (P₆) sind an die interne Leistungsversorgung (V_DD) angeschlossen, und die Massen der normalerweise ausgeschalteten n-Kanal-FETs (N₁) bis (N₅), (N₇) und (N₉) sind geerdet.
Der Eingangs/Ausgangs-Anschluss (YPAD) ist an den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₂), die Sourceanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₄) und (P₅) und die zweite Elektrode des normalerweise ausgeschalteten n-Kanal-FET (N₇) angeschlossen. Der Knoten (PG) ist an den Ausgangsanschluss des NAND-Gatters (NAND₁), den Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₁) und den Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₅) angeschlossen. Der Knoten (NG) ist an den Ausgangsanschluss des NOR-Gatters (NOR₂), den Eingangsanschluss des Inverters (INV₃) und den Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₁) angeschlossen. Der Knoten (G₁) ist an die Gateanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₂), (P₃) und (P₇), den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₄) und den Sourceanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₉) angeschlossen. Der Knoten (G₂) ist an den Sourceanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₅) und die Drainanschlüsse der normalerweise ausgeschalteten n-Kanal-FETs (N₄) und (N₉) angeschlossen. Der Knoten (S) ist an den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₁) und die Sourceanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) angeschlossen. Der Ausgangsanschluss (OUT) ist an den Eingangsanschluss des Inverters (INV₂), den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₆), die erste Elektrode des normalerweise ausgeschalteten p-Kanal-FET (P₇) und die zweite Elektrode des normalerweise ausgeschalteten n-Kanal-FET (N₇) angeschlossen.
Die Eingangs/Ausgangs-Schaltung gemäß dem ersten Beispiel arbeitet als Eingangsschaltung zum Empfangen eines Eingangssignals einer Spannung, die höher als diejenige einer Leistungsversorgung ist, unter welcher die Eingangs/Ausgangs-Schaltung arbeitet, und zwar an dem Eingangs/Ausgangs-Anschluss (YPAD) von einer externen Schaltung (nicht gezeigt), und zum Weiterleiten des eingegebenen Signals vom Ausgangsanschluss (OUT) unter einer Bedingung, dass ein "L"-Pegelsignal an den Freigabe-Eingangsanschluss (EB) angelegt wird, und arbeitet als Ausgangsschaltung zum Empfangen eines Eingangssignals einer Spannung, die identisch zu derjenigen einer Leistungsversorgung ist, unter welcher die Eingangs/Ausgangs-Schaltung arbeitet, an dem Eingangsanschluss (IN), und zum Ausgeben des Signals von dem Eingangs/Ausgangs-Anschluss (YPAD) zu einer externen Schaltung (nicht gezeigt) unter einer Bedingung, dass ein "H"-Pegelsignal an den Freigabe-Eingangsanschluss (EB) angelegt wird.
Die 6A, 6B und 6C stellen jeweils die Bewegung von Spannungen bei den Knoten (B) und (YB) und des Signals des Eingangs/Ausgangs-Anschlusses (YPAD) und des Ausgangsanschlusses (OUT) über der Zeit, die Bewegung der Spannungen bei den Knoten (G₁), (G₂), (PG) und (NG) über der Zeit und den Strom, der in der internen Leistungsversorgung (V_DD) fließt, unter einer Bedingung dar, dass die Eingangs/Ausgangs-Schaltung als Eingangsschaltung arbeitet.
Zuerst wird angenommen, dass an den Freigabe-Eingangsanschluss (EB) ein "L"-Pegelsignal angelegt wird, um zu veranlassen, dass die Eingangs/Ausgangs-Schaltung als Eingangsschaltung arbeitet. Da das NAND-Gatter (NAND₁) ein "H"-Pegelsignal oder 3V ausgibt, wird das Potential des Knotens (PG) zu "H" gemacht und wird der normalerweise ausgeschaltete p-Kanal-FET (P₁) ausgeschaltet. Da der Inverter (INV₁) ein "H"-Pegelsignal ausgibt, gibt das NOR-Gatter (NOR₂) ein "L"-Pegelsignal aus, um den Potentialpegel des Knotens (NG) zu "L" zu machen. Somit ist der normalerweise ausgeschaltete n-Kanal-FET (N₁) AUS. Da der Potentialpegel des Freigabe-Eingangsanschlusses (EB) "L" ist, ist der normalerweise ausgeschaltete n-Kanal-FET (N₅) AUS. Da der Potentialpegel des Knotens (NG) "L" ist, gibt der Inverter (INV₃) ein "H"-Pegelsignal aus, um den normalerweise ausgeschalteten n-Kanal-FET (N₄) einzuschalten.
Auf die vorangehende Weise werden unter einer Bedingung, dass der Potential des Freigabe-Eingangsanschlusses (EB) "L" ist, der normalerweise ausgeschaltete p-Kanal-FET (P₁) und der normalerweise ausgeschaltete n-Kanal-FET (N₁) AUS. Als Ergebnis ist die Impedanz des Eingangs/Ausgangs-Anschlusses (YPAD) (die Impedanz des Eingangs/Ausgangs-Anschlusses (YPAD) in Richtung zum Inneren der Eingangs/Ausgangs-Schaltung vom Eingangs/Ausgangs-Anschluss (YPAD) aus) ungeachtet des Potentialpegels des Eingangsanschlusses (IN) hoch. Anders ausgedrückt wird während einer Periode, in welcher der Potentialpegel des Freigabe-Eingangsanschlusses (EB) bei einem "L"-Pegel gehalten wird, die Impedanz des Eingangs/Ausgangs-Anschlusses (YPAD) hoch gehalten und arbeitet die Eingangs/Ausgangs-Schaltung als Eingangsschaltung.
Wenn der Potentialpegel des Eingangs/Ausgangs-Anschlusses (YPAD) bei einem "L"-Pegel oder 0V ist, ist der normalerweise ausgeschaltete n-Kanal-FET (N₇) EIN und ist der Potentialpegel des Ausgangsanschlusses (OUT) "L". Da der Potentialpegel des Ausgangsanschlusses (OUT) "L" ist, wird der Ausgangspegel des Inverters (INV₂) "H". Als Ergebnis sind beide normalerweise ausgeschalteten n-Kanal-FETs (N₃) und (N₄) EIN. Da beide normalerweise ausgeschalteten n-Kanal-FETs (N₃) und (N₄) EIN sind, ist der Potentialpegel des Knotens (G₂) "L". Da der Potentialpegel des Knotens (G₂) "L" ist, ist der normalerweise ausgeschaltete n-Kanal-FET (N₉) EIN. Somit ist der Pegel des Knotens (G₁) bei einem "L"-Pegel.
Wenn sich der Potentialpegel des Eingangs/Ausgangs-Anschlusses (YPAD) vom "L"-Pegel zum Potentialpegel der externen Leistungsversorgung (Vcc) oder 5V verschiebt, verschiebt sich der Potentialpegel des Ausgangsanschlusses (OUT) zum Pegel der internen Leistungsversorgung (V_DD). Der Einfachheit halber ist der Absolutwert der Schwellenspannung eines normalerweise ausgeschalteten p-Kanal-FET identisch zur Schwellenspannung eines normalerweise ausgeschalteten n-Kanal-FET, und der Wert wird "V_th" genannt.
Wenn sich der Potentialpegel des Eingangs/Ausgangs-Anschlusses (YPAD) auf V_th erhöht hat, schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₇) ein, weil der Potentialpegel des Knotens (G₁) "L" ist. Der normalerweise ausgeschaltete n-Kanal-FET (N₇) ist EIN, wenn das Potential des Eingangs/Ausgangs-Anschlusses (YPAD) kleiner als (3V – V_th) ist, und der normalerweise ausgeschaltete n-Kanal-FET (N₇) ist AUS, wenn das Potential des Eingangs/Ausgangs-Anschlusses (YPAD) höher als (3V – V_th) ist. Demgemäß veranlasst dann, wenn sich das Potential des Eingangs/Ausgangs-Anschlusses (YPAD) bis zu 3V erhöht hat, eine Kombination (eine Parallelschaltung) aus dem normalerweise ausgeschalteten p-Kanal-FET (P₇) und dem normalerweise ausgeschalteten n-Kanal-FET (N₇), dass der Ausgangsanschluss (OUT) eher ein Signal von 3V ausgibt, als ein Signal von (3V – V_th).
Wenn sich das Potential des Eingangs/Ausgangs-Anschlusses (YPAD) bis zu V_th erhöht hat, schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₂) ein, weil der Potentialpegel des Knotens (G₁) "L" ist. Da der normalerweise ausgeschaltete p-Kanal-FET (P₂) eingeschaltet hat, erhöht sich das Potential des Knotens (S) zum Pegel des Eingangs/Ausgangs-Anschlusses (YPAD), was resultierend veranlasst, dass der normalerweise ausgeschaltete p-Kanal-FET (P₃) einschaltet. Da die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) eingeschaltet haben, erhöht sich der Potentialpegel der schwebenden Masse (B) auf das Potential des Eingangs/Ausgangs-Anschlusses (YPAD).
Wenn sich das Potential des Eingangs/Ausgangs-Anschlusses (YPAD) und des Ausgangsanschlusses (OUT) auf 3V erhöht hat, verschiebt sich der Ausgangspegel des Inverters (INV₂) zu einem "L"-Pegel von einem "H"-Pegel, um den normalerweise ausgeschalteten n-Kanal-FET (N₃) auszuschalten. Jedoch bleibt der Potentialpegel des Knotens (G₁) unverändert auf dem "L"-Pegel.
Wenn sich das Potential des Eingangs/Ausgangs-Anschlusses (YPAD) auf (3V + V_th) erhöht hat, schalten die normalerweise ausgeschalteten p-Kanal-FETs (P₄) und (P₅) ein. Da der normalerweise ausgeschaltete p-Kanal-FET (P₄) eingeschaltet hat, verschiebt sich der Potentialpegel des Knotens (G₁) von einem "L"-Pegel zu einem Pegel, der identisch zu demjenigen des Eingangs/Ausgangs-Anschlusses (YPAD) und des Knotens (S) ist. Da der Potentialpegel des Knotens (G₁) identisch zu demjenigen des Eingangs/Ausgangs-Anschlusses (YPAD) wird, schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₇) aus. Da der Potentialpegel des Knotens (G₁) identisch zu demjenigen des Eingangs/Ausgangs-Anschlusses (YPAD) wird, schalten die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) aus. Da der normalerweise ausgeschaltete p-Kanal-FET (P₅) einschaltet, wird der Potentialpegel der schwebenden Masse (B) identisch zu demjenigen des Eingangs/Ausgangs-Anschlusses (YPAD).
Wenn sich der Potentialpegel des Eingangs/Ausgangs-Anschlusses (YPAD) schließlich zum Pegel der externen Leistungsversorgung (Vcc) oder 5V erhöht hat, wird der Potentialpegel der schwebenden Masse (B) und des Knotens (G₁) 5V. Wenn das Potential des Ausgangsanschlusses (OUT) (3V + V_th) überschritten hat, bevor der normalerweise ausgeschaltete p-Kanal-FET (P₇) ausschaltet, schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₆) ein. Aufgrund des normalerweise ausgeschalteten p-Kanal-FET (P₆), der gegenwärtig als Diode arbeitet, die in Vorwärtsrichtung angeschlossen ist, wird das Potential des Ausgangsanschlusses (OUT) auf (3V + V_th) geklemmt.
Auf die vorangehende Weise schalten unter einer Bedingung, dass der Potentialpegel des Freigabe-Eingangsanschlusses (EB) "L" ist und dass der Potentialpegel des Eingangs/Ausgangsanschlusses (YPAD) 5V ist, die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) aus, was veranlasst, dass der Impedanzpegel des Drainanschlusses des normalerweise ausgeschalteten p-Kanal-FET (P₁) oder des Knotens (S) hoch wird. Als Ergebnis fließt kein Leckstrom vom Eingangs/Ausgangs-Anschluss (YPAD) zur internen Leistungsversorgung (V_DD) über den Knoten (S) und über die Masse des normalerweise ausgeschalteten p-Kanal-FET (P₁). Da die schwebende Masse (B) nicht an die interne Leistungsversorgung (V_DD) angeschlossen ist, fließt kein Leckstrom von der schwebenden Masse (B) zur internen Leistungsversorgung (V_DD) über den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₂) und die Sourceanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₄) und (P₅). Da der Eingangsanschluss des Inverters (INV₂) an den Gateanschluss eines FET (nicht gezeigt) angeschlossen ist, der den Inverter (INV₂) bildet, ist der Impedanzpegel des Eingangsanschlusses des Inverters (INV₂) hoch. Da der Drainanschluss der Masse des normalerweise ausgeschalteten n-Kanal-FET (N₁) in Gegenspannung zueinander vorgespannt sind, ist der Impedanzpegel des normalerweise ausgeschalteten n-Kanal-FET (N₁) auch hoch. Demgemäß fließt kein Leckstrom vom Ausgangsanschluss (OUT) zur Erdung (GND).
Demgemäß arbeitet die Eingangs/Ausgangs-Schaltung gemäß dem ersten Beispiel als Eingangsschaltung zum Empfangen eines Eingangssignals, von welchem die Spannung höher als die Spannung der Leistungsversorgung ist, unter welcher die Eingangs/Ausgangs-Schaltung dieses Beispiels arbeitet, und zwar am Eingangs/Ausgangs-Anschluss (YPAD) von einer externen Schaltung, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung der Leistungsversorgung ist, unter welcher die Eingangs/Ausgangs-Schaltung dieses Beispiels arbeitet, und zum Weiterleiten des eingegebenen Signals zur Schaltung der nächsten Stufe, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung identisch zu der Spannung der Leistungsversorgung ist, unter welcher die Eingangs/Ausgangs-Schaltung dieses Beispiels arbeitet, und zwar vom Ausgangsanschluss (OUT). Es wird angemerkt, dass diese Funktion durch den normalerweise ausgeschalteten p-Kanal-FET (P₇) realisiert wird, der auf der schwebenden Masse (B) erzeugt ist.
Als zweites wird angenommen, dass an den Freigabe-Eingangsanschluss (EB) ein "H"-Pegelsignal oder ein Signal von 3V angelegt wird, um zu veranlassen, dass die Eingangs/Ausgangs-Schaltung als Ausgangsschaltung arbeitet, welche ein Eingangssignal am Eingangsanschluss (IN) empfängt und das ausgegebene Signal vom Eingangs/Ausgangs-Anschluss (YPAD) weiterleitet.
Wenn an den Eingangsanschluss (IN) ein "L"-Pegelsignal oder ein Signal von 0V angelegt wird, gibt das NAND-Gatter (NAND₁) ein "H"-Pegelsignal aus, um zu veranlassen, dass der Potentialpegel des Knotens (PG) zu einem H"-Pegel gelangt, und um zu veranlassen, dass der normalerweise ausgeschaltete p-Kanal-FET (P₁) ausschaltet. Das NOR-Gatter (NOR₂) gibt ein "H"-Pegelsignal aus, um zu veranlassen, dass der Potentialpegel des Knotens (NG) ein "H"-Pegel ist und der normalerweise ausgeschaltete n-Kanal-FET (N₁) einschaltet. Als Ergebnis ist der Potentialpegel des Eingangs/Ausgangs-Anschlusses (YPAD) bei einem "L"-Pegel oder 0V.
Da der Potentialpegel des Eingangs/Ausgangs-Anschlusses (YPAD) bei einem "L"-Pegel oder 0V ist, ist der normalerweise ausgeschaltete n-Kanal-FET (N₇) EIN, was resultierend veranlasst, dass ein "L"-Pegelsignal vom Ausgangsanschluss (OUT) ausgegeben wird. Da der Potentialpegel des Ausgangsanschlusses des Inverters (INV₂) oder des Knotens (YP) bei einem "H"-Pegel oder 3V ist, ist der normalerweise ausgeschaltete n-Kanal-FET (N₃) EIN. Da der Potentialpegel des Knotens (NG) bei einem "H"-Pegel ist, gibt der Inverter (INV₃) ein "L"-Pegelsignal aus, was veranlasst, dass der normalerweise ausgeschaltete n-Kanal-FET (N₄) ausschaltet. Da der Potentialpegel des Freigabe-Eingangsanschlusses (EB) "N" ist, wird der Potentialpegel des Sourceanschlusses des normalerweise ausgeschalteten n-Kanal-FET (N₅) oder des Knotens (G₂) (3V – V_th) und wird der Potentialpegel des Sourceanschlusses des normalerweise ausgeschalteten n-Kanal-FET (N₉) oder des Knotens (G₁) (3V – V_th). Da der Potentialpegel des Knotens (G₁) und der internen Leistungsversorgung (V_DD) höher als derjenige des Eingangs/Ausgangs-Anschlusses (YPAD) ist, sind die normalerweise ausgeschalteten p-Kanal-FETs (P₂), (P₄), (P₅) und (P₇) AUS. Da der Potentialpegel des Knotens (S) kleiner als (3V – V_th) ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₃) ebenso AUS.
Wenn der Potentialpegel des Eingangsanschlusses (IN) von einem "L"-Pegel zu einem "H"-Pegel verschoben wird, verschiebt sich der Potentialpegel des Ausgangsanschlusses des NAND-Gatters (NAND₁) oder des Knotens (PG) von einem "H"-Pegel zu einem "L"-Pegel, was veranlasst, dass der normalerweise ausgeschaltete p-Kanal-FET (P₁) und der normalerweise ausgeschaltete n-Kanal-FET (N₅) einschalten. Der Potentialpegel des Ausgangsanschlusses des NOR-Gatters (NOR₂) oder des Knotens (NG) verschiebt sich von einem "H"-Pegel zu einem "L"-Pegel, was resultierend veranlasst, dass der normalerweise ausgeschaltete n-Kanal-FET (N₁) ausschaltet. Da sich der Potentialpegel des Knotens (NG) zu einem "L"-Pegel verschoben hat, gibt der Inverter (INV₃) ein "H"-Pegelsignal aus, was resultierend veranlasst, dass der normalerweise ausgeschaltete n-Kanal-FET (N₄) einschaltet. Da die normalerweise ausgeschalteten n-Kanal-FETs (N₄) und (N₅) eingeschaltet haben, verschiebt sich der Potentialpegel des Knotens (G₂) zu einem "L"-Pegel. Als Ergebnis schaltet der normalerweise ausgeschaltete n-Kanal-FET (N₉) ein und wird der Potentialpegel des Knotens (G₁) zu einem "L"-Pegel verschoben.
Da der normalerweise ausgeschaltete p-Kanal-FET (P₁) eingeschaltet hat, wird das Potential des Knotens (S) 3V oder der Pegel der internen Leistungsversorgung (V_DD). Da der Potentialpegel des Knotens (G₁) "L" ist, schalten die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) ein. Da der normalerweise ausgeschaltete p-Kanal-FET (P₂) eingeschaltet hat, erhöht sich der Potentialpegel des Eingangs/Ausgangs-Anschlusses (YPAD) zu dem Pegel der internen Leistungsversorgung (V_DD) oder 3V. Da der normalerweise ausgeschaltete p-Kanal-FET (P₃) eingeschaltet hat, erhöht sich das Potential der schwebenden Masse (B) zum Pegel der internen Leistungsversorgung (V_DD) oder 3V. Die Funktion des normalerweise ausgeschalteten p-Kanal-FET (P₃) besteht im Erhöhen des Potentials der schwebenden Masse (B) definiert auf 3V oder darüber und im Sicherstellen des stabilen Betriebs des normalerweise ausgeschalteten p-Kanal-FET (P₂).
Wenn sich das Potential des Eingangs/Ausgangs-Anschlusses (YPAD) auf V_th erhöht hat, schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₇) ein. Wenn sich das Potential des Eingangs/Ausgangs-Anschlusses (YPAD) auf das Potential der internen Leistungsversorgung (V_DD) oder 3V erhöht hat, erhöht sich das Potential des Ausgangsanschlusses (OUT) auf das Potential der internen Leistungsversorgung (V_DD) oder 3V, was resultierend veranlasst, dass der normalerweise ausgeschaltete n-Kanal-FET (N₇) einschaltet. Da der Potentialpegel des Ausgangssignals des Inverters (INV₂) oder des Knotens (YB) sich zu einem "L"-Pegel verschiebt, schaltet der normalerweise ausgeschaltete n-Kanal-FET (N₃) aus. Jedoch bleibt der Potentialpegel des Knotens (G₁) unverändert auf einem "L"-Pegel.
Auf die vorangehende Weise arbeitet unter einer Bedingung, dass der Potentialpegel des Freigabe-Eingangsanschlusses "H" ist, die Eingangs/Ausgangs-Schaltung gemäß diesem Beispiel als Ausgangsschaltung, die ein Signal von einer Schaltung empfängt, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung identisch zu derjenigen der Leistungsversorgung ist, unter welcher die Eingangs/Ausgangs-Schaltung arbeitet, und zwar am Eingangsanschluss (IN), und das eingegebene Signal vom Eingangs/Ausgangs-Anschluss (YPAD) zu einer externen Schaltung weiterleitet, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als diejenige der Leistungsversorgung ist, unter welcher die Eingangs/Ausgangsschaltung arbeitet.
Die vorangehende Beschreibung hat geklärt, dass das erste Beispiel erfolgreich eine Eingangs/Ausgangs-Schaltung zur Verfügung gestellt hat, die zwischen einer Eingangsschaltung, die ein Signal von einer externen Schaltung empfängt, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher diese Eingangs/Ausgangs-Schaltung arbeitet, und zwar an einem Eingangs/Ausgangs-Anschluss (YPAD), und das eingegebene Signal zu einer Schaltung weiterleitet, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung identisch zur Spannung einer Leistungsversorgung ist, unter welcher diese Eingangs/Ausgangs-Schaltung arbeitet, und zwar von einem Ausgangsanschluss (OUT), und einer Ausgangsschaltung, die ein Signal von einer Schaltung empfängt, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung identisch zur Spannung einer Leistungsversorgung ist, unter welcher diese Eingangs/Ausgangs-Schaltung arbeitet, und zwar an einem Eingangsanschluss (IN), und das eingegebene Signal zu einer externen Schaltung weiterleitet, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher diese Eingangs/Ausgangs-Schaltung arbeitet, und zwar vom Eingangs/Ausgangs-Anschluss (YPAD), konvertierbar ist, wobei die Eingangsschaltung einen derartigen Vorteil hat, dass die Spannung des weitergeleiteten Signals identisch zur Spannung der Leistungsversorgung ist, unter welcher diese Eingangs/Ausgangs-Schaltung arbeitet, oder hoch genug, um zu veranlassen, dass die Schaltung, die das weitergeleitete Signal empfängt, in ausreichendem Maß arbeitet, und die Ausgangsschaltung einen derartigen Vorteil hat, dass sich die Spannung des weitergeleiteten Signals wenigstens bis zur Spannung der Leistungsversorgung schnell erhöht, unter welcher diese Eingangs/Ausgangs-Schaltung arbeitet.

Claims

Eingabe-/Ausgabeschaltung, welche aufweist: einen Feldeffekttransistor (P1) vom ersten Typ mit einem Kanal einer Leitfähigkeit, welcher aufweist: ein Gate, das mit einem ersten Knoten verbunden ist, eine erste Elektrode, die mit einer ersten Versorgungsspannung verbunden ist und eine zweite Elektrode, die mit einem zweiten Knoten verbunden ist; einen Feldeffekttransistor (P2) vom zweiten Typ mit einem Kanal einer Leitfähigkeit, welcher aufweist: ein Gate, das mit einem dritten Knoten verbunden ist, eine erste Elektrode, die mit dem zweiten Knoten verbunden ist und eine zweite Elektrode, die mit einem vierten Knoten verbunden ist, sowie ein Substrat, das mit einem fünften Knoten verbunden ist, welches schwebend (floating) ist; einen Feldeffekttransistor vom dritten Typ, welcher einen Kanal einer Leitfähigkeit aufweist sowie ferner ein Gate, das mit der ersten Spannungsversorgung verbunden ist, eine erste Elektrode, die mit dem dritten Knoten verbunden ist, eine zweite Elektrode, die mit dem vierten Knoten verbunden ist und ein Substrat, das mit dem fünften Knoten verbunden ist; einen Feldeffekttransistor (N7) vom vierten Typ, welcher einen Kanal der entgegengesetzten Leitfähigkeit aufweist und ferner aufweist: ein Gate, das mit der ersten Spannungsversorgung verbunden, ist, eine erste Elektrode, die mit dem vierten Knoten verbunden ist und eine zweite Elektrode, die mit einem sechsten Knoten verbunden ist; ein Feldeffekttransistor (P7) vom fünften Typ, welcher einen Kanal einer Leitfähigkeit aufweist und ferner aufweist: ein Gate, das mit dem dritten Knoten verbunden ist, eine erste Elektrode, die mit dem sechsten Knoten verbunden ist, eine zweite Elektrode, die mit dem vierten Knoten verbunden ist und ein Substrat, das mit dem fünften Knoten verbunden ist; eine Invertereinrichtung (INV2), welche einen Eingangsanschluß, der mit dem sechsten Knoten und einen Ausgangsanschluß, der mit einem siebten Knoten verbunden ist, aufweist; einen Feldeffekttransistor (N3) vom sechsten Typ, welcher einen Kanal der entgegengesetzten Leitfähigkeit aufweist und ferner aufweist: ein Gate, das mit dem siebten Knoten verbunden ist, eine erste Elektrode, die mit einer zweiten Spannungsversorgung verbunden ist und eine zweite Elektrode, die mit einem achten Knoten verbunden ist; und einen Feldeffekttransistor (N4) vom siebten Typ, welcher einen Kanal der entgegengesetzten Leitfähigkeit aufweist und ferner aufweist: ein Gate, das mit einem neunten Knoten verbunden ist, eine erste Elektrode, die mit dem achten Knoten verbunden ist und eine zweite Elektrode, die mit einem zehnten Knoten verbunden ist einen Feldeffekttransistor (N5) vom achten Typ, welcher einen Kanal der entgegengesetzten Leitfähigkeit aufweist und ferner aufweist: ein Gate, das mit einem elften Knoten verbunden ist, eine erste Elektrode, die mit dem zehnten Knoten verbunden ist und eine zweite Elektrode, die mit dem ersten Knoten verbunden ist einen Feldeffekttransistor (N9) vom neunten Typ, welcher einen Kanal der entgegengesetzten Leitfähigkeit aufweist und ferner aufweist: ein Gate, das mit der ersten Spannungsversorgung verbunden ist, eine erste Elektrode, die mit dem zehnten Knoten verbunden ist und eine zweite Elektrode, die mit dem dritten Knoten verbunden ist.
Eingabe-/Ausgabeschaltung nach Anspruch 1, welche ferner aufweist einen Feldeffekttransistor (NP6) vom zehnten Typ, welcher einen Kanal einer Leitfähigkeit aufweist und ferner aufweist: ein Gate, das mit der ersten Spannungsversorgung verbunden ist, eine erste Elektrode, die mit der ersten Spannungsversorgung verbunden ist und eine zweite Elektrode, die mit dem sechsten Knoten verbunden ist.
Eingabe-/Ausgabeschaltung nach Anspruch 1, welche ferner aufweist einen Feldeffekttransistor (P3) vom elften Typ, welcher einen Kanal einer Leitfähigkeit aufweist, welcher ferner aufweist: ein Gate, das mit dem dritten Knoten verbunden ist, eine erste Elektrode, die mit dem zweiten Knoten verbunden ist, eine zweite Elektrode, die mit dem fünften Knoten verbunden ist und ein Substrat, das mit dem fünften Knoten verbunden ist.
Eingabe-/Ausgabeschaltung nach Anspruch 1, welche ferner aufweist einen Feldeffekttransistor (P5) vom zwölften Typ mit einem Kanal einer Leitfähigkeit, weicher ferner aufweist: ein Gate, das mit der ersten Spannungsversorgung verbunden ist, eine erste Elektrode, die mit dem vierten Knoten verbunden ist, eine zweite Elektrode, die mit dem fünften Knoten verbunden ist und ein Substrat, das mit dem fünften Knoten verbunden ist.
Eingabe-/Ausgabeschaltung nach Anspruch 1, welche ferner aufweist einen ersten Eingangsanschluß, der mit dem ersten Knoten verbunden ist; einen zweiten Eingangsanschluß, der mit dem elften Knoten verbunden ist; einen dritten Eingangsanschluß, der mit dem neunten Knoten verbunden ist; einen vierten Eingangsanschluß, der mit einem zwölften Knoten verbunden ist; einen Ausgangsanschluß, der mit dem sechsten Knoten verbunden ist; einen Feldeffekttransistor (N1) vom dreizehnten Typ mit einem Kanal der entgegengesetzten Leitfähigkeit, welcher ferner aufweist: ein Gate, das mit dem zwölften Knoten verbunden ist, eine erste Elektrode, die mit der zweiten Spannungsversorgung verbunden ist, eine zweite Elektrode, die mit einem dreizehnten Knoten verbunden ist; und einen Feldeffektransistor (N2) vom vierzehnten Typ mit einem Kanal der entgegengesetzten Leitfähigkeit, welcher ferner aufweist: ein Gate, das mit der ersten Spannungsversorgung verbunden ist, eine erste Elektrode, die mit dem dreizehnten Knoten verbunden ist und eine zweite Elektrode, die mit dem vierten Knoten verbunden ist.