DE69832827T2

DE69832827T2 - Ausgangsschaltung

Info

Publication number: DE69832827T2
Application number: DE69832827T
Authority: DE
Inventors: Harumi Miyazaki-shi KAWANO; Akihiro Miyazaki-shi Sushihara
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 1997-03-31
Filing date: 1998-03-31
Publication date: 2006-08-31
Anticipated expiration: 2018-04-01
Also published as: DE69819582D1; DE69832827D1; EP0869616B1; EP1239591B1; DE69819582T2; EP1229648B1; DE69834755D1; JP3544819B2; DE69832828D1; EP1239591A3; EP1229649A2; EP0869616A2; US6057717A; EP1229649B1; US20010015669A1; DE69832828T2; EP1239591A2; EP1229648A3; EP1229650A3; JPH10276081A

Description

GEBIET DER ERFINDUNG
Diese Erfindung betrifft ein Ausgangsschaltung, genauer eine Ausgangs-Schaltung, die in einen integrierten Schaltkreis oder einen IC eingebaut werden kann.
Die Ausgangsschaltung dieser Erfindung wirkt als Schnittstelle, die zum Ausgeben eines Spannungssignals zu einer externen Schaltung verwendbar ist, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung z.B. 5V ist, was höher als die Spannung von z.B. 3V ist, welches die Spannung einer Leistungsversorgung ist, unter welcher die Ausgangsschaltung arbeitet. Der ultimative Zweck dieser Erfindung besteht im Bereitstellen von Ausgangsschaltungen, die zum schnellen Ausgeben von solchen Spannungssignalen mit einer höheren Geschwindigkeit möglich sind, ohne eine große Menge an elektrischer Energie zu verbrauchen. Genauer gesagt sind die Ausgangsschaltungen dieser Erfindung Ausgangsschaltungen, die zum Erhöhen des Potentialpegels eines solchen Ausgangssignals wenigstens zu dem Pegel der Spannung von z.B. 3V möglich sind, welches die Spannung einer Leistungsversorgung ist, die bei den Ausgangsschaltungen verwendet wird, und zwar sehr schnell, ohne eine große Menge an elektrischer Energie zu verbrauchen.
HINTERGRUND DER ERFINDUNG
Eine Ausgangsschaltung, für die es zulässig ist, dass sie in einen integrierten Schaltkreis eingebaut wird, und die im Stand der Technik verfügbar ist, und eine Eingangsschaltung, für die es zulässig ist, dass sie in einen integrierten Schaltkreis eingebaut wird, und die im Stand der Technik verfügbar ist, werden nachfolgend unter Bezugnahme auf Zeichnungen beschrieben.
Gemäß 1 und 2 hat eine Ausgangsschaltung, für die es zulässig ist, dass sie in einen integrierten Schaltkreis eingebaut wird, und die im Stand der Technik verfügbar ist, eine Schaltung mit offenem Drainanschluss, die aus einem n-Kanal-Feldeffekttransistor vom normalerweise eingeschalteten Typ (N101) besteht, der über einen Anschlussflecken bzw. ein "PAD" des IC, in welchem die Ausgangsschaltung eingebaut ist, an einen Endwiderstand bzw. Pull-in-Widerstand (R₁) angeschlossen ist. Der Endwiderstand (R₁) ist außerhalb des IC angeordnet und arbeitet, ungeachtet dessen, dass die Ausgangsschaltung unter einer Leistungsversorgung von z.B. 3V arbeitet, unter einer Leistungsversorgung V_CC von z.B. 5V. Der n-Kanal-Feldeffekttransistor vom normalerweise eingeschalteten Typ (N101) hat eine Funktion zum Reduzieren der zwischen dem Sourceanschluss und dem Drainanschluss des n-Kanal-Feldeffekttransistors vom normalerweise eingeschalteten Typ (N102) angelegten Spannung. 2 zeigt, dass sich die Spannung des Ausgangssignals sehr langsam bis zu der Spannung von V_CC oder bei diesem Beispiel von 4V über den Spannungspegel des Spannungssignals hinausgehend erhöht, das von der Ausgangsschaltung ausgegeben wird und das durch (IN) gezeigt ist. Es wird angemerkt, dass eine sehr lange Zeit zur Übertragung eines Spannungssignals mit einem Potentialpegel von z.B. 3V zu einer externen Schaltung erforderlich ist, die unter einer Leistungsversorgung von einer höheren Spannung von z.B. 5V arbeitet. Übrigens wird angemerkt, dass die Ausgangsschaltung als die Ausgangsschaltung eines IC mit einem geringeren Ausmaß an Spannungsfestigkeit verwendet werden kann.
Gemäß 3 und 4 hat eine Eingangsschaltung, für die es zulässig ist, dass sie in einen integrierten Schaltkreis eingebaut wird, und die im Stand der Technik verfügbar ist, einen n-Kanal-Feldeffekttransistor vom normalerweise eingeschalteten Typ (N100), der eine Funktion zum Reduzieren der Spannung eines Eingangssignals hat, das über einen Anschlussflecken bzw. ein "PAD" des IC eingegeben wird und das einen Spannungsbereich von 0 bis 5V bis zu einem Spannungsbereich im Bereich von 0 bis zu der Spannungsdifferenz zwischen der V_DD-Spannung oder der Leistungsversorgungsspannung der Schaltung und der Schwellenspannung des n-Kanal-Feldeffekttransistors vom normalerweise eingeschalteten Typ (N100) hat, bevor er das Eingangssignal zur Schaltung der nächsten Stufe weiterleitet, die den IC erzeugte. Daher kann die Eingangsschaltung für einen integrierten Schaltkreis mit einem geringeren Ausmaß an Spannungsfestigkeit verwendet werden. Die Schwellenspannung des IC ist derart entworfen, dass sie kleiner als diejenige der normalen Eingangsschaltung ist. In der Zeichnung bedeutet "PAD" den Bondierungs-Anschlussflecken für die Eingangsschaltung. 4 zeigt, dass die Spannung eines bei einem Eingangsanschluss (IN) empfangenen Eingangssignals zum Potentialpegel des Knotens (Y) reduziert wird, bevor sie an einen Verstärker angelegt wird und zur Schaltung der nächsten Stufe weitergeleitet wird.
An erster Stelle erhöht sich in Bezug auf 2 das von der in 1 dargestellten Ausgangsschaltung ausgegebene Ausgangssignal mit einer Rate, die durch eine Zeitkonstante bestimmt wird, die weiterhin durch den Wert des Endwiderstands (R₁) bestimmt wird. Dies bedeutet, dass dann, wenn eine hohe Betriebsgeschwindigkeit erforderlich ist, ein geringerer Wert des Endwiderstands (R₁) erforderlich ist. Wenn der Wert des Endwiderstands (R₁) kleiner gemacht wird, erhöht sich der Energieverbrauch entsprechend, und umgekehrt.
Dies ist ein Nachteil, der unvermeidbar bei der im Stand der Technik verfügbaren vorangehenden Ausgangsschaltung beteiligt ist, die unter Bezugnahme auf die 1 und 2 beschrieben ist.
An zweiter Stelle wird unter der Annahme, dass die Leistungsversorgungsspannung der Eingangsschaltung, die in 3 dargestellt ist, oder V_DD 3V ist, ein Eingangssignal von 5V, das über den "PAD" in die Eingangsschaltung eingegeben wird, zu einem Wert reduziert, der um V_DD kleiner als die Schwellenspannung des n-Kanal-Feldeffekttransistors vom normalerweise eingeschalteten Typ (N100) ist, nämlich (V_DD – V_th) oder etwa 2,3 V, bevor es an den Knoten (Y) angelegt wird. Demgemäß ist es für eine solche Eingangsschaltung nicht einfach, die Anforderung von VIH zu erfüllen, welches eine Regelung ist, die untersucht, ob eine "H"-Pegelspannung, die durch eine Eingangsschaltung ausgegeben wird, ein ausreichendes Maß an Spielraum in Bezug auf den Schwellenwert der internen Schaltung der Eingangsschaltung hat oder nicht.
Dies ist ein Nachteil, der unvermeidbar bei der im Stand der Technik verfügbaren vorangehenden Eingangsschaltung beteiligt ist, die unter Bezugnahme auf die 3 und 4 beschrieben ist.
AUFGABEN UND ZUSAMMENFASSUNG DER ERFINDUNG
Demgemäß ist es eine Aufgabe dieser Erfindung, Ausgangsschaltungen zu schaffen, für welche zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut werden, und die Ausgangsspannungssignale in eine externe Schaltung ausgeben können, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Ausgangsschaltungen arbeiten, und zwar mit einer höheren Betriebsrate bzw. Betriebsgeschwindigkeit und ohne eine große Menge an elektrischer Energie zu verbrauchen.
Eine Ausgangsschaltung gemäß der vorliegenden Erfindung is in Anspruch 1 definiert. Die abhängigen Ansprüche definieren Ausführungsformen der Erfindung.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Diese Erfindung kann zusammen mit ihren verschiedenen Merkmalen und Vorteilen ohne weiteres aus der folgenden detaillierteren Beschreibung verstanden werden, die in Zusammenhang mit den folgenden Zeichnungen präsentiert wird, wobei:
1 ein Schaltungsdiagramm einer Ausgangsschaltung ist, die im Stand der Technik verfügbar ist,
2 ein Zeitdiagramm ist, das die Bewegung des Potentials an den Eingangs- und Ausgangsanschlüssen über der Zeit darstellt,
3 ein Schaltungsdiagramm einer Eingangsschaltung ist, die im Stand der Technik verfügbar ist,
4 ein Zeitdiagramm ist, das die Bewegung des Potentials am Eingangsanschluss und am Knoten (Y) über der Zeit darstellt,
5 ein Schaltungsdiagramm einer Ausgangsschaltung gemäß einem ersten Beispiel ist,
6A ein Zeitdiagramm ist, das die Bewegung des Potentials von einigen Anschlüssen und Knoten einer Ausgangsschaltung gemäß dem ersten Beispiel über der Zeit darstellt,
6B ein Zeitdiagramm ist, das die Bewegung des Stroms, der in der Leistungsversorgung eine Ausgangsschaltung gemäß dem ersten Beispiel fließt, über der Zeit darstellt,
7 ein Schaltungsdiagramm einer Ausgangsschaltung gemäß einem zweiten Beispiel ist,
8A ein Zeitdiagramm ist, das die Bewegung des Potentials von einigen Anschlüssen und Knoten einer Ausgangsschaltung gemäß dem zweiten Beispiel über der Zeit darstellt,
8B ein Zeitdiagramm ist, das die Bewegung des Stroms, der in der Leistungsversorgung eine Ausgangsschaltung gemäß dem zweiten Beispiel fließt, über der Zeit darstellt,
9 ein Schaltungsdiagramm einer Ausgangsschaltung gemäß einem dritten Beispiel ist,
10A ein Zeitdiagramm ist, das die Bewegung des Potentials von einigen Anschlüssen und Knoten einer Ausgangsschaltung gemäß dem dritten Beispiel über der Zeit darstellt.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
ERSTES BEISPIEL
Eine Ausgangsschaltung mit einem Vorteil, bei welchem die Anstiegsrate eines Ausgangssignals groß ist, bis es bei der Spannung der Leistungsversorgung ankommt, die bei der Ausgangsschaltung verwendet wird, selbst wenn der Widerstandswert eines Endwiderstands groß ist.
Es ist anzumerken, dass das erste und zweite Beispiel, die nachfolgend beschrieben sind, lediglich beispielhafte Beispiele sind und nicht unter den Schutzumfang der Erfindung fallen.
Gemäß 5 ist eine Ausgangsschaltung, für welche zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut wird, gemäß einem ersten Beispiel zusammengesetzt aus einem Eingangsanschluss (IN), einem Freigabe-Eingangsanschluss (EB), einem Ausgangsanschluss (OUT), der an einem Anschlussflecken bzw. Pad des integrierten Schaltkreises angeordnet ist, in welcher die Ausgangsschaltung eingebaut ist, einem NAND-Gatter (NAND₁) mit zwei Eingangsports, einem NOR-Gatter (NOR₂) mit zwei Eingangsports, normalerweise ausgeschalteten p-Kanal-FETs (P₁) bis (P₅), normalerweise ausgeschalteten n-Kanal-FETs (N₁) und (N₃) und Invertern (INV₁) und (INV₂). Die Spannung einer Leistungsversorgung V_DD ist z.B. 3V. Der Ausgangsanschluss (OUT) ist ein Anschluss, durch welchen ein Spannungssignal aus dem integrierten Schaltkreis, in welchem die Ausgangsschaltung eingebaut ist, in Richtung zu einer externen Schaltung ausgegeben wird. Ein Ende eines Endwiderstands, der außerhalb des integrierten Schaltkreises angeordnet ist, ist an den Ausgangsanschluss (OUT) angeschlossen. Die Funktion des Endwiderstands, von welchem das andere Ende an eine Leistungsversorgung der externen Schaltung angeschlossen ist, von welcher die Leistungsversorgung V_CC z.B. 5V ist, besteht im Hochziehen des Potentials des Ausgangsanschlusses (OUT) zu der Spannung von z.B. 5V.
Der erste Eingangsanschluss des NAND-Gatters (NAND₁) ist an den Eingangsanschluss (IN) angeschlossen und der zweite Eingangsanschluss des NAND-Gatters (NAND₁) ist an den Freigabe-Eingangsanschluss (EB) angeschlossen und der Ausgangsanschluss des NAND-Gatters (NAND₁) ist an einen internen Knoten (PG) angeschlossen. Der erste Eingangsanschluss des NOR-Gatters (NOR₂) ist an den Eingangsanschluss (IN) angeschlossen und der zweite Eingangsanschluss des NOR-Gatters (NOR₂) ist an den Freigabe-Eingangsanschluss (EB) über den Inverter (INV₂) angeschlossen. Der Ausgangsanschluss des NOR-Gatters (NOR₂) ist an einen internen Knoten (NG) angeschlossen. Der Eingangsanschluss des Inverters (INV₂) ist an den Ausgangsanschluss (OUT) angeschlossen und der Ausgangsanschluss des Inverters (INV₂) ist an einen internen Knoten (OUTN) angeschlossen.
Die Gateelektrode eines normalerweise ausgeschalteten n-Kanal-FET (N₁) ist an den Knoten (NG) angeschlossen, die Drainelektrode des normalerweise ausgeschalteten n-Kanal-FET (N₁) ist an den Ausgangsanschluss (OUT) angeschlossen und die Sourceelektrode des normalerweise ausgeschalteten n- Kanal-FET (N₁) ist an das Erdpotential (GND) angeschlossen. Die Gateelektrode des normalerweise ausgeschalteten n-Kanal-FET (N₃) ist an den Knoten (OUTN) angeschlossen, der Drainanschluss des n-Kanal-FET vom normalerweise ausgeschalteten Typ (N₃) ist an den internen Knoten (G) angeschlossen und die Sourceelektrode des n-Kanal-FET vom normalerweise ausgeschalteten Typ (N₃) ist an das Erdpotential (GND) angeschlossen.
Die Gateelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₁) ist an den Knoten (PG) angeschlossen, die Sourceelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₁) ist an die interne Leistungsversorgung (V_DD) angeschlossen und die Drainelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₁) ist an einen internen Knoten (S) angeschlossen. Die Gateelektrode eines normalerweise ausgeschalteten p-Kanal-FET (P₂) ist an den Knoten (G) angeschlossen, die Drainelektrode eines normalerweise ausgeschalteten p-Kanal-FET (P₂) ist an den Ausgangsanschluss (OUT) angeschlossen und die Sourceelektrode des normalerweise ausgeschalteten p-Kanal-FET (p₂) ist an den Knoten (S) angeschlossen. Die Gateelektrode eines normalerweise ausgeschalteten p-Kanal-FET (P₃) ist an den Knoten (G) angeschlossen und die Sourceelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₃) ist an den Knoten (S) angeschlossen. Die Gateelektrode eines normalerweise ausgeschalteten p-Kanal-FET (P₄) ist an den Knoten (OUTN) angeschlossen, die Drainelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₄) ist an den Knoten (G) angeschlossen und die Sourceelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₄) ist an den Ausgangsanschluss (OUT) angeschlossen. Die Gateelektrode eines normalerweise ausgeschalteten p-Kanal-FET (P₅) ist an die interne Leistungsversorgung (V_DD) angeschlossen, und die Sourceelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₅) ist an den Ausgangsanschluss (OUT) angeschlossen.
Die normalerweise ausgeschalteten p-Kanal-FETs (P2), (P3), (P4) und (P5) sind in einer gemeinsamen n-Wanne (B) oder einer Masse bzw. Bahn bzw. einem Substrat (B) erzeugt, die von der internen Leistungsversorgung (V_DD) und von dem Erdpotential (GND) schwebend ist. Die Drainelektroden der normalerweise ausgeschalteten p-Kanal-FETs (P₃) und (P₅) sind an die schwebende Masse (B) angeschlossen. Der Sourceanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₁) ist an die interne Leistungsversorgung (V_DD) angeschlossen und die Sourceanschlüsse der normalerweise ausgeschalteten n-Kanal-FETs (N₁) und (N₃) sind an das Erdpotential (GND) angeschlossen.
Die Drainelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₂), die Sourceelektroden der normalerweise ausgeschalteten p-Kanal-FETs (P₄) und (P₅), die Drainelektrode des normalerweise ausgeschalteten n-Kanal-FET (N₁) und der Eingangsanschluss des Inverters (INV₂) sind an den Ausgangsanschluss (OUT) angeschlossen. Die Gateelektroden der normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃), die Drainelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₄) und die Drainelektrode des normalerweise ausgeschalteten n-Kanal-FET (N₃) sind an den Knoten (G) angeschlossen. Die Drainelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₁) und die Sourceelektroden der normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) sind an den Knoten (S) angeschlossen. Der Ausgangsanschluss des Inverters (INV₂) und die Gateelektroden des normalerweise ausgeschalteten p-Kanal-FET (P₄) und des normalerweise ausgeschalteten n-Kanal-FET (N₃) sind an den Knoten (OUTN) angeschlossen.
Unter der Annahme, dass der Freigabe-Eingangsanschluss (EB) auf einen "L"-Pegel oder 0V eingestellt ist, wird nachfolgend der Betrieb der Ausgangsschaltung gemäß dem ersten Beispiel beschrieben.
Gemäß 5 ist ungeachtet der Polarität eines an den Eingangsanschluss (IN) angelegten Signals der Ausgangspegel des NAND-Gatters (NAND₁) oder das Potential des Knotens (PG) "H" oder z.B. 3V. Als Ergebnis ist der normalerweise ausgeschaltete p-Kanal-FET (P₁) in einer AUS-Position.
Da der Ausgangspegel des Inverters (INV₁) "H" ist, ist der Ausgangspegel des NOR-Gatters (NOR₂) oder das Potential des Knotens (NG) "L", was resultierend den normalerweise ausgeschalteten n-Kanal-FET (N₁) ausschaltet. Auf diese Weise sind unter der Voraussetzung, dass der Freigabe-Eingangsanschluss (EB) auf einen "L"-Pegel eingestellt ist, sowohl der normalerweise ausgeschaltete p-Kanal-FET (P₁) als auch der normalerweise ausgeschaltete n-Kanal-FET (N₁) AUS, und ist die Impedanz des Ausgangsanschlusses (OUT) hoch, und zwar ungeachtet des Potentialpegels des Eingangsanschlusses (IN). Somit ist aufgrund des externen Endwiderstands (R₁) der Potentialpegel des Ausgangsanschlusses (OUT) identisch zum Potentialpegel der externen Leistungsversorgung (V_CC) oder 5V.
Da der Potentialpegel des Ausgangsanschlusses (OUT) "N" oder 5V ist, ist der Ausgangspegel des Inverters (INV₂) oder der Potentialpegel des Knotens (OUTN) "L". Als Ergebnis ist der normalerweise ausgeschaltete n-Kanal-FET (N₃) AUS. Da der Potentialpegel des Knotens (OUTN) "L" ist und da der Potentialpegel des Ausgangsanschlusses (OUT) 5V ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₄) EIN. Als Ergebnis ist der Potentialpegel des Knotens (G) identisch zum Potentialpegel des Ausgangsanschlusses (OUT) oder 5V. Da der Potentialpegel des Ausgangsanschlusses (OUT) 5V ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₅) EIN, weil sein Sourceanschluss an den Ausgangsanschluss (OUT) angeschlossen ist, von welchem der Potentialpegel 5V ist, und weil sein Gateanschluss an die interne Leistungsversorgung (V_DD) angeschlossen ist, welche 3V ist. Als Ergebnis ist der Potentialpegel einer schwebenden Masse (B) identisch zum Potentialpegel des Ausgangsanschlusses (OUT) oder 5V.
Da der Potentialpegel von sowohl dem Ausgangsanschluss (OUT) als auch dem Knoten (G) 5V ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₂) AUS. Da der Potentialpegel von sowohl dem Ausgangsanschluss (OUT) als auch der schwebenden Masse (B) 5V ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₃) AUS.
Da die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) AUS sind, ist der Impedanzpegel der Drainelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₁) oder des Knotens (S) hoch. Dies verhindert, dass ein elektrischer Strom vom Ausgangsanschluss (OUT) in Richtung zur internen Leistungsversorgung (V_DD) über den Knoten (S) und über die Masse des normalerweise ausgeschalteten p-Kanal-FET (P₁) fließt. Da die schwebende Masse (B) nicht an die interne Leistungsversorgung (V_DD) angeschlossen ist, wird nicht zugelassen, dass ein Leckstrom von der schwebenden Masse (B) in Richtung zur internen Leistungsversorgung (V_DD) über den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₂) und die Sourceanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₄) und (P₅) fließt. Da der Eingangsanschluss des Inverters (INV₂) an den Gateanschluss eines MOS-FET (nicht gezeigt) angeschlossen ist, der den Inverter (INV₂) bildet, ist sein Impedanzpegel hoch. Der Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₁) und die Masse des normalerweise ausgeschalteten n-Kanal-FET (N₁) sind in Gegenvorspannung angeschlossen, und der Impedanzpegel des Drainanschlusses des normalerweise ausgeschalteten n-Kanal-FET (N₁) ist hoch. Daher wird nicht zugelassen, dass ein elektrischer Strom vom Ausgangsanschluss (OUT) in Richtung zur Erdung (GND) fließt.
Unter der Annahme, dass der Freigabe-Eingangsanschluss (EB) auf einen "H"-Pegel oder 3V eingestellt ist, wird nachfolgend der Betrieb der Ausgangsschaltung gemäß dem ersten Beispiel beschrieben.
Gemäß 5 gibt unter der Voraussetzung, dass ein "L"-Pegelsignal oder 0V an den Eingangsanschluss (IN) angelegt ist, das NAND-Gatter (NAND₁) ein "H"-Pegelsignal aus, um zu veranlassen, dass der Potentialpegel des Knotens (PG) ein "H"-Pegel oder 3V ist. Als Ergebnis ist der normalerweise ausgeschaltete p-Kanal-FET (P₁) AUS. Das NOR-Gatter (NOR₂) gibt ein "H"-Pegelsignal aus, um zu veranlassen, dass der Potentialpegel des Knotens (NG) ein "H"-Pegel ist. Als Ergebnis ist der normalerweise ausgeschaltete n-Kanal-FET (N₁) EIN. Als Ergebnis ist der Potentialpegel des Ausgangsanschlusses (OUT) "L" oder 0V.
Der Potentialpegel des Ausgangsanschlusses des Inverters (INV₂) oder des Knotens (OUTN) ist "N" oder 3V. Da der Potentialpegel des Knotens (OUTN) "H" ist, ist der normalerweise ausgeschaltete n-Kanal-FET (N₃) EIN und ist der normalerweise ausgeschaltete p-Kanal-FET (P₄) AUS. Da der normalerweise ausgeschaltete n-Kanal-FET (N₃) EIN ist, ist der Potentialpegel des Knotens (G) "L". Da der Potentialpegel des Ausgangsanschlusses (OUT) und des Knotens (G) "L" ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₂) AUS. Da der Potentialpegel des Knotens (S) kleiner als der Schwellenwert des normalerweise ausgeschalteten p-Kanal-FET (P₃) ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₃) AUS. Es wird jedoch angemerkt, dass unter der Voraussetzung, dass der Potentialpegel des Ausgangsanschlusses (OUT) "L" ist, und unter der Voraussetzung, dass der Potentialpegel des Knotens (S) höher als der Schwellenwert der normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) ist, die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) einschalten, um den Potentialpegel des Knotens (S) nach unten auf den Schwellenwert der normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) zu erniedrigen und um schließlich die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) einzuschalten. Da der Potentialpegel des Ausgangsanschlusses (OUT) "L" ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₅) AUS.
Unter der Voraussetzung, dass ein "H"-Pegelsignal an den Eingangsanschluss (IN) angelegt wird, wird der Ausgangspegel des NAND-Gatters (NAND₁) oder der Potentialpegel des Knotens (PG) zu "L" verschoben, was resultierend den normalerweise ausgeschalteten p-Kanal-FET (P₁) einschaltet. Der Ausgangspegel des NOR-Gatters (NOR₂) oder der Potentialpegel des Knotens (NG) wird zu "L" von "H" verschoben, was resultierend den normalerweise ausgeschalteten n-Kanal-FET (N₁) ausschaltet.
Da der normalerweise ausgeschaltete p-Kanal-FET (P₁) eingeschaltet hat, wird der Potentialpegel des Knotens (S) zum Potentialpegel der internen Leistungsversorgung (V_DD) oder 3V erhöht. Da der Potentialpegel des Knotens (G) "L" ist, schalten die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) ein. Da der normalerweise ausgeschaltete p-Kanal-FET (P₂) eingeschaltet hat, erhöht sich der Potentialpegel des Ausgangsanschlusses (OUT) bis zum Pegel der internen Leistungsversorgung (V_DD) oder 3V. Da der normalerweise ausgeschaltete p-Kanal-FET (P₃) eingeschaltet hat, erhöht sich der Potentialpegel der schwebenden Masse (B) bis zum Pegel der internen Leistungsversorgung (V_DD) oder 3V. Die Funktion des normalerweise ausgeschalteten p-Kanal-FET (P₃) besteht im Erhöhen des Potentialpegels der schwebenden Masse (B) genau bis zum Pegel der internen Leistungsversorgung (V_DD) oder 3V, was resultierend den stabilen Betrieb des normalerweise ausgeschalteten p-Kanal-FET (P₂) sichert.
Da sich der Potentialpegel des Ausgangsanschlusses (OUT) auf den Potentialpegel der internen Leistungsversorgung (V_DD) oder 3V erhöht hat, verschiebt sich das Ausgangspotential des Inverters (INV₂) oder das Potential des Knotens (OUTN) zu einem "L"-Pegel, was resultierend den normalerweise ausgeschalteten n-Kanal-FET (N₃) ausschaltet und den normalerweise ausgeschalteten p-Kanal-FET (P₄) einschaltet. Da der normalerweise ausgeschaltete p-Kanal-FET (P₄) eingeschaltet hat, verschiebt sich der Potentialpegel des Knotens (G) zu einem "H"-Pegel oder dem Potentialpegel des Ausgangsanschlusses (OUT). Als Ergebnis schalten die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) aus.
Auf die vorangehende Weise wird der Ausgangsanschluss (OUT) an die externe Leistungsversorgung (V_CC) oder 5V angeschlossen. Als Ergebnis erhöht sich das Potential des Knotens (G) auf 5V, was veranlasst, dass der normalerweise ausgeschaltete p-Kanal-FET (P₅) einschaltet und sich das Potential der schwebenden Masse (B) zu 5V verschiebt.
Auf die vorangehende Weise sind unter der Voraussetzung, dass der Potentialpegel des Freigabe-Eingangsanschlusses (EB) "H" ist, und unter der Voraussetzung, dass dem Eingangsanschluss (IN) ein "H"-Pegelsignal eingegeben wird, die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) AUS, was gleich dem Fall ist, in welchem der Freigabe-Eingangsanschluss (EB) "L" ist. Da der Impedanzpegel des normalerweise ausgeschalteten p-Kanal-FET (P₁) oder des Knotens (S) hoch ist, fließt kein Leckstrom zur internen Leistungsversorgung (V_DD) vom Ausgangsanschluss (OUT) über den Knoten (S) und die Masse des normalerweise ausgeschalteten p-Kanal-FET (P₁). Da die schwebende Masse (B) nicht an die interne Leistungsversorgung (V_DD) angeschlossen ist, fließt kein Leckstrom zur internen Leistungsversorgung (V_DD) von der schwebenden Masse über den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₂) und über die Sourceanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₄) und (P₅). Da der Eingangsanschluss des Inverters (INV₂) an den Gateanschluss eines MOS-FET (nicht gezeigt) angeschlossen ist, der den Inverter (INV₂) bildet, ist sein Impedanzpegel hoch. Da an den Drainanschluss und die Masse des normalerweise ausgeschalteten n-Kanal-FET (N₁) eine zueinander gegensätzliche Vorspannung angelegt ist, ist der Impedanzpegel des Drainanschlusses des normalerweise ausgeschalteten n-Kanal-FET (N₁) auch hoch. Demgemäß fließt kein Leckstrom vom Ausgangsanschluss (OUT) zur Erdung (GND).
Gemäß den 6A und 6B steigt das Potential des Ausgangsanschlusses (OUT) schnell bis zum Potentialpegel der internen Leistungsversorgung (V_DD) an, und zwar ungeachtet des Werts des Endwiderstands (R₁), der in der externen Schaltung angeordnet ist. Dies bedeutet, dass ein schneller Betrieb für die Ausgangsschaltung gemäß dem ersten Beispiel zugelassen ist, ohne den Wert des Endwiderstands (R₁), der in der externen Schaltung angeordnet ist, zum Zwecke eines Beschleunigens des Betriebs der Ausgangsschaltung zu erniedrigen. Darauffolgend fährt jedoch das Potential des Ausgangsanschlusses (OUT) ein Erhöhen bis zum Potentialpegel der externen Leistungsversorgung (V_CC) oder 5V fort. Als Ergebnis fließt kein elektrischer Strom in Richtung zur internen Leistungsversorgung (V_DD), außer für die Periode, in welcher die Ausgangsspannung bis zum Potentialpegel der internen Leistungsversorgung (V_DD) ansteigt. Als Ergebnis wird dann, wenn sie als Schnittstelle zu einer externen Schaltung verwendet wird, die mit einer Leistungsversorgung von 5V arbeitet, zugelassen, dass die Ausgangsschaltung gemäß dem ersten Ausführungsbeispiel dieser Erfindung mit einer hohen Geschwindigkeit arbeitet, bis die Ausgangsspannung bis zur Schwellenspannung (V_th) der externen Schaltung oder auf etwa 2,5V ansteigt. Als Ergebnis kann die VIH der externen Schaltung oder 3,5V garantiert werden. Es wird insbesondere angemerkt, dass, obwohl eine Verkleinerung des Endwiderstands (R₁) für eine im Stand der Technik verfügbare Ausgangsschaltung wesentlich war, um die Betriebsgeschwindigkeit zu erhöhen und um einen Energieverbrauch zu erniedrigen, ein Energieverbrauch für die Ausgangsschaltung gemäß dem ersten Beispiel erniedrigt wird, weil eine Verkleinerung des Endwiderstands (R₁) zum Erhöhen der Betriebsgeschwindigkeit unnötig ist.
Es muss nicht betont werden, dass 5V, welche die Spannung der externen Schaltung darstellen, ein Beispiel ist, und zugelassen ist, dass das erste Beispiel für all die Fälle verwendet wird, in welchen die externe Spannung höher als die interne Spannung ist.
Die vorangehende Beschreibung hat geklärt, dass eine Ausgangsschaltung mit einem Vorteil, bei welchem die Anstiegsrate eines Ausgangssignals groß ist, bis es bei der Spannung der Leistungsversorgung ankommt, die bei der Ausgangsschaltung verwendet wird, selbst wenn der Widerstandswert eines Endwiderstands groß ist, durch das erste Beispiel erfolgreich zur Verfügung gestellt worden ist.
ZWEITES BEISPIEL
Eine Ausgangsschaltung mit einem Vorteil, bei welchem die Anstiegsrate eines Ausgangssignals groß ist, bis es bei der Spannung der Leistungsversorgung ankommt, die bei der Ausgangsschaltung verwendet wird, selbst wenn der Widerstandswert eines Endwiderstands groß ist, wobei eine Verzögerungsschaltung eingeführt ist, und zwar zum Zwecke eines Verzögerns der Zeit, bei welcher der normalerweise ausgeschaltete p-Kanal-FET (P₂) oder der zweite MOS-FET ausschaltet, und eines Verkürzens der Zeit, die für das Potential des Ausgangsanschlusses (OUT) erforderlich ist, um bis zu dem Potentialpegel V_DD oder dem Potential der ersten Leistungsversorgung anzusteigen, was resultierend die Betriebsgeschwindigkeit der Ausgangsschaltung erhöht.
Gemäß 7 ist eine Ausgangsschaltung, für welche zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut wird, gemäß einem zweiten Beispiel zusammengesetzt aus einem Eingangsanschluss (IN), einem Freigabe-Eingangsanschluss (EB), einem Ausgangsanschluss (OUT), der an einem Anschlussflecken des integrierten Schaltkreises angeordnet ist, in welchem die Ausgangsschaltung eingebaut ist, einem NAND-Gatter (NAND₁) mit zwei Eingangsports, einem NOR-Gatter (NOR₂) mit zwei Eingangsports, normalerweise ausgeschalteten p-Kanal-FETs (P₁) bis (P₅), normalerweise ausgeschalteten n-Kanal-FETs (N₁) und (N₃), Invertern (INV₁) und (INV₂) und einem Verzögerungselement (DL₁). Ein Endwiderstand (R₁), der in einer externen Schaltung angeordnet ist, ist an den Ausgangsanschluss (OUT) angeschlossen.
Die in 7 dargestellte Schaltung ist die in 5 dargestellte Schaltung, zu welcher ein Verzögerungselement (DL₁) zwischen dem Knoten (OUTN) und dem Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₄) hinzugefügt ist. Als Ergebnis ist der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₄) nicht an den Knoten (OUTN) angeschlossen, sondern an einen Knoten (OUTND).
Der Eingangsanschluss des Verzögerungselements (DL₁) ist an den Knoten (OUTN) angeschlossen, und sein Ausgangsanschluss ist an den Knoten (OUTND) angeschlossen. Als Ergebnis unterbricht das Verzögerungselement (DL₁) in Reaktion auf eine Verschiebung des Potentialpegels des Knotens (OUTN) von "H" zu "L" kurzzeitig die Aktion zum Verschieben des Potentialpegels von "H" zu "L" um die am Verzögerungselement (DL₁) eingestellte Periode.
Obwohl der Betrieb der in 7 dargestellten Ausgangsschaltung ähnlich demjenigen der in 5 dargestellten Ausgangsschaltung ist, ist der Betrieb unterschiedlich von demjenigen der in 5 dargestellten Ausgangsschaltung für den Betrieb, der bei den Bedingungen durchzuführen ist, dass der Freigabe-Eingangsanschluss (EB) auf einen "H"-Pegel eingestellt ist und der Potentialpegel des Eingangssignals des Eingangsanschlusses (IN) von "L" zu "H" verschoben ist, wie es nachfolgend beschrieben ist.
Gemäß 7 verschiebt sich dann, wenn das an den Eingangsanschluss (IN) angelegte Eingangssignal von "L" zu "H" verschoben wird, um den Potentialpegel des Ausgangsanschlusses (OUT) bis zum Pegel der internen Leistungsversorgung (V_DD) oder 3V zu erhöhen, der Potentialpegel des Ausgangsanschlusses des Inverters (INV₂) oder des Knotens (OUTN) von "H" zu "L", um den normalerweise ausgeschalteten n-Kanal-FET (N₃) auszuschalten.
Gemäß den 8A und 8B verzögert das Verzögerungselement (DL₁) den Transfer des "L"-Pegels vom Knoten (OUTN) zum Knoten (OUTND) um eine vorbestimmte Länge an Zeit. Als Ergebnis schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₄) nicht gleichzeitig mit dem normalerweise ausgeschalteten n-Kanal-FET (N₃) ein, sondern schaltet zu der Zeit ein, die später als die Zeit ist, zu welcher der Potentialpegel des Knotens (OUTN) zu "L" verschoben ist, und zwar um eine vorbestimmte Länge an Zeit. Dies verzögert die Zeit, bei welcher der normalerweise ausgeschaltete p-Kanal-FET (P₄) einschaltet, und die Zeit, bei welcher die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) ausschalten.
Auf die vorangehende Weise wird die Länge einer Periode, in welcher der normalerweise ausgeschaltete p-Kanal-FET (P₄) AUS ist, definiert verlängert, was veranlasst, dass die Einstellungsprozedur einfach und leicht wird. Als Ergebnis wird deshalb, weil die Länge einer Periode, in welcher der normalerweise ausgeschaltete p-Kanal-FET (P₂) EIN ist, verlängert wird, die Betriebsgeschwindigkeit der Ausgangsschaltung gemäß dem zweiten Beispiel weiter verbessert.
Die vorangehende Beschreibung hat geklärt, dass eine Ausgangsschaltung mit einem Vorteil, bei welchem die Anstiegsrate eines Ausgangssignals groß ist, bis es bei der Spannung der Leistungsversorgung ankommt, die bei der Ausgangsschaltung verwendet wird, selbst wenn der Widerstandswert des Endwiderstands groß ist, wobei die Betriebsgeschwindigkeit weiter erhöht wird, durch das zweite Beispiel erfolgreich zur Verfügung gestellt worden ist.
ERSTES AUSFÜHRUNGSBEISPIEL
Eine Ausgangsschaltung mit einem Vorteil, bei welchem die Anstiegsrate eines Ausgangssignals groß ist, bis es bei der Spannung der Leistungsversorgung ankommt, die bei der Ausgangsschaltung verwendet wird, selbst wenn der Widerstandswert eines Endwiderstands groß ist, wobei ein Schaltungsaufbau, bei welchem die Leistungsversorgungsspannung der folgenden Stufe nicht zwischen dem Sourceanschluss und dem Drainanschluss, zwischen dem Gateanschluss und dem Sourceanschluss und zwischen dem Gateanschluss und dem Drainanschluss eines MOS-FET angelegt wird, verwendet wird, wobei FETs, die ein geringeres Ausmaß an Spannungsfestigkeit haben, dafür verwendet werden können.
Gemäß 9 ist eine Ausgangsschaltung, für die zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut wird, gemäß einem ersten Ausführungsbeispiel der Erfindung zusammengesetzt aus einem Eingangsanschluss (IN), einem Freigabe-Eingangsanschluss (EB), einem Ausgangsanschluss (OUT), der an einem Anschlussflecken des integrierten Schaltkreises angeordnet ist, in welchem die Ausgangsschaltung eingebaut ist, einem NAND-Gatter (NAND₁) mit zwei Eingangsports, einem NOR-Gatter (NOR₂) mit zwei Eingangsports, normalerweise ausgeschalteten p-Kanal-FETs (P₁) bis (P₁), normalerweise ausgeschalteten n-Kanal-FET (N₁) bis (N₄) und (N₇) und Invertern (INV₁) und (INV₂). Ein Endwiderstand (R₁), der in einer externen Schaltung angeordnet ist, ist an den Ausgangsanschluss (OUT) angeschlossen.
Die in 9 dargestellte Schaltung ist die in 5 dargestellte Schaltung, wobei die Verbindung des Gateanschlusses des normalerweise ausgeschalteten p-Kanal-FET (P₄) vom Knoten (OUTN) zum Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₃) bewegt ist, und zu welcher normalerweise ausgeschaltete n-Kanal-FETs (N₂), (N₄) und (N₇) und normalerweise ausgeschaltete p-Kanal-FETs (P₆) und (P₇) neu eingeführt sind. Ein Knoten, der durch die Anschlussstelle des Drainanschlusses des normalerweise ausgeschalteten n-Kanal-FET (N₃) und des Gateanschlusses des normalerweise ausgeschalteten p-Kanal-FET (P₄) definiert ist, ist mit (SP₄) bezeichnet.
Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂) ist an die interne Leistungsversorgung (V_DD) angeschlossen, der Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂) ist an den Ausgangsanschluss (OUT) angeschlossen und der Sourceanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂) ist an den Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₁) angeschlossen. Der Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₃) ist nicht an den Ausgangsanschluss (OUT) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₄) ist an die interne Leistungsversorgung (V_DD) angeschlossen, der Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₄) ist an den Knoten (G) angeschlossen und der Sourceanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₄) ist an den Knoten (SP₄) angeschlossen. Der Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₃) ist nicht an den Knoten (G) angeschlossen. Eine Parallelschaltung aus dem normalerweise ausgeschalteten n-Kanal-FET (N₇) und dem normalerweise ausgeschalteten p-Kanal-FET (P₁) ist zwischen dem Ausgangsanschluss (OUT) und dem Eingangsanschluss des Inverters (INV₂) angeschlossen. Der Eingangsanschluss des Inverters (INV₂) ist nicht an den Ausgangsanschluss (OUT) angeschlossen. Ein am Eingangsanschluss des Inverters (INV₂) angeschlossener Knoten wird (Y) genannt. Der Gateanschluss und der Sourceanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₁) sind an die interne Leistungsversorgung (V_DD) angeschlossen, und der Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₆) ist an den Knoten (Y) angeschlossen. Der normalerweise ausgeschaltete p-Kanal-FET (P₁), der auf die vorangehende Weise angeschlossen ist, bleibt in einer AUS-Position, solange das Potential des Knotens (Y) kleiner als die interne Leistungsversorgung (V_DD) ist.
Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₇) ist an die interne Leistungsversorgung (V_DD) angeschlossen, seine erste Elektrode (entweder der Drainanschluss oder der Sourceanschluss) ist an den Ausgangsanschluss (OUT) angeschlossen und seine zweite Elektrode (entweder der Sourceanschluss oder der Drainanschluss) ist an den Knoten (Y) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₁) ist an den Knoten (G) angeschlossen, seine erste Elektrode (entweder der Drainanschluss oder der Sourceanschluss) ist an den Knoten (Y) angeschlossen und seine zweite Elektrode (entweder der Sourceanschluss oder der Drainanschluss) ist an den Ausgangsanschluss (OUT) angeschlossen.
Der Ausgangsanschluss (OUT) ist an den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₂), die Sourceanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₄) und (P₅), die zweite Elektrode des normalerweise ausgeschalteten p-Kanal-FET (P₁), den Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂) und die erste Elektrode des normalerweise ausgeschalteten n-Kanal-FET (N₇) angeschlossen. Der Knoten (G) ist an die Gateanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₂), (P₃) und (P₁), den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₄) und den Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₄) angeschlossen. Der Knoten (OUTN) ist an den Ausgangsanschluss des Inverters (INV₂) und den Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₃) angeschlossen.
Unter der Annahme, dass der Freigabe-Eingangsanschluss (EB) auf einen "L"-Pegel oder 0V eingestellt ist, wird nachfolgend der Betrieb der Ausgangsschaltung gemäß dem dritten Beispiel beschrieben.
Gemäß 9 ist ungeachtet der Polarität des an den Eingangsanschluss (IN) angelegten Signals der Ausgangspegel des NAND-Gatters (NAND₁) oder das Potential des Knotens (PG) "H" oder z.B. 3V. Als Ergebnis ist der normalerweise ausgeschaltete p-Kanal-FET (P₁) in einer AUS-Position. Da das Ausgangspotential des NOR-Gatters (NOR₂) oder der Potentialpegel des Knotens (NG) ungeachtet der Polarität des an den Eingangsanschluss (IN) angelegten Signals "L" ist, ist der normalerwreise ausgeschaltete n-Kanal-FET (N₁) in einer AUS-Position. Auf diese Weise sind solange wie an den Freigabe-Eingangsanschluss (EB) ein "L"-Pegelsignal angelegt ist, sowohl der normalerweise ausgeschaltete p-Kanal-FET (P₁) als auch der normalerweise ausgeschaltete n-Kanal-FET (N₁) in einer AUS-Position. Somit ist der Impedanzpegel des Ausgangsanschlusses (OUT) ungeachtet des Potentialpegels des Eingangsanschlusses (IN) hoch. Das Potential des Ausgangsanschlusses (OUT) ist identisch zu demjenigen der externen Leistungsversorgung (V_CC) oder 5V, weil er an die externe Leistungsversorgung (V_CC) über den Endwiderstand (R₁) angeschlossen ist. Da der Potentialpegel des Ausgangsanschlusses (OUT) 5V ist, ist der Potentialpegel des Knotens (SP₄) nicht höher als (V_DD – V_th). Somit ist der normalerweise ausgeschaltete p-Kanal-FET (P₄) in einer EIN-Position. Der Potentialpegel des Knotens (G) ist identisch zu demjenigen des Ausgangsanschlusses (OUT) oder 5V. Da der Potentialpegel des Ausgangsanschlusses (OUT) 5V ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₅) in einer EIN-Position, was resultierend den Potentialpegel der schwebenden Masse (B) auf dem Potentialpegel des Ausgangsanschlusses (OUT) oder 5V hält. Da der Potentialpegel des Ausgangsanschlusses (OUT) und des Knotens (G) 5V ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₂) in einer AUS-Position. Da der Potentialpegel des Ausgangsanschlusses (OUT) und der schwebenden Masse (B) 5V ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₃) ebenso in einer AUS-Position.
Da der Potentialpegel des Ausgangsanschlusses (OUT) und des Knotens (G) 5V ist, sind der normalerweise ausgeschaltete p-Kanal-FET (P₁) und der normalerweise ausgeschaltete n-Kanal-FET (N₇) in einer AUS-Position. Da der normalerweise ausgeschaltete p-Kanal-FET (P₇) den Potentialpegel des Knotens (Y) bis zu 3V erhöht hat, bevor der ausschaltet, bleibt der Potentialpegel des Knotens (Y) auf 3V. Somit ist der Potentialpegel des Ausgangsanschlusses des Inverters (INV₂) oder des Knotens (OUTN) "L", und der normalerweise ausgeschaltete n-Kanal-FET (N₃) ist AUS. Da der Potentialpegel des Knotens (G) 5V ist, ist der Potentialpegel des Sourceanschlusses des normalerweise ausgeschalteten n-Kanal-FET (N₄) oder des Knotens (SP₄) (5V – 2V_th).
Auf die vorangehende Weise sind unter der Voraussetzung, dass der Freigabe-Eingangsanschluss (EB) auf einen "L"-Pegel eingestellt ist, die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) AUS, und ist der Impedanzpegel des Drainanschlusses des normalerweise ausgeschalteten p-Kanal-FET (P₁) oder des Knotens (S) hoch. Somit fließt kein Leckstrom zur internen Leistungsversorgung (V_DD) vom Ausgangsanschluss (OUT) über den Knoten (S) und über die Masse des normalerweise ausgeschalteten p-Kanal-FET (P₁). Da die schwebende Masse (B) nicht an die interne Leistungsversorgung (V_DD) angeschlossen ist, fließt kein Leckstrom zur internen Leistungsversorgung (V_DD) von der schwebenden Masse (B) über den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₂) und über die Sourceanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₄) und (P₅). Da der Eingangsanschluss des Inverters (INV₂) an den Gateanschluss eines MOS-FET (nicht gezeigt) angeschlossen ist, der den Inverter (INV₂) bildet, ist sein Impedanzpegel hoch. Da der Drainanschluss und die Masse des normalerweise ausgeschalteten n-Kanal-FET (N₁) mit einer Gegenvorspannung zueinander versorgt werden, ist der Impedanzpegel des Drainanschlusses des normalerweise ausgeschalteten n-Kanal-FET (N₁) hoch. Somit fließt kein Leckstrom zur Erdung (GND) vom Ausgangsanschluss (OUT).
Unter der Annahme, dass der Freigabe-Eingangsanschluss (EB) auf einen "H"-Pegel oder 3V eingestellt ist, wird nachfolgend der Betrieb der Ausgangsschaltung gemäß dem ersten Ausführungsbeispiel beschrieben.
Gemäß 9 gibt unter der Voraussetzung, dass ein "L"-Pegelsignal oder 0V an den Eingangsanschluss (IN) angelegt wird, das NAND-Gatter (NAND₁) ein "H"-Pegelsignal aus, um den normalerweise ausgeschalteten p-Kanal-FET (P₁) auszuschalten. Das NOR-Gatter (NOR₂) gibt ein "H"-Pegelsignal aus, um zu veranlassen, dass der Potentialpegel des Knotens (NG) ein "H"-Pegel wird. Als Ergebnis ist der normalerweise ausgeschaltete n-Kanal-FET (N₁) EIN. Als Ergebnis ist der Potentialpegel des Ausgangsanschlusses (OUT) "L" oder 0V.
Da der Potentialpegel des Ausgangsanschlusses (OUT) "L" ist, ist der normalerweise ausgeschaltete n-Kanal-FET (N₇) EIN, was resultierend veranlasst, dass der Potentialpegel des Knotens (Y) "L" ist. Somit ist der Potentialpegel des Ausgangsanschlusses des Inverters (INV₂) oder des Knotens (OUTN) "H" oder 3V. Da der Potentialpegel des Knotens (OUTN) "H" ist, ist der normalerweise ausgeschaltete n-Kanal-FET (N₃) EIN und ist der normalerweise ausgeschaltete n-Kanal-FET (N₄) EIN. Da die normalerweise ausgeschalteten n-Kanal-FETs (N₃) und (N₄) EIN sind, ist der Potentialpegel der Knoten (G) und (SP₄) "L". Da der Potentialpegel des Knotens (G) und des Ausgangsanschlusses (OUT) "L" ist, sind die normalerweise ausgeschalteten p-Kanal-FETs (P₂), (P₄), (P₅) und (P₇) AUS. Da der Potentialpegel des Knotens (S) niedriger als V_th ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₃) ebenso AUS.
Unter der Voraussetzung, dass ein "H"-Pegelsignal an den Eingangsanschluss (IN) angelegt ist, wird der Ausgangspegel des NAND-Gatters (NAND₁) oder der Potentialpegel des Knotens (PG) zu "L" verschoben, was resultierend den normalerweise ausgeschalteten p-Kanal-FET (P₁) einschaltet. Der Ausgangspegel des NOR-Gatters (NOR₂) oder der Potentialpegel des Knotens (NG) wird zu "L" von "H" verschoben, was resultierend den normalerweise ausgeschalteten n-Kanal-FET (N₁) ausschaltet.
Da der normalerweise ausgeschaltete p-Kanal-FET (P₁) eingeschaltet hat, wird der Potentialpegel des Knotens (S) auf den Potentialpegel der internen Leistungsversorgung (V_DD) oder 3V erhöht. Da der Potentialpegel des Knotens (G) "L" ist, schalten die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) ein. Da der normalerweise ausgeschaltete p-Kanal-FET (P₂) eingeschaltet hat, erhöht sich der Potentialpegel des Ausgangsanschlusses (OUT) bis zu dem Pegel der internen Leistungsversorgung (V_DD) oder 3V. Da der normalerweise ausgeschaltete p-Kanal-FET (P₃) eingeschaltet hat, erhöht sich der Potentialpegel der schwebenden Masse (B) bis zum Pegel der internen Leistungsversorgung (V_DD) oder 3V.
Da sich der Potentialpegel des Ausgangsanschlusses (OUT) auf V_th, erhöht hat, schalten die normalerweise ausgeschalteten p-Kanal-FETs (P₄) und (P₁) ein. Als Ergebnis wird der Potentialpegel des Knotens (Y) identisch zum Potentialpegel des Ausgangsanschlusses (OUT). Der Potentialpegel des Knotens (G) wird auf einen "L"-Pegel geklemmt, bis der normalerweise ausgeschaltete n-Kanal-FET (N₇) ausschaltet. Eine Erhöhung des Potentialpegels des Ausgangsanschlusses (OUT) und des Knotens (G) bis zu demjenigen der internen Leistungsversorgung oder 3V verschiebt den Potentialpegel des Ausgangsanschlusses des Inverters (INV₂) oder des Knotens (OUTN) zu einem "L"-Pegel, was resultierend den normalerweise ausgeschalteten n-Kanal-FET (N₃) ausschaltet. Da der normalerweise ausgeschaltete n-Kanal-FET (N₃) eingeschaltet hat, wird der Potentialpegel des Knotens (G) identisch zu demjenigen des Ausgangsanschlusses (OUT) oder 3V, was resultierend den normalerweise ausgeschalteten p-Kanal-FET (P₇) ausschaltet. Der Potentialpegel des Knotens (SP₄) wird (3V – V_th). Da der Potentialpegel des Knotens (G) identisch zu demjenigen des Knotens (S) wird, schalten die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) aus.
Darauffolgend erhöht sich der Potentialpegel des Ausgangsanschlusses (OUT) bis zum Potentialpegel der externen Leistungsversorgung (V_CC) oder 5V, weil er an die externe Leistungsversorgung (V_CC) über den Endwiderstand (R₁) angeschlossen ist. Der normalerweise ausgeschaltete p-Kanal-FET (P₄) bleibt in einer EIN-Position. Wenn sich das Potential des Ausgangsanschlusses (OUT) bis zu (3V + V_th) erhöht hat, schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₅) ein, was resultierend veranlasst, dass der Potentialpegel der schwebenden Masse (B) identisch zu demjenigen des Ausgangsanschlusses (OUT) wird. Wenn sich das Potential des Ausgangsanschlusses (OUT) schließlich bis zu dem Pegel der externen Leistungsversorgung (V_CC) oder 5V erhöht hat, wird das Potential des Knotens (G) und der schwebenden Masse (B) 5V. Wenn das Potential des Ausgangsanschlusses (OUT) (3V + V_th) überschritten hat, bevor der normalerweise ausgeschaltete p-Kanal-FET (P₇) ausschaltet, schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₆) ein, um das Potential des Ausgangsanschlusses (OUT) auf das Potential (3V + V_th) zu klemmen.
Auf die vorangehende Weise sind auch Unterbedingungen, dass der Freigabe-Eingangsanschluss (EB) auf einen "H"-Pegel eingestellt ist und dass an den Eingangsanschluss (IN) ein "H"-Pegelsignal angelegt ist, die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) AUS. Als Ergebnis fließt kein Leckstrom in die interne Leistungsversorgung (V_DD) über den Knoten (S) und die Masse des normalerweise ausgeschalteten p-Kanal-FET (P₁). Da die schwebende Masse (B) nicht an die interne Leistungsversorgung (V_DD) angeschlossen ist, fließt kein Leckstrom von der schwebenden Masse (B) zur internen Leistungsversorgung (V_DD). Übrigens fließt kein Leckstrom zur Erdung (GMD) vom Eingangsanschluss des Inverters (INV₂) und vom Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₁).
Gemäß den 10A und 10B ist die Anstiegsrate eines Ausgangssignals groß, bis es bei der Spannung der internen Leistungsversorgung ankommt, selbst wenn der Widerstandswert eines Endwiderstands groß ist, und der Energieverbrauch ist gering, weil der Widerstandswert eines Endwiderstands groß ist.
Die vorangehende Beschreibung hat geklärt, dass das erste Ausführungsbeispiel erfolgreich eine Ausgangsschaltung mit einem Vorteil zur Verfügung gestellt hat, bei welchem die Anstiegsrate eines Ausgangssignals groß ist, bis es bei der Spannung der Leistungsversorgung ankommt, die bei der Ausgangsschaltung verwendet wird, selbst wenn der Widerstandswert eines Endwiderstands groß ist, und der Energieverbrauch gering ist, weil der Widerstandswert eines Endwiderstands groß ist, wobei ein Schaltungsaufbau, bei welchem die Leistungsversorgungsspannung der folgenden Stufe nicht zwischen dem Sourceanschluss und dem Drainanschluss, zwischen dem Gateanschluss und dem Sourceanschluss und zwischen dem Gateanschluss und dem Drainanschluss eines MOS-FET angelegt wird, verwendet wird, wodurch FETs, die eine geringeres Ausmaß an Spannungsfestigkeit haben, dafür verwendet werden können.

Claims

Ausgabeschaltung, welche aufweist: einen Feldeffekttransistor vom ersten Typ mit einem Kanal einer Leitfähigkeit, welcher aufweist: ein Gate, das mit einem ersten Knoten verbunden ist, eine erste Elektrode, die mit einer ersten Versorgungsspannung verbunden ist und eine zweite Elektrode, die mit einem zweiten Knoten verbunden ist, wobei der erste Knoten den Input empfängt; einen Feldeffekttransistor vom zweiten Typ mit einem Kanal einer Leitfähigkeit, welcher aufweist: ein Gate, das mit einem dritten Knoten verbunden ist, eine erste Elektrode, die mit dem zweiten Knoten verbunden ist und eine zweite Elektrode, die mit einem vierten Knoten verbunden ist, sowie ein Substrat, das mit einem fünften Knoten verbunden ist, welches schwebend (floating) ist, wobei der vierte Knoten das Ausgangssignal liefert; einen Feldeffekttransistor vom dritten Typ, welcher einen Kanal einer Leitfähigkeit aufweist sowie ferner ein Gate, das mit einem sechsten Knoten verbunden ist, eine erste Elektrode, die mit dem dritten Knoten verbunden ist, eine zweite Elektrode, die mit dem vierten Knoten verbunden ist und ein Substrat, das mit dem fünften Knoten verbunden ist; einen Feldeffekttransistor vom vierten Typ, welcher einen Kanal der entgegengesetzten Leitfähigkeit aufweist und ferner aufweist: ein Gate, das mit der ersten Spannungsversorgung verbunden ist, eine erste Elektrode, die mit dem vierten Knoten verbunden ist und eine zweite Elektrode, die mit einem siebten Knoten verbunden ist; ein Feldeffekttransistor vom fünften Typ, welcher einen Kanal einer Leitfähigkeit aufweist und ferner aufweist: ein Gate, das mit dem dritten Knoten verbunden ist, eine erste Elektrode, die mit dem siebten Knoten verbunden ist, eine zweite Elektrode, die mit dem vierten Knoten verbunden ist und ein Substrat, das mit dem fünften Knoten verbunden ist; eine Invertereinrichtung, welche einen Eingangsanschluß, der mit dem siebten Knoten und einen Ausgangsanschluß, der mit einem achten Knoten verbunden ist, aufweist; einen Feldeffekttransistor vom sechsten Typ, welcher einen Kanal der entgegengesetzten Leitfähigkeit aufweist und ferner aufweist: ein Gate, das mit dem achten Knoten verbunden ist, eine erste Elektrode, die mit einer zweiten Spannungsversorgung verbunden ist und eine zweite Elektrode, die mit dem sechsten Knoten verbunden ist; und einen Feldeffekttransistor vom siebten Typ, welcher einen Kanal der entgegengesetzten Leitfähigkeit aufweist und ferner aufweist: ein Gate, das mit der ersten Spannungsversorgung verbunden ist, eine erste Elektrode, die mit dem sechsten Knoten verbunden ist und eine zweite Elektrode, die mit dem dritten Knoten verbunden ist.
Eine Ausgangsschaltung nach Anspruch 1, welche ferner aufweist: einen Feldeffekttransistor vom achten Typ, welche einen Kanal einer Leitfähigkeit aufweist und ferner aufweist: ein Gate, das mit der ersten Spannungsversorgung verbunden ist, eine erste Elektrode, die mit der ersten Spannungsversorgung verbunden ist und eine zweite Elektrode, die mit dem siebten Knoten verbunden ist.
Ausgangsschaltung nach Anspruch 1, welche ferner aufweist: einen Feldeffekttransistor vom neunten Typ, welcher einen Kanal einer Leitfähigkeit aufweist, welcher ferner aufweist: ein Gate, das mit dem dritten Knoten verbunden ist, eine erste Elektrode, die mit dem zweiten Knoten verbunden ist, eine zweite Elektrode, die mit dem fünften Knoten verbunden ist und ein Substrat, das mit dem fünften Knoten verbunden ist.
Ausgangsschaltung nach Anspruch 1, welche ferner aufweist: einen Feldeffekttransistor vom zehnten Typ mit einem Kanal einer Leitfähigkeit, welcher ferner aufweist: ein Gate, das mit der ersten Spannungsversorgung verbunden ist, eine erste Elektrode, die mit dem vierten Knoten verbunden ist, eine zweite Elektrode, die mit dem fünften Knoten verbunden ist und ein Substrat, das mit dem fünften Knoten verbunden ist.
Ausgangsschaltung nach Anspruch 1, welche ferner aufweist: einen ersten Eingangsanschluß, der mit dem ersten Knoten verbunden ist; einen zweiten Eingangsanschluß, der mit dem neunten Knoten verbunden ist; einen Ausgangsanschluß, der mit dem vierten Knoten verbunden ist; einen Feldeffekttransistor vom elften Typ mit einem Kanal der entgegengesetzten Leitfähigkeit, welcher ferner aufweist: ein Gate, das mit dem neunten Knoten verbunden ist, eine erste Elektrode, die mit der zweiten Spannungsversorgung verbunden ist, eine zweite Elektrode, die mit einem zehnten Knoten verbunden ist; und einen Feldeffektransistor vom zwölften Typ mit einem Kanal der entgegengesetzten Leitfähigkeit, welcher ferner aufweist: ein Gate, das mit der ersten Spannungsversorgung verbunden ist, eine erste Elektrode, die mit dem zehnten Knoten verbunden ist und eine zweite Elektrode, die mit dem vierten Knoten verbunden ist.