JPH08307235A

JPH08307235A - 出力回路

Info

Publication number: JPH08307235A
Application number: JP7105499A
Authority: JP
Inventors: Shoichi Yoshizaki; 昇一吉崎
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1995-04-28
Filing date: 1995-04-28
Publication date: 1996-11-22

Abstract

(57)【要約】【目的】３ステートを出力する出力回路において、電
源電圧がオフの時に出力信号端子に電圧を印加しても、
出力信号端子から出力回路内部へのリーク電流が発生し
ない出力回路を提供する。【構成】入出力信号端子ＩＯと、電源電圧を入出力信
号端子ＩＯに出力する第１のＰ型ＭＯＳトランジスタ１
１１との間に逆流防止回路２０１を設けた構成であり、
逆流防止回路２０１は、第１のＰ型ＭＯＳトランジスタ
１１１と入出力信号端子ＩＯの間に第２のＰ型ＭＯＳト
ランジスタ２０２を介して接続した構成を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、出力回路内の電源電圧
（以下「オンチップ電源電圧」という）がオフでも、出
力端子にリーク電流がない出力回路に関するものであ
る。

【０００２】

【従来の技術】従来のＣＭＯＳ出力回路では、オンチッ
プ電源をオフにすると、入出力信号端子からＰ型ＭＯＳ
トランジスタを通してオンチップ電源へリーク電流が発
生する。従って、バスに複数の機器が接続されており、
使用しない機器もしくはプリント基板だけの電源をオフ
にすることができるようなシステムを構成する場合はＣ
ＭＯＳ出力回路では対応できず、プルアップにＮ型ＭＯ
Ｓトランジスタを使った出力回路やＮＰＮ型バイポーラ
トランジスタを使った出力回路が使用されてきた。しか
しながら、プルアップにＮ型ＭＯＳトランジスタやＮＰ
Ｎ型バイポーラトランジスタを使った出力回路では、ハ
イレベル出力信号がオンチップ電源電圧より低くなって
しまう。近年、電子機器の低消費電力化の要望に伴いＬ
ＳＩ内部回路の電源電圧が３Ｖやそれ以下の低い電圧に
なってきており、ハイレベル出力信号がオンチップ電源
電圧より低いと、信号振幅が小さいために十分なノイズ
マージンが確保できないという問題点がある以下、図面を用いて従来の出力回路について説明する。
この出力回路は、ハイレベル、ロウレベル、ハイインピ
ーダンスのいずれかの電位状態を出力するＣＭＯＳ回路
である。

【０００３】図２は従来の出力回路、およびその出力回
路を用いたシステムの構成図である。

【０００４】図２において、１０は従来の出力回路を内
蔵したＬＳＩである。さらに２０、３０は、ＬＳＩ１０
と信号のやりとりを行うＬＳＩである。ＶＤＤ、ＶＳ
Ｓ、ＩＯは、それぞれＬＳＩ１０における電源端子、グ
ランド端子、入出力信号端子である。また、ＶＤＤ２、
ＶＳＳ２、ＩＯ２は、それぞれＬＳＩ２０における電源
端子、グランド端子、入出力信号端子であり、同様に、
ＶＤＤ３、ＶＳＳ３、ＩＯ３は、それぞれＬＳＩ３０に
おける電源端子、グランド端子、入出力信号端子であ
る。３０１は信号バスであって、ＬＳＩ１０の入出力信
号端子ＩＯ、およびＬＳＩ２０の入出力信号端子ＩＯ
２、およびＬＳＩ３０の入出力信号端子ＩＯ３の間を接
続している。ＬＳＩ１０、ＬＳＩ２０、ＬＳＩ３０はこ
の信号バス３０１を経由して互いに信号のやりとりを行
っている。

【０００５】また、１００はＬＳＩ１０における従来の
出力回路であって、この出力回路１００の出力信号は入
出力信号端子ＩＯより出力される。ｎＩＮおよびＩＮは
出力回路１００の入力信号端子である。１１１はＰ型Ｍ
ＯＳトランジスタであって、両端は電源端子ＶＤＤおよ
び入出力信号端子ＩＯに接続し、制御端子（以下ゲート
と呼ぶ）は入力信号端子ｎＩＮに接続し、基板は電源端
子ＶＤＤに接続している。また、１１２はＮ型ＭＯＳト
ランジスタであって、両端はグランド端子ＶＳＳおよび
入出力信号端子ＩＯに接続し、ゲートは入力信号端子Ｉ
Ｎに接続し、基板はグランド端子ＶＳＳに接続してい
る。従って、出力回路１００はＰ型ＭＯＳトランジスタ
１１１とＮ型ＭＯＳトランジスタ１１２よりなるＣＭＯ
Ｓ構成の出力回路である。

【０００６】さらに、１２１は入力回路であり、ＯＵＴ
は入力回路１２１の出力信号端子である。入力回路１２
１は、入出力信号端子ＩＯより入力信号を受け取り、出
力信号端子ＯＵＴより出力する。

【０００７】以上のように構成された出力回路、および
その出力回路を用いたシステムについて、以下その動作
について説明する。なお、以下の説明ではディジタル信
号のハイレベルを「”Ｈ”」とし、ロウレベルを「”
Ｌ”」とする。

【０００８】入力信号端子ＩＮおよびｎＩＮを”Ｌ”に
すると、Ｐ型ＭＯＳトランジスタ１１１はオン状態、Ｎ
型ＭＯＳトランジスタ１１２はオフ状態となり、入出力
信号端子ＩＯからは”Ｈ”が出力される。この”Ｈ”信
号は、信号バス３０１を経由してＬＳＩ２０、ＬＳＩ３
０に伝達される。また、入力信号端子ＩＮおよびｎＩＮ
を”Ｈ”にすると、Ｐ型ＭＯＳトランジスタ１１１はオ
フ状態、Ｎ型ＭＯＳトランジスタ１１２はオン状態とな
り、入出力信号端子ＩＯからは”Ｌ”が出力される。こ
の”Ｌ”信号も同様に、信号バス３０１を経由してＬＳ
Ｉ２０、ＬＳＩ３０に伝達される。さらに、入力信号端
子ＩＮを”Ｈ”、ｎＩＮを”Ｌ”にすると、Ｐ型ＭＯＳ
トランジスタ１１１およびＮ型ＭＯＳトランジスタ１１
２はともにオフ状態となり、入出力信号端子ＩＯはハイ
インピーダンス状態となる。このときＬＳＩ１０は入力
信号を受けつけることができ、ＬＳＩ２０もしくはＬＳ
Ｉ３０からの出力信号は、信号バス３０１から入出力信
号端子ＩＯを経由して入力回路１２１に伝達し、出力信
号端子ＯＵＴより出力する。

【０００９】

【発明が解決しようとする課題】しかしながら、上記の
ような構成では、入出力信号端子ＩＯに電源端子ＶＤＤ
より高い電圧を印加した場合は、Ｐ型ＭＯＳトランジス
タ１１１がオン状態となるため、入出力信号端子ＩＯか
ら電源端子ＶＤＤにリーク電流が発生する。

【００１０】従って、特に電源端子ＶＤＤがオフ状態と
なり供給電源が０Ｖのときは、発生するリーク電流によ
り信号バス３０１の”Ｈ”電位が低下するためＬＳＩ２
０とＬＳＩ３０間で正しい信号の伝達ができない。従っ
て、ＬＳＩ１０の機能が不必要な場合に、ＬＳＩ１０の
電源をオフにし、ＬＳＩ２０とＬＳＩ３０の電源のみオ
ンにしてシステム全体の消費電力の低減をはかることが
できない。また、システムのメンテナンス時に、ＬＳＩ
２０とＬＳＩ３０の電源をオンのまま、システム全体の
電源をオフにすることなしに、ＬＳＩ１０のみの電源を
オフにして部品の交換をすることができないという課題
を有していた。

【００１１】本発明は、リーク電流が発生することな
く、誤動作の無い安定した出力回路を提供することを目
的とする。

【００１２】

【課題を解決するための手段】上記問題を解決するため
に、請求項１記載の出力回路は、外部信号線が接続され
る出力信号端子と、制御信号に基づいて電源端子と出力
信号端子の間のオンオフを切り換える第１のＰ型ＭＯＳ
トランジスタと、グランド端子と出力信号端子の間のオ
ンオフを切り換える第１のＮ型ＭＯＳトランジスタとを
有し、出力信号端子の電位状態をハイレベル、ロウレベ
ル、ハイインピーダンスに切り換える出力回路におい
て、出力信号端子と第１のＰ型ＭＯＳトランジスタとの
間に出力信号端子側から電源端子側へ流れる電流を抑え
る逆流防止回路を設けたことを特徴とするものである。

【００１３】また、請求項２記載の出力回路は、請求項
１記載の構成に加えて、逆流防止回路が、出力信号端子
と第１のＰ型ＭＯＳトランジスタとの間に接続した第２
のＰ型ＭＯＳトランジスタを有し、電源端子に接続され
た電源がオフすると第２のＰ型ＭＯＳトランジスタがオ
フすることを特徴とするものである。

【００１４】また、請求項３記載の出力回路は、請求項
１記載の構成に加えて、逆流防止回路が、第２のＰ型Ｍ
ＯＳトランジスタおよび第３のＰ型ＭＯＳトランジスタ
と第２のＮ型ＭＯＳトランジスタとを有し、第２のＰ型
ＭＯＳトランジスタは第１のＰ型ＭＯＳトランジスタと
出力信号端子の間に接続し、第２のＰ型ＭＯＳトランジ
スタの基板は第３のＰ型ＭＯＳトランジスタを介して第
２のＰ型ＭＯＳトランジスタの制御端子に接続し、第３
のＰ型ＭＯＳトランジスタの基板は第２のＰ型ＭＯＳト
ランジスタの基板に接続し、また第２のＰ型ＭＯＳトラ
ンジスタの制御端子は第２のＮ型ＭＯＳトランジスタを
介してグランド電圧にも接続し、第３のＰ型ＭＯＳトラ
ンジスタの制御端子及び第２のＮ型ＭＯＳトランジスタ
の制御端子は電源端子に接続したことを特徴とするもの
である。

【００１５】また、請求項４記載の出力回路は、請求項
２記載の出力回路において、さらに逆流防止回路が、第
２のＰ型ＭＯＳトランジスタの基板と出力信号端子の間
に第４のＰ型ＭＯＳトランジスタを設けて接続し、電源
端子に接続された電源がオフすると第４のＰ型ＭＯＳト
ランジスタがオンすることにより、第２のＰ型ＭＯＳト
ランジスタの基板電位と出力信号端子の電位を等しくす
ることを特徴とするものである。

【００１６】また、請求項５記載の出力回路は、請求項
３記載の構成に加えて、制御端子を電源端子に接続し、
一端を出力信号端子に接続し、他端及び基板を前記第２
のＰ型ＭＯＳトランジスタの基板に接続した第４のＰ型
ＭＯＳトランジスタを備えたことを特徴とするものであ
る。

【００１７】また、請求項６記載の出力回路は、請求項
２または４記載の出力回路において、さらに逆流防止回
路が、電源端子と第２のＰ型ＭＯＳトランジスタの基板
の間に第５のＰ型ＭＯＳトランジスタを設けて接続し、
電源端子に接続された電源がオンすると第５のＰ型ＭＯ
Ｓトランジスタがオンすることにより、第２のＰ型ＭＯ
Ｓトランジスタの基板電位と電源端子の電位を等しくす
ることを特徴とするものである。

【００１８】また、請求項７記載の出力回路は、制御端
子を第２のＰ型ＭＯＳトランジスタの制御端子に接続
し、一端を電源端子に接続し、他端及び基板を第２のＰ
型ＭＯＳトランジスタの基板に接続した第５のＰ型ＭＯ
Ｓトランジスタを備えたことを特徴とするものである。

【００１９】また、請求項８記載の出力回路は、外部信
号線が接続される出力信号端子と、制御信号に基づいて
電源端子と出力信号端子の間のオンオフを切り換える第
１のＰ型ＭＯＳトランジスタと、グランド端子と出力信
号端子の間のオンオフを切り換える第１のＮ型ＭＯＳト
ランジスタとを有し、出力信号端子の電位状態をハイレ
ベル、ロウレベル、ハイインピーダンスに切り換える出
力回路において、出力信号端子と第１のＮ型ＭＯＳトラ
ンジスタとの間に出力信号端子側からグランド端子側へ
流れる電流を抑える逆流防止回路を設けたものである。

【００２０】

【作用】上記の請求項１または２記載の構成によれば、
電源がオフ状態、すなわち０Ｖとなり、出力信号端子
に”Ｈ”電圧が印加された場合でも、逆流防止回路があ
るので、電源端子側にリーク電流が流れ込まない。

【００２１】また、請求項３記載の構成によれば、第２
のＰ型ＭＯＳトランジスタのドレインと基板の間が順方
向となることにより、第２のＰ型ＭＯＳトランジスタの
基板が”Ｈ”電圧となり、第３のＰ型ＭＯＳトランジス
タはゲートが０Ｖであるためオン状態となり、オン状態
となった第３のＰ型ＭＯＳトランジスタを通して第２の
Ｐ型ＭＯＳトランジスタのゲートが”Ｈ”電圧となるた
め、第２のＰ型ＭＯＳトランジスタはオフ状態となる。
従って、出力信号端子に印加された”Ｈ”電圧は、電源
方向への電流経路がなくなるので、リーク電流は発生し
ない。

【００２２】また、請求項４または５記載の構成によれ
ば、電源がオフ状態になると第４のＰ型ＭＯＳトランジ
スタがオンするので、出力信号端子に印加された”Ｈ”
電圧を第２のＰ型ＭＯＳトランジスタの基板に供給する
ことができる。従って、第２のＰ型ＭＯＳトランジスタ
の閾値電圧の絶対値が小さい場合でも、確実に第２のＰ
型ＭＯＳトランジスタをオフすることができる。

【００２３】また、請求項６または７記載の構成によれ
ば、電源がオン状態になると第５のＰ型ＭＯＳトランジ
スタの制御端子にグランド電位が供給され、第５のＰ型
ＭＯＳトランジスタがオンするので、すぐに第２のＰ型
ＭＯＳトランジスタの基板電位を電源電位に等しくする
ことができる。

【００２４】上記の請求項８記載の構成によれば、出力
信号端子に負電位が印加された場合でも、逆流防止回路
があるので、グランド端子側にリーク電流が流れ込まな
い。

【００２５】

【実施例】以下本発明の実施例について、図面を参照し
ながら説明する。

【００２６】（第１の実施例）図１は本発明の第１の実
施例における出力回路、およびその出力回路を用いたシ
ステムの構成図である。

【００２７】図１において、１１は本発明の第１の実施
例における出力回路を内蔵したＬＳＩである。さらに２
０、３０は、ＬＳＩ１１と信号のやりとりを行うＬＳＩ
である。ＶＤＤ、ＶＳＳ、ＩＯは、それぞれＬＳＩ１１
における電源端子、グランド端子、入出力信号端子であ
る。また、ＶＤＤ２、ＶＳＳ２、ＩＯ２は、それぞれＬ
ＳＩ２０における電源端子、グランド端子、入出力信号
端子であり、同様に、ＶＤＤ３、ＶＳＳ３、ＩＯ３は、
それぞれＬＳＩ３０における電源端子、グランド端子、
入出力信号端子である。３０１は信号バスであって、Ｌ
ＳＩ１１の入出力信号端子ＩＯ、およびＬＳＩ２０の入
出力信号端子ＩＯ２、およびＬＳＩ３０の入出力信号端
子ＩＯ３の間を接続している。ＬＳＩ１１、ＬＳＩ２
０、ＬＳＩ３０はこの信号バス３０１を経由して互いに
信号のやりとりを行っている。

【００２８】また、１０１は本発明の第１の実施例にお
ける出力回路であって、この出力回路１０１の出力信号
は入出力信号端子ＩＯより出力される。ｎＩＮおよびＩ
Ｎは出力回路１０１の入力信号端子である。１１１はＰ
型ＭＯＳトランジスタ（第１のＰ型ＭＯＳトランジス
タ）であって、両端は電源端子ＶＤＤおよびＰ型ＭＯＳ
トランジスタ２０２に接続し、ゲートは入力信号端子ｎ
ＩＮに接続し、基板は電源端子ＶＤＤに接続している。
また、１１２はＮ型ＭＯＳトランジスタ（第１のＮ型Ｍ
ＯＳトランジスタ）であって、両端はグランド端子ＶＳ
Ｓおよび入出力信号端子ＩＯに接続し、ゲートは入力信
号端子ＩＮに接続し、基板はグランドＶＳＳに接続して
いる。

【００２９】２０１は逆流防止回路である。２０２はＰ
型ＭＯＳトランジスタ（第２のＰ型ＭＯＳトランジス
タ）であって、両端をＰ型ＭＯＳトランジスタ１１１お
よび入出力信号端子ＩＯに接続している。２０３はＰ型
ＭＯＳトランジスタ（第３のＰ型ＭＯＳトランジスタ）
であって、両端をＰ型ＭＯＳトランジスタ２０２の基板
およびＰ型ＭＯＳトランジスタ２０２のゲートに接続し
ている。２０４はＮ型ＭＯＳトランジスタ（第２のＮ型
ＭＯＳトランジスタ）であって、両端をＰ型ＭＯＳトラ
ンジスタ２０２のゲートおよびグランド端子ＶＳＳに接
続している。また、Ｐ型ＭＯＳトランジスタ２０３およ
びＮ型ＭＯＳトランジスタ２０４のゲートは電源端子Ｖ
ＤＤに接続している。

【００３０】さらに、１２１は入力回路であり、ＯＵＴ
は入力回路１２１の出力信号端子である。入力回路１２
１は、入出力信号端子ＩＯより入力信号を受け取り、出
力信号端子ＯＵＴより出力する。

【００３１】本発明の第１の実施例における出力回路が
従来の出力回路と特に異なる構成は、Ｐ型ＭＯＳトラン
ジスタ１１１と入出力信号端子ＩＯの間に逆流防止回路
２０１を設けている点である。

【００３２】以上のように構成された出力回路、および
その出力回路を用いたシステムについて、以下その動作
について説明する。

【００３３】まず逆流防止回路２０１の動作であるが、
ＬＳＩ１１の電源を投入した時点では、Ｐ型ＭＯＳトラ
ンジスタ２０３は、ゲートが電源端子ＶＤＤに接続して
いるのでオフ状態であり、Ｎ型ＭＯＳトランジスタ２０
４は、ゲートが電源端子ＶＤＤに接続しているのでオン
状態である。従って、Ｐ型ＭＯＳトランジスタ２０２の
ゲートは、Ｎ型ＭＯＳトランジスタ２０４によってプル
ダウンされ０Ｖになる。一方、Ｐ型ＭＯＳトランジスタ
２０３のソースおよび基板、さらにＰ型ＭＯＳトランジ
スタ２０２の基板については、ＬＳＩ１１の電源投入時
は０Ｖであるが、Ｐ型ＭＯＳトランジスタ１１１がオン
状態となった時点で、Ｐ型ＭＯＳトランジスタ２０２の
ソースと基板間のＰＮ接合が順方向となるので、ＶＤＤ
−０．７Ｖに充電される。０．７ＶはＰＮ接合のビルト
イン電圧である。また、Ｐ型ＭＯＳトランジスタ２０２
の基板電位は、Ｐ型ＭＯＳトランジスタ１１１がオン状
態のときはＶＤＤ−０．７Ｖとなるが、Ｐ型ＭＯＳトラ
ンジスタ１１１がオフ状態となれば、Ｐ型ＭＯＳトラン
ジスタ２０３がオフ状態であることより、フローティン
グ状態となる。また、Ｐ型ＭＯＳトランジスタ２０２に
ついては、ゲートがＮ型ＭＯＳトランジスタ２０４によ
ってプルダウンされ０Ｖであるので、基板電位が閾値電
圧以上、つまり約０．７Ｖ以上の時はオン状態である。

【００３４】入力信号端子ＩＮおよびｎＩＮを”Ｌ”に
すると、Ｐ型ＭＯＳトランジスタ１１１はオン状態、Ｎ
型ＭＯＳトランジスタ１１２はオフ状態となる。Ｐ型Ｍ
ＯＳトランジスタ１１１がオン状態になることで、Ｐ型
ＭＯＳトランジスタ２０２の基板がＶＤＤ−０．７Ｖに
なり、Ｐ型ＭＯＳトランジスタ２０２はオン状態となる
ので、入出力信号端子ＩＯからは”Ｈ”が出力される。
この”Ｈ”信号は、信号バス３０１を経由してＬＳＩ２
０、ＬＳＩ３０に伝達される。Ｐ型ＭＯＳトランジスタ
１１１およびＰ型ＭＯＳトランジスタ２０２は完全なオ
ン状態であるので、入出力信号端子ＩＯから出力され
る”Ｈ”信号の電圧は、電源電圧に等しい。

【００３５】また、入力信号端子ＩＮおよびｎＩＮを”
Ｈ”にすると、Ｐ型ＭＯＳトランジスタ１１１はオフ状
態となるため、電源端子ＶＤＤから入出力信号端子ＩＯ
への電流パスはなくなり、一方、Ｎ型ＭＯＳトランジス
タ１１２はオン状態となる。従って、入出力信号端子Ｉ
Ｏからは”Ｌ”が出力される。この”Ｌ”信号も同様
に、信号バス３０１を経由してＬＳＩ２０、ＬＳＩ３０
に伝達される。

【００３６】さらに、入力信号端子ＩＮを”Ｌ”、ｎＩ
Ｎを”Ｈ”にすると、Ｐ型ＭＯＳトランジスタ１１１お
よびＮ型ＭＯＳトランジスタ１１２はともにオフ状態と
なる。また、Ｐ型ＭＯＳトランジスタ２０３がオフ状態
であるので、Ｐ型ＭＯＳトランジスタ２０２の基板はフ
ローティング状態である。Ｐ型ＭＯＳトランジスタ１１
１およびＮ型ＭＯＳトランジスタ１１２がともにオフ状
態で、しかもＰ型ＭＯＳトランジスタ２０２の基板がフ
ローティング状態になることにより、入出力信号端子Ｉ
Ｏはハイインピーダンス状態となる。このときＬＳＩ１
１は入力信号を受けつけることができ、ＬＳＩ２０もし
くはＬＳＩ３０からの出力信号は、信号バス３０１から
入出力信号端子ＩＯを経由して入力回路１２１に伝達
し、出力信号端子ＯＵＴより出力する。

【００３７】次に、ＬＳＩ１１の電源端子ＶＤＤが０Ｖ
になり、入出力信号端子ＩＯに電圧を印加した場合の動
作を以下に述べる。

【００３８】ＬＳＩ１１の電源端子ＶＤＤが０Ｖで入出
力信号端子ＩＯに電圧を印加した場合、Ｐ型ＭＯＳトラ
ンジスタ２０２において、ドレインと基板間のＰＮ接合
が順方向になるため、Ｐ型ＭＯＳトランジスタ２０２の
基板電位は、入出力信号端子ＩＯの電位をＶＩＯとする
と、ＶＩＯ−０．７Ｖとなる。０．７ＶはＰＮ接合のビ
ルトイン電圧である。従って、Ｐ型ＭＯＳトランジスタ
２０３は、ゲートが０Ｖであるのに対して、ソースおよ
び基板にＶＩＯ−０．７Ｖなる電圧が加わるためオン状
態となる。一方、Ｎ型ＭＯＳトランジスタ２０４のゲー
トは０Ｖであるので、Ｎ型ＭＯＳトランジスタ２０４は
オフ状態である。従って、Ｐ型ＭＯＳトランジスタ２０
２のゲート電位はＶＩＯ−０．７Ｖとなる。Ｐ型ＭＯＳ
トランジスタ２０２の閾値電圧を−０．７Ｖにしておけ
ばＰ型ＭＯＳトランジスタ２０２はオン状態となること
はない。従って、入出力信号端子ＩＯからオンチップ電
源端子ＶＤＤにリーク電流が発生することはない。

【００３９】（第２の実施例）図３は本発明の第２の実
施例における出力回路、およびその出力回路を用いたシ
ステムの構成図である。

【００４０】図１と異なるのは、Ｐ型ＭＯＳトランジス
タ２０２の基板と電源端子ＶＤＤの間に、Ｐ型ＭＯＳト
ランジスタ２０５（第５のＰ型ＭＯＳトランジスタ）を
挿入し、さらにＰ型ＭＯＳトランジスタ２０２の基板と
入出力信号端子ＩＯの間に、Ｐ型ＭＯＳトランジスタ２
０６（第４のＰ型ＭＯＳトランジスタ）を挿入している
構成である。Ｐ型ＭＯＳトランジスタ２０５のゲートは
Ｐ型ＭＯＳトランジスタ２０２のゲートに、基板はＰ型
ＭＯＳトランジスタ２０２の基板に接続している。ま
た、Ｐ型ＭＯＳトランジスタ２０６のゲートは電源端子
ＶＤＤ、基板はＰ型ＭＯＳトランジスタ２０２の基板に
接続している。１２は本発明の第２の実施例における出
力回路を内蔵したＬＳＩである。１０２は第２の実施例
における出力回路である。

【００４１】図３において、図１と同一の機能を有する
ものには同一の符号を付してその詳細な説明を省略す
る。

【００４２】まず、Ｐ型ＭＯＳトランジスタ２０６は、
電源端子ＶＤＤが０Ｖになり入出力信号端子ＩＯに電圧
を印加した場合に、Ｐ型ＭＯＳトランジスタ２０２のゲ
ート電位および基板電位を入出力信号端子ＩＯの電位と
等しくする役割である。第１の実施例では、Ｐ型ＭＯＳ
トランジスタ２０２の閾値電圧を−０．７Ｖにしておけ
ばＰ型ＭＯＳトランジスタ２０２はオン状態になること
はなく、入出力信号端子ＩＯからオンチップ電源端子Ｖ
ＤＤにリーク電流が発生することはなかった。しかし、
ＬＳＩの製造上のばらつきによって、Ｐ型ＭＯＳトラン
ジスタ２０２の閾値電圧の絶対値が０．７Ｖより小さく
なった場合、たとえば閾値電圧が−０．６Ｖになった場
合は、Ｐ型ＭＯＳトランジスタ２０２がオン状態とな
り、入出力信号端子ＩＯから電源電源端子ＶＤＤにリー
ク電流が発生するおそれがある。これは、Ｐ型ＭＯＳト
ランジスタ２０２のドレインと基板間のＰＮ接合による
ビルトイン電圧により、Ｐ型ＭＯＳトランジスタ２０２
のゲート電圧が入出力信号端子ＩＯに対して０．７Ｖ低
くなることが原因である。すなわち、入出力信号端子Ｉ
Ｏに対してＰ型ＭＯＳトランジスタ２０２のゲート電圧
が０．７Ｖ低くなると、Ｐ型ＭＯＳトランジスタ２０２
の閾値電圧である−０．６Ｖより大きい電位差がゲート
とドレインの間に生じていることになるので、Ｐ型ＭＯ
Ｓトランジスタ２０２はオン状態になってしまう。

【００４３】本実施例では、このようなＬＳＩの製造上
のばらつきが生じた場合でもリーク電流の発生を防ぐこ
とができる回路を提供することができる。

【００４４】Ｐ型ＭＯＳトランジスタ２０６は、ゲート
を電源端子ＶＤＤに接続しているので、電源端子ＶＤＤ
が０Ｖになり入出力信号端子ＩＯに電圧を印加した場合
にオン状態となる。Ｐ型ＭＯＳトランジスタ２０６がオ
ン状態となることによって、Ｐ型ＭＯＳトランジスタ２
０２の基板電位は入出力信号端子ＩＯの電位と等しくな
る。さらに、Ｐ型ＭＯＳトランジスタ２０３もオン状態
であるので、Ｐ型ＭＯＳトランジスタ２０２のゲート電
圧は入出力信号端子ＩＯの電位と等しくなる。

【００４５】従って、第１の実施例のように、Ｐ型ＭＯ
Ｓトランジスタ２０２のゲート電圧が入出力信号端子Ｉ
Ｏに対して０．７Ｖ低くなることによって、入出力信号
端子ＩＯから電源端子ＶＤＤにリーク電流が発生するお
それがない。

【００４６】また、この実施例では、Ｐ型ＭＯＳトラン
ジスタ２０５を設けているので、さらに出力回路を安定
に動作させることができる。このＰ型ＭＯＳトランジス
タ２０５の役割について以下に説明する。

【００４７】Ｐ型ＭＯＳトランジスタ２０５は、電源端
子ＶＤＤに電源電圧が供給されており、ＬＳＩ１２が動
作状態にある場合に、Ｐ型ＭＯＳトランジスタ２０２の
基板電位を電源端子ＶＤＤの電位と等しくする役割であ
る。電源端子ＶＤＤに電源電圧が供給されているとき
は、Ｎ型ＭＯＳトランジスタ２０４がオン状態、Ｐ型Ｍ
ＯＳトランジスタ２０３ならびにＰ型ＭＯＳトランジス
タ２０６がオフ状態なので、Ｐ型ＭＯＳトランジスタ２
０５のゲート電位は”Ｌ”である。電源端子ＶＤＤが０
Ｖになり入出力信号端子ＩＯに電圧を印加したときは、
Ｎ型ＭＯＳトランジスタ２０４がオフ状態、Ｐ型ＭＯＳ
トランジスタ２０３ならびにＰ型ＭＯＳトランジスタ２
０６がオン状態なので、Ｐ型ＭＯＳトランジスタ２０５
のゲート電位は”Ｈ”である。Ｐ型ＭＯＳトランジスタ
２０５は、電源端子ＶＤＤに電源が供給されているとき
はオン状態となって、Ｐ型ＭＯＳトランジスタ２０２の
基板電位を電源端子ＶＤＤと同電位にし、電源端子ＶＤ
Ｄが０Ｖになり入出力信号端子ＩＯに電圧を印加したと
きはオフ状態となって、Ｐ型ＭＯＳトランジスタ２０２
の基板と電源端子ＶＤＤを遮断する。

【００４８】第１の実施例では、Ｐ型ＭＯＳトランジス
タ２０２の基板電位はＰ型ＭＯＳトランジスタ１１１が
オン状態となって初めてＶＤＤ−０．７Ｖに充電されて
いた。しかし、基板はある程度の大きさをもっているの
で充電するには時間を要し、すぐに基板を充電すること
はできない。このため基板電位が安定するまでの間は出
力回路としても安定な動作を行うことができない。

【００４９】ところが、この第２の実施例によれば、Ｐ
型ＭＯＳトランジスタ２０５を設けることにより、電源
端子ＶＤＤに電源電圧を供給した時点でＰ型ＭＯＳトラ
ンジスタ２０２の基板電位はすぐに電源端子ＶＤＤと同
電位となるので、Ｐ型ＭＯＳトランジスタ２０２の基板
電位の変動が少なくなり、より安定した動作を得ること
ができる。

【００５０】なお、第２の実施例ではＰ型ＭＯＳトラン
ジスタ２０５とＰ型ＭＯＳトランジスタ２０６の両方を
設けた構成を示したが、これら２つのＰ型ＭＯＳトラン
ジスタの機能、役割は独立のものであるので、Ｐ型ＭＯ
Ｓトランジスタ２０５、あるいはＰ型ＭＯＳトランジス
タ２０６のどちらか一方のみを設ける構成であってもよ
い。

【００５１】また、上記２つの実施例では、出力端子と
しての機能と入力端子としての機能の両方を有する入出
力信号端子ＩＯを備えた出力回路を例に説明したが、単
に出力機能のみを有する出力信号端子を備えた出力回路
であっても本発明を適用できる。

【００５２】さらに上記２つの実施例では、入出力信号
端子ＩＯと第１のＰ型ＭＯＳトランジスタの間に逆流防
止回路を設ける構成としたが、これに限らず、入出力信
号端子ＩＯと第１のＮ型ＭＯＳトランジスタの間に逆流
防止回路を設ける構成であってもよい。この構成を採用
すれば、入出力信号端子ＩＯに負の電位が印加されたと
きに、グランド端子ＶＳＳ側にリーク電流が流れてしま
うことを防ぐことができる。

【００５３】図４は、入出力信号端子ＩＯと第１のＮ型
ＭＯＳトランジスタの間に逆流防止回路を設けた場合の
構成を示す実施例である。図４の構成では、第２の実施
例である図３の構成と同様機能の逆流防止回路１０３を
入出力信号端子ＩＯと第１のＮ型ＭＯＳトランジスタ１
１２の間に設けている。逆流防止回路１０３以外の構成
については図３と同じであるので説明を省略する。

【００５４】逆流防止回路１０３を図４に基づいて説明
する。２３２はＮ型ＭＯＳトランジスタ（第３のＮ型Ｍ
ＯＳトランジスタ）であって、両端をＮ型ＭＯＳトラン
ジスタ１１２および入出力信号端子ＩＯに接続してい
る。２３３はＰ型ＭＯＳトランジスタ（第６のＰ型ＭＯ
Ｓトランジスタ）であって、両端をＮ型ＭＯＳトランジ
スタ２３２の基板およびＮ型ＭＯＳトランジスタ２３２
のゲートに接続している。２３４はＰ型ＭＯＳトランジ
スタ（第７のＰ型ＭＯＳトランジスタ）であって、両端
をＮ型ＭＯＳトランジスタ２３２のゲートおよび電源端
子ＶＤＤに接続している。また、Ｐ型ＭＯＳトランジス
タ２３３およびＰ型ＭＯＳトランジスタ２３４のゲート
はグランド端子ＶＳＳに接続している。

【００５５】また、Ｎ型ＭＯＳトランジスタ２３２の基
板とグランド端子ＶＳＳの間に、Ｎ型ＭＯＳトランジス
タ２３５（第４のＮ型ＭＯＳトランジスタ）を挿入し、
さらにＮ型ＭＯＳトランジスタ２３２の基板と入出力信
号端子ＩＯの間に、Ｎ型ＭＯＳトランジスタ２３６（第
５のＮ型ＭＯＳトランジスタ）を挿入している構成であ
る。Ｎ型ＭＯＳトランジスタ２３５のゲートはＮ型ＭＯ
Ｓトランジスタ２３２のゲートに、基板はＮ型ＭＯＳト
ランジスタ２３２の基板に接続している。また、Ｎ型Ｍ
ＯＳトランジスタ２３６のゲートはグランド端子ＶＳ
Ｓ、基板はＮ型ＭＯＳトランジスタ２３２の基板に接続
している。

【００５６】以上の構成によれば、入出力信号端子ＩＯ
が負電位になったときにグランド端子ＶＳＳへ流れよう
とするリーク電流を確実に遮断でき、また図３に示した
逆流防止回路と同等の機能を有する回路を実現できる。

【００５７】なお、この図４の回路では、図３の逆流防
止回路と同等機能のものを入出力信号端子ＩＯと第１の
Ｎ型ＭＯＳトランジスタの間に設けた場合を示したが、
同様の考え方で図１の逆流防止回路と同等機能のものを
入出力信号端子ＩＯと第１のＮ型ＭＯＳトランジスタの
間に設けることもできる。この場合は、図４におけるＮ
型ＭＯＳトランジスタ２３５とＮ型ＭＯＳトランジスタ
２３６を取り除いた構成となる。

【００５８】

【発明の効果】以上説明したように、本発明の出力回路
によれば、オンチップ電源がオフの時に出力信号端子に
電圧を印加した場合でも、出力信号端子からオンチップ
電源にリーク電流が発生することはないので、システム
全体の電源オンのままでも不要な回路の電源のみオフに
できる。さらに、”Ｈ”出力信号がオンチップ電源電圧
であるため信号振幅が大きく、プルアップにＮ型ＭＯＳ
トランジスタやＮＰＮ型バイポーラトランジスタを使っ
た出力回路のようにノイズマージンが小さくなるという
弊害がない。

【００５９】また、第４のＰ型ＭＯＳトランジスタを設
けることにより、第２のＰ型ＭＯＳトランジスタの閾値
電圧の絶対値が小さい場合や、ＬＳＩ製造上の誤差があ
る場合でも、確実に第２のＰ型ＭＯＳトランジスタをオ
フすることができる。従って、より確実にリーク電流の
発生を防止できる。

【００６０】さらに、第５のＰ型ＭＯＳトランジスタを
設けることにより、すぐに第２のＰ型ＭＯＳトランジス
タの基板電位を電源電位に等しくすることができるの
で、出力回路の出力電位をすぐに安定にすることができ
る。

【００６１】また、逆流防止回路を出力信号端子と第１
のＮ型ＭＯＳトランジスタの間に設ければ、出力信号端
子に負電位が印加された場合でも、グランド端子側にリ
ーク電流が流れ込まない。

【図面の簡単な説明】

【図１】本発明の第１の実施例における出力回路を用い
たシステム構成を示す図

【図２】従来の出力回路を用いたシステム構成を示す図

【図３】本発明の第２の実施例における出力回路を用い
たシステム構成を示す図

【図４】さらに他の実施例における出力回路を用いたシ
ステム構成を示す図

【符号の説明】

１０従来の出力回路を内蔵したＬＳＩ２０ＬＳＩ１０、１１、１２、１３と信号のやりとり
を行うＬＳＩ３０ＬＳＩ１０、１１、１２、１３と信号のやりとり
を行うＬＳＩ１００従来の出力回路３０１信号バス１１１Ｐ型ＭＯＳトランジスタ１１２Ｎ型ＭＯＳトランジスタ１２１入力回路ＶＤＤ電源端子ＶＳＳグランド端子ＩＯ入出力信号端子ＶＤＤ２ＬＳＩ２０における電源端子ＶＳＳ２ＬＳＩ２０におけるグランド端子ＩＯ２ＬＳＩ２０における入出力信号端子ＶＤＤ３ＬＳＩ３０における電源端子ＶＳＳ３ＬＳＩ３０におけるグランド端子ＩＯ３ＬＳＩ３０における入出力信号端子ｎＩＮ入力信号端子ＩＮ入力信号端子ＯＵＴ入力回路１２１の出力信号端子１１本発明の第１の実施例における出力回路を内蔵し
たＬＳＩ１０１本発明の第１の実施例の出力回路２０１逆流防止回路２０２Ｐ型ＭＯＳトランジスタ２０３Ｐ型ＭＯＳトランジスタ２０４Ｎ型ＭＯＳトランジスタ２０５Ｐ型ＭＯＳトランジスタ２０６Ｐ型ＭＯＳトランジスタ２１０逆流防止回路２１１逆流防止回路２３２Ｎ型ＭＯＳトランジスタ２３３Ｐ型ＭＯＳトランジスタ２３４Ｐ型ＭＯＳトランジスタ２３５Ｎ型ＭＯＳトランジスタ２３６Ｎ型ＭＯＳトランジスタ

Claims

【特許請求の範囲】

【請求項１】外部信号線が接続される出力信号端子と、
制御信号に基づいて電源端子と前記出力信号端子の間の
オンオフを切り換える第１のＰ型ＭＯＳトランジスタ
と、グランド端子と前記出力信号端子の間のオンオフを
切り換える第１のＮ型ＭＯＳトランジスタとを有し、前
記出力信号端子の電位状態をハイレベル、ロウレベル、
ハイインピーダンスに切り換える出力回路において、前
記出力信号端子と前記第１のＰ型ＭＯＳトランジスタと
の間に前記出力信号端子側から前記電源端子側へ流れる
電流を抑える逆流防止回路を設けたことを特徴とする出
力回路。
【請求項２】逆流防止回路は、前記出力信号端子と前記
第１のＰ型ＭＯＳトランジスタとの間に接続した第２の
Ｐ型ＭＯＳトランジスタを有し、前記電源端子に接続さ
れた電源がオフすると前記第２のＰ型ＭＯＳトランジス
タがオフすることを特徴とする請求項１記載の出力回
路。
【請求項３】逆流防止回路は、第２のＰ型ＭＯＳトラン
ジスタおよび第３のＰ型ＭＯＳトランジスタと第２のＮ
型ＭＯＳトランジスタとを有し、前記第２のＰ型ＭＯＳ
トランジスタは前記第１のＰ型ＭＯＳトランジスタと前
記出力信号端子の間に接続し、前記第２のＰ型ＭＯＳト
ランジスタの基板は前記第３のＰ型ＭＯＳトランジスタ
を介して前記第２のＰ型ＭＯＳトランジスタの制御端子
に接続し、前記第３のＰ型ＭＯＳトランジスタの基板は
前記第２のＰ型ＭＯＳトランジスタの基板に接続し、ま
た前記第２のＰ型ＭＯＳトランジスタの制御端子は前記
第２のＮ型ＭＯＳトランジスタを介してグランド電圧に
も接続し、前記第３のＰ型ＭＯＳトランジスタの制御端
子及び前記第２のＮ型ＭＯＳトランジスタの制御端子は
電源端子に接続したことを特徴とする請求項１記載の出
力回路。
【請求項４】請求項２記載の出力回路において、さらに
逆流防止回路は、前記第２のＰ型ＭＯＳトランジスタの
基板と前記出力信号端子の間に第４のＰ型ＭＯＳトラン
ジスタを設けて接続し、前記電源端子に接続された電源
がオフすると前記第４のＰ型ＭＯＳトランジスタがオン
することにより、前記第２のＰ型ＭＯＳトランジスタの
基板電位と前記出力信号端子の電位を等しくすることを
特徴とする出力回路。
【請求項５】制御端子を前記電源端子に接続し、一端を
前記出力信号端子に接続し、他端及び基板を前記第２の
Ｐ型ＭＯＳトランジスタの基板に接続した第４のＰ型Ｍ
ＯＳトランジスタを備えたことを特徴とする請求項３記
載の出力回路。
【請求項６】請求項２または４記載の出力回路におい
て、さらに逆流防止回路は、前記電源端子と前記第２の
Ｐ型ＭＯＳトランジスタの基板の間に第５のＰ型ＭＯＳ
トランジスタを設けて接続し、前記電源端子に接続され
た電源がオンすると前記第５のＰ型ＭＯＳトランジスタ
がオンすることにより、前記第２のＰ型ＭＯＳトランジ
スタの基板電位と前記電源端子の電位を等しくすること
を特徴とする出力回路。
【請求項７】制御端子を前記第２のＰ型ＭＯＳトランジ
スタの制御端子に接続し、一端を前記電源端子に接続
し、他端及び基板を前記第２のＰ型ＭＯＳトランジスタ
の基板に接続した第５のＰ型ＭＯＳトランジスタを備え
たことを特徴とする請求項３または５記載の出力回路。
【請求項８】外部信号線が接続される出力信号端子と、
制御信号に基づいて電源端子と前記出力信号端子の間の
オンオフを切り換える第１のＰ型ＭＯＳトランジスタ
と、グランド端子と前記出力信号端子の間のオンオフを
切り換える第１のＮ型ＭＯＳトランジスタとを有し、前
記出力信号端子の電位状態をハイレベル、ロウレベル、
ハイインピーダンスに切り換える出力回路において、前
記出力信号端子と前記第１のＮ型ＭＯＳトランジスタと
の間に前記出力信号端子側から前記グランド端子側へ流
れる電流を抑える逆流防止回路を設けたことを特徴とす
る出力回路。