KR100374247B1

KR100374247B1 - 입력회로와출력회로및입출력회로

Info

Publication number: KR100374247B1
Application number: KR10-1998-0010478A
Authority: KR
Inventors: 하루미 가와노; 아키히로 스시하라
Original assignee: 오끼 덴끼 고오교 가부시끼가이샤
Priority date: 1997-03-31
Filing date: 1998-03-26
Publication date: 2003-05-17
Also published as: DE69832828T2; US6400191B2; EP1239591A2; JP3544819B2; EP1229650A2; EP1229648A3; EP1229650A3; EP1229649A2; EP1229649B1; KR19980080700A; DE69832827T2; DE69832827D1; TW401657B; US6525576B2; EP1239591A3; EP1229650B1; EP0869616A3; US20010015669A1; EP1229648A2; DE69834756D1

Abstract

저소비전력화, 동작의 고속화 및 VIH 마진의 향상을 꾀한다. 내부전원 VDD는 외부전원 VCC보다도 낮다. 입출력단자(YPAD)에 전압 VCC가 입력된 경우에는, YPAD가 전압 VCC로 상승하기까지는 PMOS 트랜지스터(P7)가 온하고 있고, YPAD가 VDD보다 높아지면, P7가 OFF한다. 따라서, 출력단자 OUT는 내부전원레벨이 된다. 또, YPAD에서 "H"레벨의 전압을 출력하는 경우에는, YPAD가 전압 VDD로 상승하기까지는 PMOS 트랜지스터(P2)가 ON하고, YPAD가 VDD보다 높아지면 P2가 OFF한다. 따라서, YPAD는 VDD까지는 고속으로 상승하고, 그 다음에 풀업저항에 의해 외부전원레벨까지 상승한다.

Description

입력회로와 출력회로 및 입출력회로

본 발명은, 반도체 집적회로장치에 이용되는 입력회로, 출력회로, 입출력회로에 관한 것으로, 특히, 내부전원전압보다도 높은 신호전압이 입력되는 경우에 유효한 입력회로와 입출력회로 및 신호출력단자의 전압이 전원전압보다도 높아지는 경우에 유효한 출력회로 및 입출력회로에 관한 것이다.

도 24는 반도체 집적회로장치(LSI칩)에 이용되는 종래의 입력회로를 나타내는 회로도이다. 또, 도 25는 도 24에 나타내는 종래의 입력회로에서의 동작 타이밍도이다. 도 24에 나타내는 입력회로는, 내압이 약한 프로세스에 의한 LSI에 이용되고, 외부에서의 0∼5[V]진폭의 입력신호를, 항상 ON으로 되어 있는 NMOS 트랜지스터(N1)00에 의해 0∼(VDD-NMOS 문턱전압)까지의 진폭으로 하여, 동일칩의 내부회로에 주는 것이었다. 그리고, 내부회로의 경계치를 낮게 설정하고 있었다.

또한, 도 26은 LSI칩에 이용되는 종래의 출력회로를 나타내는 회로도이다. 또한, 도 27은 도 26에 나타내는 종래의 출력회로에서의 동작타이밍도이다. 도 26에 나타내는 출력회로는, 내압이 약한 프로세스에 의해 LSI에 이용되고, 항상 온(ON)되어 있은 NMOS 트랜지스터(N101)을 설치한 오픈드레인회로를, 외부에 설치된 5[V]에의 플업저항(R1)에 접속한 것이었다. NMOS 트랜지스터(N101)에 의해, N102의 드레인, 소스전극사이에는 5[V]의 전위차는 생기지 않는다.

도 24에 나타낸 종래의 입력회로에서는, 내부전원전압 VDD를 3[V]로 하면,5[V]의 전압이 입력되었을 때에, 노드(Y)의 전위는 VDD-NMOS 문턱치가 되기 때문에, 약 2.3〔V]가 된다. 그 때문에, 입력회로의 VIH 규격에 대해 여유가 없게 된다고 하는 문제가 있었다. VIH 규격이란 입력회로로부터의 "H"레벨 전압에 내부회로의 문턱치에 대하여 충분한 마진을 갖게 할 수가 있는지 아닌지를 나타내는 규격이다. 또한 도 26에 나타낸 종래의 출력회로에서는, 출력파형의 상승은 플업저항(R1)의 값에 의해 결정되며, 고속으로 동작시키기 위해서는 R1의 저항값을 작게 해야 한다. 그러나 저항값을 작게 함으로써 전류를 많이 소비하게 된다. 반대로 소비전류를 작게 하기 위해서 저항값을 크게 하면, 출력파형의 상승이 늦어져서 고속성을 손상한다고 하는 문제점이 있었다.

본 발명은 이러한 종래의 문제를 해결하는 것으로, 충분한 VIH 마진을 충분히 확보할 수 있어 내압이 약한 프로세스에 대응할 수 있고, 고속동작이 가능하며 또 소비전류가 작은 입력회로, 출력회로 및 입출력회로를 제공하는 것을 목적으로 한다.

상기한 목적을 달성하기 위해서 본 발명의 청구항 제1 항에 기재된 출력회로는, 게이트 전극이 제 1 노드(PG)에 접속되고, 제1 전극이 제1 전원(VDD)에 접속되고 제2 전극이 제2 노드(S)에 접속된 제1 MOS 트랜지스터(P1)와, 게이트 전극이 제3 노드(G)에 접속되고, 제1 전극이 상기 제2 노드(S)에 접속되며, 제2 전극이 제4 노드(OUT)에 접속되고 기판이 플로팅 상태인 제5 노드(B)에 접속된 제2 MOS 트랜지스터(P2)와, 게이트 전극이 제6 노드(OUTN)에 접속되고, 제1 전극이 상기 제3 노드(G)에 접속되고 제2 전극이 상기 제4 노드(OUT)에 접속되고 기판이 상기 제5노드(B)에 접속된 제3 MOS 트랜지스터(P4)와, 게이트 전극이 상기 제6 노드(OUTN)에 접속되고 제1 전극이 상기 제3 노드(G)에 접속되며, 제2 전극이 제2 전원(GND)에 접속된 제4 MOS 트랜지스터(N3)와, 입력단자가 상기 제4 노드(OUT)에 접속되고 출력단자가 상기 제6 노드(OUTN)에 접속된 인버터(INV2)를 가지는 것을 특징으로 한다.

본 발명의 청구항 제6 항에 기재된 출력회로는, 게이트 전극이 제1 노드(PG)에 접속되고, 제1 전극이 제1 전원(VDD)에 접속되며, 제2 전극이 제2 노드(S)에 접속된 제1 MOS 트랜지스터(P1)와, 게이트 전극이 제3 노드(G)에 접속되고 제1 전극이 상기 제2 노드(S)에 접속되고, 제2 전극이 제4 노드(OUT)에 접속되고 기판이 플로팅 상태인 제5 노드(B)에 접속된 제2 MOS 트랜지스터(P2)와, 게이트 전극이 제6 노드(SP4)에 접속되고, 제1 전극이 상기 제3 노드(G)에 접속되고, 제2 전극이 상기 제4 노드(OUT)에 접속되고 기판이 상기 제5 노드(B)에 접속된 제3 MOS 트랜지스터(P4)와, 게이트 전극이 상기 제1 전원(VDD)에 접속되고 제1 전극이 상기 제4 노드(OUT)에 접속되고, 제2 전극이 제7 노드(Y)에 접속된 제4 MOS 트랜지스터(N7)와, 게이트 전극이 상기 제3 노드(G)에 접속되고 제1 전극이 상기 제7 노드(Y)에 접속되고 제2 전극이 상기 제4 노드(OUT)에 접속되고 기판이 상기 제5 노드(B)에 접속된 제5 MOS 트랜지스터(P7)와, 입력단자가 상기 제7 노드(Y)에 접속되고 출력단자가 제8 노드(OUTN)에 접속된 인버터(INV2)와, 게이트 전극이 상기 제8 노드(OUTN)에 접속되고 제1 전극이 제2 전원(GND)에 접속되고 제2 전극이 상기 제6 노드(SP4)에 접속된 제6 MOS 트랜지스터(N3)와, 게이트 전극이 상기 제1전원(VDD)에 접속되고 제1 전극이 상기 제6 노드(SP4)에 접속되고, 제2 전극이 상기 제3 노드(G)에 접속된 제7 MOS 트랜지스터(N4)를 가지는 것을 특징으로 한다.

본 발명의 청구항 제11 항에 기재된 출력회로는, 게이트 전극이 제1 노드(PG)에 접속되고, 제1 전극이 제1 전원(VDD)에 접속되고, 제2 전극이 제2 노드(S)에 접속된 제1 MOS 트랜지스터(P1)와, 게이트 전극이 제3 노드(G)에 접속되고 제1 전극이 상기 제2 노드(S)에 접속되고 제2 전극이 제4 노드(OUT)에 접속되고 기판이 플로팅 상태인 제5 노드(B)에 접속된 제2 MOS 트랜지스터(P2)와, 게이트 전극이 제6 노드(SP4)에 접속되고 제1 전극이 상기 제3 노드(G)에 접속되고 제2 전극이 상기 제4 노드(OUT)에 접속되고 기판이 상기 제5 노드(B)에 접속된 제3 MOS 트랜지스터(P4)와, 게이트 전극이 상기 제1 전원(VDD)에 접속되고 제1 전극이 상기 제4 노드(OUT)에 접속되고 제2 전극이 제7 노드(Y)에 접속된 제4 MOS 트랜지스터(N7)와, 게이트 전극이 상기 제 3의 노드(G)에 접속되고 제1 전극이 상기 제7 노드(Y)에 접속되고 제2 전극이 상기 제4 노드(OUT)에 접속되고 기판이 상기 제5 노드(B)에 접속된 제5 MOS 트랜지스터(P7)와, 제1 입력단자가 상기 제7 노드(Y)에 접속되고 제2 입력단자가 제8 노드(IS)에 접속되고 출력단자가 제9 노드(OUT)에 접속된 NOR 게이트(NOR3)와, 게이트 전극이 상기 제9 노드(OUTN)에 접속되고 제1 전극이 제2 전원(GND)에 접속되고 제2 전극이 제10 노드(SN)에 접속된 제6 MOS 트랜지스터(N3)와, 게이트 전극이 상기 제1 전원(VDD)에 접속되고 제1 전극이 상기 제10 노드(SN)에 접속되고 제2 전극이 상기 제3 노드(G)에 접속된 제7 MOS 트랜지스터(N4)와, 게이트 전극이 상기 제1 전원(VDD)에 접속되고 제1 전극이상기 제3 노드(G)에 접속되고 제2 전극이 제11 노드(SP2)에 접속된 제8 MOS 트랜지스터(NG)와, 게이트 전극이 상기 제8 노드(IS)에 접속되고 제1 전극이 상기 제11 노드(SP2)에 접속되고, 제2 전극이 상기 제1 노드(PG)에 접속된 제9 MOS 트랜지스터(N5)와, 게이트 전극이 제12 노드(SP3)에 접속되고, 제1 전극이 상기 제10 노드에 접속되고 제2 전극이 상기 제6 노드(SP4)에 접속된 제10 MOS 트랜지스터(N8)와, 게이트 전극이 상기 제12 노드(SP3)에 접속되고 제1 전극이 상기 제1 전원(VDD)에 접속되고 제2 전극이 상기 제6 노드(SP4)에 접속된 제11 MOS 트랜지스터(P8)를 가지는 것을 특징으로 한다.

또한, 본 발명의 청구항 제16 항에 기재된 입력회로는, 게이트 전극 및 제1전극이 제1 전원(VDD)에 접속되고, 제2 전극이 제1 노드(S)에 접속된 제1 MOS 트랜지스터(P1)와, 게이트 전극이 제2 노드(G)에 접속되고 제1 전극이 상기 제1 노드(S)에 접속되고 제2 전극이 제3 노드(IN)에 접속되고 기판이 플로팅 상태인 제4 노드(B)에 접속된 제2 MOS 트랜지스터(P2)와, 게이트 전극이 상기 제1 전원(VDD)에 접속되고 제1 전극이 상기 제2 노드(G)에 접속되고 제2 전극이 상기 제3 노드(IN)에 접속되고 기판이 상기 제4 노드(B)에 접속된 제3 MOS 트랜지스터(P4)와, 게이트 전극이 상기 제1 전원(VDD)에 접속되고 제1 전극이 상기 제3 노드(N)에 접속되고 제2 전극이 제5 노드(Y)에 접속된 제4 MOS 트랜지스터(N7)와, 게이트 전극이 상기 제2 노드(G)에 접속되고 제1 전극이 상기 제5 노드(Y)에 접속되고 제2 전극이 상기 제3 노드(IN)에 접속되고 기판이 상기 제4 노드(B)에 접속된 제5 MOS 트랜지스터(P7)와, 입력단자가 상기 제5 노드(Y)에 접속되고 출력단자가 제6 노드(OUTN)에 접속된 인버터(INV2)와, 게이트 전극이 상기 제6 노드(OUTN)에 접속되고 제1 전극이 제2 전원(GND)에 접속되고 제2 전극이 제7 노드(SN)에 접속된 제6 MOS 트랜지스터(N3)와, 게이트 전극이 상기 제1 전원(VDD)에 접속되고 제1 전극이 상기 제7 노드(SN)에 접속되고 제2 전극이 상기 제2 노드(G)에 접속된 제7 MOS 트랜지스터(N4)를 가지는 것을 특징으로 한다.

본 발명의 청구항 제26 항에 기재된 입력회로는, 제1 노드(IN)에 접속하는 입력단자(PAD)와, 게이트 전극이 상기 제1 노드(IN)에 접속되고, 제1 전극이 제1 전원(VDD)에 접속되고 제2 전극 및 기판이 플로팅 상태인 제2 노드(B)에 접속된 제1 MOS 트랜지스터(P31)와, 게이트 전극이 상기 제1 전원(VDD)에 접속되고 제1 전극이 상기 제1 노드(IN)에 접속되고 제2 전극이 제3 노드(IN2)에 접속되고 기판이 상기 제2 노드(B)에 접속된 제2 MOS 트랜지스터(P32)와, 제1 단자가 상기 제3 노드(IN2)에 접속되고 제2 단자가 제2 전원(GND)에 접속된 부하회로(N33, N34, N35, N36)와, 게이트 전극이 상기 제1 전원(VDD)에 접속되고 제1 전극이 상기 제3 노드(IN2)에 접속되고 제2 전극이 제4 노드(IN3)에 접속된 제3 MOS 트랜지스터(N37)와, 입력단자가 상기 제4 노드(IN3)에 접속되고 출력단자가 제5 노드(Y)에 접속된 콤퍼레이터 회로(INV31, INV32)와, 상기 제5 노드(Y)에 접속된 출력단자(OUT)를 가지는 것을 특징으로 한다.

본 발명의 청구항 제27 항에 기재된 입력회로는, 제1 노드(IN)에 접속하는 입력단자(PAD)와, 게이트 전극이 상기 제1 노드(IN)에 접속되고 제1 전극이 제1 전원(VDD)에 접속되고 제2 전극 및 기판이 플로팅 상태인 제2 노드(B)에 접속된 제1MOS 트랜지스터(P31)와, 게이트 전극이 상기 제1 전원(VDD)에 접속되고 제1 전극이 상기 제1 노드(IN)에 접속되고 제2 전극이 제3 노드(IN2)에 접속되고 기판이 상기 제2 노드(B)에 접속된 제2 MOS 트랜지스터(P32)와, 제1 단자가 상기 제3 노드(IN2)에 접속되고 제2 단자가 제2 전원(GND)에 접속된 부하회로(N33, N34, N35, N36)와, 게이트 전극이 상기 제1 전원(VDD)에 접속되고 제1 전극이 상기 제3 노드(IN2)에 접속되고 제2 전극이 제4 노드(IN3)에 접속된 제3 MOS 트랜지스터(N37)와, 게이트 전극이 상기 제4 노드(IN3)에 접속되고 제1 전극이 제5 노드(IN4)에 접속되고 제2전극이 상기 제2 전원(GND)에 접속된 제4 MOS 트랜지스터(N38)와, 게이트 전극이 상기 제4 노드(IN3)에 접속되고 제1 전극 및 기판이 제6 노드(G)에 접속되고 제2 전극이 상기 제5 노드(IN4)에 접속된 제5 MOS 트랜지스터(P38)와, 입력전극이 상기 제5 노드(IN4)에 접속되고 출력전극이 제7 노드(Y)에 접속된 인버터(INV32)와, 게이트 전극이 상기 제7 노드(Y)에 접속되고 제1 전극이 상기 제1 전원(VDD)에 접속되고 제2 전극이 상기 제6 노드(G)에 접속된 제6 MOS 트랜지스터(P39)와, 게이트 전극이 상기 제7 노드(Y)에 접속되고 제1 전극이 상기 제6 노드(G)에 접속되고 제2전극이 상기 제1 전원(VDD)에 접속된 제7 MOS 트랜지스터(N39)와, 상기 제7 노드(Y)에 접속된 출력단자(OUT)를 가지는 것을 특징으로 한다.

또한 본 발명의 청구항 제29 항에 기재된 입출력회로는, 게이트 전극이 제1 노드(PG)에 접속되고 제1 전극이 제1 전원(VDD)에 접속되고 제2 전극이 제2 노드(S)에 접속된 제1 MOS 트랜지스터(P1)와, 게이트 전극이 제3 노드(G1)에 접속되고 제1 전극이 상기 제2 노드(S)에 접속되고 제2 전극이 제4 노드(YPAD)에 접속되고 기판이 플로팅 상태인 제5 노드(B)에 접속된 제2 MOS 트랜지스터(P2)와, 게이트 전극이 상기 제1 전원(VDD)에 접속되고 제1 전극이 상기 제3 노드(G1)에 접속되고 제2 전극이 상기 제4 노드(YPAD)에 접속되고 기판이 상기 제5 노드(B)에 접속된 제3 MOS 트랜지스터(P4)와, 게이트 전극이 상기 제1 전원(VDD)에 접속되고 제1 전극이 상기 제4 노드(YPAD)에 접속되고 제2 전극이 제6 노드(YA)에 접속된 제4 MOS 트랜지스터(N7)와, 게이트 전극이 상기 제3 노드(G1)에 접속되고 제1 전극이 상기 제6 노드(YA)에 접속되고 제2 전극이 상기 제4 노드(YPAD)에 접속되고 기판이 상기 제5 노드(B)에 접속된 제5 MOS 트랜지스터(P7)와, 입력단자가 상기 제6 노드(YA)에 접속되고 출력단자가 제7 노드(YB)에 접속된 인버터(INV2)와, 게이트 전극이 상기 제7 노드(YB)에 접속되고 제1 전극이 제2 전원(GND)에 접속되고 제2 전극이 제8 노드(SP4)에 접속된 제6 MOS 트랜지스터(N3)와, 게이트 전극이 제9 노드(J2)에 접속되고 제1 전극이 상기 제8 노드(SP4)에 접속되고 제2 전극이 제10 노드(G2)에 접속된 제7 MOS 트랜지스터(N4)와, 게이트 전극이 제11 노드(J1)에 접속되고 제1 전극이 상기 제10 노드(G2)에 접속되고 제2 전극이 상기 제1 노드(PG)에 접속된 제8 MOS 트랜지스터(N5)와, 게이트 전극이 상기 제1 전원(VDD)에 접속되고 제1 전극이 상기 제10 노드(G2)에 접속되고 제2 전극이 상기 제3 노드(G1)에 접속된 제9 MOS 트랜지스터(N9)를 가지는 것을 특징으로 한다.

도 1은 본 발명의 제 1 실시형태의 입출력회로를 나타내는 회로도.

도 2는 본 발명의 제 1 실시형태의 입출력회로에서의 동작 타이밍도.

도 3은 본 발명의 제 2 실시형태의 출력회로를 나타내는 회로도.

도 4는 본 발명의 제 2 실시형태의 출력회로에서의 동작 타이밍도.

도 5는 본 발명의 제 3 실시형태의 출력회로를 나타내는 회로도.

도 6은 본 발명의 제 3 실시형태의 출력회로에서의 동작 타이밍도.

도 7은 본 발명의 제 4 실시형태의 출력회로를 나타내는 회로도.

도 8은 본 발명의 제 4 실시형태의 출력회로에서의 동작 타이밍도.

도 9는 본 발명의 제 5 실시형태의 출력회로를 나타내는 회로도.

도 10은 본 발명의 제 5 실시형태의 출력회로에서의 외부와의 접속예를 나타내는 도면.

도 11은 본 발명의 제 5 실시형태의 출력회로에서의 동작 타이밍도.

도 12는 본 발명의 제 6 실시형태의 입력회로를 나타내는 회로도.

도 13은 본 발명의 제 6 실시형태의 입력회로의 외부와의 접속예를 나타내는 도면.

도 14는 본 발명의 제 6 실시형태의 입력회로의 DC특성을 도시한 도면.

도 15는 본 발명의 제 7 실시형태의 입력회로를 나타내는 회로도.

도 16은 본 발명의 제 7 실시형태의 입력회로의 DC특성을 도시한 도면.

도 17은 본 발명의 제 8 실시형태의 입력회로를 나타내는 회로도.

도 18은 본 발명의 제 9 실시형태의 입력회로를 나타내는 회로도.

도 19는 본 발명의 제 10 실시형태의 입력회로를 나타내는 회로도.

도 20은 본 발명의 제 11 실시형태의 입력회로를 나타내는 회로도.

도 21은 본 발명의 제 11 실시형태의 입력회로에서의 동작 타이밍도.

도 22는 본 발명의 제 12 실시형태의 입력회로를 나타내는 회로도.

도 23은 본 발명의 제 13 실시형태의 입력회로를 나타내는 회로도.

도 24는 종래의 입력회로를 나타내는 회로도.

도 25는 종래의 입력회로에서의 동작 타이밍도.

도 26은 종래의 출력회로를 나타내는 회로도.

도 27은 종래의 출력회로에서의 동작 타이밍도.

<도면의 주요부분에 대한 부호의 설명>

P1∼P9, P31, P32, P38, P39 : PMOS 트랜지스터

N1∼N8, N31∼N39 : NMOS 트랜지스터

DL1 : 지연회로

INV1∼INV4, INV31, INV32 : 인버터

1 : NAND 게이트 2,3 : NOR 게이트

(제1 실시형태)

도 1은 본 발명의 제1 실시형태의 입출력회로를 나타내는 회로도이다. 도 1에 나타내는 입출력회로는 LSI칩으로 내장되어 있고, 입력단자(IN)와 인에이블 입력단자(EB)와, 출력단자(OUT)와, 입출력단자(YPAD)와, 2입력의 NAND 게이트(1)와, 2입력의 NOR 게이트(2)와, PMOS 트랜지스터(P1∼P7)와, NMOS 트랜지스터(N1∼N5, N7, N9)와, 인버터(INV1∼INV3)를 가진다. 이 LSI칩의 내부전원 VDD는 여기서는 3〔V]로 한다. 입출력단자(YPAD)에는 이 LSI칩의 외부에 설치된 외부회로(도시하지않음)가 접속되어 있는 것으로 한다. 입출력단자(YPAD)는 외부회로가 도 1의 입출력회로에 신호전압을 입력하고, 또 도 1의 입출력회로가 외부회로에 신호전압을 출력하기 위한 단자이다. 외부전원 VCC는 여기서는 5〔V]로 한다. 또한 외부회로가 입출력단자(YPAD)에 입력하는 신호전압의 "H"레벨은, 외부전원 VCC 레벨(5[V])인 것으로 한다.

NAND 게이트(1)는 그 제1 입력단자가 입력단자(IN)에 접속되고, 그 제2 입력단자가 인에이블 입력단자(EB)에 접속되며, 그 출력단자가 내부노드(PG)에 접속되어 있다. NOR 게이트(2)는 그 제1 입력단자가 입력단자(IN)에 접속되고, 그 제2 입력단자가 인버터(INV1)를 통해 인에이블 입력단자(EB)에 접속되며, 그 출력단자가 내부노드(NG)에 접속되어 있다.

NMOS 트랜지스터(N1)는 그 게이트 전극이 노드(NG)에 접속되고, 그 소스 전극이 접지전원(GND)에 접속되어 있다. NMOS 트랜지스터(N2)는 그 게이트 전극이 내부전원 VDD에 접속되고, 그 드레인 전극이 단자 YPAD에 접속되며, 그 소스 전극이 NMOS 트랜지스터(N1)의 드레인 전극에 접속되어 있다.

NMOS 트랜지스터(N3)는 그 게이트 전극이 인버터(INV2)를 통해출력단자(OUT)에 접속되고, 그 소스 전극이 접지전원(GND)에 접속되어 있다. NMOS 트랜지스터(N4)는 그 게이트 전극이 인버터(INV3)를 통해 노드(NG)에 접속되고, 그 드레인 전극이 내부노드(G2)에 접속되며, 그 소스 전극이 NMOS 트랜지스터(N3)의 드레인 전극에 접속되어 있다. NMOS 트랜지스터(N5)는 그 게이트 전극이 인에이블단자(EB)에 접속되고, 그 드레인 전극이 노드(PG)에 접속되며 그 소스 전극이 노드(G2)에 접속되어 있다. NMOS 트랜지스터(N9)는, 그 게이트 전극이 내부전원 VDD에 접속되고 그 드레인 전극이 노드(G2)에 접속되며, 그 소스 전극이 노드(G1)에 접속되어 있다.

PMOS 트랜지스터(P1)는, 그 게이트 전극이 노드(PG)에 접속되고, 그 소스 전극이 내부전원 VDD에 접속되며, 그 드레인 전극은 내부노드(S)에 접속되어 있다. PMOS 트랜지스터(P2)는 그 게이트 전극이 노드(G1)에 접속되고, 그 드레인 전극이 입출력단자(YPAD)에 접속되며, 그 소스 전극이 노드(S)에 접속되어 있다. PMOS 트랜지스터(P3)는, 그 게이트 전극이 노드(G1)에 접속되고, 그 소스 전극이 노드(S)에 접속되어 있다. PMOS 트랜지스터(P4)는, 그 게이트 전극이 내부전원 VDD에 접속되고 드레인 전극이 노드(G1)에 접속되며, 그 소스 전극이 입출력단자(YDAD)에 접속되어 있다. PMOS 트랜지스터(P5)는 그 게이트 전극이 내부전원 VDD에 접속되며, 그 소스 전극이 입출력단자(YDAD)에 접속되어 있다.

NMOS 트랜지스터(N7)는 그 게이트 전극이 내부전원 VDD에 접속되고, 그 제1 전극(드레인 전극 또는 소스 전극)이 입출력단자(YPAD)에 접속되며, 그 제2 전극(소스전극 또는 드레인 전극)이 출력단자(OUT)에 접속되어 있다. PMOS트랜지스터(P7)는, 그 게이트 전극이 노드(G1)에 접속되고, 그 제1 전극(드레인 전극 또는 소스 전극)이 출력단자(OUT)에 접속되며, 그 제2 전극(소스 전극 또는 드레인 전극)이 입출력단자(YPAD)에 접속되어 있다. PMOS 트랜지스터(P6)는, 그 게이트 전극 및 소스 전극이 내부전원 VDD에 접속되고, 드레인 전극이 출력단자(OUT)에 접속되어 있다.

"PMOS 트랜지스터(P2, P3, P4, P5, P7)는 공통의 벌크(기판)(B)에 형성되어 있다. 이 플로팅 벌크(B)는, 내부전원 VDD 및 접지전원(GND) 중의 어디에도 접속되어 있지 않은 N웰이다. PMOS 트랜지스터(P3, P5)의 드레인 전극은 플로팅 벌크(B)에 접속되어 있다. PMOS 트랜지스터(P1, P6)의 벌크는 내부전원 VDD에 접속되어 있고, NMOS 트랜지스터(N1∼N5, N7, N9)의 벌크는 접지전원(GND)에 접속되어 있다.

입출력단자(YPAD)에는, PMOS 트랜지스터(P2)의 드레인 전극과, P4, P5의 각 소스 전극과, P7의 제2 전극과, NMOS 트랜지스터(N2)의 드레인 전극과, N7의 제1 전극이 접속되어 있다. 노드(PG)에는, NAND 게이트(1)의 출력단자와, PMOS 트랜지스터(P1)의 게이트 전극과, NMOS 트랜지스터(N5)의 드레인 전극이 접속되어 있다. 노드(NG)에는, NOR 게이트(2)의 출력단자와, 인버터(INV3)의 입력단자와, NMOS 트랜지스터(N1)의 게이트 전극이 접속되어 있다. 노드(G1)에는, PMOS 트랜지스터(P2, P3, P7)의 각 게이트 전극과, PMOS 트랜지스터(P4)의 드레인 전극과, NMOS 트랜지스터(N9)의 소스 전극이 접속되어 있다. 노드(G2)에는, NMOS 트랜지스터(N5)의 소스 전극과, N4, N9의 각 드레인 전극이 접속되어 있다. 노드(S)에는, PMOS 트랜지스터(P1)의 드레인 전극과, P2, P3의 각 소스 전극이 접속되어 있다.출력단자(OUT)에는, 인버터(INV2)의 입력단자와, PMOS 트랜지스터(P6)의 드레인 전극과, P7의 제1 전극과, NMOS 트랜지스터(N7)의 제2 전극이 접속되어 있다.

다음에, 도 1에 나타내는 입출력회로의 동작을 설명한다. 도 2는 도 1에 나타내는 입출력회로가 입력회로로서 동작하였을 때의 동작타이밍도이고, (a) 및 (b)는 각부의 전압파형, (c)는 소비전류파형을 나타낸다. 도 1의 입출력회로는, 인에이블입력단자(EB)가 "L"레벨일 때, 도시하지 않은 외부회로에서 입출력단자(YPAD)에 입력된 신호를 출력단자(OUT)에서 출력하는 입력회로로서 동작하고, 또 인에이블 입력단자 (EB)가 "H"레벨일 때 입력단자(IN)에 입력된 신호를 입출력단자(YPAD)에서 출력하는 출력회로로서 동작한다.

우선, 인에이블입력단자(EB)가 "L"레벨(0 [V])로 설정되어 있을 때의 동작을 설명한다. NAND 게이트(1)의 출력, 즉 노드(PG)는 "H"레벨(3 [V])이 되기 때문에, PMOS 트랜지스터(P1)는 오프(OFF)되어 있다. 인버터(INV1)의 출력은 "H"레벨이 되고, NOR 게이트(2)의 출력, 즉 노드(NG)는 "L"레벨이 되기 때문에, NMOS 트랜지스터(N1)는 오프(OFF)되어 있다. 또한 인에이블 입력단자(EB)가 "L"레벨이기 때문에, NMOS 트랜지스터(N5)는 오프(OFF)되어 있다. 노드(NG)가 "L"레벨이기 때문에, 인버터(INV3)의 출력은 "H"레벨이 되고, 이에 따라 NMOS 트랜지스터(N4)는 온(ON)되어 있다.

이와 같이 인에이블입력단자(EB)가 "L"레벨일 때, PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)은 동시에 오프(OFF)되어 있고, 입력단자(IN)의 레벨에 관계없이 입출력단자(YPAD)의 임피던스(입출력단자(YPAD)에서 입출력회로측을 본 임피던스)는 하이 임피던스가 된다. 즉, 인에이블 입력단자(EB)가 "L"레벨로 설정되어 입력회로로서 동작할 때, 출력단자(YPAD)는 고임피던스가 된다.

입출력단자(YPAD)가 "L"레벨(0[V])일 때, NMOS 트랜지스터(N7)는 온(ON)되어 있고, 출력단자(OUT)는 "L"레벨이 된다. 출력단자(OUT)가 "L"레벨이기 때문에, 인버터(INV2)의 출력은 "H"레벨이 되고, 이에 따라 NMOS 트랜지스터(N3)는 온(ON)되어 있고, 또 N4도 온(ON)되어 있다. NMOS 트랜지스터(N3, N4)가 온(ON)되어 있기 때문에, 노드(G2)는 "L"레벨로 되어 있다. 노드(G2)가 "L"레벨이기 때문에, NMOS 트랜지스터(N9)가 온(ON)되어 있고, 이에 따라 노드(G1)는 "L"레벨로 되어 있다.

다음에 입출력단자(YPAD)가 "L"레벨로부터 외부전원 VCC 레벨(5[V])로 변화되면, 출력단자(OUT)는 내부전원 VDD 레벨로 변화된다. 여기서, 설명의 간단히 하기 위해 PMOS 트랜지스터의 문턱전압의 절대치와, NMOS 트랜지스터의 문턱치와는 같은 것으로 하고 이것을 Vth로 한다.

입출력단자(YPAD)가 Vth까지 상승하면 노드(G1)가 "L"레벨이기 때문에, PMOS 트랜지스터(P7)가 턴온(turn-ON)한다. 또 NMOS 트랜지스터(N7)는 입출력단자(YPAD)의 전위가 3[V]- Vth 이하일 때 온(ON)되어 있고, 3[V]-Vtn 이상이 되면 턴오프(turn-OFF)한다. 따라서, 입출력단자(YPAD)가 3[V]까지 상승하였을 때, PMOS 트랜지스터(P7) 및 NMOS 트랜지스터(N7)에 의해 출력단자(OUT)는 3[V]-Vth가 아니라 3[V]까지 상승한다.

또, 입출력단자(YPAD)가 Vth까지 상승하면, 노드(G1)가 "L"레벨이기 때문에 PMOS 트랜지스터(P2)가 턴온(turn-ON)한다. PMOS 트랜지스터(P2)의 턴온(turn-ON)에 의해, 노드(S)는 입출력단자(YPAD)와 같은 전위로 상승하고, 이에 따라 PMOS 트랜지스터(P3)도 턴온(turn-ON) 한다. PMOS 트랜지스터(P2, P3)의 턴온(trun-ON)에 의해, 플로팅 벌크(B)는 입출력단자(YPAD)와 같은 전위가 된다.

입출력단자(YPAD) 및 출력단자(OUT)가 3[V]로 상승하면, 인버터(INV2)의 출력이 "H"레벨에서 "L"레벨로 변화되고, 이에 따라 NMOS 트랜지스터(N3)가 턴오프(turn-OFF)한다. 그러나, 노드(G1)는 "L"레벨인 그대로이다.

또한, 입출력단자(YPAD)의 전위가 3〔V] + Vth로 상승하면, PMOS 트랜지스터(P4 및 P5)가 턴온(turn-ON)한다. PMOS 트랜지스터(P4)의 턴온(turn-ON)에 의해, 노드(G1)은 "L"레벨로부터 입출력단자(YPAD) 및 노드(S)와 같은 전위로 변화된다. 노드(G1)와 입출력단자(YPAD)가 같은 전위가 됨으로써, PMOS 트랜지스터(P7)가 턴오프(turn-OFF)한다. 노드(G1)와 출력단자(YPAD)가 같은 전위가 됨으로서 PMOS 트랜지스터(P2, P3)이 턴오프(turn-OFF)한다. 또한 PMOS트랜지스터(P5)의 턴온(turn-ON)에 의해 플로팅 벌크(B)의 전위는 입출력단자(YPAD)와 같은 전위가 된다.

그리고, 입출력단자(YPAD)가 최종적으로 외부전원전압 VCC 레벨 (5〔V])이 되었을 때, 플로팅 벌크(B), 노드(G1) 및 플로팅벌크(B)도 5〔V]가 된다. 만일, PMOS 트랜지스터(P7)가 턴오프(turn-OFF)하기 전에 출력단자(OUT)의 전위가 3[V]+Vth보다도 높아졌을 때에는, PMOS 트랜지스터(P6)가 턴온(turn-ON)하여, 이 P6에 의한 순방향다이오드에 의해 출력단자(OUT)의 전위를 3[V]+Vth로 클램프한다.

상기한 바와 같이, 인에이블 입력단자(EB)="L"레벨 이며, 입출력단자(YPAD)가 5〔V]일 때, PMOS 트랜지스터(P2 P3)가 오프(OFF)되어 있는 것에 의해, PMOS 트랜지스터(P1)의 드레인 전극(노드(S))은 하이임피던스가 되어 있고, 노드(S) 및 PMOS 트랜지스터(P1)의 벌크를 통해서, 입출력단자(YPAD)에서 내부전원 VDD으로 리이크전류가 흐르는 일은 없다. 또 플로팅벌크(B)는 내부전원 VDD에는 접속하지 않고 있기 때문에, PMOS 트랜지스터(P2)의 드레인 전극, 및 P4, P5의 각 소스전극을 통해 플로팅벌크(B)에서 내부전원VDD으로 리이크전류가 흐르는 일은 없다. 또한, 인버터 (INV2)의 입력단자는, 인버터(INV2)내부의 도시하지 않은 MOS 트랜지스터의 게이트 전극에 접속되어 있고, 하이임피던스로 되어 있다. 또한, NMOS 트랜지스터(N1)의 드레인과 벌크는 역바이어스되어 있고, N1의 드레인 전극도 하이임피던스로 되어 있다. 따라서, 출력단자(OUT)에서 접지전원(GND)으로 리이크 전류가 흐르는 일도 없다.

다음에, 인에이블입력단자(EB)가 "H"레벨(3 [V])로 설정되어 있을 때의 동작을 설명한다. 이때, 도 1의 입출력회로는 출력회로로서 동작하고, 입력단자(IN)에 입력된 신호를 입출력단자(YPAD)에서 출력한다.

입력단자(IN)가 "L"레벨(0 [V])일 때는, NAND 게이트의 출력, 즉 노드(PG)는 "H"레벨이 되기 때문에, PMOS 트랜지스터(P1)는 오프(OFF)되어 있다. 또한 NOR 게이트(2)의 출력, 즉 노드(NG)는 "H"레벨이 되기 때문에 NMOS 트랜지스터(N1)는 온(ON)하고 있다. 따라서 입출력단자(YPAD)는 "L"레벨(0〔V])로 되어 있다.

입출력단자(YPAD)가 "L"레벨이기 때문에, NMOS 트랜지스터(N7)는 온(ON)되어 있고, 이에 따라 출력단자(OUT)는 "L"레벨로 되어 있다. 인버터INV2의 출력, 즉 노드(OUTN)는 "H"레벨로 되기 때문에, NMOS 트랜지스터(N3)는 온(ON)되어 있다. 또한, 노드(NG)가 "H"레벨이기 때문에 인버터(INV3)의 출력은 "L"레벨이고, 따라서 NMOS 트랜지스터(N4)는 오프(OFF)되어 있다. 또한, 인에이블 입력단자(EB)가 "H"레벨이기 때문에, NMOS 트랜지스터(N5)의 소스 전극 즉 노드(G2)의 전위는 3〔V]-Vth가 되고, 또한 NMOS 트랜지스터(N9)의 소스 전극 즉 노드(G1)의 전위는 3〔V]-Vth로 되어 있다. 노드(G1) 및 내부전원 VDD의 전위가 입출력단자(YPAD)의 전위보다도 높기 때문에, PMOS 트랜지스터(P2, P4, P5, P7)는 오프(OFF)되어 있다. 노드(S)의 전위는 3[V]-Vth 이하로 되어 있고, PMOS 트랜지스터(P3)도 오프(OFF)되어 있다.

다음에 입력단자(IN)를 "L"레벨로부터 "H"레벨로 변화시키면, NAND 게이트(1)의 출력, 즉 노드(PG)는 "H"레벨로부터 "L"레벨로 변화되기 때문에, PMOS 트랜지스터(P1)는 턴온(turn-ON)하고, NMOS 트랜지스터(N5)도 턴온(turn-ON)한다. 또 NOR 게이트(2)의 출력은 "H"로부터 "L"로 변화되고, 노드(NG)는 "L"레벨이 되며, NMOS 트랜지스터(N1)는 턴오프(turn-OFF)한다. 또 노드(NG)가 "L"레벨이 되면 인버터 (INV3)의 출력이 "L"레벨로부터 "H"레벨로 변화되고, 이에 따라 NMOS 트랜지스터(N4)가 턴온(turn-ON)한다. NMOS 트랜지스터(N4, N5)의 턴온(turn-ON)에 의해 노드(G2)는 "L"레벨이 되고, 이에 따라 NMOS 트랜지스터(N9)가 턴온(turn-ON)하며 노드(G1)도 "L"레벨이 된다.

또 PMOS 트랜지스터(P1)의 턴온(turn-ON)에 의해 노드(S)가 내부전원 VDD 레벨 (3[V])이 된다. 노드(G1)는 "L"레벨이기 때문에 PMOS 트랜지스터(P2, P3)은 턴온(turn-ON)한다. PMOS 트랜지스터(P2)의 턴온(turn-ON)에 의해 입출력단자(YPAD)는 "L"레벨로부터 내부전원 VDD 레벨 (3[V])로 상승한다. 또 PMOS 트랜지스터(P3)의 턴온(turn-ON)에 의해, 플로팅 벌크(B)의 전위는 내부전원 VDD 레벨(3[V])로 상승한다. PMOS 트랜지스터(P3)는 플로팅벌크(B)의 전위를 3[V]까지 확실하게 상승시키고, PMOS 트랜지스터(P2)의 동작을 보다 안정시키기 위해서 설정된 것이다.

입출력단자(YPAD)가 Vth로 상승하면 PMOS 트랜지스터(P7)가 턴온(turn-ON)하고, 입출력단자(YPAD)가 내부전원 VDD 레벨(3[V])로 상승하면 출력단자(OUT)도 내부전원 VDD 레벨(3[V])로 상승하며, 이에 따라 NMOS 트랜지스터(N7)는 턴오프(turn-OFF)한다. 또 인버터(INV2)의 출력, 즉 노드(OUTN)는 "L"레벨로 변화되기 때문에, NMOS 트랜지스터(N3)는 턴오프(turn-OFF)한다. 그러나, 노드(G1)는 "L"레벨 그대로이다.

이와 같이 제 1의 실시형태에 의하면, 입출력단자(YPAD)에 5[V]가 입력되었을 때, NMOS 트랜지스터(N7)만으로는 내부전원 VDD 레벨(3[V])까지 상승하지 않고, 출력단자(OUT)에 접속되는 내부회로에서의 VIH 마진이 부족하다고 하는 문제를, 플로팅 벌크(B)에 형성한 PMOS 트랜지스터(P7)에 의해 출력단자(OUT)를 내부전원 VDD까지 상승시킬 수가 있고, 내부입력회로의 VIH 마진을 충분히 채울 수 있다. 또, 입출력단자(YPAD)에 내부전원 VDD 이상의 전압이 입력되더라도, PMOS 트랜지스터(P7)가 오프(OFF)하기 때문에, 출력단자(OUT)는 내부전원 VDD 레벨이 된다. 또, 도 2(c)에 나타낸 바와 같이, 입출력파형(입출력단자(YPAD))의 상승시 이외에는, 입출력단자(YPAD)에서 내부전원 VDD에의 전류의 유입은 발생하지 않는다.

또, 전원전압 = 3V에 대하여, 외부입력 = 5V로 설명하였지만, 다른 조건이라도 상관없다. 내부전원전압보다도 외부전원전압이 높은 조건에 대하여 유효하다.

(제2 실시형태)

도 3은 본 발명의 제2 실시형태의 출력회로를 나타내는 회로도이다. 도 3에 나타내는 출력회로는 LSI칩에 내장되어 있고, 입력단자(IN)와 인에이블 입력단자(EB)와, 출력단자(OUT)와, 2입력의 NAND 게이트(1)와, 2입력의 NOR 게이트(2)와, PMOS 트랜지스터(P1∼P5)와, NMOS 트랜지스터(N1, N3)와, 인버터(INV1, INV2)을 가진다. 이 LSI칩의 내부전원 VDD은 예컨대 3[V]이다. 출력단자(OUT)는 이 LSI칩의 외부에 신호전압을 출력하기 위한 단자이다. 이 출력단자(OUT)에는 LSI칩의 외부에 설치된 플업저항(R1)의 한쪽 끝이 접속되어 있다. 이 플업저항(R1)은 그 다른 끝이 예컨대 5[V]의 외부전원 VCC에 접속되어 있고, 출력단자(OUT)를 예컨대 5[V]로 풀업하기 위한 저항이다.

NAND 게이트(1)는 그 제 1입력단자가 입력단자(IN)에 접속되고, 그 제2 입력단자가 인에이블 입력단자(EB)에 접속되며, 그 출력단자가 내부노드(PG)에 접속되어 있다. NOR 게이트(2)는, 그 제1 입력단자가 입력단자(IN)에 접속되고, 그 제2 입력단자가 인버터(INV1)를 통해 인에이블 입력단자(EB)에 접속되며, 그 출력단자가 내부노드(NG)에 접속되어 있다. 인버터(INV2)는 그 입력단자가 출력단자(OUT)에 접속되고, 그 출력단자가 내부노드(OUTN)에 접속되어 있다.

NMOS 트랜지스터(N1)는 그 게이트 전극이 노드(NG)에 접속되고, 그 드레인 전극이 출력단자(OUT)에 접속되며, 그 소스전극이 접지전원(GND)에 접속되어 있다. NMOS 트랜지스터(N3)는 그 게이트 전극이 노드(OUTN)에 접속되고, 그 드레인 전극이 내부노드(G)에 접속되며 그 소스 전극이 접지전원(GND)에 접속되어 있다.

PMOS 트랜지스터(P1)는, 그 게이트 전극이 노드(PG)에 접속되고, 그 소스 전극이 내부전원 VDD에 접속되며, 그 드레인 전극은 내부노드(S)에 접속되어 있다. PMOS 트랜지스터(P2)는 그 게이트 전극이 노드(G)에 접속되고, 그 드레인 전극이 출력단자(OUT)에 접속되며, 그 소스 전극이 노드(S)에 접속되어 있다. PMOS 트랜지스터(P3)는 그 게이트 전극이 노드(G)에 접속되고, 그 소스 전극이 노드(S)에 접속되어 있다. PMOS 트랜지스터(P4)는 그 게이트 전극이 노드(OUTN)에 접속되고, 그 드레인 전극이 노드(G)에 접속되며 그 소스 전극이 출력단자(OUT)에 접속되어 있다. PMOS 트랜지스터(P5)는 그 게이트 전극이 내부전원 VDD에 접속되고, 그 소스 전극이 출력단자(OUT)에 접속되어 있다. PMOS 트랜지스터(P2, P3, P4, P5)는 공통의 벌크(기판)(B)에 형성되어 있다. 이 플로팅벌크(B)는, 내부전원 VDD 및 접지전원(GND) 중 어디에도 접속되어 있지 않은 N웰이다. PMOS 트랜지스터(P3, P5)의 드레인 전극은 플로팅 벌크(B)에 접속되어 있다. PMOS 트랜지스터(P1)의 벌크는 내부전원 VDD에 접속되어 있고, NMOS 트랜지스터(N1, N3)의 벌크는 접지전원(GND)에 접속되어 있다.

출력단자(OUT)에는 PMOS 트랜지스터(P2)의 드레인 전극과, P4, P5의 각 소스전극과, NMOS 트랜지스터(N1)의 드레인 전극과, 인버터(INV2)의 입력단자가 접속되어 있다. 노드(G)에는 PMOS 트랜지스터(P2, P3)의 각 게이트 전극과, P4의 드레인 전극과, NMOS 트랜지스터(N3)의 드레인 전극이 접속되어 있다. 노드(S)에는 PMOS 트랜지스터(P1)의 드레인 전극과, P2, P3의 각 소스 전극이 접속되어 있다.노드(OUTN)에는 인버터(INV2)의 출력단자와, PMOS 트랜지스터(P4), NMOS 트랜지스터(N3)의 각 게이트 전극이 접속되어 있다.

다음에, 도 3에 나타낸 출력회로의 동작을 설명한다. 도 4는 도 3에 나타내는 출력회로의 동작 타이밍도이며, (a)는 각부의 전압파형, (b)은 소비전류파형을 나타낸다. 우선, 인에이블 입력단자(EB)가 "L"레벨(0[V])로 설정되어 있을 때의 동작을 설명한다. NAND 게이트(1)의 출력, 즉 노드(PG)는 "H"레벨(3[V])이 되기 때문에, PMOS 트랜지스터(P1)는 오프(OFF)되어 있다. 또 인버터(INV1)의 출력은 "H"레벨이 되고, NOR 게이트(2)의 출력, 즉 노드(NG)는 "L"레벨이 되기 때문에, NMOS 트랜지스터(N1)는 오프(OFF)하고 있다. 이와 같이 인에이블 입력단자(EB)가 "L"레벨일 때는, PMOS 트랜지스터(P1), NMOS 트랜지스터(N1)는 동시에 오프(OFF)되어 있어, 입력단자(IN)의 레벨에 관계없이 출력단자(OUT)는 하이 임피던스가 된다. 이 때, 출력단자(OUT)는, 외부의 플업저항(R1)에 의해 외부전원 VCC 레벨(5[V])이 된다.

출력단자 OUT가 5[V]이기 때문에, 인버터(INV2)의 출력, 즉 노드(OUTN)는 "L"레벨이 되고 있고, NMOS 트랜지스터(N3)는 오프(OFF)되어 있다. 노드(OUTN)는 "L"레벨이고 출력단자(OUT)가 5[V]이기 때문에, PMOS 트랜지스터(P4)는 온(ON)되어 있고, 노드(G)의 전위는 출력단자(OUT)와 같은 5[V]로 되어 있다. 또한 출력단자(OUT)가 5[V]이기 때문에, 그 게이트 전극이 내부전원 VDD(3[V])에 접속되어 있는 PMOS 트랜지스터(P5)는 온(ON)되어 있고, 이에 따라 플로팅 벌크(B)의 전위는 출력단자(OUT)와 같은 5[V]로 되어 있다.

출력단자(OUT) 및 노드(G)의 전위가 동시에 5[V]이기 때문에, PMOS 트랜지스터(P2)는 오프(OFF)되어 있다. 또한 출력단자(OUT) 및 플로팅 벌크(B)의 전위가 동시에 5[V]이기 때문에, PMOS 트랜지스터(P3)도 오프(OFF)되어 있다.

PMOS 트랜지스터(P2, P3)가 오프(OFF)되어 있음으로써, PMOS 트랜지스터(P1)의 드레인 전극(노드(S))은 하이 임피던스로 되고, 노드(S) 및 PMOS 트랜지스터(P1)의 벌크를 통해서, 출력단자(OUT)에서 내부전원 VDD으로 리이크 전류가 흐르는 일은 없다. 또 플로팅 벌크(B)는 내부전원 VDD에는 접속되지 않고 있기 때문에, PMOS 트랜지스터(P2)의 드레인 및, P4, P5의 소스를 통해 플로팅 벌크(B)에서 내부전원 VDD로 리이크 전류가 흐르는 일도 없다. 또 인버터(INV2)의 입력단자는, 인버터(INV2) 내부의 도시하지 않은 MOS 트랜지스터의 게이트 전극에 접속되어 있고, 하이 임피던스로 되어있다. 또, NMOS 트랜지스터(N1)의 드레인과 벌크는 역바이어스 되어 있고, N1의 드레인 전극도 하이 임피던스로 되어 있다. 따라서, 출력단자(OUT)에서 접지전원(GND)으로 리이크전류가 흐르는 일도 없다.

다음에, 인에이블 입력단자(EB)가 "H"레벨 (3[V])로 설정되어 있을 때의 동작을 설명한다. 입력단자(IN)가 "L"레벨 (0[V])일 때, NAND 게이트(1)의 출력, 즉 노드(PG)는 "H"레벨(3[V])이 되고, PMOS 트랜지스터(P1)는 오프(OFF)되어 있다. NOR 게이트(2)의 출력, 즉 노드(NG)는 "H"레벨이 되며, NMOS 트랜지스터(N1)는 온(ON)되어 있다. 따라서, 출력단자(OUT)는 "L"레벨 (0[V])로 되어 있다.

인버터(INV2)의 출력, 즉 노드(OUTN)은 "H"레벨 (3[V])이다. 노드(OUTN)이 "H"레벨이기 때문에, NMOS 트랜지스터(N3)는 온(ON)되어 있고, 또 PMOS트랜지스터(P4)는 오프(OFF)되어 있다. 따라서 노드(G)는 "L"레벨로 되어 있다. 출력단자(OUT)와 노드(G)가 동시에 "L"레벨이기 때문에, PMOS 트랜지스터(P2)는 오프(OFF)하고 있다. 노드(S)의 전위는 Vth 이하로 되어 있고, PMOS 트랜지스터(P3)는 오프(OFF)하고 있다(출력단자(OUT)가 "L"레벨이 되었을 때, 노드(S)의 전위가 Vth보다 높은 경우에는, PMOS 트랜지스터(P2, P3)가 온(ON)하여 노드(S)의 전위를 Vth까지 강하시키고, 다음에 P2, P3가 턴오프(turn-OFF 한다). 또 출력단자(OUT)가 "L"레벨이기 때문에, PMOS 트랜지스터(P5)도 오프(OFF)되어 있다.

다음에 입력단자(IN)을 "L"레벨로부터 "H"레벨로 변화시키면, NAND 게이트(1)의 출력, 즉 노드(PG)는 "H"레벨로부터 "L"레벨로 변화되고, PMOS 트랜지스터(P1)는 턴온(turn-ON)한다. 또 NOR 게이트(2)의 출력, 즉 노드(NG)는 "H"로부터 "L"로 변화되고, NMOS 트랜지스터(N1)는 턴오프(turn-OFF)한다.

PMOS 트랜지스터(P1)가 턴온(turn-ON) 하면, 노드(S)가 내부전원 VDD 레벨(3[V])이 된다. 노드(G)는 "L"레벨이기 때문에 PMOS 트랜지스터(P2, P3)는 턴온(turn-ON) 한다. PMOS 트랜지스터(P2)의 턴온(turn-ON)에 의해, 출력단자(OUT)는 "L"레벨로부터 내부전원 VDD 레벨(3[V])로 상승한다. 또한 PMOS 트랜지스터(P3)의 턴온(turn-ON)에 의해, 플로팅 벌크(B)의 전위는 내부전원 VDD 레벨 (3[V])로 상승한다. PMOS 트랜지스터(P3)는 플로팅 벌크(B)의 전위를 3[V]까지 확실히 상승시켜, PMOS 트랜지스터(P2)의 동작을 보다 안정시키기 위해서 설정된 것이다.

출력단자(OUT)가 내부전원 VDD 레벨(3[V])로 상승하면, 인버터(INV2)의 출력, 즉 노드(OUTN)은 "L"레벨로 변화되고, 이에 따라 NMOS 트랜지스터(N3)가 턴오프(turn-OFF)하며, 또 PMOS 트랜지스터(P4)가 턴온(turn-ON)한다. PMOS 트랜지스터(P4)의 턴온(turn-ON)에 의해, 노드(G)의 전위는 "L"레벨로부터 출력단자(OUT)와 같은 전위로 상승한다. 노드(G)와 출력단자(OUT)가 같은 전위가 됨으로써, PMOS 트랜지스터(P2, P3)은 턴오프(turn-OFF)한다.

이 후, 플업저항(R1)에 의해 출력단자(OUT)는 외부전원 VCC 레벨(5[V])까지 상승한다. 출력단자(OUT)가 5[V]로 되면, 노드(G)도 5[V]로 된다. 또, PMOS 트랜지스터(P5)가 턴온(turn-ON)하며 이에 따라 플로팅 벌크(B)도 5[V]가 된다.

인에이블 입력단자(EB) = "H"레벨 이고 입력단자(IN) = "H"일 때는, 상기 인에이블 입력단자(EB) = "L"레벨일 때와 마찬가지로, PMOS 트랜지스터(P2, P3)이 오프(OFF)되어 있는 것에 의해, PMOS 트랜지스터(P1)의 드레인 전극(노드(S))은 하이임피던스가 되어 있어, 노드(S) 및 PMOS 트랜지스터(P1)의 벌크를 통해서, 출력단자(OUT)에서 내부전원 VDD로 리이크 전류가 흐르는 일은 없다. 또, 플로팅 벌크(B)는 내부전원 VDD에는 접속하지 않고 있기 때문에, PMOS 트랜지스터(P2)의 드레인 및, P4, P5의 소스를 통해 플로팅 벌크(B)에서 내부전원 VDD로 리이크 전류가 흐르는 일도 없다. 또 인버터(INV2)의 입력단자는, 인버터(INV2) 내부의 도시하지 않은 MOS 트랜지스터의 게이트 전극에 접속되어 있고, 하이 임피던스로 되어 있다. 또, NMOS 트랜지스터(N1)의 드레인과 벌크는 역바이어스되어 있고, N1의 드레인 전극도 하이 임피던스로 되어있다. 따라서, 출력단자(OUT)에서 접지전원(GND)으로 리이크전류가 흐르는 일도 없다.

이와 같이 제2 실시형태에 의하면, 출력파형 상승시에 내부전원전압 VDD 레벨까지는 외부의 플업저항(R1)에 의존하지 않고서 고속동작이 가능해진다. 그 후, 저항 R1을 통해 외부전원 VCC 레벨(5[V])로 되지만, 출력파형의 상승시 이외에는 내부전원전압 VDD에의 전류의 유입은 발생하지 않는다. 그 때문에, 5[V]로 동작하는 외부회로에 인터페이스할 때, 외부회로의 문턱전압 VTH(2.5[V])까지는 고속으로 동작할 수 있고, 외부회로에서의 VIH(3.5[V])도 보증할 수 있게 된다. 또한, 플업저항(R1)의 값이 큰 경우라도, 상기한 VTH까지는 고속동작할 수 있으므로, 저소비전력화가 가능해진다.

또, 전원전압 = 3V에 대하여 외부입력 = 5V로 설명하였지만, 다른 조건이라도 상관없다. 내부전원전압보다도 외부전원전압이 높은 조건에 대하여 유효하다.

(제3 실시형태)

도 5는 본 발명의 제3 실시형태의 출력회로를 나타내는 회로도이다. 도 5에 나타내는 출력회로는 LSI칩에 내장되어 있고, 입력단자(IN)와 인에이블 입력단자(EB)와, 출력단자(OUT)와, 2입력의 NAND 게이트(1)와, 2입력의 NOR 게이트(2)와, PMOS 트랜지스터(P1∼P5)와, NMOS 트랜지스터(N1, N3)와, 인버터(INV1, INV2)과, 지연회로 DL1를 가진다. 출력단자(OUT)에는 플업저항(R1)이 접속되어 있다. 도 5에서, 도 3과 공통되는 부분에 대해서는 동일부호를 부착하여 놓는다.

도 5에 나타내는 출력회로는, 도 3의 출력회로에서 노드(OUTN)과 PMOS 트랜지스터(P4)의 게이트 전극 사이에 지연회로 DL1를 설치한 것이다. PMOS트랜지스터(P4)의 게이트 전극은 노드(OUTN)에는 접속되지 않고 있다. P4의 게이트 전극에 접속하는 노드를 OUTND로 한다.

지연회로 DL1는 그 입력단자가 노드(OUTN)에 접속되고, 그 출력단자가 노드(OUTND)에 접속되어 있으며, 노드(OUTN)이 "H"레벨로부터 "L"레벨로 변화되었을 때에 설정된 지연시간이 경과하고부터 노드(OUTND)를 "H"레벨로부터 "L"레벨로 변화시킨다.

다음에 도 5에 나타낸 출력회로의 동작을 설명한다. 도 6은 도 5에 나타내는 출력회로의 동작타이밍도면이며, (a)는 각부의 전압파형, (b)은 소비전류 파형을 나타낸다. 도 5에 나타내는 출력회로의 동작은, 도 3에 나타낸 제2 실시형태의 출력회로의 동작과 거의 동일하다. 단, 이하에 설명하는 동작, 즉 인에이블 입력단자(EB)가 "H"레벨로 설정되어 있고, 입력단자(IN)가 "L"레벨로부터 "H"레벨로 변화될 때의 동작이 도 3의 출력회로와는 다르다.

입력단자(IN)가 "L"레벨로부터 "H"레벨로 변화되고, 출력단자(OUT)가 내부전원 VDD 레벨(3[V])로 상승하면, 인버터(INV2)의 출력, 즉 노드(OUTN)은 "H"레벨로부터 "L"레벨로 변화되고, NMOS 트랜지스터(N3)는 턴오프(turn-OFF)한다.

지연회로 DL1는 노드(OUTN)가 "L"레벨로 변화되고부터 소정시간을 경과하고 나서, 노드(OUTN)D를 "H"레벨로부터 "L"레벨로 변화시킨다. 따라서, PMOS 트랜지스터(P4)는 NMOS 트랜지스터(N3)의 턴오프(turn-OFF)와 동시에 턴온(turn-ON)하지 않고, 노드(OUTN)의 "L"레벨에의 변화로부터 소정시간이 경과하고 나서 턴온(turn-ON) 한다. 즉, 상기 제2 실시형태보다도, PMOS 트랜지스터(P4)가 턴온(turn-ON)하는 타이밍이 느리게 되고, 따라서 PMOS 트랜지스터(P2, P3)가 턴오프(turn-OFF)하는 타이밍이 느리게 된다.

이와 같이 제3 실시형태에 의하면, 제2 실시형태의 효과에 덧붙여서, 노드(OUTN)과 PMOS 트랜지스터(P4)의 게이트 전극과의 사이에 지연회로 DL1을 설치함으로써, 출력파형 상승시에 PMOS 트랜지스터(P4)가 오프(OFF)되어 있는 시간을 확실하게 길게 할 수 있어 조절도 용이하게 된다. 이에 따라 PMOS 트랜지스터(P2)가 온(ON)되어 있은 시간을 길게 할 수 있기 때문에, 내부전원 VDD까지의 고속동작이 가능해진다.

(제4 실시형태)

도 7은 본 발명의 제4 실시형태의 출력회로를 나타내는 회로도이다. 도 7에 나타내는 출력회로는 LSI칩에 내장되어 있고, 입력단자(IN)와, 인에이블 입력단자(EB)와, 출력단자(OUT)와, 2입력의 NAND 게이트(1)와, 2입력의 NOR 게이트(2)와, PMOS 트랜지스터(P1∼P7)와, NMOS 트랜지스터(N1∼N4, N7)와, 인버터(INV1, INV2)을 가진다. 출력단자(OUT)에는 플업저항(R1)이 접속되어 있다. 도 7에서, 도 3와 공통되는 부분에 관해서는 동일부호를 부착하여 놓는다.

도 7에 나타내는 출력회로는, 도 3의 출력회로에서 NMOS 트랜지스터(N2, N4, N7)와, PMOS 트랜지스터(P6, P7)를 설치하고, PMOS 트랜지스터(P4)의 게이트를 노드(OUTN)가 아니라, NMOS 트랜지스터(N3)의 드레인 전극에 접속한 것이다. NMOS 트랜지스터(N3)의 드레인 전극과 PMOS 트랜지스터(P4)의 게이트 전극이 접속하는 노드를 SP4로 한다.

NMOS 트랜지스터(N2)는 그 게이트 전극이 내부전원 VDD에 접속되고, 그 드레인 전극이 출력단자(OUT)에 접속되며, 그 소스 전극이 NMOS 트랜지스터(N1)의 드레인 전극에 접속되어 있다. NMOS 트랜지스터(N1)의 드레인 전극은 출력단자(OUT)에는 접속되어 있지 않다. NMOS 트랜지스터(N4)는 그 게이트 전극이 내부전원 VDD에 접속되고, 그 드레인 전극이 노드(G)에 접속되며 그 소스 전극이 노드(SP4)에 접속되어 있다. NMOS 트랜지스터(N3)의 드레인 전극은 노드(G)에는 접속되어 있지 않다.

NMOS 트랜지스터(N7) 및 PMOS 트랜지스터(P7)는 동시에 출력단자(OUT)와 인버터(INV2)의 입력단자와의 사이에 설치된다. 인버터(INV2)의 입력단자는 출력단자(OUT)에는 접속되어 있지 않다. INV2의 입력단자에 접속하는 노드를 Y로 한다. PMOS 트랜지스터(P6)는 그 게이트 전극 및 소스 전극이 내부전원 VDD에 접속되고, 드레인 전극이 노드(Y)에 접속되어 있다. 이 다이오드 접속된 PMOS 트랜지스터(P6)는 노드(Y)가 내부전원 VDD보다 저전위인 한도내에서 오프(OFF)된 그대로이다.

NMOS 트랜지스터(N7)는 그 게이트 전극이 내부전원 VDD에 접속되고, 그 제1 전극(드레인 전극 또는 소스 전극)이 출력단자(OUT)에 접속되며, 그 제2 전극(소스전극 또는 드레인 전극)이 노드(Y)에 접속되어 있다. PMOS 트랜지스터(P7)는 그 게이트 전극이 노드(G)에 접속되고, 그 제1 전극(드레인 전극 또는 소스 전극)이 노드(Y)에 접속되며, 그 제2 전극(소스 전극 또는 드레인 전극)이 출력단자(OUT)에 접속되어 있다.

출력단자(OUT)에는 PMOS 트랜지스터(P2)의 드레인 전극과, P4, P5의 각 소스 전극과, P7의 제2 전극과, NMOS 트랜지스터(N2)의 드레인 전극과, N7의 제1 전극이 접속되어 있다. 노드(G)에는, PMOS 트랜지스터(P2, P3, P7)의 각 게이트 전극과, P4의 드레인 전극과, NMOS 트랜지스터(N4)의 드레인 전극이 접속되어 있다. 노드(OUTN)에는, 인버터(INV2)의 출력단자와, NMOS 트랜지스터(N3)의 게이트 전극이 접속되어 있다.

다음에, 도 7에 나타내는 출력회로의 동작을 설명한다. 도 8은 도 7에 나타내는 출력회로의 동작 타이밍도이며, (a)는 각부의 전압파형, (b)은 소비전류파형을 나타낸다. 우선, 인에이블 입력단자(EB)가 "L"레벨 (0[V])로 설정되고 있을 때의 동작을 설명한다. NAND 게이트(1)의 출력, 즉 노드(PG)는 "H"레벨(3[V])이 되기 때문에, PMOS 트랜지스터(P1)는 오프(OFF)되어 있다. 또한 NOR 게이트(2)의 출력, 즉 노드(NG)는 "L"레벨이 되기 때문에, NMOS 트랜지스터(N1)는 오프(OFF)되어 있다. 이와 같이 인에이블 입력단자(EB)가 "L"레벨일 때, PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)는 동시에 오프(OFF)되어 있고, 입력단자(IN)의 레벨에 관계 없이, 입출력단자(YPAD)는 하이 임피던스가 된다. 이때, 출력단자(OUT)는 외부의 플업저항(R1)에 의해, 외부전원 VCC 레벨(5[V])이 된다. 출력단자(OUT)가 5[V]이고 노드(SP4)의 전위는 VDD - Vth보다 높아지는 일은 없기 때문에, PMOS 트랜지스터(P4)는 온(ON)되어 있어, 노드(G)의 전위는 출력단자 OUT와 같은 5[V]로 되어 있다. 또 출력단자(OUT)가 5[V]이기 때문에, PMOS 트랜지스터(P5)는 온(ON)되어 있어, 이에 따라 플로팅 벌크(B)의 전위는 출력단자(OUT)와 같은 5[V]로 되어있다. 출력단자(OUT) 및 노드(G)의 전위가 동시에 5[V]이기 때문에, PMOS 트랜지스터(P2)는 오프(OFF)되어 있다. 또한 출력단자(OUT) 및 플로팅 벌크(B)의 전위가 동시에 5[V]이기 때문에, PMOS 트랜지스터(P3)도 오프(OFF)되어 있다.

출력단자(OUT) 및 노드(G)가 5[V]이기 때문에, PMOS 트랜지스터(P7) 및 NMOS 트랜지스터(N7)는 동시에 오프(OFF)되어 있다. 출력단자(OUT)가 5[V]로 상승할 때, PMOS 트랜지스터(P7)는 노드(Y)를 3[V]까지 상승시키고 나서 오프(OFF)하기 때문에, 노드(Y)는 3[V]이다. 따라서 인버터(INV2)의 출력, 즉 노드(OUTN)는 "L"레벨이 되어 있고, NMOS 트랜지스터(N3)는 오프(OFF)되어 있다. 노드(G)의 전위가 5[V]이기 때문에, NMOS 트랜지스터(N4)의 소스 전극 즉 노드(SP4)의 전위는 5[V] - 2Vth로 되어 있다.

상기한 바와 같이, 인에이블 입력단자(EB)가 "L"레벨로 설정되어 있을 때, PMOS 트랜지스터(P2, P3)이 오프(OFF)되어 있은 것에 의해, PMOS 트랜지스터(P1)의 드레인 전극(노드(S))는 하이 임피던스로 되어 있고, 노드(S) 및 PMOS 트랜지스터(P1)의 벌크를 통해서, 입출력단자(YPAD)에서 내부전원 VDD으로 리이크전류가 흐르는 일은 없다. 또한 플로팅 벌크(B)는 내부전원 VDD에는 접속하지 않고 있기 때문에, PMOS 트랜지스터(P2)의 드레인 전극, 및 P4, P5의 각 소스 전극을 통해 플로팅 벌크(B)에서 내부전원 VDD로 리이크 전류가 흐르는 것도 없다. 또한 인버터(INV2)의 입력단자는, 인버터(INV2) 내부의 도시하지 않은 MOS 트랜지스터의 게이트 전극에 접속되어 있고, 하이 임피던스로 되어 있다. 또한 NMOS 트랜지스터(N1)의 드레인과 벌크는 역바이어스되어 있고, N1의 드레인 전극도 하이임피던스로 되어 있다. 따라서, 출력단자(OUT)에서 접지전원(GND)으로 리이크 전류가 흐르는 일도 없다.

다음에, 인에이블 입력단자(EB)가 "H"레벨(3[V])로 설정되어 있을 때의 동작을 설명한다. 입력단자(IN)가 "L"레벨(0[V])일 때는, NAND 게이트(1)의 출력, 즉 노드(PG)는 "H"레벨이 되기 때문에, PMOS 트랜지스터(P1)는 오프(OFF)되어 있다. 또 NOR 게이트(2)의 출력, 즉 노드(NG)는 "H"레벨이 되기 때문에 NMOS 트랜지스터 (N1)는 온(ON)되어 있다. 따라서 출력단자(OUT)는 "L"레벨 (0[V])로 되어 있다. 출력단자(OUT)가 "L"레벨이기 때문에 NMOS 트랜지스터(N7)는 온(ON)되어 있고, 이에 따라 노드(Y)는 "L"레벨로 되어 있다. 인버터(INV2)의 출력, 즉 노드(OUTN)은 "H"레벨(3[V])이 되기 때문에, NMOS 트랜지스터(N3)는 온(ON)되어 있고, 또 N4도 온(ON)되어 있다. NMOS 트랜지스터(N3, N4)가 온(ON)되어 있기 때문에, 노드(G) 및 노드(SP4)는 동시에 "L"레벨로 되어 있다. 노드(G)와 출력단자(OUT)가 동시에 "L"레벨(0[V])이기 때문에, PMOS 트랜지스터(P2, P4, P5, P7)는 오프(OFF)되어 있다. 또한 노드(S)의 전위는 Vth 이하가 되어 있고, PMOS 트랜지스터(P3)도 오프(OFF)되어 있다.

다음에 입력단자(IN)을 "L"레벨로부터 "H"레벨로 변화시키면, NAND 게이트(1)의 출력, 즉 노드(PG)는 "H"레벨로부터 "L"레벨로 변화되기 때문에 PMOS 트랜지스터(P1)는 턴온(turn-ON)한다. 또 NOR 게이트(2)의 출력은 "H"으로부터 "L"로 변화되고, 노드(NG)는 "L"레벨이 되며, NMOS 트랜지스터(N1)는 턴오프(turn-OFF)한다.

PMOS 트랜지스터(P1)의 턴온(turn-ON)에 의해, 노드(S)가 내부전원 VDD 레벨(3[V])로 된다. 노드(G)는 "L"레벨이기 때문에, PMOS 트랜지스터(P2, P3)는 턴온(turn-ON)한다. PMOS 트랜지스터(P2)의 턴온(turn-ON)에 의해, 출력단자(OUT)는 "L"레벨로부터 내부전원 VDD 레벨(3[V])로 상승한다. 또한 PMOS 트랜지스터(P3)의 턴온(turn-ON)에 의해, 플로팅 벌크(B)의 전위는 내부전원 VDD 레벨(3[V])로 상승한다.

출력단자(OUT)가 Vth로 상승하면, PMOS 트랜지스터(P4, P7)가 턴온(turn-ON)하고, 노드(Y)의 전위는 출력단자(OUT)와 같아진다. 노드(G)는 NMOS 트랜지스터(N3)가 오프(OFF)할 때까지 "L"레벨로 클램프된다. 또한 출력단자(OUT) 및 노드(G)가 내부전원레벨 (3[V])로 상승하면, 인버터(INV2)의 출력, 즉 노드(OUTN)이 "L"레벨로 변화되기 때문에, NMOS 트랜지스터(N3)는 턴오프(turn-OFF)한다. NMOS 트랜지스터(N3)의 턴오프(turn-OFF)에 의해, 노드(G)의 전위는 출력단자(OUT)와 같은 3[V]가 되고, 이에 의해, PMOS 트랜지스터(P7)가 턴오프(turn-OFF)한다. 또 출력단자노드(SP4)의 전위는 3[V] - Vth가 된다. 노드(G)와 노드(S)의 전위가 같아지기 때문에, PMOS 트랜지스터(P2, P3)가 턴오프(turn-OFF)한다.

이 후, 플업저항(R1)에 의해 출력단자(OUT)는 외부전원 VCC 레벨(5[V])까지 상승한다. PMOS 트랜지스터(P4)는 온(ON)한 그대로이다. 출력단자(OUT)가 3[V] + Vth로 상승하면, PMOS 트랜지스터(P5)가 턴온(turn-ON) 한다. PMOS 트랜지스터(P5)의 턴온(turn-ON)에 의해, 플로팅 벌크(B)의 전위는 출력단자(OUT)와 같은 전위가 된다. 그리고, 출력단자(OUT)가 최종적으로 외부전원전압 VCC 레벨(5[V])이 되었을때, 노드(G) 및 플로팅 벌크(B)도 5[V]가 된다. 만일, PMOS 트랜지스터(P7)가 턴오프(turn-OFF)하기 전에, 출력단자(OUT)의 전위가 3[V] + Vth보다도 높아졌을 때에는, PMOS 트랜지스터(P6)가 턴온(turn-ON)하여, 출력단자 OUT의 전위를 3[V] + Vth로 클램프한다.

이와 같이, 인에이블 입력단자(EB)가 "H"레벨 이며, 입력단자(IN)가 "H"일 때도, 상기한 인에이블 입력단자(EB)가 "L"레벨일 때와 마찬가지로 PMOS 트랜지스터(P2, P3)가 오프(OFF)되어 있음으로써, 노드(S) 및 PMOS 트랜지스터(P1)의 벌크를 통해서 내부전원 VDD으로 리이크 전류가 흐르는 일은 없다. 또 플로팅 벌크(B)는 내부전원 VDD에는 접속하고 있지 않고 있기 때문에, 플로팅 벌크(B)에서 내부전원 VDD으로 리이크 전류가 흐르는 일도 없다. 또한 인버터(INV2)의 입력단자 및 NMOS 트랜지스터(N1)의 드레인으로부터 접지전원(GND)으로 리이크 전류가 흐르는 일도 없다. 이와 같이 제4 실시형태에 의하면, 상기 제2 실시형태의 효과에 덧붙여서 PMOS 트랜지스터(P4, P7), NMOS 트랜지스터(N2, N4, N7)에 의해, 하나의 MOS 트랜지스터의 소스/드레인 사이, 게이트/소스 사이, 및 게이트/드레인 사이에 5[V]가 걸리는 일이 없기 때문에, 내압이 약한 프로세스에도 대응할 수 있다.

(제5 실시형태)

도 9는 본 발명의 제5 실시형태의 출력회로를 나타내는 회로도이다. 도 9에 나타내는 출력회로는 LSI칩에 내장되어 있고, 입력단자(IN)와 인에이블 입력단자 (EB)와 선택입력단자(SEL)와, 출력단자(OUT)와, 2입력의 NAND 게이트(1)와, 2입력의 NOR 게이트(2, 3)와, PMOS 트랜지스터(P1∼P8)와, NMOS 트랜지스터(N1∼N8)와,인버터(INV1, INV4)를 가진다. 도 9에 나타내는 출력회로는, 출력단자(OUT)에 플업저항(R1)이 접속되어 있는 경우와, 그렇지 않은 경우 중의 어디에도 대응할 수 있다. 도 9에서 도5와 공통하는 부분에 관해서는 동일부호를 붙이고 있다.

도 9에 나타내는 출력회로는, 도 5의 출력회로에서 NMOS 트랜지스터(N5, N6, N8)과, PMOS 트랜지스터(P8)와, NAND 게이트(2)와, 인버터(INV4)를 설치하여 인버터(INV2)를 떼어낸 것이다. 인버터(INV4)는 그 입력단자가 선택입력단자(SEL)에 접속되며, 그 출력단자가 내부노드(IS)에 접속되어 있다. NOR 게이트(3)은 그 제1 입력단자가 노드(IS)에 접속되고, 그 제2 입력단자가 노드(Y)에 접속되며, 그 출력단자가 노드(OUTN)에 접속되어 있다.

NMOS 트랜지스터(N5)는 그 게이트 전극이 노드(IS)에 접속되고, 그 드레인 전극이 노드(PG)에 접속되어 있다. NMOS 트랜지스터(N6)는, 그 게이트 전극이 내부전원 VDD에 접속되고, 그 드레인 전극이 NMOS 트랜지스터(N5)의 소스 전극에 접속되며, 그 소스 전극이 노드(G)에 접속되어 있다.

NMOS 트랜지스터(N8)는, 그 게이트 전극이 선택입력단자(SEL)에 접속되고, 그 제1 전극(드레인 전극 또는 소스 전극)이 노드(SP4)에 접속되며, 그 제2 전극(소스 전극 또는 드레인 전극)은 내부노드(SN)에 접속되어 있다. NMOS 트랜지스터 (N3)의 드레인 전극 및 NMOS 트랜지스터(N4)의 소스 전극은, 노드(SP4)에 접속하지 않고서 노드(SN)에 접속되어 있다. PMOS 트랜지스터(P8)는 그 게이트 전극이 선택입력단자(SEL)에 접속되고 그 드레인 전극이 노드(SP4)에 접속되며, 그 소스 전극은 내부전원 VDD에 접속되어 있다.

도 10은 LSI(40)(3[V]의 내부전원 VDD)에 내장된 제5 실시형태의 출력회로(42)(도 9참조)와, 외부전원 VCC에서 동작하는 외부회로(43)의 접속예를 나타내는 도면이며, (a)는 외부전원 VCC이 3[V]일 때의 접속예를 나타내고, (b)는 외부전원 VCC가 5[V]일 때의 접속예를 나타낸다. 도 10(b)에서는 출력회로(42)의 출력단자(OUT)에 한쪽 끝이 외부전원 VCC에 접속된 플업저항(R1)의 다른 끝을 접속한다.

다음에, 도 9에 나타내는 출력회로의 동작을 설명한다. 도 11은 도 9에 나타내는 출력회로의 동작 타이밍도이며, (a)는 선택입력단자(SEL)가 "L"레벨로 설정되어 있을 때의 각부의 전압파형, (b)은 선택입력단자(SEL)가 "H"레벨로 설정되어 있을 때의 각부의 전압파형을 나타낸다. 인에이블 입력단자(EB)는 "H"레벨(3[V])로 설정되어 있는 것으로 한다.

우선, 선택입력단자(SEL)가 "L"레벨로 설정되어 있을 때의 동작을 설명한다. 이 때, 도 9에 나타내는 출력회로(도 10에서의 출력회로(42))는, 도 10(a)과 같이 접속된다. 입력단자(IN)가 "L"레벨일 때 NAND 게이트(1)의 출력, 즉 노드(PG)는 "H"레벨이 되기 때문에, PMOS 트랜지스터(P1)는 오프(OFF)되어 있다. 또한 NOR 게이트(2)의 출력, 즉 노드(NG)는 "H"레벨이 되기 때문에, NMOS 트랜지스터(N1)는 온(ON)되어 있다. 따라서 출력단자(OUT)는 "L"레벨 (0[V])로 되어 있다.

출력단자(OUT)가 "L"레벨이기 때문에, NMOS 트랜지스터(N7)는 온(ON)되어 있고, 이에 따라 노드(Y)는 "L"레벨로 되어 있다. 그러나, 노드(IS)는 "H"레벨이기 때문에, NOR3의 출력, 즉 노드(OUTN)은, 노드(Y)의 레벨에 관계 없이 "L"레벨이 되고, NMOS 트랜지스터(N3)는 오프(OFF)되어 있다. 또한, 노드(IS)가 "H"레벨이기 때문에, NMOS 트랜지스터(N5)도 온(ON)되어 있다. NMOS 트랜지스터(N4, N6)가 온(ON)되어 있고, 노드(PG)가 "H"레벨이기 때문에, 노드(G)의 전위는 VDD - Vth로 되어 있다. 선택입력단자(SEL)가 "L"레벨이기 때문에, NMOS 트랜지스터(N8)는 오프(OFF)되어 있고, 또 PMOS 트랜지스터(P8)는 온(ON)되어 있다. 따라서 노드(SP4)는 내부전원 VDD 레벨(3[V])로 되어 있다. 노드(G)가 VDD - Vth이며, 출력단자(OUT)가 "L"레벨 (0[V])이며, 노드(SP4)가 3[V]이기 때문에, PMOS 트랜지스터(P2, P4, P5, P7)는 오프(OFF)되어 있다.

다음에 입력단자(IN)를 "L"레벨로부터 "H"레벨로 변화시키면, NAND 게이트(1)의 출력, 즉 노드(PG)는 "H"레벨로부터 "L"레벨로 변화되기 때문에, PMOS 트랜지스터(P1)는 턴온(turn-ON)한다. 또 NOR 게이트(2)의 출력, 즉 노드(NG)는 "H"으로부터 "L"로 변화되기 때문에, NMOS 트랜지스터(N1)는 턴오프(turn-OFF)한다.

PMOS 트랜지스터(P1)의 턴온(turn-ON)에 의해, 노드(S)가 내부전원 VDD 레벨(3[V])이 된다. 노드(PG)가 "L"레벨이 되기 때문에, 노드(G)는 VDD - Vth에서 "L"레벨(0[V])로 변화된다. 따라서 PMOS 트랜지스터(P2, P3)은 턴온(turn-ON)한다. PMOS 트랜지스터(P2)의 턴온(turn-ON)에 의해, 출력단자(OUT)는 "L"레벨로부터 내부전원 VDD 레벨(3[V])로 상승한다. 또한 PMOS 트랜지스터(P3)의 턴온(turn-ON)에 의해, 플로팅벌크(B)의 전위는 내부전원 VDD 레벨(3[V])로 상승한다.

출력단자(OUT)가 Vth로 상승하였을 때, PMOS 트랜지스터(P7)가 턴온(turn-ON)하고, 노드(Y)의 전위는 출력단자(OUT)와 같아진다. PMOS 트랜지스터(P4)는 오프(OFF)인 그대로이다.

다음에, 선택입력단자(SEL)가 "H"레벨로 설정되어 있을 때의 동작을 설명한다. 이 때 도 9에 나타내는 출력회로(도 10에서의 출력회로(42))는, 도 10(b)과 같이 접속된다. 입력단자(IN)가 "L"레벨(0[V])일 때는, NAND 게이트(1)의 출력, 즉 노드(PG)는 "H"레벨이 되기 때문에, PMOS 트랜지스터(P1)는 오프(OFF)되어 있다. 또 NOR 게이트(2)의 출력, 즉 노드(NG)는 "H"레벨이 되기 때문에, NMOS 트랜지스터(N1)는 온(ON)되어 있다. 따라서 출력단자(OUT)는 "L"레벨(0[V])로 되어 있다.

출력단자(OUT)가 "L"레벨이기 때문에, NMOS 트랜지스터(N7)는 온(ON)되어 있고, 이에 따라 노드(Y)는 "L"레벨로 되어 있다. 노드(IS)가 "L"레벨이 되기 때문에, NOR3의 출력, 즉 노드(OUTN)은 "H"레벨이 되고, NMOS 트랜지스터(N3)는 온(ON)되어 있다. 또 노드(IS)가 "L"레벨이기 때문에, NMOS 트랜지스터(N5)는 항상 오프(OFF)되어 있다. 따라서 노드(G)의 전위는 "L"레벨로 되어 있다. 선택입력단자(SEL)가 "H"레벨이기 때문에, NMOS 트랜지스터(N8)는 온(ON)되어 있고, 또 PMOS 트랜지스터(P8)는 오프(OFF)되어 있다. 따라서 노드(SP4)는 "L"레벨로 되어 있다. 노드(G), 노드(SP4), 및 출력단자(OUT)가 동시에 "L"레벨 (0[V])이기 때문에, PMOS 트랜지스터(P2, P4, P5, P7)는 오프(OFF)되어 있다.

다음에 입력단자(IN)를 "L"레벨에서 "H"레벨로 변화시키면, NAND 게이트(1)의 출력, 즉 노드(PG)는 "H"레벨로부터 "L"레벨로 변화되기 때문에, PMOS 트랜지스터(P1)는 턴온(turn-ON)한다. 또한 NOR 게이트(2)의 출력은 "H"로부터 "L"로 변화되고, 노드(NG)는 "L"레벨이 되고, NMOS 트랜지스터(N1)은 턴오프(turn-OFF) 한다.

PMOS 트랜지스터(P1)의 턴온(turn-ON)에 의해, 노드(S)가 내부전원 VDD 레벨(3[V])이 된다. 노드(G)는 "L"레벨이기 때문에, PMOS 트랜지스터(P2, P3)는 턴온(turn-ON)한다. PMOS 트랜지스터(P2)의 턴온(turn-ON)에 의해 출력단자(OUT)는 "L"레벨로부터 내부전원 VDD 레벨(3[V])로 상승한다. 또 PMOS 트랜지스터(P3)의 턴온(turn-ON)에 의해, 플로팅 벌크(B)의 전위는 내부전원 VDD 레벨(3[V])로 상승한다.

출력단자(OUT)가 Vth로 상승하였을 때, PMOS 트랜지스터(P4, P7)가 턴온(turn-ON)하고, 이에 따라 노드(G) 및 노드(Y)의 전위는 출력단자(OUT)와 같아진다. 출력단자(OUT) 및 노드(G)가 내부전원레벨(3[V])로 상승하더라도, PMOS 트랜지스터(P4)는 온(ON)이 된 그대로이다. 노드(G)의 전위가 출력단자(OUT)와 같아지면, PMOS 트랜지스터(P7)가 턴오프(turn-OFF) 한다. 또 노드(G)가 내부전원레벨(3[V])로 상승하면, 노드(G)와 노드(S)의 전위가 같게 되기 때문에, PMOS 트랜지스터(P2, P3)가 턴오프(turn-OFF)한다.

다음에, 플업저항(R1)에 의해 출력단자(OUT)는 외부전원 VCC 레벨(5[V])까지 상승한다. PMOS 트랜지스터(P4)는 온(ON) 한 그대로이다. 출력단자(OUT)가 3[V] + Vth로 상승하면, PMOS 트랜지스터(P5)가 턴온(turn-ON)한다. PMOS 트랜지스터(P5)의 턴온(turn-ON)에 의해, 플로팅 벌크(B)의 전위는 출력단자(OUT)와 같은 전위가 된다. 그리고, 출력단자(OUT)가 최종적으로 외부전원전압 VCC 레벨(5[V])이 되었을때, 노드(G, B)도 5[V]가 된다.

이와 같이 제5 실시형태에 의하면, 선택입력단자(SEL)에 의해, 외부전원 VCC (5[V])까지의 출력진폭이 가능해지고, 또 외부에 설치한 플업저항(R1)에 의지하지 않고 내부전원전압 VDD 레벨(3[V])까지의 출력진폭이 가능해진다. 즉, 도 10에 나타낸 바와 같이 3[V] 동작의 외부회로와 5[V] 동작의 외부회로 중의 어느 것에도 같은 LSI 칩으로 인터페이스할 수가 있다.

한편, 선택입력단자(SEL)의 전압레벨 설정은, LSI 외부에서 SEL 신호를 입력하도록 해도 되고, 또 LSI 내부로 SEL 신호를 생성하도록 해도 된다.

(제6 실시형태)

도 12는 본 발명의 제6 실시형태의 입력회로를 나타내는 회로도이다. 도 12에 나타내는 입력회로는 LSI칩에 내장되어 있고, 입력단자(IN)와, 출력단자(OUT)와, PMOS 트랜지스터(P31, P32)와, NMOS 트랜지스터(N31∼N37)와, 인버터(INV31, INV32)와, 저항(R31)을 가진다. 이 LSI칩9 내부전원 VDD은, 여기서는 3[V]로 한다. 도 12에 나타내는 입력회로는, 동일 LSI에 내장된 상기 제5 실시형태의 출력회로등의 출력회로에 이용되는 선택신호 SEL를 생성하는 회로이다. 입력단자(IN)는, 도시하지 않은 외부회로 혹은 외부회로의 전원 VCC에 접속되고, 외부회로의 "H"레벨이 내부전원 VDD와 동일하거나 내부전원 VDD보다 높은 레벨(예컨대 5[V])인가를 검출하기 위한 단자이다.

NMOS 트랜지스터(N3)는, 그 게이트 전극이 내부전원 VDD에 접속되고, 그 드레인 전극이 입력단자(IN)에 접속되어 있다. NMOS 트랜지스터(N3)2는, 그 게이트전극 및 소스 전극이 접지전원(GND)에 접속되고, 그 드레인 전극이 NMOS 트랜지스터(N31)의 소스 전극에 접속되어 있다. 저항(R31)은, 그 한쪽 끝이 입력단자(IN)에 접속되고, 다른 끝이 노드 IN1에 접속되어 있다. PMOS 트랜지스터(P3)1는, 그 게이트 전극이 노드 IN1에 접속되고, 그 소스 전극이 내부전원 VDD에 접속되며, 그 드레인 전극과 벌크가 공통접속되어 있다. PMOS 트랜지스터(P3)2는, 그 게이트 전극이 내부전원 VDD에 접속되고, 그 드레인 전극이 노드IN2에 접속되며, 그 소스 전극이 노드 N1에 접속되고, 그 벌크가 PMOS 트랜지스터(P3)1의 드레인 및 벌크에 접속되어 있다. PMOS 트랜지스터(P3)1및 32의 벌크는 내부전원 VDD에는 접속되어 있지 않고, 이에 의해 입력단자(IN)에서 내부전원 VDD에 전류가 유입하는 것을 방지한다.

NMOS 트랜지스터(N3)3∼N36는 직렬접속되어 있고, 각각의 게이트 전극이 내부전원 VDD에 공통접속되어 있다. 이 직렬 회로의 한 쪽 끝에 있는 NMOS 트랜지스터(N3)3의 드레인 전극은 노드 IN2에 접속되어 있고, 또 다른 끝에 있는 MOS 트랜지스터 N36의 소스 전극은 접지전원(GND)에 접속되어 있다. NMOS 트랜지스터(N3)7는, 그 제1 전극이 노드 IN2에 접속되고, 그 제2 전극이 노드(IN3)에 접속되어 있다. 인버터(INV31)는, 그 입력단자가 노드(IN3)에 접속되고, 그 출력단자가 노드(IN4)에 접속되어 있다. 인버터(INV32)는, 그 입력단자가 노드(IN4)에 접속되며, 그 출력단자가 출력단자(OUT)에 접속되어 있다.

도 13은 동일한 LSI(40) (3[V]의 내부전원 VDD)에 내장된 제6 실시형태의 입력회로(도 12참조) 및, 상기 제5 실시형태의 출력회로(42)(도 9참조)와, 외부전원VCC에서 동작하는 외부회로(43)와의 접속예를 나타내는 도면 이며, (a)는 외부전원 VCC이 5[V]일 때의 접속예를 나타내고, (b)는 외부전원 VCC이 3[V]일 때의 접속예를 나타낸다. 도 13(a)에서는, 출력회로(42)의 출력단자(OUT)에, 한쪽 끝이 외부전원 VCC에 접속된 플업저항(R1)의 다른 끝을 접속한다. 도 13(a), (b)에서 출력회로(42)의 출력단자 OUT는 외부회로(43)에 접속되어 있고, 입력회로41의 입력단자(IN)은 외부전원 VCC에 접속되어 있다. 또한 입력회로41의 출력단자(OUT)는 출력회로(42)의 선택입력단자(SEL)에 접속되어 있다.

도 14는 제6 실시형태의 입력회로에서의 입력단자(IN)에의 입력전압에 대한 각부의 DC특성도이다. 도 14에는 입력단자(IN), 출력단자(OUT), 노드 IN2 및 노드 (IN3)의 전압특성을 나타내고 있다.

다음에, 도 12에 나타내는 입력회로(도 13에서의 입력회로41)의 동작을 설명한다. 우선, 도 13(a)과 같이 접속되었을 때의 동작, 즉 LSI칩이 5[V]동작의 외부회로에 접속되었을 때의 동작을 설명한다. 입력단자(IN)가 5[V]이고, 노드 IN1가 내부전원 VDD 레벨(3[V]) 이상이 되기 때문에, PMOS 트랜지스터(P3)1는 오프(OFF)하고, PMOS 트랜지스터(P3)2는 온(ON)되어 있다. 이에 의해, 노드 IN2는 내부전원 VDD 레벨 (3[V]) 이상이 되고, NMOS 트랜지스터(N3)7에 의해 노드IN3의 전위는 VDD - Vth가 된다. 따라서 인버터(INV31)의 출력, 즉 노드(IN4)는 "L"레벨(0[V])이 되고, 인버터(INV32)의 출력, 즉 출력단자(OUT)는 "H"레벨(3[V])이 된다. 이 출력전압이 도 13에서의 출력회로(42)의 선택입력단자(SEL)에 입력된다.

다음에, 도 13(b)와 같이 접속되었을 때의 동작, 즉 LSI칩이 3[V]동작의 외부회로에 접속되었을 때의 동작을 설명한다. 입력단자(IN)가 3[V]이기 때문에, PMOS 트랜지스터(P1) 및 P2는 동시에 오프(OFF)되어 있고, NMOS 트랜지스터 (N3)3∼N36의 직렬 회로에 의해 노드 IN2는 "L"레벨이 된다. 노드 IN2가 "L"레벨이기 때문에, NMOS 트랜지스터(N3)7가 온(ON)되어 있고, 노드IN3는 "L"레벨이 된다. 따라서 노드(IN4)는 "H"레벨(3[V])이 되고, 출력단자(OUT)는 "L" 레벨(0[V])이 된다.

이와 같이 제6 실시형태에 의하면, 입력단자(IN)를 외부회로의 전원 VCC에 접속하고, 출력단자(OUT)를 예컨대 상기 제5 실시형태의 출력회로의 선택입력단자 (SEL)에 접속함으로써, 외부전원VCC이 5[V]일 때는 상기 출력회로의 선택입력단자 (SEL)을 "H"레벨로 함으로써, 5[V]동작의 외부회로와 상기 출력회로의 인터페이스를 실현시키고, 또 외부전원 VCC이 3[V]일 때는 선택입력단자(SEL)를 "L"레벨로 함으로써 3[V]동작의 외부회로와 상기 출력회로의 인터페이스를 실현시킬 수 있다. 즉, 특별히 조작을 요하지 않고, 5[V]동작의 외부회로와 3[V]동작의 외부회로중의 어느 것에도, 출력회로를 인터페이스시킬 수 있다. 또 외부회로의 동작전압이 변경되더라도, 같은 LSI칩 및 프린트기판을 사용할 수 있다.

또, 도 12에 나타내는 입력회로는, 상기한 출력회로와 같은 LSI에 내장되어 있지 않아도 된다. 또 전원전압= 3 V에 대해 외부입력= 5V로서 설명하였지만, 다른 조건이라도 상관없다. 내부전원전압보다도 외부전원전압이 높은 조건에 대하여 유효하다.

(제7 실시형태)

도 15는 본 발명의 제7 실시형태의 입력회로를 나타내는 회로도이다. 도 15에 나타내는 입력회로는, 입력단자(IN)와, 출력단자(OUT)와, PMOS 트랜지스터(P31, P32, P38, P39)와, NMOS 트랜지스터(N31∼N39)와, 인버터(INV32)와, 저항(R31)을 가진다. 도 15에 나타내는 입력회로는 도 12의 입력회로에서, PMOS 트랜지스터(P38, P39)와, NMOS 트랜지스터(N38, N39)를 설치하여, 인버터(INV31)를 떼어 낸 것이다. 출력회로 및 외부회로와의 접속은 상기 제6 실시형태와 같이 한다 (도 13참조).

NMOS 트랜지스터(N38)는 그 게이트가 노드(IN3)에 접속되고, 그 드레인 전극이 노드(IN4)에 접속되며, 그 소스 전극이 접지전원(GND)에 접속되어 있다. PMOS 트랜지스터(P38)는, 그 게이트 전극이 노드(IN3)에 접속되고, 그 드레인 전극이 노드(IN4)에 접속되며, 그 소스 전극 및 벌크가 노드(SPN)에 접속되어 있다. PMOS 트랜지스터(P38)의 벌크는 내부전원 VDD에는 접속되어 있지 않다. PMOS 트랜지스터(P39)는, 그 게이트가 출력단자(OUT)에 접속되고, 그 드레인 전극이 노드(SPN)에 접속되며, 그 소스 전극이 내부전원 VDD에 접속되어 있다. NMOS 트랜지스터(N39)는, 그 게이트 전극이 출력단자(OUT)에 접속되고, 그 드레인 전극이 내부전원 VDD에 접속되며, 그 소스전극이 노드(SPN)에 접속되어 있다.

도 16은 제7 실시형태의 입력회로에서의 입력단자(IN)에의 입력전압에 대한 각부의 DC 특성도면이며, (a)는 입력단자(IN), 출력단자(OUT), 노드(IN3) 및 노드(SPN)의 전압특성, (b)는 전원전류 특성(내부전원 VDD에 대한 소비전류 특성)을 나타낸다.

다음에, 도 15에 나타내는 입력회로의 동작은, 도 12에 나타낸 입력회로의동작과 거의 동일하다. 단 이하에 설명하는 점이 다르다.

입력단자(IN)가 5[V]의 외부전원 VCC에 접속되었을 때, 노드IN3의 전위는 VDD - Vth가 되기 때문에, NMOS 트랜지스터(N38)는 온(ON)하고, 출력단자(OUT)는 "H"레벨(3[V])이 된다. 출력단자(OUT)가 "H"레벨이기 때문에, PMOS 트랜지스터(P39)는 오프(OFF)되어 있고, NMOS 트랜지스터(N39)는 온(ON)되어 있으며, 노드(SPN)의 전위는 VDD - Vth가 된다. 따라서 노드(IN3)와 노드(SPN)의 전위가 동시에 VDD - Vth가 되고, PMOS 트랜지스터(P38)를 확실하게 오프(OFF)시킬 수 있기 때문에, 내부전원전위 VDD에서 PMOS 트랜지스터(P38) 및 NMOS 트랜지스터(N38)를 경유하여 접지전원(GND)에 전류가 유입하는 것을 방지할 수 있다. 또 입력단자(IN)가 3[V]의 외부전원 VCC에 접속되었을 때는, NMOS 트랜지스터(N38, N39)는 오프(OFF)하고, PMOS 트랜지스터(P38, P39)는 온(ON)되어 있다.

이와 같이 제7 실시형태에 의하면, 입력단자(IN)를 외부회로의 전원 VCC에 접속하고, 출력단자(OUT)를 예컨대 제5 실시형태의 출력회로의 선택입력단자(SEL)에 접속함으로써, 외부전원 VCC이 5[V]일 때는 상기 출력회로의 선택입력단자(SEL)를 "H"레벨로 함으로써 5[V]동작의 외부회로와 상기 출력회로의 인터페이스를 실현시키고, 또한 외부전원 VCC이 3[V]일 때는 선택입력단자(SEL)를 "L"레벨로 함으로써 3[V] 동작의 외부회로와 상기 출력회로와의 인터페이스를 실현시킬 수 있다. 즉, 특별한 조작을 요하지 않고, 5[V] 동작의 외부회로와 3[V] 동작의 외부회로 중의 어느 것에든 출력회로를 인터페이스시킬 수 있다. 또한 외부회로의 동작전압이변경되더라도 같은 LSI칩 및 프린트 기판을 사용할 수 있다. 또 내부전원 VDD에서 접지전원(GND)에의 전류의 유입을 방지할 수 있다.

또, 도 15에 나타내는 입력회로는, 상기한 출력회로와 같은 LSI에 내장되고 있지 않아도 된다.

(제8 실시형태)

도 17은 본 발명의 제8 실시형태의 입력회로를 나타내는 회로도이다. 도 17에 나타내는 회로는 LSI칩에 내장되어 있고, 입력단자(IN)와, 출력단자(OUT)와, PMOS 트랜지스터(P1∼P7)와, NMOS 트랜지스터(N1∼N4, N7)와, 인버터(INV2)를 가진다. 이 LSI칩의 내부전원 VDD는, 여기서는 3[V]인 것으로 한다. 입력단자(IN)는, 외부에서 신호전압이 입력되는 단자이다. 이 입력신호의 "H"레벨은 여기서는 5[V]이라고 한다. 또 출력단자(OUT)는 이 LSI칩에 내장된 다른 회로에 접속되어 있다. 인버터(INV2)는 그 입력단자가 출력단자(OUT)에 접속되고, 그 출력단자가 내부노드 (OUTN)에 접속되어 있다.

NMOS 트랜지스터(N1)는, 그 게이트 전극 및 소스 전극이 접지전원(GND)에 접속되어 있다. NMOS 트랜지스터(N2)는 그 게이트 전극이 내부전원 VDD에 접속되고, 그 드레인 전극이 입력단자(IN)에 접속되며 그 소스 전극이 NMOS 트랜지스터(N1)의 드레인 전극에 접속되어 있다. NMOS 트랜지스터(N3)는 그 게이트 전극이 노드(OUTN)에 접속되고, 그 소스 전극이 접지전원(GND)에 접속되어 있다. NMOS 트랜지스터(N4)는 그 게이트 전극이 내부전원 VDD에 접속되고, 그 드레인 전극이 내부노드(G)에 접속되며, 그 소스 전극이 NMOS 트랜지스터(N3)의 드레인 전극에 접속되어 있다.

PMOS 트랜지스터(P1)는, 그 게이트 전극 및 소스 전극이 내부전원 VDD에 접속되고, 그 드레인 전극이 내부노드(S)에 접속되어 있다. PMOS 트랜지스터(P2)는, 그 게이트 전극이 노드(G)에 접속되고, 그 드레인 전극이 입력단자(IN)에 접속되며, 그 소스 전극이 노드(S)에 접속되어 있다. PMOS 트랜지스터(P3)는, 그 게이트 전극이 노드(G)에 접속되고, 그 소스 전극이 노드(S)에 접속되어 있다. PMOS 트랜지스터(P4)는, 그 게이트 전극이 내부전원 VDD에 접속되고, 그 드레인 전극이 노드(G)에 접속되며, 그 소스 전극이 입력단자(IN)에 접속되어 있다. PMOS 트랜지스터(P5)는 그 게이트 전극이 내부전원 VDD에 접속되고, 그 소스 전극이 입력단자(IN)에 접속되어 있다.

NMOS 트랜지스터(N7)는, 그 게이트 전극이 내부전원 VDD에 접속되고, 그 제1 전극(드레인 전극 또는 소스 전극)이 입력단자(IN)에 접속되며, 그 제2 전극(소스 전극 또는 드레인 전극)이 출력단자(OUT)에 접속되어 있다. PMOS 트랜지스터(P7)는, 그 게이트 전극이 노드(G)에 접속되고, 그 제1 전극(드레인 전극 또는 소스 전극)이 출력단자(OUT)에 접속되며, 그 제2 전극(소스 전극 또는 드레인 전극)이 입력단자(IN)에 접속되어 있다. PMOS 트랜지스터(P6)는, 그 게이트 전극 및 소스 전극이 내부전원 VDD에 접속되고, 드레인 전극이 출력단자(OUT)에 접속되어 있다.

PMOS 트랜지스터(P2, P3, P4, P5, P7)는 공통의 벌크(기판)(B)에 형성되어 있다. 이 플로팅 벌크(B)는, 내부전원 VDD 및 접지전원(GND) 중의 어느 것에도 접속되어 있지 않은 N웰이다. PMOS 트랜지스터(P3, P5)의 드레인 전극은 플로팅벌크(B)에 접속되어 있다. PMOS 트랜지스터(P1, P6, P21)의 벌크는 내부전원 VDD에 접속되어 있고, NMOS 트랜지스터(N1∼N4, N7)의 벌크는 접지전원(GND)에 접속되어 있다.

입력단자(IN)에는, PMOS 트랜지스터(P2)의 드레인 전극과, P4, P5의 각 소스 전극과, P7의 제2 전극과, NMOS 트랜지스터(N2)의 드레인 전극과, N7의 제1 전극과, 인버터(INV2)의 입력단자가 접속되어 있다.

노드(G)에는, PMOS 트랜지스터(P2, P3, P7)의 각 게이트 전극과, P4의 소스 전극과, NMOS 트랜지스터(N3)의 드레인 전극이 접속되어 있다. 노드(S)에는, PMOS 트랜지스터(P1)의 드레인 전극과, P2, P3의 각 소스전극이 접속되어 있다. 출력단자(OUT)에는, PMOS 트랜지스터(P6)의 드레인 전극과, P7의 제1 전극과, NMOS 트랜지스터(N7)의 제2 전극과, 인버터(INV2)의 입력단자가 접속되어 있다.

다음에, 도 17에 나타내는 입력회로의 동작을 설명한다. 입력단자(IN)가 "L"레벨(0[V])일 때, NMOS 트랜지스터(N7)는 온(ON)되어 있고, 출력단자(OUT)는 "L"레벨이 된다. 출력단자(OUT)가 "L"레벨이기 때문에, 인버터(INV2)의 출력은 "H"레벨이 되고, 이에 따라 NMOS 트랜지스터(N3)는 온(ON)되어 있고, 따라서 N4도 온(ON)되어 있다. NMOS 트랜지스터(N3, N4)가 온(ON)되어 있기 때문에, 노드(G)는 "L"레벨로 되어 있다. 노드(G)와 입력단자(IN)가 동시에 "L"레벨 (0[V])이기 때문에, PMOS 트랜지스터(P2, P4, P5, P7)은 오프(OFF)되어 있다. 또한 노드(S)의 전위는 Vth 이하로 되어 있고, PMOS 트랜지스터(P3)도 오프(OFF)되어 있다.

다음에 입력단자(IN)가 "L"레벨(0[V])부터 5[V]로 변화되면, 출력단자(OUT)는 내부전원 VDD 레벨로 변화된다. 입력단자(IN)가 Vth(NMOS 트랜지스터의 문턱치이며, 또 PMOS 트랜지스터의 문턱치의 절대치)까지 상승하면, 노드(G)가 "L"레벨이기 때문에, PMOS 트랜지스터(P7)가 턴온(turn-ON)한다. 또 NMOS 트랜지스터(N7)는, 입출력단자(YPAD)의 전위가 3[V] - Vth 이하일 때는 온(ON)되어 있고, 3[V] - Vth 이상이 되면 턴오프(turn-OFF)한다. 따라서, 입력단자(IN)가 3[V]까지 상승하였을 때, PMOS 트랜지스터(P7) 및 NMOS 트랜지스터(N7)에 의해, 출력단자 OUT는 3[V] - Vth가 아니라 3V[V]까지 상승한다.

또 입력단자(IN)가 Vth까지 상승하였을 때, 노드(G)가 "L"레벨이기 때문에 PMOS 트랜지스터(P2)가 턴온(turn-ON)한다. PMOS 트랜지스터(P2)의 턴온(turn-ON)에 의해 노드(S)는 입력단자(IN)와 같은 전위로 상승하고, 이에 의해 PMOS 트랜지스터(P3)도 턴온(turn-ON)한다. 또 PMOS 트랜지스터(P2, P3)의 턴온(turn-ON)에 의해, 플로팅 벌크(B)는 입력단자(IN)와 같은 전위가 된다. PMOS 트랜지스터(P3)는 플로팅 벌크(B)의 전위를 3[V]까지 확실하게 상승시키고, PMOS 트랜지스터(P2)의 동작을 보다 안정시키기 위해서 설치된 것이다.

입력단자(IN) 및 출력단자(OUT)가 3[V]로 상승하면, 인버터(INV2)의 출력이 "H"레벨로부터 "L"레벨로 변화되고, 이에 따라 NMOS 트랜지스터(N3)가 턴오프(turn-OFF)한다. 그러나, 노드(G)는 "L"레벨인 그대로이다.

이 후, 플업저항(R1)에 의해 입출력단자(YPAD)는 외부전원 VCC 레벨(5[V])까지 상승한다. 입출력단자(YPAD)가 3[V] + Vth에 상승하면 PMOS 트랜지스터(P4, P5)가 턴온(turn-ON)한다. PMOS 트랜지스터(P4)의 턴온(turn-ON)에 의해, 노드(G)는"L"레벨로부터 입력단자(IN)와 같은 전위로 변화된다. 노드(G)와 입력단자(IN)가 같은 전위가 됨으로써, PMOS 트랜지스터(P7)이 턴오프(turn-OFF)한다. 또 노드(G)와 노드(S)가 같은 전위가 됨으로써, PMOS 트랜지스터(P2, P3)이 턴오프(turn-OFF) 한다. 또 PMOS 트랜지스터(P5)의 턴온(turn-ON)에 의해, 플로팅 벌크(B)의 전위는 입력단자(IN)와 같은 전위가 된다.

입력단자(IN)가 최종적으로 5[V]가 되었을 때, 노드(G) 및 플로팅 벌크(B)도 5[V]가 된다. 만일, PMOS 트랜지스터(P7)이 턴오프(turn-OFF)하기 전에, 출력단자(OUT)의 전위가 3[V] + Vth보다 높아졌을 때에는, PMOS 트랜지스터(P6)가 턴온(turn-ON)하여, 출력단자(OUT)의 전위를 3[V] + Vth로 클램프한다. 또 만일, 입력단자(IN)의 전위가 1Vth보다도 낮게 되었을 때에는, NMOS 트랜지스터(N1)가 턴온(turn-ON)하여, 입력단자(IN)의 전위를 1Vth로 클램프한다. 또 만일, 입력단자(IN) 및 노드(S)의 전위가, 3[V] + 10Vth보다도 높아졌을 때에는, PMOS 트랜지스터(P1)가 턴온(turn-ON)하고, 입력단자(IN)의 전위를 3〔V] + Vth로 클램프한다. 또, NMOS 트랜지스터(N2, N4)는, 입력단자(IN) 및 노드(G)가 5[V]가 되었을 때에, 이 5[V]가 NMOS 트랜지스터(Nl, N4)의 소스/드레인 사이에 걸리지 않도록 하기 위해 설치된 것이고, 이 NMOS 트랜지스터(N2, N4)에 의해, 내압이 약한 프로세스에도 대응할 수 있다.

또, 입력단자(IN)가 5[V]로 유지되고 있을 때, PMOS 트랜지스터(P2, P3)KF 오프(OFF)되어 있음으로써, PMOS 트랜지스터(P1)의 드레인 전극(노드(S))은 하이 임피던스로 되어 있고, 노드(S) 및 PMOS 트랜지스터(P1)의 벌크를 통해서, 입력단자(IN)에서 내부전원 VDD로 리이크 전류가 흐르는 일은 없다. 또한 플로팅 벌크(B)는 내부전원 VDD에는 접속하고 있지 않기 때문에, 플로팅 벌크(B)에서 내부전원 VDD에 리이크 전류가 흐르는 일도 없다.

이와 같이 제8 실시형태에 의하면, 입력단자(IN)에 5[V]의 전위가 입력되더라도 PMOS 트랜지스터(P7) 및 NMOS 트랜지스터(N7)에 의해 전류의 유입은 발생하지 않는다.

한편, 전원전압 = 3V에 대하여 외부입력 = 5V로 해서 설명하였지만, 다른 조건이라도 상관없다. 내부전원전압보다도 외부전원전압이 높은 조건에 대하여 유효하다.

(제9 실시형태)

도 18은 본 발명의 제9 실시형태의 입력회로를 나타내는 회로도이다. 도 18에 나타나는 입력회로는, 입력단자(IN)와, 출력단자(OUT)와, PMOS 트랜지스터(P1∼P7, P21)와, NMOS 트랜지스터(N1∼N4, N7)와, 인버터(INV2)를 가진다. 도 18에서, 도 17과 공통되는 부분에 관해서는 동일부호를 부착한다.

도 18에 나타내는 입력회로는, 도 17의 입력회로에서 PMOS 트랜지스터(P21)를 설치한 것이다. PMOS 트랜지스터(P21)는 그 게이트 전극이 접지전원(GND)에 접속되고, 그 드레인 전극이 출력단자(OUT)에 접속되며, 그 소스 전극이 내부전원 VDD에 접속되어 있다. PMOS 트랜지스터(P21)는 입력단자(IN)가 하이 임피던스(개방)가 되었을 때에, 출력단자(OUT)를 풀업하고, 출력단자(OUT)의 레벨을 내부전원 VDD 레벨(3[V])로 확정하기 위해서 설정된 것이다.

다음에, 도 18에 나타내는 출력회로의 동작은, 도 17에 나타낸 제8 실시형태의 입력회로의 동작과 거의 동일하다. 단, 이하에 설명하는 동작, 즉 입력단자(IN)가 하이 임피던스가 되었을 때의 동작이 도 17의 입력회로와는 다르다.

PMOS 트랜지스터(P8)는 항상 온(ON)되어 있지만, 그 상호 컨덕턴스는 작고, 플업저항과 같은 동작을 한다. 입력단자(IN)가 하이 임피던스가 되었을 때, 출력단자(OUT)는 플로팅으로는 되지 않고 PMOS 트랜지스터(P8)에 의해 내부전원 VDD 레벨로 풀업된다. 또 입력단자(IN)의 전위가 5[V]로 유지되었을 때에는, PMOS 트랜지스터(P7) 및 NMOS 트랜지스터(N7)가 오프(OFF)함으로써, PMOS 트랜지스터(P8)를 통해 입력단자(IN)에서 내부전원 VDD에 전류가 유입되는 일은 없다.

이와 같이 제9 실시형태에 의하면, 입력단자(IN)가 하이 임피던스로 된 경우에, 출력단자(OUT)를 내부전원 VDD 레벨로 할 수 있기 때문에, 내부회로에의 입력신호레벨을 확정할 수 있다. 또, 입력단자(IN)에 5[V]의 전위가 입력되더라도, PMOS 트랜지스터(P7), NMOS 트랜지스터(N7)에 의해, PMOS 트랜지스터(P21)를 경유한 전류의 유입은 발생하지 않는다.

(제10 실시형태)

도 19는 본 발명의 제10 실시형태의 입력회로를 나타내는 회로도이다. 도 19에 나타내는 입력회로는, 입력단자(IN)와, 출력단자(OUT)와, PMOS 트랜지스터(P1∼P7)와, NMOS 트랜지스터(N1∼N4, N7, N21)과, 인버터(INV2)를 가진다. 도 19에서, 도 17과 공통되는 부분에 관해서는 동일부호가 붙여져 있다.

도 19에 나타내는 입력회로는, 도 17의 입력회로에서 NMOS 트랜지스터(N21)를 설치한 것이다. NMOS 트랜지스터(N21)는, 그 게이트 전극이 내부전원 VDD에 접속되고, 그 드레인 전극이 출력단자(OUT)에 접속되며, 그 소스 전극이 접지전원(GND)에 접속되어 있다. NMOS 트랜지스터(N21)는, 입력단자(IN)가 하이 임피던스(개방)로 되었을 때에, 출력단자(OUT)를 풀다운하여, 출력단자(OUT)의 레벨을 접지전원(GND)레벨(0[V])로 확정하기 위해 설치된 것이다.

다음에, 도 19에 나타내는 입력회로의 동작은, 도 17에 나타낸 제8 실시형태의 입력회로의 동작과 거의 동일하다. 단, 이하에 설명하는 동작, 즉 입력단자(IN)가 하이 임피던스가 되었을 때의 동작이 도 17의 입력회로와는 다르다.

NMOS 트랜지스터(N22)는 항상 온(ON)되어 있지만, 그 상호 컨덕턴스는 작고 풀다운 저항과 같은 동작을 한다. 입력단자(IN)가 하이 임피던스가 되었을 때, 출력단자(OUT)는 플로팅으로는 되지 않고, NMOS 트랜지스터(N21)에 의해 접지전원 (GND)레벨(0[V])로 확정된다.

이와 같이 제10 실시형태에 의하면, 입력단자(IN)가 하이 임피던스가 되었을때, NMOS 트랜지스터(N21)에 의해 출력단자(OUT)를 접지전원레벨 GND로 할 수 있기 때문에, 내부회로에의 입력신호레벨을 확정할 수 있다. 또 입력단자(IN)에 5[V]의 전위가 입력되더라도, PMOS 트랜지스터(P6, P7), NMOS 트랜지스터(N7)에 의해 출력 단자(OUT)는 내부전원 VDD 레벨이 되고, NMOS 트랜지스터(N21)의 드레인 전극, 게이트 전극, 소스 전극사이에 대하여 5[V]의 전위차는 생기지 않기 때문에, 내압이 약한 프로세스에 유효하다.

(제11 실시형태)

도 20은 본 발명의 제11 실시형태의 입력회로를 나타내는 회로도이다. 도 20에 나타내는 입력회로는, 입력단자(IN)와, 출력단자(OUT)와, PMOS 트랜지스터(P1∼P7, P22)와, NMOS 트랜지스터(N1∼N4, N7, N22)와, 인버터(INV2)를 가진다. 도 20에서, 도 17과 공통되는 부분에 대해서는 동일부호를 부착하여 놓는다.

도 20에 나타내는 입력회로는, 도 17의 입력회로에서 PMOS 트랜지스터(P22)와, NMOS 트랜지스터(N22)를 설치한 것이다. NMOS 트랜지스터(N22)는 그 게이트 전극이 내부전원 VDD에 접속되고, 그 드레인 전극이 노드(A1)에 접속되며, 그 소스 전극이 입력단자(IN)에 접속되고, 그 벌크는 접지전원(GND)에 접속되어 있다. PMOS 트랜지스터(P22)는, 그 게이트 전극이 노드(A1)에 접속되고, 그 드레인 전극이 입력단자(IN)에 접속되며, 그 소스 전극이 내부전원 VDD에 접속되어 있다. 이 PMOS 트랜지스터(P22)의 벌크는 플로팅 벌크(B)이다.

다음에, 도 20에 나타내는 입력회로의 동작은, 도 17에 나타낸 제8 실시형태의 입력회로의 동작과 거의 동일하다. 단, 이하에 설명하는 동작, 즉 입력단자(IN)가 하이 임피던스가 되었을 때의 동작이 도 17의 입력회로와는 다르다.

도 21은, 도 20에 나타내는 입력회로에서 입력단자(IN)가 0[V] 또는 5[V]에서 하이 임피던스로 변화되었을 때의 입력단자(IN)와 노드(A1)의 동작 타이밍도(전압파형도)이며, (a)는 입력단자(IN)가 0[V]에서 하이 임피던스로 변화되었을 때의 전압파형도면, (b)는 입력단자(IN)가 5[V]부터 하이 임피던스로 변화되었을 때의 전압파형도이다. 도 21을 사용하여 입력단자(IN)가 하이 임피던스가 되었을 때의동작을 설명한다. 우선, 입력단자(IN)가 "L"레벨 (0[V])에서 하이 임피던스로 되었을 때의 동작을 설명한다. 입력단자(IN)가 "L"레벨(0[V])일 때, NMOS 트랜지스터(N22)는 온(ON)되어 있고 노드(A1)는 "L"레벨(0[V])로 되어 있다. 또 PMOS 트랜지스터(P22)는 온(ON)되어 있지만 플업저항과 같이 동작하고, P22의 소스/드레인 사이에는 전압 VDD가 걸려 있다.

그리고 입력단자(IN)가 0[V]에서 하이 임피던스가 되면, PMOS 트랜지스터(P22)에 의해 입력단자(IN)는 내부전원 VDD 레벨(3[V])로 변화되고, 출력단자(OUT)도 3[V]로 변화된다. 또 노드(A1)의 전위는 NMOS 트랜지스터(N22)에 의해 VDD - Vth로 된다. 다음에, 입력단자(IN)가 5[V]에서 하이 임피던스로 되었을 때의 동작을 설명한다. 입력단자(IN)가 5[V]일 때, 노드(A1)는 VDD - Vth로 되어 있다. PMOS 트랜지스터(P22)는 온(ON)되어 있지만 풀다운 저항과 같이 동작하고, P22의 드레인과 소스 사이에는 전압 5[V] - VDD가 걸려 있다. 또한 출력단자(OUT)는 내부전원 VDD 레벨(3[V])로 되어 있다.

그리고 입력단자(IN)가 5[V]에서 하이 임피던스가 되면, PMOS 트랜지스터(P22)에 의해 입력단자(IN)는 내부전원 VDD 레벨(3[V])로 변화된다.

또, 입력단자(IN)가 5[V]로 유지되고 있을 때에는, PMOS 트랜지스터(P22)를 PMOS 트랜지스터(P2∼P5, P7)와 공통의 플로팅 벌크(B)로 형성하고 있기 때문에, PMOS 트랜지스터(P22)의 벌크를 통해 입력단자(IN)에서 내부전원 VDD에 전류가 유입되는 일은 없다.

이와 같이 제11 실시형태에 의하면, 입력단자(IN)가 하이 임피던스가 될 경우에, 입력단자(IN)(외부신호)와 출력단자(OUT)(내부신호) 모두 내부전원 VDD 레벨이 된다. 또, 입력단자(IN)에 5[V]가 입력된 경우라도, PMOS 트랜지스터(P22)의 벌크는 PMOS 트랜지스터(P2∼P5, P7)와 공통되는 플로팅 벌크(B)이기 때문에, 벌크에의 전류의 유입은 발생하지 않고, 드레인 전극(5[V])과 게이트 전극(VDD - Vth) 사이에도 5[V]의 전위차는 생기지 않는다. 따라서 전위차에 대한 내압이 약한 프로세스에 유효하다.

(제12 실시형태)

도 22는 본 발명의 제12 실시형태의 입력회로를 나타내는 회로도이다. 도 22에 나타내는 입력회로는 LSI칩에 내장되어 있고, 입력단자(IN)와 출력단자(OUT)와, PMOS 트랜지스터(P1∼P7)와, NMOS 트랜지스터(N1∼N4, N7, N23, N24)와, 인버터 (INV2)를 가진다. 도 22에서, 도 17와 공통되는 부분에 관해서는 동일부호가 부착되어 있다.

도 22에 나타내는 입력회로는, 도 17의 입력회로에서 NMOS 트랜지스터(N23, N24)를 설치한 것이다.

NMOS 트랜지스터(N23)는, 그 게이트 전극이 내부전원 VDD에 접속되고, 그 드레인 전극이 노드(A2)에 접속되며, 그 소스 전극이 접지전원(GND)에 접속되어 있다. NMOS 트랜지스터(N24)는, 그 게이트 전극이 내부전원 VDD에 접속되고, 그 드레인 전극이 입력단자(IN)에 접속되며, 그 소스 전극이 노드(A2)에 접속되어 있다. 즉 입력단자(IN)와 접지전원(GND)의 사이에, NMOS 트랜지스터(N23, N24)가 직렬로 설치된다.

다음에, 도 22에 나타내는 입력회로의 동작은, 도 17에 나타낸 제8 실시형태의 입력회로의 동작과 거의 동일하다. 단, 이하에 설명하는 동작, 즉 입력단자(IN)가 하이 임피던스가 되었을 때의 동작이 도 17의 입력회로와는 다르다.

NMOS 트랜지스터(N23, N24)는 항상 온(ON)되어 있지만, 그 상호 컨덕턴스는 작고 풀다운 저항과 같은 동작을 한다. 입력단자(IN)가 하이 임피던스가 되었을 때, 입력단자(IN)는 플로팅으로는 되지 않고, NMOS 트랜지스터(N23, N24)에 의해 접지전원(GND) 레벨(0[V])로 확정되고, 또 이에 따라 출력단자(OUT)도 0[V]로 확정된다.

이와 같이 제12 실시형태에 의하면, 입력단자(IN)가 하이 임피던스가 되었을 경우에, 입력단자(IN)(외부신호)와 출력단자(OUT)(내부신호) 모두 접지전원(GND)레벨이 된다.

또, 입력단자(IN)에 5[V]가 입력된 경우에도, NMOS 트랜지스터(N23, N24)로 분압하여 노드(A2)의 전위를 결정함으로써, NMOS 트랜지스터(NN23)의 소스/드레인사이에서 5[V]의 전위차는 생기지 않기 때문에, 전위차에 대한 내압이 약한 프로세스에 유효하다.

(제13 실시형태)

도 23은 본 발명의 제13 실시형태의 입력회로를 나타내는 회로도이다. 도 23에 나타내는 입력회로는, 입력단자(IN)와, 출력단자(OUT)와, PMOS 트랜지스터(P1∼P7)와, NMOS 트랜지스터(N1∼N4, N7, N23, N24)와 인버터(INV2)를 가진다. 도 23에서, 도 17과 공통되는 부분에 대해서는 동일부호가 부착된다.

도 23에 나타내는 입력회로는, 도 17의 입력회로에서 NMOS 트랜지스터(N1)에 병렬로, NMOS 트랜지스터(N23)를 설치한 것이다. NMOS 트랜지스터(N23)는, 그 게이트 전극이 내부전원 VDD에 접속되고, 그 드레인 전극이 노드(A3)에 접속되며, 그 소스 전극이 접지전원(GND)에 접속되어 있다. NMOS 트랜지스터(N1)의 드레인 전극 및, NMOS 트랜지스터(N2)의 소스 전극은 노드(A3)에 접속되어 있다.

다음에, 도 23에 나타내는 입력회로의 동작은, 도 17에 나타낸 제8 실시형태의 입력회로 동작과 거의 동일하다. 단, 이하에 설명하는 동작, 즉 입력단자(IN)가 하이 임피던스가 되었을 때의 동작이 도 17의 입력회로와는 다르다.

NMOS 트랜지스터(N1, N23)는 항상 온(ON)되어 있지만, N23의 상호 컨덕턴스는 작다. N1및 N23의 직렬회로는 풀다운 저항과 같은 동작을 한다. 입력단자(IN)가 하이 임피던스가 되었을 때, 입력단자(IN)는 플로팅으로는 되지 않고 NMOS 트랜지스터(N1, N23)에 의해 접지전원(GND)레벨(0[V])로 확정되고, 또 이에 따라 출력단자(OUT)도 0[V]로 확정된다.

이와 같이 제13 실시형태에 의하면, 입력단자(IN)가 하이 임피던스로 되었을 경우에, 입력단자(IN)(외부신호)와 출력단자(OUT)(내부신호) 모두 접지전원(GND)레벨이 된다. 또, 입력단자(IN)에 5[V]가 입력된 경우에도, NMOS 트랜지스터(N2, N23)으로 분압하여 노드(A2)의 전위를 결정함으로써, NMOS 트랜지스터(N23)의 소스/드레인 사이에 5[V]의 전위차는 생기지 않기 때문에, 전위차에 대한 내압이 약한 프로세스에 유효하다. 또, 상기 제12 실시형태보다도 적은 트랜지스터로 동등한 기능을 실현할 수 있다.

이상 설명한 바와 같이 본 발명의 출력회로, 입력회로 및 입출력회로에 의하면, 내부전원전압까지 고속으로 동작시킬 수 있다고 하는 효과가 있다. 또 내부전원에의 전류의 유입을 방지하여 저소비전력화가 실현된다고 하는 효과가 있다. 또 내압이 약한 프로세스에 대응할 수 있다고 하는 효과가 있다. 또 인터페이스하는 내부회로 또는 외부회로에 대하여 충분한 VIH 마진을 확보할 수 있다고 하는 효과가 있다. 또한, 내부전원보다도 높은 외부전원과, 내부전원과 같은 레벨의 외부전원중의 어느 것에도 인터페이스할 수가 있다.

Claims

게이트 전극이 제1 노드(PG)에 접속되고, 제1 전극이 제1 전원(VDD)에 접속되며, 제2 전극이 제2 노드(S)에 접속된 제1 MOS 트랜지스터(P1)와,

게이트 전극이 제3 노드(G)에 접속되고, 제1 전극이 상기 제2 노드(S)에 접속되며, 제2 전극이 제4 노드(OUT)에 접속되고, 기판이 플로팅 상태인 제5 노드(B)에 접속된 제2 MOS 트랜지스터(P2)와,

게이트 전극이 제6 노드(OUTN)에 접속되고, 제1 전극이 상기 제3 노드(G)에 접속되며, 제2 전극이 상기 제4 노드(OUT)에 접속되고, 기판이 상기 제5 노드(B)에 접속된 제3 MOS 트랜지스터(P4)와,

게이트 전극이 상기 제6 노드(OUTN)에 접속되고, 제1 전극이 상기 제3 노드(G)에 접속되며, 제2 전극이 제2 전원(GND)에 접속된 제4 MOS 트랜지스터(N3)와,

입력단자가 상기 제4 노드(OUT)에 접속되고, 출력단자가 상기 제6 노드(OUTN)에 접속된 인버터(INV2)를 가지는 것을 특징으로 하는 출력회로.
제1 항에 있어서,

상기 제3 MOS 트랜지스터(P4)의 게이트 전극과, 상기 제4 MOS 트랜지스터(N3)의 게이트 전극 사이에 지연회로(DLI)를 설치한 것을 특징으로 하는 출력회로.
제1 항에 있어서,

게이트 전극이 상기 제3 노드(G)에 접속되고, 제1 전극이 상기 제2 노드(S)에 접속되고, 제2 전극 및 기판이 상기 제5 노드(B)에 접속된 제5 MOS 트랜지스터(P3)를 더 가지는 것을 특징으로 하는 출력회로.
제1 항에 있어서,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제4 노드(OUT)에 접속되고, 제2 전극 및 기판이 상기 제5 노드(B)에 접속된 제5 MOS 트랜지스터(P5)를 더 가지는 것을 특징으로 하는 출력회로.
제1 항에 있어서,

상기 제1 노드(PG)에 접속하는 제1 입력단자(IN)와,

제7 노드(NG)에 접속하는 제2 입력단자(EB)와,

상기 제4 노드(OUT)에 접속하는 출력단자(VCC)와,

게이트 전극이 상기 제7 노드(NG)에 접속되고, 제1 전극이 상기 제2 전원(GND)에 접속되고, 제1 전극이 상기 제4 노드(OUT)에 접속된 제5 MOS 트랜지스터(M)를 더 가지는 것을 특징으로 하는 출력회로.
게이트 전극이 제1 노드(PG)에 접속되고, 제1 전극이 제1 전원(VDD)에 접속되며, 제2 전극이 제2 노드(S)에 접속된 제1 MOS 트랜지스터(P1)와,

게이트 전극이 제3 노드(G)에 접속되고, 제1 전극이 상기 제2 노드(S)에 접속되며, 제2 전극이 제4 노드(OUT)에 접속되고, 기판이 플로팅 상태인 제5 노드(B)에 접속된 제2 MOS 트랜지스터(P2)와,

게이트 전극이 제6 노드(SP4)에 접속되고, 제1 전극이 상기 제3 노드(G)에 접속되고, 제2 전극이 상기 제4 노드(OUT)에 접속되고, 기판이 상기 제5 노드(B)에 접속된 제3 MOS 트랜지스터(P4)와,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제4 노드(OUT)에 접속되고, 제2 전극이 제7 노드(Y)에 접속된 제4 MOS 트랜지스터(N7)와,

게이트 전극이 상기 제3 노드(G)에 접속되고, 제1 전극이 상기 제7 노드(Y)에 접속되고, 제2 전극이 상기 제4 노드(OUT)에 접속되고, 기판이 상기 제5 노드(B)에 접속된 제5 MOS 트랜지스터(P7)와,

입력단자가 상기 제7 노드(Y)에 접속되고, 출력단자가 제8 노드(OUTN)에 접속된 인버터(INV2)와,

게이트 전극이 상기 제8 노드(OUTN)에 접속되고, 제1 전극이 제2 전원(GND)에 접속되고 제2 전극이 상기 제6 노드(SP4)에 접속된 제6 MOS 트랜지스터(N3)와,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제6 노드(SP4)에 접속되고, 제2 전극이 상기 제3 노드(G)에 접속된 제7 MOS 트랜지스터(N4)를 가지는 것을 특징으로 하는 출력회로.
제6 항에 있어서

게이트 전극 및 제1 전극이 상기 제1 전원(VDD)에 접속되고, 제2 전극이 상기 제7 노드(Y)에 접속된 제8 MOS 트랜지스터(P6)를 더 가지는 것을 특징으로 하는 출력회로.
제6 항에 있어서,

게이트 전극이 상기 제3 노드(G)에 접속되고, 제1 전극이 상기 제2 노드(S)에 접속되고, 제2 전극 및 기판이 상기 제5 노드(B)에 접속된 제8 MOS 트랜지스터(P3)를 더 가지는 것을 특징으로 하는 출력회로.
제6 항에 있어서,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제4 노드(OUT)에 접속되고 제2 전극 및 기판이 상기 제5 노드(B)에 접속된 제8 MOS 트랜지스터(P5)를 더 가지는 것을 특징으로 하는 출력회로.
제6 항에 있어서,

상기 제1 노드(PG)에 접속하는 제1 입력단자(IN)와,

제9 노드(NG)에 접속하는 제2 입력단자(EB)와,

상기 제4 노드(OUT)에 접속하는 출력단자(VCC)와,

게이트 전극이 상기 제9 노드(NG)에 접속되고, 제1 전극이 상기 제2 전원(GND)에 접속되고 제2 전극이 제10 노드(SP1)에 접속된 제8 MOS 트랜지스터(N1)와,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제10 노드(SP1)에 접속되고, 제2 전극이 상기 제4 노드(OUT)에 접속되고 제9 MOS 트랜지스터(N2)를 더 가지는 것을 특징으로 하는 출력회로.
게이트 전극이 제1 노드(PG)에 접속되고, 제1 전극이 제1 전원(VDD)에 접속되고, 제2 전극이 제2 노드(S)에 접속된 제1 MOS 트랜지스터(P1)와,

게이트 전극이 제3 노드(G)에 접속되고, 제1 전극이 상기 제2 노드(S)에 접속되고, 제2 전극이 제4 노드(OUT)에 접속되고, 기판이 플로팅 상태인 제5 노드(B)에 접속된 제2 MOS 트랜지스터(P2)와,

게이트 전극이 제6 노드(SP4)에 접속되고, 제1 전극이 상기 제3 노드(G)에 접속되고, 제2 전극이 상기 제4 노드(OUT)에 접속되고, 기판이 상기 제5 노드(B)에 접속된 제3 MOS 트랜지스터(P4)와,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제4 노드(OUT)에 접속되고, 제2 전극이 제7 노드(Y)에 접속된 제4 MOS 트랜지스터(N7)와,

게이트 전극이 상기 제3 노드(G)에 접속되고, 제1 전극이 상기 제7 노드(Y)에 접속되고, 제2 전극이 상기 제4 노드(OUT)에 접속되고, 기판이 상기 제5노드(B)에 접속된 제5 MOS 트랜지스터(P7)와,

제1 입력단자가 상기 제7 노드(Y)에 접속되고, 제2 입력단자가 제8 노드(IS)에 접속되고, 출력단자가 제9 노드(OUTN)에 접속된 NOR 게이트(NOR3)와,

게이트 전극이 상기 제9 노드(OUTN)에 접속되고, 제1 전극이 제2 전원(GND)에 접속되고, 제2 전극이 제10 노드(SN)에 접속된 제6 MOS 트랜지스터(N3)와,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제10 노드(SN)에 접속되고, 제2 전극이 상기 제3 노드(G)에 접속된 제7 MOS 트랜지스터(N4)와,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제3 노드(G)에 접속되고, 제2 전극이 제11 노드(SP2)에 접속된 제8 MOS 트랜지스터(N6)와,

게이트 전극이 상기 제8 노드(IS)에 접속되고, 제1 전극이 상기 제11 노드(SP2)에 접속되고, 제2 전극이 상기 제1 노드(PG)에 접속된 제9 MOS 트랜지스터(N5)와,

게이트 전극이 제12 노드(SP3)에 접속되고, 제1 전극이 상기 제10 노드(SN)에 접속되고, 제2 전극이 상기 제6 노드(SP4)에 접속된 제10 MOS 트랜지스터(N8)와,

게이트 전극이 상기 제12 노드(SP3)에 접속되고, 제1 전극이 상기 제1 전원(VDD)에 접속되고, 제2 전극이 상기 제6 노드(SP4)에 접속된 제11 MOS 트랜지스터(P8)를 가지는 것을 특징으로 하는 출력회로.
제11 항에 있어서,

게이트 전극 및 제1 전극이 상기 제1 전원(VDD)에 접속되고, 제2 전극이 상기 제7 노드(Y)에 접속된 제12 MOS 트랜지스터(P6)를 더 가지는 것을 특징으로 하는 출력회로.
제11 항에 있어서,

게이트 전극이 상기 제3 노드(G)에 접속되고, 제1 전극이 상기 제2 노드(S)에 접속되고, 제2 전극 및 기판이 상기 제5 노드(B)에 접속된 제12 MOS 트랜지스터(P2)를 더 가지는 것을 특징으로 하는 출력회로.
제11 항에 있어서,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제4 노드(OUT)에 접속되고, 제2 전극 및 기판이 상기 제5 노드(B)에 접속된 제12 MOS 트랜지스터(P5)를 더 가지는 것을 특징으로 하는 출력회로.
제11 항에 있어서,

상기 제1 노드(PG)에 접속하는 제1 입력단자(IN)와,

제13 노드(NG)에 접속하는 제2 입력단자(EB)와,

상기 제12 노드(SP3)에 접속하는 제3 입력단자(SEL)와,

상기 제8 노드(IS)에 접속하는 제4 입력단자와,

상기 제4 노드(OUT)에 접속하는 출력단자(PAD)와,

게이트 전극이 상기 제13 노드(NG)에 접속되고, 제1 전극이 상기 제2 전원(GND)에 접속되고, 제2 전극이 제14 노드(SP1)에 접속된 제12 MOS 트랜지스터(N1)와,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제14 노드(SP1)에 접속되고, 제2 전극이 상기 제4 노드(OUT)에 접속된 제13 MOS 트랜지스터(N2)를 더 가지는 것을 특징으로 하는 출력회로.
게이트 전극 및 제1 전극이 제1 전원(VDD)에 접속되고, 제2 전극이 제1 노드(S)에 접속된 제1 MOS 트랜지스터(P1)와,

게이트 전극이 제2 노드(G)에 접속되고, 제1 전극이 상기 제1 노드(S)에 접속되고, 제2 전극이 제3 노드(IN)에 접속되고, 기판이 플로팅 상태인 제4 노드(B)에 접속된 제2 MOS 트랜지스터(P2)와,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제2 노드(G)에 접속되고, 제2 전극이 상기 제3 노드(IN)에 접속되고, 기판이 상기 제4 노드(B)에 접속된 제3 MOS 트랜지스터(P4)와,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제3 노드(IN)에 접속되고, 제2 전극이 제5 노드(Y)에 접속된 제4 MOS 트랜지스터(N7)와,

게이트 전극이 상기 제2 노드(G)에 접속되고, 제1 전극이 상기 제5 노드(Y)에 접속되고, 제2 전극이 상기 제3 노드(IN)에 접속되고, 기판이 상기 제4 노드(B)에 접속된 제5 MOS 트랜지스터(P7)와,

입력단자가 상기 제5 노드(Y)에 접속되고, 출력단자가 제6 노드(OUTN)에 접속된 인버터(INV2)와,

게이트 전극이 상기 제6 노드(OUTN)에 접속되고, 제1 전극이 제2 전원(GND)에 접속되고, 제2 전극이 제7 노드(SN)에 접속된 제6 MOS 트랜지스터(N3)와,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제7 노드(SN)에 접속되고, 제2 전극이 상기 제2 노드(G)에 접속된 제7 MOS 트랜지스터(N1)를 가지는 것을 특징으로 하는 입력회로.
제16 항에 있어서,

게이트 전극 및 제1 전극이 상기 제1 전원(VDD)에 접속되고, 제2 전극이 상기 제5 노드(Y)에 접속된 제8 MOS 트랜지스터(P6)를 더 가지는 것을 특징으로 하는 입력회로.
제16 항에 있어서,

게이트 전극이 상기 제2 전원(GND)에 접속되고, 제1 전극이 상기 제1 전원(VDD)에 접속되고 제2 전극이 상기 제5 노드(Y)에 접속된 제8 MOS 트랜지스터(P21)를 더 가지는 것을 특징으로 하는 입력회로.
제16 항에 있어서,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제5 노드(Y)에 접속되고, 제2 전극이 상기 제2 전원(GND)에 접속된 제8 MOS 트랜지스터(N21)를 더 가지는 것을 특징으로 하는 입력회로.
제16 항에 있어서,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제3 노드(IN)에 접속되고, 제2 전극이 제8 노드(A1)에 접속된 제8 MOS 트랜지스터(N22)와,

게이트 전극이 상기 제8 노드(A1)에 접속되고, 제1 전극이 상기 제1 전원(VDD)에 접속되고, 제2 전극이 상기 제3 노드(IN)에 접속되고, 기판이 상기 제4 노드(B)에 접속된 제9 MOS 트랜지스터(P22)를 더 가지는 것을 특징으로 하는 입력회로.
제16 항에 있어서,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제2 전원(GND)에 접속되고, 제1 전극이 제8 노드(A2)에 접속된 제8 MOS 트랜지스터(N23)와,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제8노드(A2)에 접속되고, 제2 전극이 상기 제3 노드(IN)에 접속된 제9 MOS 트랜지스터(N24)를 더 가지는 것을 특징으로 하는 입력회로.
제16 항에 있어서,

게이트 전극이 상기 제2 노드(G)에 접속되고, 제1 전극이 상기 제1 노드(S)에 접속되고, 제2 전극 및 기판이 상기 제4 노드(B)에 접속된 제8 MOS 트랜지스터(P3)를 더 가지는 것을 특징으로 하는 입력회로.
제16 항에 있어서,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제3 노드(IN)에 접속되고, 제2 전극 및 기판이 상기 제4 노드(B)에 접속된 제8 MOS 트랜지스터(P5)를 더 가지는 것을 특징으로 하는 입력회로.
제16 항에 있어서,

상기 제3 노드(IN)에 접속하는 입력단자(PAD)와,

상기 제5 노드(Y)에 접속하는 출력단자(OUT)와,

게이트 전극 및 제1 전극이 상기 제2 전원(GND)에 접속되고, 제1 전극이 제8 노드(A3)에 접속된 제8 MOS 트랜지스터(N1)와,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제8 노드(A3)에 접속되고, 제2 전극이 상기 제3 노드(IN)에 접속된 제9 MOS트랜지스터(N2)를 더 가지는 것을 특징으로 하는 입력회로.
제24 항에 있어서,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제8 노드(A3)에 접속되고, 제2 전극이 상기 제2 전원(GND)에 접속된 제10 MOS 트랜지스터(N23)를 더 가지는 것을 특징으로 하는 입력회로.
제1 노드(IN)에 접속하는 입력단자(PAD)와,

게이트 전극이 상기 제1 노드(IN)에 접속되고, 제1 전극이 제1 전원(VDD)에 접속되며, 제2 전극 및 기판이 플로팅 상태인 제2 노드(B)에 접속된 제1 MOS 트랜지스터(P31)와,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제1 노드(IN)에 접속되고, 제2 전극이 제3 노드(IN2)에 접속되고, 기판이 상기 제2 노드(B)에 접속된 제2 MOS 트랜지스터(P32)와,

제1 단자가 상기 제3 노드(IN2)에 접속되고, 제2 단자가 제2 전원(GND)에 접속된 부하회로(N33, N34, N35, N36)와,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제3 노드(IN2)에 접속되고, 제2 전극이 제4 노드(IN3)에 접속된 제3 MOS 트랜지스터(N37)와,

입력단자가 상기 제4 노드(IN3)에 접속되고, 출력단자가 제5 노드(Y)에 접속된 콤퍼레이터 회로(INV31, INV32)와,

상기 제5 노드(Y)에 접속된 출력단자(OUT)를 가지는 것을 특징으로 하는 입력회로.
제1 노드(IN)에 접속하는 입력단자(PAD)와,

게이트 전극이 상기 제1 노드(IN)에 접속되고, 제1 전극이 제1 전원(VDD)에 접속되고, 제2 전극 및 기판이 플로팅 상태인 제2 노드(B)에 접속된 제1 MOS 트랜지스터(P31)와,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제1 노드(IN)에 접속되고, 제2 전극이 제3 노드(IN2)에 접속되고, 기판이 상기 제2 노드(B)에 접속된 제2 MOS 트랜지스터(P32)와,

제1 단자가 상기 제3 노드(IN2)에 접속되고, 제2 단자가 제2 전원(GND)에 접속된 부하회로(N33, N34, N35, N36)와,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제3 노드(IN2)에 접속되고, 제2 전극이 제4 노드(IN3)에 접속된 제3 MOS 트랜지스터(N37)와,

게이트 전극이 상기 제4 노드(IN3)에 접속되고, 제1 전극이 제5 노드(IN4)에 접속되고, 제2 전극이 상기 제2 전원(GND)에 접속된 제4 MOS 트랜지스터(N38)와,

게이트 전극이 상기 제4 노드(IN3)에 접속되고, 제1 전극 및 기판이 제6 노드(G)에 접속되고, 제2 전극이 상기 제5 노드(IN4)에 접속된 제5 MOS트랜지스터(P38)와,

입력전극이 상기 제5 노드(IN4)에 접속되고, 출력전극이 제7 노드(Y)에 접속된 인버터(INV32)와,

게이트 전극이 상기 제7 노드(Y)에 접속되고, 제1 전극이 상기 제1 전원(VDD)에 접속되고, 제2 전극이 상기 제6 노드(G)에 접속된 제6 MOS 트랜지스터(P39)와,

게이트 전극이 상기 제7 노드(Y)에 접속되고, 제1 전극이 상기 제6 노드(G)에 접속되고, 제2 전극이 상기 제1 전원(VDD)에 접속된 제7 MOS 트랜지스터(N39)와,

상기 제7 노드(Y)에 접속된 출력단자(OUT)를 가지는 것을 특징으로 하는 입력회로.
제12 항에 기재된 출력회로와,

제26 항 또는 제27 항에 기재된 입력회로로 이루어지며,

상기 출력회로의 제3 입력단자(SEL)와 상기 입력회로의 출력단자를 접속하고,

상기 출력회로의 출력단자를 외부회로에 접속하고,

상기 입력회로의 입력단자를 상기 외부회로의 전원에 접속한 것을 특징으로 하는 입출력회로.
게이트 전극이 제1 노드(PG)에 접속되고, 제1 전극이 제1 전원(VDD)에 접속되고 제2 전극이 제2 노드(S)에 접속된 제1 MOS 트랜지스터(P1)와,

게이트 전극이 제3 노드(G1)에 접속되고, 제1 전극이 상기 제2 노드(S)에 접속되고, 제2 전극이 제4 노드(YPAD)에 접속되고, 기판이 플로팅 상태인 제5 노드(B)에 접속된 제2 MOS 트랜지스터(P2)와,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제3 노드(G1)에 접속되고, 제2 전극이 상기 제4 노드(YPAD)에 접속되고, 기판이 상기 제5 노드(B)에 접속된 제3 MOS 트랜지스터(P4)와,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제4 노드(YPAD)에 접속되고, 제2 전극이 제6 노드(YA)에 접속된 제4 MOS 트랜지스터(N7)와,

게이트 전극이 상기 제3 노드(G1)에 접속되고, 제1 전극이 상기 제6 노드(YA)에 접속되고, 제2 전극이 상기 제4 노드(YPAD)에 접속되고, 기판이 상기 제5 노드(B)에 접속된 제5 MOS 트랜지스터(P7)와,

입력단자가 상기 제6 노드(YA)에 접속되고, 출력단자가 제7 노드(YB)에 접속된 인버터(INV2)와,

게이트 전극이 상기 제7 노드(YB)에 접속되고, 제1 전극이 제2 전원(GND)에 접속되고, 제2 전극이 제8 노드(SP4)에 접속된 제6 MOS 트랜지스터(N3)와,

게이트 전극이 제9 노드(J2)에 접속되고, 제1 전극이 상기 제8 노드(SP1)에 접속되고, 제2 전극이 제10 노드(G2)에 접속된 제7 MOS 트랜지스터(N4)와,

게이트 전극이 제11 노드(J1)에 접속되고, 제1 전극이 상기 제10 노드(G2)에 접속되고, 제2 전극이 상기 제1 노드(PG)에 접속된 제8 MOS 트랜지스터(N5)와,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제10 노드(G2)에 접속되고, 제2 전극이 상기 제3 노드(G1)에 접속된 제9 MOS 트랜지스터(N9)를 가지는 것을 특징으로 하는 입출력회로.
제29 항에 있어서,

게이트 전극 및 제1 전극이 상기 제1 전원(VDD)에 접속되고, 제2 전극이 상기 제6 노드(YA)에 접속된 제10 MOS 트랜지스터(P6)를 더 가지는 것을 특징으로 하는 입출력회로.
제29 항에 있어서,

게이트 전극이 상기 제3 노드(G1)에 접속되고, 제1 전극이 상기 제2 노드(S)에 접속되고, 제2 전극 및 기판이 상기 제5 노드(B)에 접속된 제10 MOS 트랜지스터(P3)를 더 가지는 것을 특징으로 하는 입출력회로.
제29 항에 있어서,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제4 노드(YPAD)에 접속되고, 제2 전극 및 기판이 상기 제5 노드(B)에 접속된 제10 MOS 트랜지스터(P5)를 더 가지는 것을 특징으로 하는 입출력회로.
제29 항에 있어서,

상기 제1 노드(PG)에 접속하는 제1 입력단자(IN)와,

상기 제11 노드(J1)에 접속된 제2 입력단자(EB)와,

상기 제9 노드(J2)에 접속된 제3 입력단자(SEL)와,

제12 노드(NG)에 접속된 제4 입력단자와,

상기 제6 노드(YA)에 접속된 출력단자(OUT)와,

상기 제4 노드(YPAD)에 접속된 입출력단자(PAD)와,

게이트 전극이 상기 제12 노드(NG)에 접속되고, 제1 전극이 상기 제2 전원(GND)에 접속되고, 제2 전극이 제13 노드(SP1)에 접속된 제10 MOS 트랜지스터(N1)와,

게이트 전극이 상기 제1 전원(VDD)에 접속되고, 제1 전극이 상기 제13 노드(SP1)에 접속되고, 제2 전극이 상기 제4 노드(YPAD)에 접속된 제11 MOS 트랜지스터(N2)를 더 가지는 것을 특징으로 하는 입력회로.