KR19980034836A - 데이타 출력 버퍼회로 - Google Patents

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KR19980034836A KR1019960053008A KR19960053008A KR19980034836A KR 19980034836 A KR19980034836 A KR 19980034836A KR 1019960053008 A KR1019960053008 A KR 1019960053008A KR 19960053008 A KR19960053008 A KR 19960053008A KR 19980034836 A KR19980034836 A KR 19980034836A
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Abstract

본 발명은 데이타 출력 속도를 향상시키고 소비 전류를 줄일 수 있는 데이타 출력 버퍼회로에 관한 것으로, 회로 동작시에 예비 충전되는 전압의 방전 경로를 스위칭 제어하여 누설 전류가 발생하지 않도록 하고, 출력단의 스위칭 소자를 구동하기 위한 풀 업 전압이 종래의 2VCC-VTN에서 2VCC-VTN-1/2VCC로 낮아져서 출력되는 데이타의 레벨 전환에 소요되는 시간이 감소하여 데이타 출력 속도를 향상시키는 효과가 있다.

Description

데이타 출력 버퍼회로
제 1도는 종래의 데이타 출력 버퍼회로를 나타낸 회로도.
제 2도는 종래의 데이타 출력 버퍼회로의 동작을 나타낸 타이밍 차트.
제 3도는 본 발명의 데이타 출력 버퍼회로를 나타낸 회로도.
제 4도는 본 발명의 데이타 출력 버퍼회로의 동작을 나타낸 타이밍 차트.
*도면의 주요 부분에 대한 부호의 설명*
Q1~Q38:MOS 트랜지스터110,120,300,400:부스터 회로
210,230:제어 회로220,240:보조 부스터 회로
250:스위칭 회로D1~D4:버퍼
본 발명은 데이타 출력 버퍼회로에 관한 것으로, 특히 데이타 출력 속도를 향상시키고 소비 전류를 줄일 수 있는 데이타 출력 버퍼회로에 관한 것이다.
일반적으로 데이타 출력 버퍼는 데이타를 출력할지를 결정하는 데이타 출력 인에이블 신호와 하이 레벨 또는 로우 레벨의 데이타 신호가 입력되면, 입력된 신호에 따라 출력단의 스위칭 소자가 온·오프 되어 소정의 데이타를 출력하도록 이루어진다.
이와 같은 데이타 출력 버퍼에서 출력단의 스위칭 소자의 게이트 전압을 상승시켜 출력단의 스위칭 소자의 임계전압 손실을 방지하기 위하여 게이트 전압 부스터 회로를 사용하게 된다.
이와 같은 부스터 회로의 동작은 출력단 스위칭 소자의 게이트 전압을 크게 상승시켜 출력단 스위칭 소자의 채널폭을 넓게 형성시킴으로써 게이트 단자와 소스 단자 사이의 전압 강하가 발생하지 않도록 하는 것이다.
이와 같은 부스터 회로가 포함된 종래의 데이타 출력 버퍼회로를 제 1도에 나타내었다.
제 1도에 나타낸 바와 같이, NAND 게이트(150)에는 하이 레벨의 데이타 신호(DOT)와 데이타 출력 인에이블 신호(DOE)가 입력되도록 연결되고, NAND 게이트(160)에는 로우 레벨의 데이타 신호(DOB)와 데이타 출력 인에이블 신호(DOE)가 입력되도록 연결된다.
NAND 게이트(150)의 출력 신호는 부스터 회로(110)에 입력되며, 부스터 회로(110)의 출력은 인버터(INV1)에 입력되고, 인버터(INV1)의 출력 신호는 데이타 출력단의 NMOS 트랜지스터(Q9)의 게이트 단자에 입력되도록 연결된다.
부스터 회로(110)는 PMOS 트랜지스터(Q1)와 NMOS 트랜지스터(Q2)가 직렬 연결되어, PMOS 트랜지스터(Q1)의 소스 단자는 전원 전압(VCC) 단자에 연결되며, NMOS 트랜지스터(Q2)의 소스 단자는 접지 전압(VSS) 단자에 연결되어 인버터를 형성한다.
NMOS 트랜지스터(Q3)의 드레인 단자는 전원 전압(VCC) 단자에 연결되며, 게이트 단자는 NAND 게이트(150)의 출력 신호가 입력되도록 연결된다.
PMOS 트랜지스터(Q1)와 NMOS 트랜지스터(Q2)의 드레인 단자가 연결되어 이루어진 노드(N2)와 NMOS 트랜지스터(Q3)의 소스 단자 사이에는 캐패시터(C1)가 연결된다.
인버터(INV1)의 PMOS 트랜지스터(Q7)의 소스 단자에는 NMOS 트랜지스터(Q3)의 소스 단자와 캐패시터(C1)가 연결되어 이루어진 노드(N3)의 신호가 입력되도록 연결되고, NMOS 트랜지스터(Q8)와 PMOS 트랜지스터(Q7)의 게이트 단자에는 NAND 게이트(150)의 출력 신호가 입력되도록 연결된다.
또한 부스터 회로(120)는 PMOS 트랜지스터(Q4)와 NMOS 트랜지스터(Q5)가 직렬 연결되어, PMOS 트랜지스터(Q4)의 소스 단자는 전원 전압(VCC) 단자에 연결되며, NMOS 트랜지스터(Q5)의 소스 단자는 접지 전압(VSS)단자에 연결되어 인버터를 형성한다.
NMOS 트랜지스터(Q6)의 드레인 단자는 전원 전압(VCC) 단자에 연결되며, 게이트 단자는 NAND 게이트(160)의 출력 신호가 입력되도록 연결된다.
PMOS 트랜지스터(Q4)와 NMOS 트랜지스터(Q5)의 드레인 단자가 연결되어 이루어진 노드(N5)와 NMOS 트랜지스터(Q6)의 소스 단자 사이에는 캐패시터(C2)가 연결된다.
인버터(INV2)의 PMOS 트랜지스터(Q10)의 소스 단자에는 NMOS 트랜지스터(Q6)의 소스 단자와 캐패시터(C2)가 연결되어 이루어진 노드(N7)의 신호가 입력되도록 연결되고, NMOS 트랜지스터(Q11)와 PMOS 트랜지스터(Q10)의 게이트 단자에는 NAND 게이트(160)의 출력 신호가 입력되도록 연결된다.
이와 같이 이루어진 종래의 데이타 출력 버퍼회로의 동작을 제 2도를 참조하여 설명하면 다음과 같다.
제 2도는 종래의 데이타 출력 버퍼회로의 동작을 나타낸 타이밍 차트이다.
데이타 출력 인에이블 단자(DOE)에 하이 레벨의 신호가 입력되어 데이타 판독 모드로 동작하면, 데이타 입력단자(DOT)(DOB)를 통하여 데이타가 입력되며, 이때 입력되는 데이타가 하이 레벨인 경우에는 데이타 입력 단자(DOT)에 하이 레벨의 데이타가 입력되고 데이타 입력 단자(DOB)에는 로우 레벨의 신호가 입력되며, 입력되는 데이타가 로우 레벨인 경우에는 데이타 입력 단자(DOT)에 로우 레벨의 신호가 입력되고 데이타 입력 단자(DOB)에는 하이 레벨의 신호가 입력된다.
데이타 출력 인에이블 단자(DOE)에 로우 레벨의 신호가 입력되고 데이타 입력 단자(DOT)에 로우 레벨의 신호가 입력되는 상태에서, 데이타 출력 인에이블 단자(DOE)에 하이 레벨의 신호가 입력되면 데이타의 판독이 실시되고, 판독한 데이타가 하이 레벨인 경우에는 데이타 입력 단자(DOT)에 하이 레벨의 신호가 입력된다.
데이타 입력 단자(DOT)에 로우 레벨의 신호가 입력되는 동안, NAND 게이트(150)의 출력 신호(DOHB)가 하이 레벨이므로 부스터 회로(110)의 NMOS 트랜지스터(Q3)가 턴 온되어 캐패시터(C1)에 전원 전압(VCC) 단자에서 NMOS 트랜지스터(Q1)의 게이트-소스간의 전압 강하(VTN)를 뺀 VCC-VTN의 전압이 충전된다.
데이타 입력 단자(DOT)에 입력되는 데이타 신호가 하이 레벨로 전환되면 NAND 게이트(150)의 출력은 로우 레벨이 되어 NMOS 트랜지스터(Q3)가 턴 오프되고 PMOS 트랜지스터(Q1)가 턴 온되어 노드(N3)에는 캐패시터(C1)의 충전 전압 VCC-VTN과 PMOS 트랜지스터(Q1)를 통하여 공급되는 전원 전압(VCC)이 더해져서 노드(N3)의 전압 즉, 부스터 회로(110)의 출력 전압은 2VCC-VTN이 된다.
또한 NAND 게이트(150)의 출력 신호(DOHB)가 로우 레벨이므로 인버터(INV1)의 PMOS 트랜지스터(Q7)를 턴 온시켜 노드(N3)에 나타나는 2VCC-VTN의 전압이 출력단 스위칭 소자인 NMOS 트랜지스터(Q9)의 게이트 단자에 입력되고 NMOS 트랜지스터(Q9)가 턴 온되어 출력단(DQ)에는 하이 레벨의 데이타가 출력된다.
또한 NMOS 트랜지스터(Q9)의 게이트 단자에 입력되는 전압이 크게 증가하게 되어 NMOS 트랜지스터(Q9)에 형성되는 채널의 폭이 넓어져 NMOS 트랜지스터(Q9)의 게이트-소스간의 전압 강하(VTN)가 발생하지 않게 된다.
데이타 출력 인에이블 단자(DOE)에 로우 레벨의 신호가 입력되고, 데이타 입력 단자(DOT)에 로우 레벨의 신호가 입력되는 상태에서 데이타 인에이블 단자(DOE)에 하이 레벨의 신호가 입력되면 데이타의 판독이 실시되고, 판독한 데이타가 로우 레벨인 경우에는 데이타 입력 단자(DOB)에 하이 레벨의 신호가 입력된다.
데이타 입력 단자(DOB)에 로우 레벨의 신호가 입력되는 동안, NAND 게이트(160)의 출력 신호(DOLB)가 하이 레벨이므로 부스터 회로(120)의 NMOS 트랜지스터(Q6)가 턴 온되어 캐패시터(C2)에 전원 전압(VCC)에서 NMOS 트랜지스터(Q6)의 게이트-소스간의 전압 강하(VTN)를 뺀 VCC-VTN의 전압이 충전된다.
데이타 입력 단자(DOB)에 입력되는 데이타 신호가 하이 레벨로 전환되면 NAND 게이트(160)의 출력은 로우 레벨로 되어 NMOS 트랜지스터(Q6)가 턴 오프되고 PMOS 트랜지스터(Q4)가 턴 온되어 노드(N7)에는 캐패시터(C2)의 충전 전압 VCC-VTN과 PMOS 트랜지스터(Q4)를 통하여 공급되는 전원 전압(VCC)이 더해져서 노드(N7)의 전압 즉, 부스터 회로(120)의 출력 전압은 2VCC-VTN이 된다.
또한 NAND 게이트(160)의 출력 신호(DOLB)가 로우 레벨이므로 인버터(INV2)의 PMOS 트랜지스터(Q10)를 턴 온시켜 노드(N7)에 나타나는 2VCC-VTN의 전압이 출력단 스위칭 소자인 NMOS 트랜지스터(Q12)의 게이트 단자에 입력되고 NMOS 트랜지스터(Q12)가 던 온되어 출력단(DQ)에는 로우 레벨의 데이타가 출력된다.
또한 NMOS 트랜지스터(Q12)의 게이트 단자에 입력되는 전압이 크게 증가하게 되어 NMOS 트랜지스터(Q12)에 형성되는 채널의 폭이 넓어져 NMOS 트랜지스터(Q12)의 게이트-소스간의 전압 강하(VTN)가 발생하지 않게 된다.
이와 같은 종래의 데이타 출력 버퍼회로의 동작에서, 부스터 회로(110)의 NMOS 트랜지스터(Q3)가 턴 온되어 캐패시터(C1)에 충전이 이루어지게 되면 NMOS 트랜지스터(Q3)를 턴 온시킨 NAND 게이트(150)의 하이 레벨 신호는 NMOS 트랜지스터(Q2)를 턴 온시켜 캐패시터(C1)에 충전된 전압의 방전이 이루어져 누설 전류가 발생하게 된다.
이와 같은 누선 전류의 발생은 로우 레벨의 데이타를 출력하기 위한 부스터 회로(120)의 경우에도 같다.
또한 부스터 회로의 동작에 따라 출력단 NMOS 트랜지스터(Q9)(Q12)의 게이트 단자에 전달되는 전압이 입력 데이타의 레벨에 따라 2VCC-VTN과 OV사이를 스윙하게 되어 출력 신호의 레벨 전환에 많은 시간이 소요되어 데이타 출력 속도가 느려지는 문제가 있다.
따라서 본 발명은 부스터 회로에 보조 부스터 회로와 보조 부스터 회로를 제어하기 위한 제어 회로를 구비하여 부스터 회로의 누설 전류 발생을 방지하고, 데이타의 레벨 전환 시에 소요되는 시간을 감소시켜 데이타 출력 속도를 향상시키도록 하는 목적이 있다.
이와 같은 목적의 본 발명은 데이타 출력 버퍼 회로의 부스터 회로는, 반전된 데이타 신호를 입력으로 받아 입력된 신호에 따라 스위칭 동작이 이루어져 상기 부스터 회로의 예비 충전 전류의 누선 경로를 차단하는 제어회로와, 상기 제어 회로의 스위칭 동작에 따라 전원이 공급되어 충전이 이루어지고, 충전된 전압을 상기 부스터 회로에 전달하여 상기 출력단의 전압 레벨을 조절하는 보조 부스터 회로와, 반전된 데이타 신호가 입력되면 입력된 신호의 레벨에 따라 스위칭 동작하여 상기 보조 부스터 회로에 충전되어 있는 전압이 상기 부스터 회로의 출력단에 전달되도록 제어하는 스위칭 회로를 포함하여 이루어진다.
이와 같은 본 발명의 일실시예를 제 3도와 제 4도를 참조하여 설명하면 다음과 같다.
제 3도는 본 발명의 데이타 출력 버퍼회로를 나타낸 회로도이다.
제 3도에 나타낸 바와 같이, NAND 게이트(260)에는 데이타 입력 단자(DOT)와 데이타 출력 인에이블 신호(DOE)가 연결되고, NAND 게이트(270)에는 데이타 입력 단자(DOB)와 데이타 출력 인에이블 신호(DOE)가 연결된다.
NAND 게이트(260)의 출력 신호(DOLB')는 부스터 회로(300)와 인버터(INV24) 및 스위칭 회로(250)에 각각 입력되도록 연결된다.
부스터 회로(300)는 버퍼(D1)에 출력 신호(DOLB')가 입력되도록 연결되고, 버퍼(D1)의 출력 신호가 PMOS 트랜지스터(Q21)의 게이트 단자에 입력되도록 연결된다.
또한 NMOS 트랜지스터(Q23)의 게이트 단자에는 출력 신호(DOLB')가 입력되도록 연결되고, 드레인 단자는 전원 전압(VCC) 단자에 연결된다.
PMOS 트랜지스터(Q21)의 드레인 단자와 NMOS 트랜지스터(Q23)의 소스 단자 사이에는 캐패시터(C11)가 연결되어 각각 노드(N11)와 노드(N12)를 형성하며 노드(N11)는 제어 회로(210)에 연결된다.
또한 제어 회로(210)는 PMOS 트랜지스터(Q21)의 드레인 단자가 트랜스미션 게이트(G1)의 입력단에 연결되고, 출력단은 NMOS 트랜지스터(Q22)의 드레인 단자에 연결되며, 트랜스미션 게이트(G1)를 구성하는 NMOS 트랜지스터의 게이트 단자에는 NAND 게이트(260)의 출력 신호(DOLB')가 입력되도록 연결되고, 트랜스미션 게이트(G1)를 구성한는 PMOS 트랜지스터의 게이트 단자에는 NAND 게이트(260)의 출력 신호(DOLB')가 인버터(INV1)21)를 통하여 반전되어 입력되도록 연결된다.
또한 보조 부스터 회로(210)를 구성하는 트랜스미션 게이트(G1)의 출력 신호는 보조 부스터 회로(230)에 입력되도록 연결되고, 인버터(INV21)의 출력 신호는 NMOS 트랜지스터(Q22)의 게이트 단자와 보조 부스터 회로(220)에 입력되도록 연결된다.
또한 보조 부스터 회로(220)는 NMOS 트랜지스터(Q24)의 드레인 단자는 전원 전압(VCC) 단자에 연결되고, 소스 단자에는 캐패시터(C13)가 연결되어 노드(N14)를 형성하며 캐패시터(C13)의 타단은 NMOS 트랜지스터(Q22)의 드레인 단자에 연결되어 노드(N13)를 형성하고, NMOS 트랜지스터(Q24)의 게이트 단자에는 캐패시터(C12)가 연결되고, 그 타단은 트랜스미션 게이트(G1)를 구성하는 PMOS 트랜지스터의 게이트 단자에 연결되고, NMOS 트랜지스터(Q24)는 드레인 단자와 게이트 단자 사이에는 NMOS 트랜지스터(Q25)의 게이트 단자와 소스 단자가 각각 연결되며 NMOS 트랜지스터(Q25)의 드레인 단자와 게이트 단자와 단락되어 있다.
인버터(INV23)는 PMOS 트랜지스터(Q27)와 NMOS 트랜지스터(Q28)가 직렬로 연결되어 PMOS 트랜지스터(Q27)의 소스 단자는 NMOS 트랜지스터(Q23)의 소스 단자에 연결되고, NMOS 트랜지스터(Q28)의 소스 단자는 접지되며, NMOS 트랜지스터(Q28)와 PMOS 트랜지스터(Q27)의 드레인 단자가 연결되어 형성된 노드(N21)는 출력단의 NMOS 트랜지스터(Q30)의 게이트 단자에 연결된다.
부스터 회로(400)는 버퍼(D4)에 출력 신호(DOLB')가 입력되도록 연결되고, 버퍼(D4)의 출력 신호가 PMOS 트랜지스터(Q32)의 게이트 단자에 입력되도록 연결된다.
또한 NMOS 트랜지스터(Q34)의 게이트 단자에는 출력 신호(DOLB')가 입력 되도록 연결되고, 드레인 단자는 전원 전압(VCC) 단자에 연결된다.
PMOS 트랜지스터(Q32)의 드레인 단자와 NMOS 트랜지스터(Q34)의 소스 단자 사이에는 캐패시터(C14)가 연결되어 각각 노드(N18)와 노드(N20)를 형성하며 노드(N18)는 제어 회로(230)에 연결된다.
또한 제어 회로(230)는 PMOS 트랜지스터(Q21)의 드레인 단자가 트랜스미션 게이트(G2)의 입력단에 연결되고, 출력단은 NMOS 트랜지스터(Q33)의 드레인 단자에 연결되며, 트랜스미션 게이트(G2)를 구성하는 NMOS 트랜지스터의 게이트 단자에는 NAND 게이트(270)의 출력 신호(DOLB')가 입력되도록 연결되고, 트랜스미션 게이트(G2)를 구성하는 PMOS 트랜지스터의 게이트 단자에는 NAND 게이트(270)의 출력 신호(DOLB')가 인버터(INV22)를 통하여 반전되어 입력되도록 연결된다.
또한 보조 부스터 회로(230)를 구성하는 트랜스미션 게이트(G2)의 출력 신호는 보조 부스터 회로(240)에 입력되도록 연결되고, 인버터(INV22)의 출력 신호는 NMOS 트랜지스터(Q33)의 게이트 단자와 보조 부스터 회로(240)에 입력되도록 연결된다.
또한 보조 부스터 회로(240)는 NMOS 트랜지스터(Q35)의 드레인 단자는 전원 전압(VCC) 단자에 연결되고, 소스 단자에는 캐패시터(C16)가 연결되어 노드(N17)를 형성하며 캐패시터(C16)의 타단은 NMOS 트랜지스터(Q33)의 드레인 단자에 연결되어 노드(N19)를 형성하고, NMOS 트랜지스터(Q35)의 게이트 단자에는 캐패시터(C15)가 연결되고, 그 타단은 트랜스미션 게이트(G2)를 구성하는 PMOS 트랜지스터의 게이트 단자에 연결되고, NMOS 트랜지스터(Q35)의 드레인 단자와 게이트 단자 사이에는 NMOS 트랜지스터(Q36)의 게이트 단자와 소스 단자가 각각 연결되며 NMOS 트랜지스터(Q36)의 드레인 단자는 게이트 단자와 단락되어 있다.
인버터(INV24)는 PMOS 트랜지스터(Q37)와 NMOS 트랜지스터(Q38)가 직렬로 연결되어 PMOS 트랜지스터(Q37)의 소스 단자는 NMOS 트랜지스터(Q34)의 소스 단자에 연결되고, NMOS 트랜지스터(Q38)의 소스 단자는 접지되며, NMOS 트랜지스터(Q38)와 PMOS 트랜지스터(Q37)의 드레인 단자가 연결되어 형성된 노드(N22)는 출력단의 NMOS 트랜지스터(Q31)의 게이트 단자에 연결된다.
스위칭 회로(280)는 버퍼(D2)의 입력단에는 NAND 게이트(260)의 출력 신호(DOLB')가 입력되도록 연결되고, 출력단은 PMOS 트랜지스터(Q26)의 게이트 단자에 연결되며, PMOS 트랜지스터(Q26)의 소스 단자는 부스터 회로(300)의 노드(N11)에 연결된다.
또한 버퍼(D3)의 입력단에는 NAND 게이트(270)의 출력 신호(DOLB')가 입력되도록 연결되고, 출력단은 PMOS 트랜지스터(Q29)의 게이트 단자에 연결되며, PMOS 트랜지스터(Q29)의 소스 단자는 부스터 회로(400)의 노드(N18)에 연결된다.
이와 같이 이루어진 본 발명의 데이타 출력 버퍼회로의 동작은 제 4도를 참조하여 설명하면 다음과 같다.
제 4도는 본 발명의 데이타 출력 버퍼회로의 동작을 나타낸 타이밍 차트이다.
하이 레벨의 데이타를 출력하기 위하여 데이타 입력 단자(DOT)와 데이타 출력 인에이블 신호(DOE)에 하이 레벨의 신호가 입력되면, NAND 게이트(260)의 출력단에는 로우 레벨의 신호가 출력된다.
NAND 게이트(260)에서 출력된 로우 레벨의 신호가 버퍼(D2)에 입력되면, 버퍼(D2)는 입력되는 신호가 하이 레벨에서 로우 레벨로 전환된 후 일정 시간이 경과할 때까지 로우 레벨의 신호를 출력하고 다시 하이 레벨의 신호를 출력하도록 동작하여 일정 시간 동안 PMOS 트랜지스터(Q26)를 턴 온 시킨다.
또한 NAND 게이트(260)에서 출력되는 로우 레벨의 출력 신호(DOLB')는 버퍼(D1)에 입력되나, 버퍼(D1)는 입력 신호가 하이 레벨에서 로우 레벨로 전환되면 일정 시간이 경화한 후에 로우 레벨의 신호를 출력하도록 동작하여, 일정 시간이 경과할 때까지 PMOS 트랜지스터(Q21)를 턴 오포시킨다.
데이타 입력 단자(DOT)에 하이 레벨의 신호가 입력되면 데이타 입력 단자(DOB)에는 로우 레벨의 신호가 입력된다.
따라서 NAND 게이트(270)의 출력 신호(DOLB')는 하이 레벨로 되어 트랜스미션 게이트(G2)를 턴 온시켜 캐패시터(C16)에 전원 전압(VCC)을 인가하므로써 접지 전압(VSS)으로 충전되어 있던 캐패시터(C16)의 전압과의 안정화가 이루어져 노드(N19)의 전압은 전원 전압(VCC)의 1/2로 상승하게 된다.
이때 트랜스미션 게이트(G2)를 통하여 전달되는 노드(N18)의 전원 전압(VCC)은 하이 레벨의 출력 신호(DOLB')에 의하여 NMOS 트랜지스터(Q34)가 턴온되어 캐패시터(C14)에 충전된 전압이다.
따라서 노드(N17)에는 NMOS 트랜지스터(Q35)를 통하여 공급되는 전원 전압(VCC)은 하이 레벨의 출력 신호(DOLB')에 의하여 NMOS 트랜지스터(Q34)가 턴온되어 캐패시터(C14)에 충전된 전압이다.
따라서 노드(N17)에는 NMOS 트랜지스터(Q35)를 통하여 공급되는 전원 전압(VCC)과 캐패시터(C16)에 의하여 공급되는 1/2VCC가 더해져서 VCC+1/2VCC의 전위로 부스팅된다.
이와 같이 부스팅된 노드(N17)의 VCC+1/2VCC전위는 턴 온되어 있는 PMOS 트랜지스터(Q26)를 통하여 노드(N11)에 전달되고, 노드(N17)의 전위 증가분인 VCC가 캐패시터(C11)에 충전되어 노드(N12)의 전위는 VCC-VTN에서 2VCC-VTN으로 부스팅된다.
다음으로 버퍼(D1)의 지연 동작이 완료되어 PMOS 트랜지스터(Q21)가 턴온되고, 동시에 버퍼(D2)의 지연 동작이 완료되어 PMOS 트랜지스터(Q26)가 턴 오프되면, 노드(N11)의 전위는 VCC로 되어 노드(N12)의 전위 2VCC-VTN-1/2VCC가 된다.
즉, 하이 레벨의 데이타가 입력되면 보조 부스터 회로(240)가 동작하여 부스터 회로(300)의 전위를 2VCC-VTN-1/2VCC로 풀 업하고, 로우 레벨의 신호가 입력되면 보조 부스터 회로(220)가 동작하여 부스터 회로(400)의 전위를 2VCC-VTN-1/2VCC로 풀 업한다.
이와 같은 노드(N12)의 전위 2VCC-VTN-1/2VCC은 PMOS 트랜지스터(Q27)를 통하여 출력단의 NMOS 트랜지스터(Q30)의 게이트 단자에 전달되어 NMOS 트랜지스터(Q33)를 턴 온시켜 데이타 출력단(DQ)에 하이 레벨의 신호가 출력 된다.
따라서 본 발명은 회로 동작시에 예비 충전되는 전압의 방전 경로가 형성되지 않아 누설 전류가 발생하지 않고, 풀 업 전압의 종래의 2VCC-VTN에서 2VCC-VTN-1/2VCC로 낮아져서 데이타 레벨의 전환에 소요되는 시간이 감소하여 데이타 출력 속도가 향상되는 효과가 있다.

Claims (6)

  1. 부스터 회로를 구비하여 출력단의 스위칭 회로의 게이트 전압을 부스팅하도록 이루어진 데이타 출력 버퍼 회로에 있어서, 상기 부스터 회로가,
    반전된 데이타 신호를 입력으로 받아 입력된 신호에 따라 스위칭 동작이 이루어져, 상기 부스터 회로의 예비 충전 전류의 누설 경로를 차단하는 제어 회로와;
    상기 제어 회로의 스위칭 동작에 따라 전원이 공급되어 충전이 이루어지고, 충전된 전압을 상기 부스터 회로에 전달하여 상기 출력단의 전압 레벨을 조절하는 보조 부스터 회로와;
    반전된 데이타 신호가 입력되면 입력된 신호의 레벨에 따라 스위칭 동작하여 상기 보조 부스터 회로에 충전되어 있는 전압이 상기 부스터 회로의 출력단에 전달되도록 제어하는 스위칭 회로를 포함하는 데이타 출력 버퍼 회로.
  2. 제1항에 있어서, 보조 부스터 회로는,
    드레인 단자가 전원 전압 단자에 연결된 제 1 NMOS 트랜지스터와;
    게이트 단자가 상기 제 1NMOS 트랜지스터의 게이트 단자에 연결되고, 소스 단자와 드레인 단자가 단락되어 상기 제어 회로에 연결되는 제 1MOS 캐패시터와;
    게이트 단자가 상기 제 1NMOS 트랜지스터의 소스 단자에 연결되고, 소스 단자와 드레인 단자가 단락되어 상기 제어 회로에 연결되는 제 2 MOS 캐패시터와;
    드레인 단자와 게이트 단자가 단락되어 전원 전압 단자에 연결되고 소스 단자가 상기 제 1NMOS 트랜지스터의 게이트 단자에 연결됨으로써 다이오드를 형성하여, 상기 제 1MOS 캐패시터의 충전 전압이 전원 전압 단자에 역류하는 것을 방지하는 제 2 NMOS 트랜지스터로 이루어지는 것이 특징인 데이타 출력 버퍼회로.
  3. 제1항에 있어서, 상기 제어 회로는,
    하이 레벨의 입력 데이타 신호에 따라 동작하여 예비 충전된 상기 부스터 회로의 전류 누성 경로를 차단하고, 상기 보조 부스터 회로에 전원 공급 경로를 형성하는 트랜스미션 게이트와;
    제어 회로에 입력된 데이타 신호를 반전 시켜 당기 트랜스미션 게이트의 제어 단자에 전달하는 인버터로 이루어지는 것이 특징인 데이타 출력 버퍼 회로.
  4. 제1항에 있어서, 상기 스위칭 회로는,
    반전 입력된 로우 레벨의 데이타 신호를 일정 시간동안 지연시킨 다음 출력하는 제 1지연 수단과;
    반전 입력된 하이 레벨의 데이타 신호를 일정 시간동안 지연시킨 다음 출력하는 제 2지연 수단과;
    상기 제 1지연수단에서 출력되는 신호가 게이트 단자에 입력되도록 연결되고, 입력된 신호가 로우 레벨인 경우에 턴 온되어 상기 보조 부스터 회로의 전압 출력 경로를 형성하는 제 1PMOS 트랜지스터와;
    상기 제 2지연 수단에서 출력되는 신호가 게이트 단자에 입력되도록 연결되고, 입력된 신호가 로우 레벨인 경우 턴 온되어 상기 보조 부스터 회로의 전압 출력 경로를 형성하는 제 2PMOS 트랜지스터로 이루어지는 것이 특징인 데이타 출력 버퍼회로.
  5. 제 4항에 있어서,
    상기 제 1지연 수단 및 제 2 지연 수단은 입력 신호가 하이 레벨에서 로우 레벨로 전환되면 일정 시간동안 로우 레벨의 신호를 출력한 다음 일정 시간이 경과한 후 하이 레벨의 신호를 출력하는 버퍼인 것이 특징인 데이타 출력 버퍼회로.
  6. 제1항에 있어서,
    상기 지연 수단은 입력 신호가 하이 레벨에서 로우 레벨로 전환되면 일정 시간동안 하이 레벨의 신호를 출력한 다음 일정시간이 경과한 후 로우 레벨의 신호를 출력하는 버퍼인 것이 특징인 데이타 출력 버퍼회로.
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* Cited by examiner, † Cited by third party
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KR100374247B1 (ko) * 1997-03-31 2003-05-17 오끼 덴끼 고오교 가부시끼가이샤 입력회로와출력회로및입출력회로
KR100402241B1 (ko) * 2001-06-30 2003-10-17 주식회사 하이닉스반도체 전류 제어 방식의 저잡음 출력 드라이버
CN110829829A (zh) * 2018-08-08 2020-02-21 艾普凌科有限公司 时钟波高值升压电路

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