KR100230374B1 - 감지증폭기 - Google Patents

Abstract

본 발명은 감지 증폭기에 관한 것이다. 본 발명은 제1 입력 신호와 제2 입력 신호를 입력하는 입력부, 상기 입력부에 연결되며 상기 입력부의 출력을 래치시키는 래치부, 상기 래치부에 연결되며 상기 래치부로부터 출력되는 신호의 구동 능력을 강화시키는 구동부, 각각 소오스에 전원 전압이 인가되고 게이트에 접지 전압이 인가되며 드레인은 상기 래치부에 연결되어서 전원 전압과 접지 전압이 인가되는 동안 상기 래치부에 상기 전원 전압을 계속해서 공급하는 제1 및 제2 PMOS 트랜지스터들, 및 상기 입력부에 연결되며 제어 신호를 입력하고 상기 제어 신호가 인에이블되면 활성화되는 전류 제어부를 구비함으로써 제어 신호가 언제 변환되더라도 감지 증폭기는 오동작을 하지 않고 정확하게 동작하게 된다.

Description

감지 증폭기{Sense amplifier}

본 발명은 감지 증폭기에 관한 것으로서, 특히 반도체 메모리 장치의 입출력 데이터 라인에 연결되어 사용되는 감지 증폭기에 관한 것이다.

반도체 메모리 장치에서 로우 어드레스(row address)와 칼럼 어드레스(column address)에 의하여 메모리 셀이 선택된다. 그러면 상기 선택된 메모리 셀에 저장되어있던 데이터는 비트라인을 통하여 비트라인 감지 증폭기에 의해 감지된다. 상기 비트라인 감지 증폭기에 의해 감지된 데이터는 제1 데이터 라인을 통하여 입출력 감지 증폭기에서 감지가 되고 감지된 데이터는 제2 데이터 라인을 통하여 출력 버퍼에 도달하여 외부로 전송된다. 이처럼 제1 데이터 라인을 통하여 전달된 데이터를 감지하는데 사용되는 감지 증폭기를 입출력 감지 증폭기라 한다.

도 1은 종래의 감지 증폭기의 회로도이다. 도 1의 감지 증폭기의 구조는 입력 데이터인 제1 입력 신호(IO)와 제2 입력 신호(IOB)가 입력되는 입력부(10)와, 상기 입력부(10)의 출력을 입력하여 상기 입력부(10)에서 출력한 데이터를 래치(latch)하기 위한 래치부(20)와, 상기 래치부(20)에 연결되어 상기 입력부(10)에 입력되는 데이터를 감지하기 위하여 제어 신호(PIOS)에 의하여 상기 래치부(20)를 프리차지(precharge)시켜주는 프리차지부들(30)과, 상기 래치부(30)의 출력을 입력하여 상기 래치부(30)에 래치된 데이터를 구동하여 출력 신호(DIO)를 출력하는 구동부(40), 및 상기 입력부(10)에 연결되어 제어 신호(PIOS)에 의하여 감지 증폭기(1)의 전류의 흐름을 제어하는 전류 제어부(50)로 구성되어있다.

상기 래치부(20)와 프리차지부들(30) 사이의 노드들을 각각 70 노드와 71 노드라 하고 상기 래치부(20)와 입력부(10) 사이의 노드들을 각각 72 노드와 73 노드라 한다.

상기 입력부(10)는 제1 입력 신호(IO)와 제2 입력 신호(IOB)에 각각의 게이트가 연결된 제1 NMOS트랜지스터(11)와 제2 NMOS트랜지스터(13)로 구성되어있다.

상기 래치부(20)는 상기 제1 NMOS트랜지스터(11)의 드레인에 소오스가 연결된 제3 NMOS트랜지스터(21)와, 상기 제3 NMOS트랜지스터(21)의 드레인에 게이트가 연결되고 상기 제2 NMOS트랜지스터(13)의 드레인에 소오스가 연결된 제4 NMOS트랜지스터(23)와, 상기 제4 NMOS트랜지스터(23)의 게이트에 드레인이 연결되고 상기 제4 NMOS트랜지스터(23)의 드레인에 게이트가 연결되고 전원 전압(Vdd)이 소오스에 인가되는 제1 PMOS트랜지스터(25), 및 상기 제1 PMOS트랜지스터(25)의 드레인에 게이트가 연결되고 상기 제1 PMOS트랜지스터(25)의 게이트에 드레인이 연결되며 전원 전압(Vdd)이 소오스에 인가되는 제2 PMOS트랜지스터(27)로 구성되어있다.

상기 프리차지부들(30)은 상기 제1 PMOS트랜지스터(25)의 드레인에 드레인이 연결되고 전원 전압(Vdd)이 소오스에 인가되며 PIOS에 게이트가 연결된 제3 PMOS트랜지스터(31)와, 상기 제2 PMOS트랜지스터(27)의 드레인에 드레인이 연결되고 전원 전압(Vdd)이 소오스에 인가되며 제어 신호(PIOS)가 게이트에 인가되는 제4 PMOS트랜지스터(33)로 구성되어있다.

상기 전류 제어부(50)는 상기 제1 NMOS트랜지스터(11)와 제2 NMOS트랜지스터(13)의 소오스들에 드레인이 연결되고 제어 신호(PIOS)가 게이트에 인가되며 소오스는 접지된 제5 NMOS트랜지스터(51)로 구성되어있다.

상기 구동부(40)는 상기 제1 PMOS트랜지스터(25)의 게이트에 입력단이 연결된 제1 인버터(41)와, 상기 제1 인버터(41)의 출력을 입력으로 하는 제2 인버터(42), 상기 제2 인버터(42)의 출력단에 게이트가 연결되고 전원 전압(Vdd)이 소오스에 인가되며 출력 신호(DIO)에 드레인이 연결된 제5 PMOS트랜지스터(43)와, 상기 제2 PMOS트랜지스터(27)의 게이트에 입력단이 연결된 제3 인버터(45), 및 상기 제3 인버터(45)의 출력단에 게이트가 연결되고 출력 신호(DIO)가 드레인으로부터 발생되며 소오스는 접지된 제6 NMOS트랜지스터(46)로 구성되어있다.

도 2는 상기 도 1의 신호들의 타이밍도이다. 도 2를 참조하여 도 1의 동작을 설명하기로 한다. 감지 증폭기(1)에 제1 입력 신호(IO)와 제2 입력 신호(IOB)가 입력되기전 대기 상태에서 래치부(20)는 프라치지부(30)에 의하여 프리차지되어있다. 즉, 제어 신호(PIOS)가 논리 로우 레벨(logic low level)이 되어 제3 PMOS트랜지스터(31)와 제4 PMOS트랜지스터(33)가 도통하고 제5 NMOS트랜지스터(51)는 불통된다. 따라서 70 노드와 71 노드는 Vdd로 프리차지된다. 70 노드와 71 노드가 전원 전압(Vdd)으로 프리차지됨으로 제5 PMOS트랜지스터(43)와 제6 NMOS트랜지스터(46)는 불통되어 출력 신호(DIO)는 트라이스테이트(tri-state)를 유지하고, 제3 NMOS트랜지스터(21)와 제4 NMOS트랜지스터(23)는 도통되어 72 노드와 73 노드는 모두 (Vdd-Vtn)으로 차지(charge)된다. 여기서 상기 Vtn은 NMOS트랜지스터들(21, 23)의 문턱 전압이다. 이 상태에서는 제1 입력 신호(IO)와 제2 입력 신호(IOB)가 어떤 상태이든지 관계없이 감지 증폭기(1)는 동작하지 않고 프리차지 상태를 유지한다.

감지 증폭기(1)가 동작하기 위해서는 제어 신호(PIOS)가 논리 하이로 되어야 한다. 제어 신호(PIOS)가 논리 하이로 되면 제5 NMOS트랜지스터(51)가 도통이 되어 감지 증폭기(1)는 동작 상태가 된다. 이 상태에서 제1 입력 신호(IO)가 논리 하이로 되고 제2 입력 신호(IOB)가 논리 로우(logic low)로 되면 제1 NMOS트랜지스터(11)가 도통하여 70 노드로부터 제3 NMOS트랜지스터(21)와 제1 NMOS트랜지스터(11) 및 제5 NMOS트랜지스터(51)를 통하여 전류가 흘러서 감지 증폭기(1)는 동작하게 된다. 따라서 70 노드는 방전되어 0볼트로 떨어지고 그로 인하여 제2 PMOS트랜지스터(27)는 도통하여 71 노드는 전원 전압(Vdd)에 의하여 계속 프리차지 상태를 유지한다. 70 노드는 논리 로우 상태로, 71 노드는 논리 하이 상태를 계속 유지함으로써 래치부(20)는 래치의 역할을 감당한다. 71 노드는 프리차지 상태이므로 제5 PMOS트랜지스터(43)는 대기 상태에서와 마찬가지로 불통되어 있고, 70 노드는 논리 로우가 되므로 제6 NMOS트랜지스터(46)는 도통되어 출력 신호(DIO)는 논리 로우 레벨의 출력 신호가 된다.

다음 데이터를 받아들이기 위하여 제어 신호(PIOS)는 논리 로우로 전환했다가 다시 논리 하이가 된다. 그러면 70 노드는 다시 프리차지된다. 이 상태에서 제1 입력 신호(IO)가 논리 로우로 되고 제2 입력 신호(IOB)가 논리 하이가 되어 입력부로 입력되면 제2 NMOS트랜지스터(13)는 도통되고 제1 NMOS트랜지스터(11)는 불통된다. 그러면 71 노드로부터 제4 NMOS트랜지스터(23)와 제2 NMOS트랜지스터(13) 및 제5 NMOS트랜지스터(51)를 통하여 전류가 흐른다. 때문에 71 노드는 방전되어 0볼트로 떨어지고 그로 인하여 제1 PMOS트랜지스터(25)가 도통되어 70 노드는 전원 전압(Vdd)에 의하여 계속 프리차지 상태를 유지한다. 71 노드는 논리 로우 상태로, 70 노드는 논리 하이 상태를 계속 유지함으로써 래치부(20)는 래치의 역할을 감당한다. 70 노드는 프리차지 상태이므로 제6 NMOS트랜지스터(46)는 불통되고, 71 노드는 논리 로우가 되므로 제5 PMOS트랜지스터(43)는 도통되어 출력 신호(DIO)는 논리 하이 레벨의 출력 신호가 된다.

그런데 상기 도 1의 회로에서 제1 입력 신호(IO)와 제2 입력 신호(IOB)가 충분한 전압차를 갖지 않는 상태에서 제어 신호(PIOS)가 논리 하이가 되어 감지 증폭기(1)가 동작하게 되면 비정상적인 데이터를 감지하게 되어 감지 증폭기(1)는 오동작을 하게된다.

도 3a는 도 1의 감지 증폭기가 오동작하는 첫 번째 예를 나타내는 타이밍도이다. 시점(P1)에서 즉, 제1 입력 신호(IO)와 제2 입력 신호(IOB)가 전환되는 과정에서 충분한 전압차를 갖지 않는 시점일 때 제어 신호(PIOS)가 논리 로우에서 논리 하이가 되면 제1 NMOS트랜지스터(11)와 제2 NMOS트랜지스터(13) 사이의 문턱 전압의 불균형 또는 전원 전류(Idsat)의 불균형이 존재할 경우 점선으로 표시된 것과 같은 비정상적인 데이터가 래치될 수가 있다. 즉, 제1 입력 신호(IO)가 논리 로우이고 제2 입력 신호(IOB)가 논리 하이임에도 불구하고 입력부(10)는 제1 입력 신호(IO)를 논리 하이로 감지하고 제2 입력 신호(IOB)를 논리 로우로 감지할 수가 있다는 것이다. 그렇게 되면, 70 노드는 이전 상태인 0볼트를 계속 유지하고 71 노드는 프리차지상태를 계속 유지하여 출력 신호(DIO)가 변하지 않게 됨으로 감지 증폭기(1)는 오동작을 하는 결과를 초래한다.

도 3b는 도 1의 감지 증폭기가 오동작하는 두 번째 예를 나타내는 타이밍도이다. 시점(P2)에서 즉, 제1 입력 신호(IO)와 제2 입력 신호(IOB)가 전환되기 직전 충분한 전압차를 갖지 않을 때 제어 신호(PIOS)가 논리 로우에서 논리 하이가 되면 래치부(20)는 이전에 감지하였던 데이터를 그대로 래치하여 제1 입력 신호(IO)와 제2 입력 신호(IOB)가 각각 논리 로우와 논리 하이로 완전히 전환되더라도 래치부(20)는 래치된 데이터를 바꾸지 못하고 이전 데이터를 그대로 래치시킴으로써 출력 신호(DIO)도 이전 데이터를 그대로 출력하게된다. 따라서 감지 증폭기(1)는 오동작을 하게 되는 것이다.

상술한 바와 같이 종래 기술에 따르면, 입력 데이터가 전환되기 시작하는 시점에서 감지 증폭기(1)의 전류의 흐름을 제어하는 제어 신호(PIOS)가 논리 로우에서 논리 하이가 되면 감지 증폭기(1)가 오동작을 할 수가 있다.

따라서 본 발명이 이루고자 하는 기술적 과제는, 입력 데이터가 전환되는 시점에서 감지 증폭기의 전류의 흐름을 제어하는 제어 신호가 인에이블되더라도 정확하게 동작할 수 있는 감지 증폭기를 제공하는데 있다.

도 1은 종래의 감지 증폭기의 회로도.

도 2는 상기 도 1의 신호들의 타이밍도.

도 3a와 도 3b는 상기 도 1의 감지 증폭기가 오동작시 신호들의 타이밍도.

도 4는 본 발명의 제1 실시예에 따른 감지 증폭기의 회로도.

도 5는 상기 도 3의 신호들의 타이밍도.

도 6은 본 발명의 제2 실시예에 따른 감지 증폭기의 회로도.

도 7은 본 발명의 제3 실시예에 따른 감지 증폭기의 회로도.

상기 본 발명의 과제를 이루기 위하여 본 발명은,

제1 입력 신호와 제2 입력 신호를 입력하는 입력부, 상기 입력부에 연결되며 상기 입력부의 출력을 래치시키는 래치부, 상기 래치부에 연결되며 상기 래치부로부터 출력되는 신호의 구동 능력을 강화시키는 구동부, 각각 소오스에 전원 전압이 인가되고 게이트에 접지 전압이 인가되며 드레인은 상기 래치부에 연결되어서 전원 전압과 접지 전압이 인가되는 동안 상기 래치부에 상기 전원 전압을 계속해서 공급하는 제1 및 제2 PMOS 트랜지스터들, 및 상기 입력부에 연결되며 제어 신호를 입력하고 상기 제어 신호가 인에이블되면 활성화되는 전류 제어부를 구비하는 것을 특징으로 하는 감지 증폭기를 제공한다.

상기 기술적 과제를 이루기 위하여 본 발명은 또,

제1 입력 신호와 제2 입력 신호를 입력하는 입력부, 상기 입력부에 연결되며 상기 입력부의 출력을 래치시키는 래치부, 상기 래치부에 연결되며 상기 래치부로부터 출력되는 신호의 구동 능력을 강화시키는 구동부, 상기 래치부에 연결되고 제어 신호를 입력하며 상기 제어 신호가 인에이블될 때를 포함하여 디세이블될 때에도 상기 래치부에 상기 전원 전압을 공급하는 제1 및 제2 프리차지부들, 및 상기 입력부에 연결되며 제어 신호를 입력하고 상기 제어 신호가 인에이블되면 활성화되는 전류 제어부를 구비하는 것을 특징으로 하는 감지 증폭기를 제공한다.

바람직하기는, 상기 제1 및 제2 프리차지부들은 각각 드레인은 공통으로 상기 래치부에 연결되고 소오스는 전원 전압에 연결되고 게이트는 하나는 접지되고 다른 하나는 상기 제어 신호에 연결된 두 개의 PMOS트랜지스터들로 구성한다.

상기 기술적 과제를 이루기 위하여 본 발명은 또한,

제1 입력 신호와 제2 입력 신호를 입력하는 입력부, 상기 입력부에 연결되며 상기 입력부의 출력을 래치시키는 래치부, 상기 래치부에 연결되며 상기 래치부로부터 출력되는 신호의 구동 능력을 강화시키는 구동부, 상기 제어 신호를 소정 시간 지연 및 반전시키는 지연부, 상기 지연부와 상기 래치부에 연결되며 제어 신호를 입력하고 상기 제어 신호가 인에이블되면 상기 제어 신호에 의해 활성화되어서 상기 래치부에 전원 전압을 공급하고 상기 제어 신호가 디세이블되면 상기 지연부의 출력에 의해 활성화되어서 상기 래치부에 전원 전압을 공급하는 제1 및 제2 프리차지부들, 및 상기 입력부에 연결되며 상기 제어 신호를 입력하고 상기 제어 신호가 인에이블되면 활성화되는 전류 제어부를 구비하는 것을 특징으로 하는 감지 증폭기를 제공한다.

바람직하기는, 상기 제1 및 제2 프리차지부들은 각각 드레인은 상기 래치부에 연결되고 게이트는 상기 제어 신호에 연결되며 소오스는 전원 전압에 연결된 PMOS트랜지스터와, 드레인은 상기 PMOS트랜지스터의 드레인에 연결되고 게이트는 상기 지연부에 연결되며 소오스는 전원 전압에 연결된 다른 PMOS트랜지스터로 구성한다.

상기 본 발명에 의하여 입력 데이터가 전환되는 시점에서 감지 증폭기의 전류의 흐름을 제어하는 제어 신호가 인에이블되더라도 감지 증폭기는 정확하게 동작하게 된다.

이하. 실시예를 통하여 본 발명을 상세히 설명하기로 한다.

도 4는 본 발명의 제1 실시예에 따른 감지 증폭기의 회로도이다. 도 4를 참조하면, 감지 증폭기(3)는 제1 및 제2 입력 신호들(IO, IOB))을 입력하는 입력부(100), 입력부(100)에 연결되며 입력부(100)의 출력을 래치시키는 래치부(200), 래치부(200)에 연결되며 래치부(200)로부터 출력되는 신호의 구동 능력을 강화시켜서 출력 신호(DIO)를 출력하는 구동부(400), 각각 소오스에 전원 전압(Vdd)이 인가되고 게이트에 접지 전압(Vss)이 인가되며 드레인은 상기 래치부(200)에 연결되어서 전원 전압(Vdd)과 접지 전압(Vss)이 인가되는 동안 상기 래치부(200)에 전원 전압(Vdd)을 계속해서 공급하는 제1 및 제2 PMOS 트랜지스터들(310, 330)로 구성된 제1 및 제2 프리차지부들(300, 301), 및 입력부(100)에 연결되며 제어 신호(PIOS)를 입력하고 제어 신호(PIOS)가 디세이블(disable)되면 비활성화되는 전류 제어부(500)를 구비한다. 래치부(200)와 제1 및 제2 프리차지부들(300, 301) 사이의 노드들을 각각 700 노드와 710 노드라 하고 래치부(200)와 입력부(100) 사이의 노드들을 각각 720 노드와 730 노드라 한다.

상기 입력부(100)는 제1 입력 신호(IO)와 제2 입력 신호(IOB)가 게이트에 인가되는 제1 NMOS트랜지스터(110)와 제2 NMOS트랜지스터(130)로 구성되어있다.

상기 래치부(200)는 상기 제1 NMOS트랜지스터(110)의 드레인에 소오스가 연결된 제3 NMOS트랜지스터(210)와, 상기 제3 NMOS트랜지스터(210)의 드레인에 게이트가 연결되고 상기 제2 NMOS트랜지스터(130)의 드레인에 소오스가 연결된 제4 NMOS트랜지스터(230)와, 상기 제4 NMOS트랜지스터(230)의 게이트에 드레인이 연결되고 상기 제4 NMOS트랜지스터(230)의 드레인에 게이트가 연결되고 전원 전압(Vdd)이 소오스에 인가되는 제3 PMOS트랜지스터(250), 및 상기 제3 PMOS트랜지스터(250)의 드레인에 게이트가 연결되고 상기 제3 PMOS트랜지스터(250)의 게이트에 드레인이 연결되며 전원 전압(Vdd)이 소오스에 인가되는 제2 PMOS트랜지스터(270)로 구성되어있다.

상기 전류 제어부(500)는 상기 제1 NMOS트랜지스터(110)와 제2 NMOS트랜지스터(130)의 소오스들에 드레인이 연결되고 제어 신호(PIOS)가 게이트에 인가되며 소오스에 접지 전압(Vss)이 인가되는 제5 NMOS트랜지스터(510)로 구성되어있다.

상기 구동부(400)는 상기 제3 PMOS트랜지스터(250)의 게이트에 입력단이 연결된 제1 인버터(410)와, 상기 제1 인버터(410)의 출력을 입력으로 하는 제2 인버터(420), 상기 제2 인버터(420)의 출력단에 게이트가 연결되고 전원 전압(Vdd)이 소오스에 인가되며 드레인으로부터 출력 신호(DIO)를 발생하는 제5 PMOS트랜지스터(430)와, 상기 제4 PMOS트랜지스터(270)의 게이트에 입력단이 연결된 제3 인버터(450), 및 상기 제3 인버터(450)의 출력단에 게이트가 연결되고 출력 신호(DIO)가 드레인으로부터 발생되며 소오스에 접지 전압이 인가되는 제6 NMOS트랜지스터(460)로 구성되어있다.

도 5는 상기 도 4의 신호들의 타이밍도이다. 도 5를 참조하여 도 4에 도시된 감지 증폭기(3)의 동작을 설명하기로 한다. 감지 증폭기(3)에 제1 입력 신호(IO)와 제2 입력 신호(IOB)가 입력되기 전 대기 상태에서 래치부(200)의 700 노드와 710 노드는 프라치지부(300)에 의하여 항상 전원 전압(Vdd)으로 프리차지 되어있다. 왜냐하면 제3 PMOS트랜지스터(310)와 제4 PMOS트랜지스터(330)는 항상 도통되어있기 때문이다. 700 노드와 710 노드가 전원 전압(Vdd)으로 프리차지됨으로 제5 PMOS트랜지스터(430)와 제6 NMOS트랜지스터(460)는 불통되어 출력 신호(DIO)는 트라이스테이트(tri-state)를 유지하고, 제3 NMOS트랜지스터(210)와 제4 NMOS트랜지스터(230)는 도통되어 720 노드와 730 노드는 모두 (Vdd-Vtn)으로 차지(charge)된다. 여기서 상기 Vtn은 NMOS트랜지스터들(210, 23)의 문턱 전압이다. 그리고 제어 신호(PIOS)는 논리 로우(logic low)이므로 제5 NMOS트랜지스터(510)도 불통되어 감지 증폭기(3)는 동작하지 않는다.

감지 증폭기(3)가 동작하기 위해서는 제어 신호(PIOS)가 논리 하이(high)로 되어야 한다. 제어 신호(PIOS)가 논리 하이로 되면 제5 NMOS트랜지스터(510)가 도통이 되어 감지 증폭기(3)는 동작 상태가 된다. 이 상태에서 제1 입력 신호(IO)가 논리 하이로 되고 제2 입력 신호(IOB)가 논리 로우로 되면 제1 NMOS트랜지스터(110)가 도통하여 700 노드로부터 제3 NMOS트랜지스터(210)와 제1 NMOS트랜지스터(110) 및 제5 NMOS트랜지스터(510)를 통하여 전류가 흘러서 감지 증폭기(3)는 동작하게 된다. 따라서 700 노드는 방전되어 0볼트로 떨어지고 그로 인하여 제4 PMOS트랜지스터(270)는 도통하여 710 노드는 전원 전압(Vdd)에 의하여 계속 프리차지 상태를 유지한다. 700 노드는 논리 로우 상태로, 710 노드는 논리 하이 상태를 계속 유지함으로써 래치부(200)는 래치의 역할을 감당한다. 710 노드가 프리차지 상태이므로 제5 PMOS트랜지스터(430)는 대기 상태에서와 마찬가지로 불통되어 있고, 700 노드는 논리 로우가 되므로 제6 NMOS트랜지스터(460)는 도통되어 출력 신호(DIO)는 논리 로우 레벨로 된다.

다음 입력 데이터가 입력되면 즉, 제1 입력 신호(IO)가 논리 로우로, 제2 입력 신호(IOB)는 논리 하이로 전환되면 제2 NMOS트랜지스터(130)와 제4 NMOS트랜지스터(230)가 도통되어 710 노드는 0볼트로 떨어진다. 동시에 제1 NMOS트랜지스터(110)와 제3 NMOS트랜지스터(210)는 불통되어 700 노드는 프리차지 상태를 계속 유지하게 된다. 710 노드가 0볼트가 되면 제3 PMOS트랜지스터(250)가 도통하여 700 노드를 계속 차지시켜서 전원 전압(Vdd) 레벨로 유지케한다. 700 노드가 전원 전압(Vdd) 레벨이고 710 노드가 0볼트이므로 제6 NMOS트랜지스터(460)는 불통되고 제5 PMOS트랜지스터(430)는 도통된다. 따라서 출력 신호(DIO)는 논리 로우에서 논리 하이로 된다.

이와 같이 도 4에 따르면, 제어 신호(PIOS)가 인에이블된 상태에서 제1 입력 신호(IO)와 제2 입력 신호(IOB)가 완전히 전개되었을 때 즉, 논리 로우 아니면 논리 하이로 됨에 따라 700 노드와 710 노드의 전위가 변하기 때문에 감지 증폭기(3)가 오동작을 하지 않게 된다.

도 6은 본 발명의 제2 실시예에 따른 감지 증폭기의 회로도이다. 도 6에 도시된 회로의 구조는 도4와 유사하고 다만 제1 및 제2 프리차지부들(350, 351)만이 다르게 구성되어있다. 제1 프리차지부(350)는 상기 래치부(200)에 드레인이 연결되고 소오스에 전원 전압(Vdd)이 인가되며 게이트는 접지된 PMOS 트랜지스터(354)와 상기 래치부(200)에 드레인이 연결되고 소오스에 전원 전압(Vdd)이 인가되며 게이트에 제어 신호(PIOS)가 인가되는 PMOS트랜지스터(352)로 구성되고, 제2 프리차지부(351)는 상기 래치부(200)에 드레인이 연결되고 소오스에 전원 전압(Vdd)이 인가되며 게이트는 접지된 PMOS 트랜지스터(358)와 상기 래치부(200)에 드레인이 연결되고 소오스에 전원 전압(Vdd)이 인가되며 게이트에 제어 신호(PIOS)가 인가되는 PMOS트랜지스터(356)로 구성된다.

도 6의 감지 증폭기(5)의 동작도 도 4의 감지 증폭기(3)의 동작과 동일하다. 단지 차이점은 제어 신호(PIOS)가 논리 로우일 때 PMOS트랜지스터들(352, 356)이 도통되어 700 노드와 710 노드에 흐르는 전류는 각각 도 4의 감지 증폭기(3)보다 많다는 것뿐이다. 제어 신호(PIOS)가 논리 하이가 되면 PMOS트랜지스터(352)와 PMOS트랜지스터(356)가 불통되어 도 4와 동일하게 동작한다.

도 7은 본 발명의 제3 실시예에 따른 감지 증폭기의 회로도이다. 도 7에 도시된 감지 증폭기(7)의 구조도 도4의 감지 증폭기(3)와 유사하다. 다만, 감지 증폭기(7)는 지연부(380)를 더 구비하고, 제1 및 제2 프리차지부들(370, 371)도 다르게 구성되어있다. 감지 증폭기(7)의 제1 프리차지부(370)는 상기 래치부(200)에 드레인이 연결되고 게이트에 제어 신호(PIOS)가 인가되며 소오스에 전원 전압(Vdd)이 인가되는 PMOS트랜지스터(372) 및 상기 래치부(200)에 드레인이 연결되고 소오스에 전원 전압(Vdd)이 인가되며 게이트는 접지된 PMOS 트랜지스터(374)로 구성된다. 제2 프리차지부(371)는 상기 래치부(200)에 드레인이 연결되고 게이트에 제어 신호(PIOS)가 인가되며 소오스에 전원 전압(Vdd)이 인가되는 PMOS트랜지스터(376) 및 상기 래치부(200)에 드레인이 연결되고 소오스에 전원 전압(Vdd)이 인가되며 게이트는 접지된 PMOS 트랜지스터(378)로 구성된다. 지연부(380)는 직렬 연결된 인버터들(381,383,385)로 구성되며, 제어 신호(PIOS)를 입력하고 이를 소정 시간 지연 및 반전시켜서 출력한다.

도 7의 감지 증폭기(7)의 동작도 도 4의 감지 증폭기(3)의 동작과 동일하다. 단지 차이점은 제어 신호(PIOS)가 논리 로우로 되면 PMOS트랜지스터들(372, 376)과 PMOS트랜지스터들(374, 376)이 도통되어 700 노드와 710 노드에 전원 전압(Vdd)을 공급하고, 제어 신호(PIOS)가 논리 하이로 되면 PMOS트랜지스터들(374, 376)만 도통되어 700 노드와 710 노드에 전원 전압(Vdd)을 공급하되 이 때는 제어 신호(PIOS)가 논리 로우일 때보다 적은 전류가 700 노드와 710 노드에 흐른다.

도 6과 도 7에 도시된 감지 증폭기들(5,7)에도 700 노드와 710 노드에 항상 전원 전압(Vdd)이 공급되기 때문에 제1 입력 신호(IO)와 제2 입력 신호(IOB)가 완전히 전개된 다음에 전위가 변하게 되어 감지 증폭기들(5,7)은 정확하게 동작하게 된다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

상술한 바와 같이 본 발명에 따르면, 감지 증폭기의 제어 신호(PIOS)의 논리 상태에 관계없이 700 노드와 710 노드에 전원 전압(Vdd)이 공급되기 때문에 제어 신호(PIOS)가 언제 변환되더라도 감지 증폭기는 오동작을 하지 않고 제1 및 제2 입력 신호들(IO, IOB)을 정확하게 감지 및 증폭하게 된다.

Claims (5)

1. 제1 입력 신호와 제2 입력 신호를 입력하는 입력부;

   상기 입력부에 연결되며 상기 입력부의 출력을 래치시키는 래치부;

   상기 래치부에 연결되며 상기 래치부로부터 출력되는 신호의 구동 능력을 강화시키는 구동부;

   각각 소오스에 전원 전압이 인가되고 게이트에 접지 전압이 인가되며 드레인은 상기 래치부에 연결되어서 전원 전압과 접지 전압이 인가되는 동안 상기 래치부에 상기 전원 전압을 계속해서 공급하는 제1 및 제2 PMOS 트랜지스터들; 및

   상기 입력부에 연결되며 제어 신호를 입력하고 상기 제어 신호가 인에이블되면 활성화되는 전류 제어부를 구비하는 것을 특징으로 하는 감지 증폭기.
2. 제1 입력 신호와 제2 입력 신호를 입력하는 입력부;

   상기 입력부에 연결되며 상기 입력부의 출력을 래치시키는 래치부;

   상기 래치부에 연결되며 상기 래치부로부터 출력되는 신호의 구동 능력을 강화시키는 구동부;

   상기 래치부에 연결되고 제어 신호를 입력하며 상기 제어 신호가 인에이블될 때를 포함하여 디세이블될 때에도 상기 래치부에 상기 전원 전압을 공급하는 제1 및 제2 프리차지부들; 및

   상기 입력부에 연결되며 상기 제어 신호를 입력하고 상기 제어 신호가 인에이블되면 활성화되는 전류 제어부를 구비하는 것을 특징으로 하는 감지 증폭기.
3. 제2항에 있어서, 상기 제1 및 제2 프리차지부들은 각각 드레인은 공통으로 상기 래치부에 연결되고 소오스에 전원 전압이 인가되며 게이트는 하나는 접지되고 다른 하나는 상기 제어 신호에 연결된 두 개의 PMOS트랜지스터들로 구성하는 것을 특징으로 하는 감지 증폭기.
4. 제1 입력 신호와 제2 입력 신호를 입력하는 입력부;

   상기 입력부에 연결되며 상기 입력부의 출력을 래치시키는 래치부;

   상기 래치부에 연결되며 상기 래치부로부터 출력되는 신호의 구동 능력을 강화시키는 구동부;

   상기 제어 신호를 소정 시간 지연 및 반전시키는 지연부;

   상기 지연부와 상기 래치부에 연결되고 제어 신호를 입력하며 상기 제어 신호가 인에이블되면 상기 제어 신호에 의해 활성화되어서 상기 래치부에 전원 전압을 공급하고 상기 제어 신호가 디세이블되면 상기 지연부의 출력에 의해 활성화되어서 상기 래치부에 전원 전압을 공급하는 제1 및 제2 프리차지부들; 및

   상기 입력부에 연결되며 상기 제어 신호를 입력하고 상기 제어 신호가 인에이블되면 활성화되는 전류 제어부를 구비하는 것을 특징으로 하는 감지 증폭기.
5. 제4항에 있어서, 상기 제1 및 제2 프리차지부들은 각각 드레인은 상기 래치부에 연결되고 게이트에 상기 제어 신호가 인가되며 소오스에 전원 전압이 인가되는 PMOS트랜지스터와, 드레인은 상기 PMOS트랜지스터의 드레인에 연결되고 게이트는 상기 지연부에 연결되며 소오스에 상기 전원 전압이 인가되는 다른 PMOS트랜지스터로 구성하는 것을 특징으로 하는 감지 증폭기.