JP4169288B2 - 低出力装置用電源投入検出回路 - Google Patents
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Description
技術分野
本願発明は、一般的に電源投入検出回路に関し、特に、カップリングキャパシタを横切って伝達されるエネルギー及びバックツーバックインバータのベータ比に依存しない電源投入検出回路に関する。
技術背景
本願発明は、データ記憶素子を有していて、記憶されたデータの完全性を保護するために電源がある既知の安定値に達するまでチップを不能状態に維持しなければならないような集積回路において有益である。多くの場合、内部抵抗及びタイミング回路をリセット状態に保持して、電源が安定状態になるまでチップがどのような機能も実行しないようにすることが望ましい。このことによって、チップが常に既知の状態で起動することが保証される。例えば、回路の同期を取るチップは通常ゼロのカウントからスタートする。電源が上昇する間、交差結合ラッチ回路はどのような状態をもとり得る。その交差結合ラッチが誤った状態をとると、内部抵抗及びタイミングに用いられるカウンタの状態が変わり、それにより、その部分の機能が変わることがある。
メモリ素子を用いている多くの装置では、装置の電源が上昇する間、そのメモリ素子に誤ってデータが書き込まれないようにする必要がある。これは、電源投入リセット回路を用いて、他の回路の機能が使用可能状態になる前はその装置を確実に安定させることによって達成することができる。典型的な従来の電源投入リセット回路を図１に示す。ただし、この種の回路は以下に述べるように２つの問題点を持つ。
第１の問題は、Ｖcc電源、つまり、Ｖsupplyが上昇するときにカップリングキャパシタＣ1を横切って伝達されるエネルギーの量に回路が依存する点にある。エネルギー伝達の大きさは、主としてＶcc電源の変化の「速さ」の関数となり、その速さは数百マイクロ秒から数ミリ秒まで変化する。図１では、ノードＶ1が上昇したところの大きさが回路のトリップ点を決定することになる。その結果、その回路は、ノイズスパイクの影響を受けやすく、さらに、非常にゆっくり上昇する電源のレベルには応答することができない。
第２は、図１において、バックツーバックインバータＩ1及びＩ2によって形成されたラッチのベータ比は、電源投入過程においてノードＶ1及びＶ2が正しい状態になるように、十分に注意深く設定されなければならない。その結果、トランジスタＮ1のゲートへのフィードバック電圧Ｖ4がしきい値電圧Ｖtを越えるまで、そのベータ比によって、カップリングキャパシタＣ1がノードＶ1を高状態に結合するとともにカップリングキャパシタＣ2がノードＶ2を低状態に結合できるようにしなければならない。トランジスタＮ1のゲートへのフィードバック電圧Ｖ4がしきい値電圧Ｖtを越えると、Ｎ1が導通してノードＶ1が低状態に降伏し、そして、回路の出力が高状態に移行することができるようになる。
そうではなくて、そのベータ比が正しくなかった場合には、インバータＩ1は論理１の出力で始まり、それにより、インバータＩ２が電源投入時に正の状態に移行することが妨げられることになる。このことにより、Ｎ5の導通も妨げられ、それによりフィードバック電圧Ｖ4がＮ1のしきい値電圧を越えることができなくなり、その結果、ラッチの切り換わりが妨げられる。
したがって、適正な動作のために、主として、カップリングキャパシタを横切って伝達されるエネルギーおよびバックツーバックインバータのベータ比に依存しない電源投入検出回路を持つことが望ましい。
発明の概要
発明の上記の及び他の問題及び欠点は、供給電圧ラインに電源が投入される状態を検出する回路の本願発明によって解消され、その回路は、電源検出回路、カレントミラー回路、増幅器及び出力・ラッチ／電源遮断回路を備える。電源検出回路は、電源が最初に供給電圧ラインに供給されたときに不能信号を供給する。カレントミラーは、供給電圧ラインの電圧が所定のしきい値レベルを越えたときに、電源検出回路を不能にして、出力信号及び制御信号を提供する。増幅器は、電源検出回路からの不能信号及びカレントミラーからの制御信号によって制御され、また、カレントミラー出力信号を受け取るように結合されている。その増幅器は、そのカレントミラー出力信号に比例する駆動信号を提供する。出力・ラッチ／電源遮断回路は、電源検出回路からの不能信号によって不能にされ、増幅器からの駆動信号によって機能できるようになる。電源遮断／ラッチ回路は、電源検出回路、カレントミラー及び増幅器を供給電圧ラインから切り離し、増幅器から駆動信号を受け取るとリセット出力信号を提供する。
本願発明によると、電源投入リセット機能のよりよい制御が得られ、その制御はＶcc（供給電圧）電源の追従速度とは無関係となる。
したがって、本願発明の目的は、電源供給電圧の追従速度とは無関係の電源投入リセット回路を提供する点にある。
本願発明の別の目的は、バックツーバックインバータの間のベータ比に依存しない電源投入リセット回路を提供する点にある。
さらに、本願発明の目的は、内部しきい値レベルを設定するためのトランジスタしきい値電圧に主として依存する電源投入リセット回路を提供する点にある。
本願発明のこれらの及び他の目的、特徴及び利点は、本願発明の以下の詳細な説明及び添付図面を参照することにより、より容易に理解できるであろう。
【図面の簡単な説明】
図１は、従来の電源投入リセット回路の概略図である。
図２は、本願発明の１つの実施例の簡略化した機能ブロック図である。
図３は、図２に示す本願発明の電源投入リセット回路の実施例のより詳細な図である。
図４Ａは、電源投入状態の間における図３の回路の選択されたノードの電圧のシミュレーションである。
図４Ｂは、異なる温度に関する、電源投入状態の間の図３の回路の選択されたノードの電圧のシミュレーションである。
図５は、図２に示す本願発明の電源投入リセット回路の実施例のより詳細な図で、そこでは、しきい値電圧が約Ｖtp＋２Ｖtnに設定される。
発明の詳細な説明
図２は、本願発明の一実施例の簡略化した機能ブロック図を示す。その回路は、４つの主回路ブロック、つまり、カレントミラー１２、電源検出器１４、増幅器（ＡＭＰ）１６及び出力・ドライバ／電源遮断段１８を有する。カレントミラー１２、電源検出器１４及び増幅器（ＡＭＰ）１６は、トランジスタＭ1を経由して供給電圧ライン２０、Ｖsupply、に接続されている。
初期状態で、電源が供給電圧ライン２０に供給されると、電源投入検出器１４は、一時的に増幅器１６を不能にするために供給される信号をライン２８に発生し、さらに、一時的に主トランジスタＭ1をＯＮ状態に保持するための信号をライン３２に発生する。
供給電圧ライン２０の電圧レベルがさらに上昇すると、カレントミラー１２が作動して、出力信号をライン２２に供給し、さらに、イネーブル信号（又は制御信号）をライン２４に供給する。ライン２２への出力信号は、電源検出器１４を不能にしてライン２８へのその不能信号を無効にするとともにライン３２へのイネーブル信号も無効にする。同時に、ライン２２への出力信号は、同時にライン２４へのイネーブル信号によって作動できるようになる増幅器１６によって増幅される。
増幅器１６によって増幅された信号は、出力・ドライバ／電源遮断段１８が作動できるように機能し、出力・ドライバ／電源遮断段１８は、次に、回路全体のリセット出力を提供するとともに、電源投入トリップ点の電圧に達した後に、ライン２６を経由してトランジスタＭ1のゲートに不能信号を供給することによって、そのトランジスタＭ1を不能にする。これにより、カレントミラー１２、電源検出器１４及び増幅器１６の回路網から電力が切り離され、本願発明の電源投入リセット回路によってその後の電力消費が減少する。
ここで、図３に本願発明の望ましい実施例のより詳細な概略図を示すとともにそれについて説明を行う。図３に示す回路は、概略、図２の機能ブロック図にしたがってグループ化されている。それらの２つ図の間での同様な信号及び構成素子は、同一の参照番号及び名前で呼ぶ。
カレントミラー１２は、ｐチャンネル電界効果トランジスタ（ＰＦＥＴ）Ｍ2及びＭ3とｎチャンネル電界効果トランジスタ（ＮＦＥＴ）Ｍ4、Ｍ5及びＭ6から構成されている。トランジスタＭ3はダイオード接続されていて、そのソースはノードＶpowでＰＦＥＴＭ1のドレインに接続されている。トランジスタＭ2は、Ｍ3のゲートに接続されたゲートと、ノードＶpowに接続されたソースとを有する。トランジスタＭ6はダイオード接続されていて、そのソースが接地されるとともにそのドレインがトランジスタＭ3のドレインに接続されている。トランジスタＭ5のゲートは、トランジスタＭ6のゲート及びライン２４に接続されており、また、そのソースは接地されている。トランジスタＭ4は、トランジスタＭ2のドレインとトランジスタＭ5のドレインとの間の信号経路を制御するもので、また、トランジスタＭ3及Ｍ6のドレインの接続部の電圧レベルによって制御されるように接続されたゲートを有する。
電源検出器１４は、ＰＦＥＴＭ7と、ＮＦＥＴＭ8及びＭ13と、キャパシタＣ1とによって構成されている。Ｍ7のソースはノードＶpowに接続され、そのゲートはカレントミラー１２からライン２２への出力信号を受け取るように接続され、さらに、そのドレインはＭ8のドレインに接続されている。キャパシタＣ1はＭ7のゲートとドレインとの間に接続されている。トランジスタＭ13のゲートはトランジスタＭ7のドレインに接続され、そのソースは接地され、さらに、そのドレインはライン３２を経由してＭ1のゲートに接続されている。
図３の実施例の増幅器１６はＰＦＥＴＭ9及びＭ10とＮＦＥＴＭ12、Ｍ14及びＭ15とから構成された電圧利得段である。トランジスタＭ9はダイオード結合されており、そのソースはノードＶpowに接続されている。トランジスタＭ10のソースもノードＶpowに接続されている一方、そのゲートはトランジスタＭ9のゲートに接続されている。トランジスタＭ12及びＭ15のソースは接地されており、トランジスタＭ12のドレインはトランジスタＭ10のドレインに接続されている。トランジスタＭ15のゲートはカレントミラー１２からのライン２４に接続されており、また、トランジスタＭ12のゲートはライン２８を経由してＭ7のドレインに接続されている。最後に、トランジスタＭ14は、トランジスタＭ9及びＭ15のドレインの間の信号経路を制御し、また、ライン２２への信号によって制御される。
出力・ドライバ／電源遮断段１８は、インバータＩ1及びＩ2とＰＦＥＴＭ16及びＭ17とから構成されている。インバータＩ1はＭ10及びＭ12のドレインの接合部からライン３０への信号を受け取り、次に、インバータＩ2を駆動する。Ｍ16及びＭ17のゲートは両方ともインバータＩ1の出力に結合され、それらのソースは両方ともインバータＩ2の出力に結合されている。Ｍ17のソースは、インバータＩ1の出力が低の場合に、リセット出力信号をＩ1の入力にフィードバックするように用いられる。
ここで、図３及び図４Ａを参照しながら、図３の回路の動作を説明する。初期状態では、回路内のすべてのノードの電位は０ボルトである。電源投入プロセスが始まると、トランジスタＭ1のソースがＶsupplyから電力を受け取り、Ｍ1は電力をカレントミラー１２、電源検出器１４及び増幅器１６に供給する。その時にちょうど、ノードＶpowがＶccに向かって上昇する。ノードＶpowがＰＦＥＴしきい値電圧Ｖptに達すると、トランジスタＭ2、Ｍ3、Ｍ9及びＭ10はＯＮに変わり始める。
しかし、トランジスタＭ7は、Ｍ2、Ｍ3、Ｍ9及びＭ10の導通速度より速い導通速度を持つように設定されており、それは、例えば、Ｍ7の物理的な寸法をＭ2、Ｍ3、Ｍ9又はＭ10の物理的な寸法よりも大きくすることによって得られる。これにより、ノードＶ3の電圧がＶsupplyにしたがって上昇することができ、また、一旦ノードＶ3の電圧がＮＦＥＴしきい値電圧Ｖtnに達するとトランジスタＭ12及びＭ13が導通する。図４Ａの例では、電圧Ｖ3は、時間フレームｔ1の間に約０．７Ｖまで上昇するように示されている。次に、期間ｔ1の間、それにより、ノードＶ4の電圧が低状態に維持され、また、トランジスタＭ13が導通してトランジスタＭ1をＯＮ状態に維持する。したがって、初期時には、リセット出力レベルは低状態となる。図４Ａには、Ｖ（out）と記された破線が示されている。それは、期間ｔ1の間はグラフの水平軸の上又はその近くにある。
その期間ｔ1の間、ノードＶ2及びＶ5の電圧は上がりつづけているが、その速度はノードＶ3の電圧より遅い。Ｍ7が導通すると、ノードＶ3は電圧Ｖpow−Ｖtpを追跡する。ここで、ＶtpはトランジスタＭ7のＰＦＥＴしきい値電圧である。通常、Ｖtn＜Ｖtpであり、その結果、Ｍ7が導通すると、ノードＶ3の電圧Ｖpow−Ｖtpは、Ｖtnより大きくなり、それにより、トランジスタＭ12及びＭ13が導通し、また、ノードＶ4が低に保持される。
ＶpowがＶsupply＋Ｖtpに向かって増加しつづけると、カレントミラー１２が作動し始める。これにより、Ｍ7を横切るゲートソース電圧がＶtpより低い値まで降下し始めて、それにより、Ｍ7が非導通となるような点までノードＶ1の電圧が増加する。これは、図４Ａの期間ｔ2の間に発生することがわかる。
特に、カレントミラー１２の電圧Ｖ2は初期時はＶpow−Ｖtpを追いかけ、次に、Ｖpow−ＶtpがＶtnに達するとトランジスタＭ4が導通する。これは、図４Ａの時間ｔ3において生じる。望ましくは、レッグＭ3−Ｍ6を流れる電流は、Ｍ2−Ｍ5を流れる電流の２倍（２×）で、トランジスタＭ7及びＭ8のトリップ点（その点において、電源検出器１４が不能にされる）を制御するように設定される。言い換えると、レッグＭ2−Ｍ5内の電流に対するレッグＭ3−Ｍ6内の電流の適正な比率によって、ノードＶ1の電圧は、Ｖpow−Ｖtpのレベルの関数として制御することができ、その結果、電源検出器１４が不能にされるその点を制御することができる。
作動の際には、Ｍ4のゲートがＶtnしきい値レベルに達するまで、Ｍ4は電流がＭ5に流れ込むことを阻止する。その時点で、ＶpowはＶtp＋Ｖtnとなる。Ｍ4が導通すると、電流がＭ5に流れ込み始め、電圧Ｖ1が増加する速度が低下する。ただし、Ｖ1はＭ7が確実に非導通となるまで増加しつづける。図４Ａの実施例では、Ｖ1は移行して最終的には２．６Ｖにクランプされ、その点でＭ7は非導通となる。
期間ｔ2の間において、Ｍ4が一旦導通すると、Ｍ5及びＭ6から構成された電流源がトランジスタＭ8及びＭ15を導通する。Ｍ8が導通すると、ノードＶ3の電圧は降下し始め、トランジスタＭ12及びＭ13が非導通となる。ここでＭ15が導通すると、Ｍ14が導通できるようになる。これは、増幅器16内のＭ14のゲートの電位がすぐにＶtnより高くなるからである。これにより、ノードＶ5の電圧が降下し始めてトランジスタＭ10が導通できるようになる。Ｍ12及びＭ10が導通及び非導通になると、ノードＶ4の電圧が上昇し、これにより、出力・ドライバ／電源遮断段１８を起動して時間ｔ3の時点でリセット出力信号を出力させる。
言い換えると、期間ｔ2の間にＶpowがＶtp＋Ｖtnに達すると、トランジスタＭ7が非道通となり、Ｍ8が導通する。これにより、ノードＶ3及びＶ5の電圧が降下し、次にトランジスタＭ12が非導通となり、Ｍ10が導通する。これにより、ノードＶ4の電圧が上昇して回路の状態をトリップする。
その結果、ＶpowがＶtp＋Ｖtnに近づくと、回路は「トリップ」することになる。
その回路のトリップ点に近づくと、ノードＶ4がＶsupplyまで上昇する。これにより、インバータＩ1の出力が低状態に移行させられ、ＰＦＥＴトランジスタＭ16及びＭ17が導通するようになる。インバータＩ2はこの回路のために出力駆動を提供し、ノードＶ4の状態に追従する。トランジスタＭ16及びＭ17が導通すると、Ｍ16は回路の出力レベルをトランジスタＭ1のゲートにフィードバックしてそれを非道通にする。これにより、カレントミラー１２、電源検出器１４及び増幅器１６をＶsupplyから切り離してそれらの電源を遮断し、それにより、それらの段がそれ以降電力を消費しないようにする。トランジスタＭ17は回路の出力電圧をインバータＩ1の入力にフィードバックしてＩ1及びＩ2をそれらの電流状態にラッチする。
表１は図３におけるトランジスタの相対的な寸法の例示のリストである。
図４Ｂは、異なる供給電圧及び温度の場合の図３の回路の出力応答を図示する。
図３の増幅器１６において、キャパシタＣ1は、Ｖsupplyが非常に低いレベル、例えば、２．０Ｖより低い値になると有効になる。キャパシタＣ1は、Ｍ7がＭ12及びＭ13を導通することを援助するために、回路の電源が上昇するときのＶpowのレベルの変化をＭ12及びＭ13のゲートに結合する。
図５は本願発明の別の実施例を示しており、そこでは、カレントミラー１２のＭ6の代わりにトランジスタＭ5がダイオード接続されている。この構成では、カレントミラー１２が作動できるようになる前にＭ5及びＭ4の両方が導通しなければならない。この結果、トリップ点の電圧が別のＶtnまで増加することになる。したがって、図３の回路のトリップ点はＶtp＋Ｖtnに近いが、図５の回路のトリップ点はＶtp＋２Ｖtnに近づくことになる。
図２、３及び５の実施例は、トランジスタＭ1を経由してＶpowに結合された供給電圧ライン２０を示していたが、本願発明は、リセット出力の出力に続いて回路の電源遮断が望ましくない場合には、Ｍ1を用いることなく実施できる点を理解すべきである。その場合には、例えば、出力・ドライバ／電源遮断段１８も必要ではなくなり、増幅器１６がその場合の発明のために出力回路として用いられることになる。さらに、それらの図面は増幅器１６の利用も示したが、使用されたカレントミラーの駆動性能及び出力・ドライバ／電源遮断段１８の必要性に応じて、別の増幅器の使用又は完全に増幅器を使用しないことも本願発明の範囲内にあることを理解すべきである。
ここで用いた用語及び表現は説明のために用いたもので限定するものではなく、さらに、そのような用語及び表現を用いたことには、図示して説明した特徴と同等なもの又はその一部を排除する意図はなく、さまざまな変更を特許請求の範囲の本願発明の範囲内において行うことを認識すべきである。
本願発明は、一般的に電源投入検出回路に関し、特に、カップリングキャパシタを横切って伝達されるエネルギー及びバックツーバックインバータのベータ比に依存しない電源投入検出回路に関する。
技術背景
本願発明は、データ記憶素子を有していて、記憶されたデータの完全性を保護するために電源がある既知の安定値に達するまでチップを不能状態に維持しなければならないような集積回路において有益である。多くの場合、内部抵抗及びタイミング回路をリセット状態に保持して、電源が安定状態になるまでチップがどのような機能も実行しないようにすることが望ましい。このことによって、チップが常に既知の状態で起動することが保証される。例えば、回路の同期を取るチップは通常ゼロのカウントからスタートする。電源が上昇する間、交差結合ラッチ回路はどのような状態をもとり得る。その交差結合ラッチが誤った状態をとると、内部抵抗及びタイミングに用いられるカウンタの状態が変わり、それにより、その部分の機能が変わることがある。
メモリ素子を用いている多くの装置では、装置の電源が上昇する間、そのメモリ素子に誤ってデータが書き込まれないようにする必要がある。これは、電源投入リセット回路を用いて、他の回路の機能が使用可能状態になる前はその装置を確実に安定させることによって達成することができる。典型的な従来の電源投入リセット回路を図１に示す。ただし、この種の回路は以下に述べるように２つの問題点を持つ。
第１の問題は、Ｖcc電源、つまり、Ｖsupplyが上昇するときにカップリングキャパシタＣ1を横切って伝達されるエネルギーの量に回路が依存する点にある。エネルギー伝達の大きさは、主としてＶcc電源の変化の「速さ」の関数となり、その速さは数百マイクロ秒から数ミリ秒まで変化する。図１では、ノードＶ1が上昇したところの大きさが回路のトリップ点を決定することになる。その結果、その回路は、ノイズスパイクの影響を受けやすく、さらに、非常にゆっくり上昇する電源のレベルには応答することができない。
第２は、図１において、バックツーバックインバータＩ1及びＩ2によって形成されたラッチのベータ比は、電源投入過程においてノードＶ1及びＶ2が正しい状態になるように、十分に注意深く設定されなければならない。その結果、トランジスタＮ1のゲートへのフィードバック電圧Ｖ4がしきい値電圧Ｖtを越えるまで、そのベータ比によって、カップリングキャパシタＣ1がノードＶ1を高状態に結合するとともにカップリングキャパシタＣ2がノードＶ2を低状態に結合できるようにしなければならない。トランジスタＮ1のゲートへのフィードバック電圧Ｖ4がしきい値電圧Ｖtを越えると、Ｎ1が導通してノードＶ1が低状態に降伏し、そして、回路の出力が高状態に移行することができるようになる。
そうではなくて、そのベータ比が正しくなかった場合には、インバータＩ1は論理１の出力で始まり、それにより、インバータＩ２が電源投入時に正の状態に移行することが妨げられることになる。このことにより、Ｎ5の導通も妨げられ、それによりフィードバック電圧Ｖ4がＮ1のしきい値電圧を越えることができなくなり、その結果、ラッチの切り換わりが妨げられる。
したがって、適正な動作のために、主として、カップリングキャパシタを横切って伝達されるエネルギーおよびバックツーバックインバータのベータ比に依存しない電源投入検出回路を持つことが望ましい。
発明の概要
発明の上記の及び他の問題及び欠点は、供給電圧ラインに電源が投入される状態を検出する回路の本願発明によって解消され、その回路は、電源検出回路、カレントミラー回路、増幅器及び出力・ラッチ／電源遮断回路を備える。電源検出回路は、電源が最初に供給電圧ラインに供給されたときに不能信号を供給する。カレントミラーは、供給電圧ラインの電圧が所定のしきい値レベルを越えたときに、電源検出回路を不能にして、出力信号及び制御信号を提供する。増幅器は、電源検出回路からの不能信号及びカレントミラーからの制御信号によって制御され、また、カレントミラー出力信号を受け取るように結合されている。その増幅器は、そのカレントミラー出力信号に比例する駆動信号を提供する。出力・ラッチ／電源遮断回路は、電源検出回路からの不能信号によって不能にされ、増幅器からの駆動信号によって機能できるようになる。電源遮断／ラッチ回路は、電源検出回路、カレントミラー及び増幅器を供給電圧ラインから切り離し、増幅器から駆動信号を受け取るとリセット出力信号を提供する。
本願発明によると、電源投入リセット機能のよりよい制御が得られ、その制御はＶcc（供給電圧）電源の追従速度とは無関係となる。
したがって、本願発明の目的は、電源供給電圧の追従速度とは無関係の電源投入リセット回路を提供する点にある。
本願発明の別の目的は、バックツーバックインバータの間のベータ比に依存しない電源投入リセット回路を提供する点にある。
さらに、本願発明の目的は、内部しきい値レベルを設定するためのトランジスタしきい値電圧に主として依存する電源投入リセット回路を提供する点にある。
本願発明のこれらの及び他の目的、特徴及び利点は、本願発明の以下の詳細な説明及び添付図面を参照することにより、より容易に理解できるであろう。
【図面の簡単な説明】
図１は、従来の電源投入リセット回路の概略図である。
図２は、本願発明の１つの実施例の簡略化した機能ブロック図である。
図３は、図２に示す本願発明の電源投入リセット回路の実施例のより詳細な図である。
図４Ａは、電源投入状態の間における図３の回路の選択されたノードの電圧のシミュレーションである。
図４Ｂは、異なる温度に関する、電源投入状態の間の図３の回路の選択されたノードの電圧のシミュレーションである。
図５は、図２に示す本願発明の電源投入リセット回路の実施例のより詳細な図で、そこでは、しきい値電圧が約Ｖtp＋２Ｖtnに設定される。
発明の詳細な説明
図２は、本願発明の一実施例の簡略化した機能ブロック図を示す。その回路は、４つの主回路ブロック、つまり、カレントミラー１２、電源検出器１４、増幅器（ＡＭＰ）１６及び出力・ドライバ／電源遮断段１８を有する。カレントミラー１２、電源検出器１４及び増幅器（ＡＭＰ）１６は、トランジスタＭ1を経由して供給電圧ライン２０、Ｖsupply、に接続されている。
初期状態で、電源が供給電圧ライン２０に供給されると、電源投入検出器１４は、一時的に増幅器１６を不能にするために供給される信号をライン２８に発生し、さらに、一時的に主トランジスタＭ1をＯＮ状態に保持するための信号をライン３２に発生する。
供給電圧ライン２０の電圧レベルがさらに上昇すると、カレントミラー１２が作動して、出力信号をライン２２に供給し、さらに、イネーブル信号（又は制御信号）をライン２４に供給する。ライン２２への出力信号は、電源検出器１４を不能にしてライン２８へのその不能信号を無効にするとともにライン３２へのイネーブル信号も無効にする。同時に、ライン２２への出力信号は、同時にライン２４へのイネーブル信号によって作動できるようになる増幅器１６によって増幅される。
増幅器１６によって増幅された信号は、出力・ドライバ／電源遮断段１８が作動できるように機能し、出力・ドライバ／電源遮断段１８は、次に、回路全体のリセット出力を提供するとともに、電源投入トリップ点の電圧に達した後に、ライン２６を経由してトランジスタＭ1のゲートに不能信号を供給することによって、そのトランジスタＭ1を不能にする。これにより、カレントミラー１２、電源検出器１４及び増幅器１６の回路網から電力が切り離され、本願発明の電源投入リセット回路によってその後の電力消費が減少する。
ここで、図３に本願発明の望ましい実施例のより詳細な概略図を示すとともにそれについて説明を行う。図３に示す回路は、概略、図２の機能ブロック図にしたがってグループ化されている。それらの２つ図の間での同様な信号及び構成素子は、同一の参照番号及び名前で呼ぶ。
カレントミラー１２は、ｐチャンネル電界効果トランジスタ（ＰＦＥＴ）Ｍ2及びＭ3とｎチャンネル電界効果トランジスタ（ＮＦＥＴ）Ｍ4、Ｍ5及びＭ6から構成されている。トランジスタＭ3はダイオード接続されていて、そのソースはノードＶpowでＰＦＥＴＭ1のドレインに接続されている。トランジスタＭ2は、Ｍ3のゲートに接続されたゲートと、ノードＶpowに接続されたソースとを有する。トランジスタＭ6はダイオード接続されていて、そのソースが接地されるとともにそのドレインがトランジスタＭ3のドレインに接続されている。トランジスタＭ5のゲートは、トランジスタＭ6のゲート及びライン２４に接続されており、また、そのソースは接地されている。トランジスタＭ4は、トランジスタＭ2のドレインとトランジスタＭ5のドレインとの間の信号経路を制御するもので、また、トランジスタＭ3及Ｍ6のドレインの接続部の電圧レベルによって制御されるように接続されたゲートを有する。
電源検出器１４は、ＰＦＥＴＭ7と、ＮＦＥＴＭ8及びＭ13と、キャパシタＣ1とによって構成されている。Ｍ7のソースはノードＶpowに接続され、そのゲートはカレントミラー１２からライン２２への出力信号を受け取るように接続され、さらに、そのドレインはＭ8のドレインに接続されている。キャパシタＣ1はＭ7のゲートとドレインとの間に接続されている。トランジスタＭ13のゲートはトランジスタＭ7のドレインに接続され、そのソースは接地され、さらに、そのドレインはライン３２を経由してＭ1のゲートに接続されている。
図３の実施例の増幅器１６はＰＦＥＴＭ9及びＭ10とＮＦＥＴＭ12、Ｍ14及びＭ15とから構成された電圧利得段である。トランジスタＭ9はダイオード結合されており、そのソースはノードＶpowに接続されている。トランジスタＭ10のソースもノードＶpowに接続されている一方、そのゲートはトランジスタＭ9のゲートに接続されている。トランジスタＭ12及びＭ15のソースは接地されており、トランジスタＭ12のドレインはトランジスタＭ10のドレインに接続されている。トランジスタＭ15のゲートはカレントミラー１２からのライン２４に接続されており、また、トランジスタＭ12のゲートはライン２８を経由してＭ7のドレインに接続されている。最後に、トランジスタＭ14は、トランジスタＭ9及びＭ15のドレインの間の信号経路を制御し、また、ライン２２への信号によって制御される。
出力・ドライバ／電源遮断段１８は、インバータＩ1及びＩ2とＰＦＥＴＭ16及びＭ17とから構成されている。インバータＩ1はＭ10及びＭ12のドレインの接合部からライン３０への信号を受け取り、次に、インバータＩ2を駆動する。Ｍ16及びＭ17のゲートは両方ともインバータＩ1の出力に結合され、それらのソースは両方ともインバータＩ2の出力に結合されている。Ｍ17のソースは、インバータＩ1の出力が低の場合に、リセット出力信号をＩ1の入力にフィードバックするように用いられる。
ここで、図３及び図４Ａを参照しながら、図３の回路の動作を説明する。初期状態では、回路内のすべてのノードの電位は０ボルトである。電源投入プロセスが始まると、トランジスタＭ1のソースがＶsupplyから電力を受け取り、Ｍ1は電力をカレントミラー１２、電源検出器１４及び増幅器１６に供給する。その時にちょうど、ノードＶpowがＶccに向かって上昇する。ノードＶpowがＰＦＥＴしきい値電圧Ｖptに達すると、トランジスタＭ2、Ｍ3、Ｍ9及びＭ10はＯＮに変わり始める。
しかし、トランジスタＭ7は、Ｍ2、Ｍ3、Ｍ9及びＭ10の導通速度より速い導通速度を持つように設定されており、それは、例えば、Ｍ7の物理的な寸法をＭ2、Ｍ3、Ｍ9又はＭ10の物理的な寸法よりも大きくすることによって得られる。これにより、ノードＶ3の電圧がＶsupplyにしたがって上昇することができ、また、一旦ノードＶ3の電圧がＮＦＥＴしきい値電圧Ｖtnに達するとトランジスタＭ12及びＭ13が導通する。図４Ａの例では、電圧Ｖ3は、時間フレームｔ1の間に約０．７Ｖまで上昇するように示されている。次に、期間ｔ1の間、それにより、ノードＶ4の電圧が低状態に維持され、また、トランジスタＭ13が導通してトランジスタＭ1をＯＮ状態に維持する。したがって、初期時には、リセット出力レベルは低状態となる。図４Ａには、Ｖ（out）と記された破線が示されている。それは、期間ｔ1の間はグラフの水平軸の上又はその近くにある。
その期間ｔ1の間、ノードＶ2及びＶ5の電圧は上がりつづけているが、その速度はノードＶ3の電圧より遅い。Ｍ7が導通すると、ノードＶ3は電圧Ｖpow−Ｖtpを追跡する。ここで、ＶtpはトランジスタＭ7のＰＦＥＴしきい値電圧である。通常、Ｖtn＜Ｖtpであり、その結果、Ｍ7が導通すると、ノードＶ3の電圧Ｖpow−Ｖtpは、Ｖtnより大きくなり、それにより、トランジスタＭ12及びＭ13が導通し、また、ノードＶ4が低に保持される。
ＶpowがＶsupply＋Ｖtpに向かって増加しつづけると、カレントミラー１２が作動し始める。これにより、Ｍ7を横切るゲートソース電圧がＶtpより低い値まで降下し始めて、それにより、Ｍ7が非導通となるような点までノードＶ1の電圧が増加する。これは、図４Ａの期間ｔ2の間に発生することがわかる。
特に、カレントミラー１２の電圧Ｖ2は初期時はＶpow−Ｖtpを追いかけ、次に、Ｖpow−ＶtpがＶtnに達するとトランジスタＭ4が導通する。これは、図４Ａの時間ｔ3において生じる。望ましくは、レッグＭ3−Ｍ6を流れる電流は、Ｍ2−Ｍ5を流れる電流の２倍（２×）で、トランジスタＭ7及びＭ8のトリップ点（その点において、電源検出器１４が不能にされる）を制御するように設定される。言い換えると、レッグＭ2−Ｍ5内の電流に対するレッグＭ3−Ｍ6内の電流の適正な比率によって、ノードＶ1の電圧は、Ｖpow−Ｖtpのレベルの関数として制御することができ、その結果、電源検出器１４が不能にされるその点を制御することができる。
作動の際には、Ｍ4のゲートがＶtnしきい値レベルに達するまで、Ｍ4は電流がＭ5に流れ込むことを阻止する。その時点で、ＶpowはＶtp＋Ｖtnとなる。Ｍ4が導通すると、電流がＭ5に流れ込み始め、電圧Ｖ1が増加する速度が低下する。ただし、Ｖ1はＭ7が確実に非導通となるまで増加しつづける。図４Ａの実施例では、Ｖ1は移行して最終的には２．６Ｖにクランプされ、その点でＭ7は非導通となる。
期間ｔ2の間において、Ｍ4が一旦導通すると、Ｍ5及びＭ6から構成された電流源がトランジスタＭ8及びＭ15を導通する。Ｍ8が導通すると、ノードＶ3の電圧は降下し始め、トランジスタＭ12及びＭ13が非導通となる。ここでＭ15が導通すると、Ｍ14が導通できるようになる。これは、増幅器16内のＭ14のゲートの電位がすぐにＶtnより高くなるからである。これにより、ノードＶ5の電圧が降下し始めてトランジスタＭ10が導通できるようになる。Ｍ12及びＭ10が導通及び非導通になると、ノードＶ4の電圧が上昇し、これにより、出力・ドライバ／電源遮断段１８を起動して時間ｔ3の時点でリセット出力信号を出力させる。
言い換えると、期間ｔ2の間にＶpowがＶtp＋Ｖtnに達すると、トランジスタＭ7が非道通となり、Ｍ8が導通する。これにより、ノードＶ3及びＶ5の電圧が降下し、次にトランジスタＭ12が非導通となり、Ｍ10が導通する。これにより、ノードＶ4の電圧が上昇して回路の状態をトリップする。
その結果、ＶpowがＶtp＋Ｖtnに近づくと、回路は「トリップ」することになる。
その回路のトリップ点に近づくと、ノードＶ4がＶsupplyまで上昇する。これにより、インバータＩ1の出力が低状態に移行させられ、ＰＦＥＴトランジスタＭ16及びＭ17が導通するようになる。インバータＩ2はこの回路のために出力駆動を提供し、ノードＶ4の状態に追従する。トランジスタＭ16及びＭ17が導通すると、Ｍ16は回路の出力レベルをトランジスタＭ1のゲートにフィードバックしてそれを非道通にする。これにより、カレントミラー１２、電源検出器１４及び増幅器１６をＶsupplyから切り離してそれらの電源を遮断し、それにより、それらの段がそれ以降電力を消費しないようにする。トランジスタＭ17は回路の出力電圧をインバータＩ1の入力にフィードバックしてＩ1及びＩ2をそれらの電流状態にラッチする。
表１は図３におけるトランジスタの相対的な寸法の例示のリストである。
図３の増幅器１６において、キャパシタＣ1は、Ｖsupplyが非常に低いレベル、例えば、２．０Ｖより低い値になると有効になる。キャパシタＣ1は、Ｍ7がＭ12及びＭ13を導通することを援助するために、回路の電源が上昇するときのＶpowのレベルの変化をＭ12及びＭ13のゲートに結合する。
図５は本願発明の別の実施例を示しており、そこでは、カレントミラー１２のＭ6の代わりにトランジスタＭ5がダイオード接続されている。この構成では、カレントミラー１２が作動できるようになる前にＭ5及びＭ4の両方が導通しなければならない。この結果、トリップ点の電圧が別のＶtnまで増加することになる。したがって、図３の回路のトリップ点はＶtp＋Ｖtnに近いが、図５の回路のトリップ点はＶtp＋２Ｖtnに近づくことになる。
図２、３及び５の実施例は、トランジスタＭ1を経由してＶpowに結合された供給電圧ライン２０を示していたが、本願発明は、リセット出力の出力に続いて回路の電源遮断が望ましくない場合には、Ｍ1を用いることなく実施できる点を理解すべきである。その場合には、例えば、出力・ドライバ／電源遮断段１８も必要ではなくなり、増幅器１６がその場合の発明のために出力回路として用いられることになる。さらに、それらの図面は増幅器１６の利用も示したが、使用されたカレントミラーの駆動性能及び出力・ドライバ／電源遮断段１８の必要性に応じて、別の増幅器の使用又は完全に増幅器を使用しないことも本願発明の範囲内にあることを理解すべきである。
ここで用いた用語及び表現は説明のために用いたもので限定するものではなく、さらに、そのような用語及び表現を用いたことには、図示して説明した特徴と同等なもの又はその一部を排除する意図はなく、さまざまな変更を特許請求の範囲の本願発明の範囲内において行うことを認識すべきである。
Claims (19)
- 給電圧ラインの電源投入を検出する装置であって、
前記供給電圧ラインに結合された電源検出回路であって、作動電源が初期状態に前記供給電圧ラインに供給されたときに不能信号を出力する電源検出回路と、
前記電源検出回路を制御するように結合されたカレントミラーであって、該カレントミラーは前記電源検出回路を不能にし、さらに、前記供給電圧ラインの電圧が所定のしきい値レベルを越えると、制御信号と所定の制御レベルを越える出力信号とを提供するカレントミラーと、
前記不能信号によって制御され、前記カレントミラー出力信号を受け取るように結合された出力回路であって、前記カレントミラー出力信号に比例する駆動信号を提供する出力回路とを備え、
前記電源検出回路、前記カレントミラー及び前記出力回路は、前記供給電圧ラインに制御できるように結合されており、また、さらに、
前記出力回路に接続されていて該出力回路からの駆動信号によってイネーブル状態にされる出力・ドライバ／電源遮断回路であって、前記電源検出回路、前記カレントミラー及び前記出力回路を前記供給電圧ラインから切り離し、前記出力回路から前記駆動信号を受け取るとリセット出力信号を提供する出力・ドライバ／電源遮断回路とを含む装置。 - 請求項１の装置において、前記カレントミラーは、
第１及び第２の電流経路であって、該カレントミラーが作動状態にある時に、前記第１の電流経路を流れる電流が、前記第２の経路を流れる電流に比例する第１及び第２の電流経路と、
前記第１の電流経路内に配置されていて、前記第２の電流経路内の電圧によって制御される電流制御手段とを備える装置。 - 請求項１の装置において、前記電源検出回路は、
前記電圧供給ラインに結合され、前記カレントミラーからの出力信号によって制御されるゲート制御トランジスタであって、前記カレントミラー及び前記出力回路内の回路より低い前記供給電圧ラインの電圧レベルで作動するような寸法を持っており、また、前記カレントミラーからの出力信号が存在しないときに作動し、前記カレントミラーからの出力信号が存在するときに不能にされるゲート制御トランジスタを備える装置。 - 請求項１の装置において、前記出力回路は、
第１及び第２の電流経路であって、前記出力回路が作動状態にある時に、前記第２の電流経路を流れる電流が、前記第１の経路を流れる電流に比例する第１及び第２の電流経路と、
前記カレントミラーからの出力信号の関数として、前記第１の電流経路を流れる電流を制御するように配置され、さらに、前記電源検出回路からの不能信号によって不能にされるとともに前記カレントミラー回路からのイネーブル信号によって作動可能状態になるように接続されている電流ゲート制御トランジスタとを備える装置。 - 請求項１の装置において、前記カレントミラーは、
第１及び第２の電流経路であって、該カレントミラーが作動状態にある時に、前記第１の電流経路を流れる電流が、前記第２の経路を流れる電流に比例する第１及び第２の電流経路と、
前記第１の電流経路内に配置されていて、前記第２の電流経路内の電圧によって制御される電流制御手段とを備える装置。 - 請求項１の装置において、前記出力・ドライバ／電源遮断回路は、
前記増幅器からのリセット駆動信号によって作動可能状態にされると前記リセット出力信号を提供するラッチ回路と、
前記ラッチ回路の状態によって制御されて、前記リセット出力信号が存在すると、前記カレントミラー、前記電源検出回路及び前記増幅器を前記供給電圧ラインから切り離す切り離し回路とを備える装置。 - 請求項１の装置において、さらに、前記供給電圧ラインと、前記電源検出回路、前記カレントミラー及び前記増幅器との間に制御可能な経路を提供する供給電圧トランジスタを備えており、また、前記出力・ドライバ／電源遮断回路は、
第２のインバータの入力に接続された出力を持つ第１のインバータと、
第１及び第２のフィードバックトランジスタであって、各々が前記第１のインバータの出力によって制御されるように接続されており、前記第１のフィードバックトランジスタは、前記第２のインバータの出力と前記第１の入力との間にフィードバック経路を提供するように接続されており、さらに、前記第２のフィードバックトランジスタは、前記第２のインバータの出力から前記供給電圧トランジスタへの経路を提供するように接続されていて、前記供給電圧トランジスタによって提供される制御可能な経路が、前記第２のフィードバックトランジスタによってフィードバックされる信号によって制御される第１及び第２のフィードバックトランジスタとを備える装置。 - 請求項１の装置において、前記電源検出回路は、
前記電圧供給ラインに結合され、前記カレントミラーからの出力信号によって制御されるゲート制御トランジスタであって、前記カレントミラー及び前記増幅器内の回路より低い前記供給電圧ラインの電圧レベルで作動するような寸法を持っており、また、前記カレントミラーからの出力信号が存在しないときに作動し、前記カレントミラーからの出力信号が存在するときに不能にされるゲート制御トランジスタを備える装置。 - 請求項１の装置において、前記出力回路は、
第１及び第２の電流経路であって、前記出力回路が作動状態にある時に、前記第２の電流経路を流れる電流が、前記第１の経路を流れる電流に比例する第１及び第２の電流経路と、
前記カレントミラーからの出力信号の関数として、前記第１の電流経路を流れる電流を制御するように配置され、さらに、前記電源検出回路からの不能信号によって不能にされるとともに前記カレントミラー回路からのイネーブル信号によって作動可能状態になるように接続されている電流ゲート制御トランジスタとを備える装置。 - 請求項１の装置において、前記カレントミラーは、
第１の伝導の種類の第１及び第２のトランジスタであって、該第１の伝導の種類の第１及び第２のトランジスタの一方がダイオード接続された第１の伝導の種類の第１及び第２のトランジスタと、
前記第１の伝導の種類と異なる第２の伝導の種類の第１及び第２のトランジスタであって、該第２の伝導の種類の第１及び第２のトランジスタの一方がダイオード接続された第２の伝導の種類の第１及び第２のトランジスタとを備えており、
前記第１の伝導の種類の前記ダイオード接続されたトランジスタが、前記供給電圧ラインと前記第２の電流経路との間の電流を制御するように接続されており、前記第１の伝導の種類の他のトランジスタが、前記供給電圧ラインと前記第１の電流経路との間の電流を制御するように接続されており、
前記第２の伝導の種類の前記ダイオード接続されたトランジスタが、前記第２の電流経路と回路の共通接地点との間の電流を制御するように接続されており、前記第２の伝導の種類の他のトランジスタが、前記第１の電流経路と前記回路の共通接地点との間の電流を制御するように接続されており、さらに、
前記電流制御手段が、前記第１の伝導の種類の前記他のトランジスタと前記第２の伝導の種類の前記他のトランジスタとの間の前記第１の電流経路内に配置されている装置。 - 請求項１の装置において、前記カレントミラーは、
第１の伝導の種類の第１及び第２のトランジスタであって、該第１の伝導の種類の第１及び第２のトランジスタの一方がダイオード接続された第１の伝導の種類の第１及び第２のトランジスタと、
前記第１の伝導の種類と異なる第２の伝導の種類の第１及び第２のトランジスタであって、該第２の伝導の種類の第１及び第２のトランジスタの一方がダイオード接続された第２の伝導の種類の第１及び第２のトランジスタとを備えており、
前記第１の伝導の種類の前記ダイオード接続されたトランジスタが、前記供給電圧ラインと前記第２の電流経路との間の電流を制御するように接続されており、前記第１の伝導の種類の他のトランジスタが、前記供給電圧ラインと前記第１の電流経路との間の電流を制御するように接続されており、
前記第２の伝導の種類の前記ダイオード接続されたトランジスタが、前記第１の電流経路と回路の共通接地点との間の電流を制御するように接続されており、前記第２の伝導の種類の他のトランジスタが、前記第２の電流経路と前記回路の共通接地点との間の電流を制御するように接続されており、さらに、
前記電流制御手段が、前記第１の伝導の種類の前記他のトランジスタと前記第２の伝導の種類の前記他のトランジスタとの間の前記第１の電流経路内に配置されている装置。 - 供給電圧ラインの電源投入を検出する装置であって、
前記供給電圧ラインに制御可能に結合された電源検出回路であって、電源が初期状態に前記供給電圧ラインに供給されたときに不能信号を出力する電源検出回路と、
前記電源検出回路を制御するように結合されるとともに前記供給電圧ラインに制御可能に接続されたカレントミラーであって、該カレントミラーは前記電源検出回路を不能にし、さらに、前記供給電圧ラインの電圧が所定のしきい値レベルを越えると、所定の制御レベルを越える出力信号と制御信号とを提供するカレントミラーと、
前記供給電圧ラインに制御可能に接続され、前記不能信号及び前記制御信号によって制御され、さらに、前記カレントミラーの出力信号を受け取るように接続される増幅器であって、前記カレントミラー出力信号に比例する駆動信号を提供する増幅器と、
前記駆動信号によって作動可能状態にされる出力・ドライバ／電源遮断回路であって、前記電源検出回路、前記カレントミラー及び前記増幅器を前記供給電圧ラインから切り離し、前記増幅器から前記駆動信号を受け取るとリセット出力信号を提供する出力・ドライバ／電源遮断回路とを備える装置。 - 請求項１２の装置において、前記カレントミラーは、
第１及び第２の電流経路であって、該カレントミラーが作動状態にある時に、前記第１の電流経路を流れる電流が、前記第２の経路を流れる電流に比例する第１及び第２の電流経路と、
前記第１の電流経路内に配置されていて、前記第２の電流経路内の電圧によって制御される電流制御手段とを備える装置。 - 請求項１２の装置において、前記出力・ドライバ／電源遮断回路は、
前記増幅器からのリセット駆動信号によって作動可能状態にされると前記リセット出力信号を提供するラッチ回路と、
前記ラッチ回路の状態によって制御されて、前記リセット出力信号が存在すると、前記カレントミラー、前記電源検出回路及び前記増幅器を前記供給電圧ラインから切り離す切り離し回路とを備える装置。 - 請求項１２の装置において、さらに、前記供給電圧ラインと、前記電源検出回路、前記カレントミラー及び前記増幅器との間に制御可能な経路を提供する供給電圧トランジスタを備えており、また、前記出力・ドライバ／電源遮断回路は、
第２のインバータの入力に接続された出力を持つ第１のインバータと、
第１及び第２のフィードバックトランジスタであって、各々が前記第１のインバータの出力によって制御されるように接続されており、前記第１のフィードバックトランジスタは、前記第２のインバータの出力と前記第１の入力との間にフィードバック経路を提供するように接続されており、さらに、前記第２のフィードバックトランジスタは、前記第２のインバータの出力から前記供給電圧トランジスタへの経路を提供するように接続されていて、前記供給電圧トランジスタによって提供される制御可能な経路が、前記第２のフィードバックトランジスタによってフィードバックされる信号によって制御される第１及び第２のフィードバックトランジスタとを備える装置。 - 請求項１２の装置において、前記電源検出回路は、
前記電圧供給ラインに結合され、前記カレントミラーからの出力信号によって制御されるケート制御トランジスタであって、前記カレントミラー及び前記増幅器内の回路より低い前記供給電圧ラインの電圧レベルで作動するような寸法を持っており、また、前記カレントミラーからの出力信号が存在しないときに作動し、前記カレントミラーからの出力信号が存在するときに不能にされるゲート制御トランジスタを備える装置。 - 請求項１２の装置において、前記増幅器回路は、
第１及び第２の電流経路であって、前記増幅器回路が作動状態にある時に、前記第２の電流経路を流れる電流が、前記第１の経路を流れる電流に比例する第１及び第２の電流経路と、
前記カレントミラーからの出力信号の関数として、前記第１の電流経路を流れる電流を制御するように配置され、さらに、前記電源検出回路からの不能信号によって不能にされるとともに前記カレントミラー回路からのイネーブル信号によって作動可能状態になるように接続されている電流ゲート制御トランジスタとを備える装置。 - 請求項１３の装置において、前記カレントミラーは、
第１の伝導の種類の第１及び第２のトランジスタであって、該第１の伝導の種類の第１及び第２のトランジスタの一方がダイオード接続された第１の伝導の種類の第１及び第２のトランジスタと、
前記第１の伝導の種類と異なる第２の伝導の種類の第１及び第２のトランジスタであって、該第２の伝導の種類の第１及び第２のトランジスタの一方がダイオード接続された第２の伝導の種類の第１及び第２のトランジスタとを備えており、
前記第１の伝導の種類の前記ダイオード接続されたトランジスタが、前記供給電圧ラインと前記第２の電流経路との間の電流を制御するように接続されており、前記第１の伝導の種類の他のトランジスタが、前記供給電圧ラインと前記第１の電流経路との間の電流を制御するように接続されており、
前記第２の伝導の種類の前記ダイオード接続されたトランジスタが、前記第２の電流経路と回路の共通接地点との間の電流を制御するように接続されており、前記第２の伝導の種類の他のトランジスタが、前記第１の電流経路と前記回路の共通接地点との間の電流を制御するように接続されており、さらに、
前記電流制御手段が、前記第１の伝導の種類の前記他のトランジスタと前記第２の伝導の種類の前記他のトランジスタとの間の前記第１の電流経路内に配置されている装置。 - 請求項１３の装置において、前記カレントミラーは、
第１の伝導の種類の第１及び第２のトランジスタであって、該第１の伝導の種類の第１及び第２のトランジスタの一方がダイオード接続された第１の伝導の種類の第１及び第２のトランジスタと、
前記第１の伝導の種類と異なる第２の伝導の種類の第１及び第２のトランジスタであって、該第２の伝導の種類の第１及び第２のトランジスタの一方がダイオード接続された第２の伝導の種類の第１及び第２のトランジスタとを備えており、
前記第１の伝導の種類の前記ダイオード接続されたトランジスタが、前記供給電圧ラインと前記第２の電流経路との間の電流を制御するように接続されており、前記第１の伝導の種類の他のトランジスタが、前記供給電圧ラインと前記第１の電流経路との間の電流を制御するように接続されており、
前記第２の伝導の種類の前記ダイオード接続されたトランジスタが、前記第１の電流経路と回路の共通接地点との間の電流を制御するように接続されており、前記第２の伝導の種類の他のトランジスタが、前記第２の電流経路と前記回路の共通接地点との間の電流を制御するように接続されており、さらに、
前記電流制御手段が、前記第１の伝導の種類の前記他のトランジスタと前記第２の伝導の種類の前記他のトランジスタとの間の前記第１の電流経路内に配置されている装置。
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