JPH09204798A - 信号発生回路 - Google Patents
信号発生回路Info
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- JPH09204798A JPH09204798A JP8014232A JP1423296A JPH09204798A JP H09204798 A JPH09204798 A JP H09204798A JP 8014232 A JP8014232 A JP 8014232A JP 1423296 A JP1423296 A JP 1423296A JP H09204798 A JPH09204798 A JP H09204798A
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明はノーマルモードからテストモードへ
モードの切り換えを低電圧で実現可能な信号発生回路を
提供することを目的とする。 【構成】 本発明の信号発生回路は、入力ピン１と、こ
のピン１と接続され、夫々が直列接続されている複数の
NチャネルMOSトランジスタ（Q1〜Q6）からなる高インピ
ーダンス回路と、この複数のNチャネルMOSトランジスタ
（Q1〜Q6）のうちNチャネルMOSトランジスタQ6と接続さ
れる複数のインバータからなる論理回路と、抵抗手段
と、NチャネルMOSトランジスタQ8とから構成される。抵
抗手段は、NチャネルMOSトランジスタQ6とVssとの間で
ノードN1を介し接続され、常時ゲートに１／２Vccが印
加されている。また、NチャネルMOSトランジスタQ8は、
信号増幅回路２の出力状態によって制御され、ノードN1
の電位を保持する。また、NチャネルMOSトランジスタQ1
~Q6の夫々は、ドレインとゲートとが接続されている。
モードの切り換えを低電圧で実現可能な信号発生回路を
提供することを目的とする。 【構成】 本発明の信号発生回路は、入力ピン１と、こ
のピン１と接続され、夫々が直列接続されている複数の
NチャネルMOSトランジスタ（Q1〜Q6）からなる高インピ
ーダンス回路と、この複数のNチャネルMOSトランジスタ
（Q1〜Q6）のうちNチャネルMOSトランジスタQ6と接続さ
れる複数のインバータからなる論理回路と、抵抗手段
と、NチャネルMOSトランジスタQ8とから構成される。抵
抗手段は、NチャネルMOSトランジスタQ6とVssとの間で
ノードN1を介し接続され、常時ゲートに１／２Vccが印
加されている。また、NチャネルMOSトランジスタQ8は、
信号増幅回路２の出力状態によって制御され、ノードN1
の電位を保持する。また、NチャネルMOSトランジスタQ1
~Q6の夫々は、ドレインとゲートとが接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、入力ピンに推奨入
力電位以上の高電位を印加することによってノーマルモ
ードからテストモードへ切り換わり、テストモード信号
を発生する信号発生回路に関するものである。
力電位以上の高電位を印加することによってノーマルモ
ードからテストモードへ切り換わり、テストモード信号
を発生する信号発生回路に関するものである。
【０００２】
【従来の技術】従来、DRAMの動作状態を確認するための
テスト方法としては、外部から推奨入力電位以上の電位
が入力ピンに印加されることによって、テストモード信
号を生成し、このテストモード信号を用いて、メモリア
レイをテストするというものがあった。
テスト方法としては、外部から推奨入力電位以上の電位
が入力ピンに印加されることによって、テストモード信
号を生成し、このテストモード信号を用いて、メモリア
レイをテストするというものがあった。
【０００３】このテストモード信号を発生するための信
号発生回路の構成は、入力ピンと、このピンと接続され
た高インピーダンス回路と、この高インピーダンス回路
と接続される信号増幅回路と、この高インピーダンス回
路とVssとの間に接続された抵抗手段とからなる。
号発生回路の構成は、入力ピンと、このピンと接続され
た高インピーダンス回路と、この高インピーダンス回路
と接続される信号増幅回路と、この高インピーダンス回
路とVssとの間に接続された抵抗手段とからなる。
【０００４】このような、信号発生回路において、電源
投入時、入力ピンに推奨入力電位以上の１２Vの電位を
印加することによってテストモード信号を発生し、メモ
リアレイをテストしていた。
投入時、入力ピンに推奨入力電位以上の１２Vの電位を
印加することによってテストモード信号を発生し、メモ
リアレイをテストしていた。
【０００５】
【発明が解決しようとする課題】近年、DRAMの高集積化
が進むにつれ、これを構成するトランジスタも小さくな
り、これに伴い、ゲート酸化膜も薄くなってきている。
このようなDRAMに対し、従来のDRAMの動作状態を確認す
るためのテスト方法を用いて、入力ピンに推奨入力電位
以上の電位として例えば１２Vをかけると、トランジス
タのゲート酸化膜破壊を起こすといった不具合が生じる
可能性があった。
が進むにつれ、これを構成するトランジスタも小さくな
り、これに伴い、ゲート酸化膜も薄くなってきている。
このようなDRAMに対し、従来のDRAMの動作状態を確認す
るためのテスト方法を用いて、入力ピンに推奨入力電位
以上の電位として例えば１２Vをかけると、トランジス
タのゲート酸化膜破壊を起こすといった不具合が生じる
可能性があった。
【０００６】本発明は、上述の問題を解決したテストモ
ード信号発生回路を提供することを目的とする。
ード信号発生回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
第１の発明の信号発生回路は、入力ピンと、前記ピンと
第１のノードとの間に設けられた高インピーダンス回路
であって、各トランジスタは直列接続され、かつ夫々の
トランジスタのソース又はドレインとゲートは接続され
た複数のトランジスタからなる前記高インピーダンス回
路と、前記高インピーダンス回路と第１のノードを介し
接続され、出力端子を有する信号増幅回路と、前記第１
のノードと基準電位との間に設けられた抵抗手段と、前
記第１のノードと、前記複数のトランジスタのうち所望
のトランジスタ間の第２のノードとの間に接続されるト
ランジスタであって、前記信号増幅回路の出力状態に応
答し、前記第２のノードから前記第１のノードへ電路を
バイパスすると共に前記第１のノードの電位レベルを保
持する前記トランジスタとを有することを特徴とする。
第１の発明の信号発生回路は、入力ピンと、前記ピンと
第１のノードとの間に設けられた高インピーダンス回路
であって、各トランジスタは直列接続され、かつ夫々の
トランジスタのソース又はドレインとゲートは接続され
た複数のトランジスタからなる前記高インピーダンス回
路と、前記高インピーダンス回路と第１のノードを介し
接続され、出力端子を有する信号増幅回路と、前記第１
のノードと基準電位との間に設けられた抵抗手段と、前
記第１のノードと、前記複数のトランジスタのうち所望
のトランジスタ間の第２のノードとの間に接続されるト
ランジスタであって、前記信号増幅回路の出力状態に応
答し、前記第２のノードから前記第１のノードへ電路を
バイパスすると共に前記第１のノードの電位レベルを保
持する前記トランジスタとを有することを特徴とする。
【０００８】また、第２の発明の信号発生回路は、入力
ピンと、前記ピンと第１のノードとの間に設けられた高
インピーダンス回路であって、各トランジスタは直列接
続され、かつ夫々のトランジスタのソース又はドレイン
とゲートは接続された複数のトランジスタからなる前記
高インピーダンス回路と、前記高インピーダンス回路と
第１のノードを介し接続され、出力端子を有する信号増
幅回路と、前記第１のノードと基準電位との間に設けら
れた抵抗手段と、前記第１のノードと、前記複数のトラ
ンジスタのうちの第１の所望のトランジスタ間の第２の
ノードとの間に設けられる第１のトランジスタであっ
て、制御信号の入力、及び動作電位以上の第１の電位が
前記ピンに印加されたことに応答し、前記第２のノード
から前記第１のノードへ電路をバイパスすると共に、前
記第１のノードに所定の電位を供給する第１のトランジ
スタと、前記第１のノードと、前記複数のトランジスタ
のうちの第２の所望のトランジスタ間の第３のノードと
の間又は、前記第１及び第２のノード間に接続される第
２のトランジスタであって、前記信号増幅回路の出力状
態に応答し、前記第１のノードの前記所定の電位レベル
を保持する前記第２のトランジスタとを有することを特
徴とする。
ピンと、前記ピンと第１のノードとの間に設けられた高
インピーダンス回路であって、各トランジスタは直列接
続され、かつ夫々のトランジスタのソース又はドレイン
とゲートは接続された複数のトランジスタからなる前記
高インピーダンス回路と、前記高インピーダンス回路と
第１のノードを介し接続され、出力端子を有する信号増
幅回路と、前記第１のノードと基準電位との間に設けら
れた抵抗手段と、前記第１のノードと、前記複数のトラ
ンジスタのうちの第１の所望のトランジスタ間の第２の
ノードとの間に設けられる第１のトランジスタであっ
て、制御信号の入力、及び動作電位以上の第１の電位が
前記ピンに印加されたことに応答し、前記第２のノード
から前記第１のノードへ電路をバイパスすると共に、前
記第１のノードに所定の電位を供給する第１のトランジ
スタと、前記第１のノードと、前記複数のトランジスタ
のうちの第２の所望のトランジスタ間の第３のノードと
の間又は、前記第１及び第２のノード間に接続される第
２のトランジスタであって、前記信号増幅回路の出力状
態に応答し、前記第１のノードの前記所定の電位レベル
を保持する前記第２のトランジスタとを有することを特
徴とする。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図を参照しながら詳細に説明する。
て図を参照しながら詳細に説明する。
【００１０】第１の実施の形態 図１はテストモード信号を発生するための本発明の第１
の実施の形態の信号発生回路を示している。
の実施の形態の信号発生回路を示している。
【００１１】本発明の第１の実施の形態の信号発生回路
は、入力ピン１と、このピン１と接続され、夫々が直列
接続されている複数のNチャネルMOSトランジスタ（Q1〜
Q6）からなる高インピーダンス回路と、この複数のNチ
ャネルMOSトランジスタ（Q1〜Q6）の出力端にあるNチャ
ネルMOSトランジスタQ6と接続される複数のインバータ
からなり、テストモード信号が出力される出力端子OUT
を有している信号増幅回路２と、NチャネルMOSトランジ
スタQ6とVssとの間でノードN1を介し接続され、常時ゲ
ートに１／２Vccが印加されているNチャネルMOSトラン
ジスタQ7からなる抵抗手段と、ノードN1とノードN2との
間に接続され、ゲートが信号増幅回路２の出力端子OUT
と接続されているNチャネルMOSトランジスタQ8とから構
成される。
は、入力ピン１と、このピン１と接続され、夫々が直列
接続されている複数のNチャネルMOSトランジスタ（Q1〜
Q6）からなる高インピーダンス回路と、この複数のNチ
ャネルMOSトランジスタ（Q1〜Q6）の出力端にあるNチャ
ネルMOSトランジスタQ6と接続される複数のインバータ
からなり、テストモード信号が出力される出力端子OUT
を有している信号増幅回路２と、NチャネルMOSトランジ
スタQ6とVssとの間でノードN1を介し接続され、常時ゲ
ートに１／２Vccが印加されているNチャネルMOSトラン
ジスタQ7からなる抵抗手段と、ノードN1とノードN2との
間に接続され、ゲートが信号増幅回路２の出力端子OUT
と接続されているNチャネルMOSトランジスタQ8とから構
成される。
【００１２】ここで、NチャネルMOSトランジスタQ8は、
信号増幅回路２の出力状態によって制御され、ノードN1
の電位を保持する。
信号増幅回路２の出力状態によって制御され、ノードN1
の電位を保持する。
【００１３】また、NチャネルMOSトランジスタQ1~Q6の
夫々は、ドレインとゲートとが接続されている。
夫々は、ドレインとゲートとが接続されている。
【００１４】さらに、抵抗手段として機能するNチャネ
ルMOSトランジスタQ7は、常時ゲートに１／２Vccが印加
されているため、入力ピン１とNチャネルMOSトランジス
タQ1のドレイン間のノードの電位と、ノードN1の電位と
は、相関して上がったり、下がったりする。
ルMOSトランジスタQ7は、常時ゲートに１／２Vccが印加
されているため、入力ピン１とNチャネルMOSトランジス
タQ1のドレイン間のノードの電位と、ノードN1の電位と
は、相関して上がったり、下がったりする。
【００１５】次に、本発明の第１の実施の形態の信号発
生回路の動作について、図１及び本発明の第１の実施の
形態の信号発生回路の動作波形を示す図である図２を用
いて説明する。
生回路の動作について、図１及び本発明の第１の実施の
形態の信号発生回路の動作波形を示す図である図２を用
いて説明する。
【００１６】本発明の第１の実施の形態の信号発生回路
は、入力ピン１に推奨電位、例えば６．５V以上の高電
位、例えば１２Vを印加することによって動作可能な状
態になる。
は、入力ピン１に推奨電位、例えば６．５V以上の高電
位、例えば１２Vを印加することによって動作可能な状
態になる。
【００１７】先ず、入力ピン１に１２Vが印加される
と、順次NチャネルMOSトランジスタQ1、NチャネルMOSト
ランジスタQ2、NチャネルMOSトランジスタQ3、Nチャネ
ルMOSトランジスタQ4、NチャネルMOSトランジスタQ5、N
チャネルMOSトランジスタQ6がオン状態になり、ノードN
1の電位は上がっていき、電位レベルは”H”となる。
と、順次NチャネルMOSトランジスタQ1、NチャネルMOSト
ランジスタQ2、NチャネルMOSトランジスタQ3、Nチャネ
ルMOSトランジスタQ4、NチャネルMOSトランジスタQ5、N
チャネルMOSトランジスタQ6がオン状態になり、ノードN
1の電位は上がっていき、電位レベルは”H”となる。
【００１８】ノードN1の電位レベルが”H”となり、こ
のノードN1が信号増幅回路２のしきい値以上の電位とし
て、例えば１．２Vまで上がるとこの信号増幅回路２は
ノードN1の電位を増幅し、出力端子OUTは３．３Vまで上
昇する。これに応じて、出力端子OUTから”H”レベルの
信号が出力される。ここで、この”H”レベルの信号は
テストモード信号として用いられる。
のノードN1が信号増幅回路２のしきい値以上の電位とし
て、例えば１．２Vまで上がるとこの信号増幅回路２は
ノードN1の電位を増幅し、出力端子OUTは３．３Vまで上
昇する。これに応じて、出力端子OUTから”H”レベルの
信号が出力される。ここで、この”H”レベルの信号は
テストモード信号として用いられる。
【００１９】次に、この出力端子OUTの電位レベルが”
H”となったことに応答し、NチャネルMOSトランジスタQ
８がオン状態になる。このNチャネルMOSトランジスタQ
８がオン状態になったことに応答してノードN1とノード
N２間の電路がバイパスされる。これによりこのノードN
1とノードN２間が導通状態になる。
H”となったことに応答し、NチャネルMOSトランジスタQ
８がオン状態になる。このNチャネルMOSトランジスタQ
８がオン状態になったことに応答してノードN1とノード
N２間の電路がバイパスされる。これによりこのノードN
1とノードN２間が導通状態になる。
【００２０】このように、ノードN1とノードN２間が導
通状態になっているため、信号増幅回路２の出力端子か
らテストモード信号の出力を維持するために必要な入力
ピン１に印加される電位は１２Vよりも低い電位です
む。つまり、この低い電位は少なくてもNチャネルMOSト
ランジスタQ１〜Q3のオン状態を維持し、かつノードN1
が信号増幅回路２のしきい値以上の電位を維持できる程
度であればよい。例えば、８Vでよい。
通状態になっているため、信号増幅回路２の出力端子か
らテストモード信号の出力を維持するために必要な入力
ピン１に印加される電位は１２Vよりも低い電位です
む。つまり、この低い電位は少なくてもNチャネルMOSト
ランジスタQ１〜Q3のオン状態を維持し、かつノードN1
が信号増幅回路２のしきい値以上の電位を維持できる程
度であればよい。例えば、８Vでよい。
【００２１】次に、入力ピン１に印加される電位が６．
５V以下になると、NチャネルMOSトランジスタQ１〜Q3が
オフ状態になり、これを受けて信号増幅回路２もオフ状
態となり、さらに、NチャネルMOSトランジスタQ７はノ
ードN1を完全にLレベルにする。
５V以下になると、NチャネルMOSトランジスタQ１〜Q3が
オフ状態になり、これを受けて信号増幅回路２もオフ状
態となり、さらに、NチャネルMOSトランジスタQ７はノ
ードN1を完全にLレベルにする。
【００２２】これによって、テストモード信号の出力は
停止し、テストモードからノーマルモードに切り替わ
る。
停止し、テストモードからノーマルモードに切り替わ
る。
【００２３】上述したとおり、本発明の信号発生回路に
よれば、入力ピン１に印加される電位はNチャネルMOSト
ランジスタQ８がオン状態になるまでは、１２Vを印加し
ておく必要があるが、NチャネルMOSトランジスタQ８が
オン状態になってしまえば、その後は電位を８V程度に
低くしたとしても、テストモード信号の出力を維持する
ことができるため、従来の方法のようにテストモード信
号の出力を維持するため、入力ピン１に１２Vを印加し
続ける必要がなくなる。このように、入力ピン１に１２
Vを印加し続ける必要がなくなるため、テストモード信
号発生時に起こるトランジスタのゲート酸化膜破壊を防
止することができる。
よれば、入力ピン１に印加される電位はNチャネルMOSト
ランジスタQ８がオン状態になるまでは、１２Vを印加し
ておく必要があるが、NチャネルMOSトランジスタQ８が
オン状態になってしまえば、その後は電位を８V程度に
低くしたとしても、テストモード信号の出力を維持する
ことができるため、従来の方法のようにテストモード信
号の出力を維持するため、入力ピン１に１２Vを印加し
続ける必要がなくなる。このように、入力ピン１に１２
Vを印加し続ける必要がなくなるため、テストモード信
号発生時に起こるトランジスタのゲート酸化膜破壊を防
止することができる。
【００２４】また、上記本発明の第１の実施の形態の信
号発生回路において、ノードN1の電位変化に反応しやす
いように、信号増幅回路２の入力側の初段の回路のしき
い値を低く設定する、つまり初段の回路を構成するPチ
ャネルMOSトランジスタの駆動能力をNチャネルMOSトラ
ンジスタに比して小さくする。具体的には、PチャネルM
OSトランジスタのWをNチャネルMOSトランジスタに比し
て小さくする。または、PチャネルMOSトランジスタのＬ
をNチャネルMOSトランジスタに比して大きくする。これ
により、入力ピン１に印加する電位を低く抑さえられ、
かつ入力ピン１からVssへ流れる貫通電流を抑さえるこ
とができる。
号発生回路において、ノードN1の電位変化に反応しやす
いように、信号増幅回路２の入力側の初段の回路のしき
い値を低く設定する、つまり初段の回路を構成するPチ
ャネルMOSトランジスタの駆動能力をNチャネルMOSトラ
ンジスタに比して小さくする。具体的には、PチャネルM
OSトランジスタのWをNチャネルMOSトランジスタに比し
て小さくする。または、PチャネルMOSトランジスタのＬ
をNチャネルMOSトランジスタに比して大きくする。これ
により、入力ピン１に印加する電位を低く抑さえられ、
かつ入力ピン１からVssへ流れる貫通電流を抑さえるこ
とができる。
【００２５】第２の実施の形態 図２はテストモード信号を発生するための本発明の第２
の実施の形態の信号発生回路を示している。
の実施の形態の信号発生回路を示している。
【００２６】本発明の第２の実施の形態の信号発生回路
は、入力ピン１と、このピン１と接続され、夫々が直列
接続されている複数のNチャネルMOSトランジスタ（Q1〜
Q6）からなる高インピーダンス回路と、この複数のNチ
ャネルMOSトランジスタ（Q1〜Q6）のうちNチャネルMOS
トランジスタQ6と接続される複数のインバータからなる
信号増幅回路２と、NチャネルMOSトランジスタQ6とVss
との間でノードN1を介し接続され、常時ゲートに１／２
Vccが印加されているNチャネルMOSトランジスタQ7から
なる抵抗手段と、第１のノードN1と第２のノードN２と
の間に接続され、信号増幅回路２の出力状態によって制
御され、第１のノードN1の電位レベルを保持するNチャ
ネルMOSトランジスタQ８と、第１のノードN1と第３のノ
ードN３との間に設けられ、制御信号INTBBの入力と推奨
入力電位以上の電位が入力ピン１に印加されたことに応
答し、第１のノードN1と第３のノードN３とをバイパス
し、第１のノードN1に所定の電位を供給するNチャネルM
OSトランジスタQ９とからなる。
は、入力ピン１と、このピン１と接続され、夫々が直列
接続されている複数のNチャネルMOSトランジスタ（Q1〜
Q6）からなる高インピーダンス回路と、この複数のNチ
ャネルMOSトランジスタ（Q1〜Q6）のうちNチャネルMOS
トランジスタQ6と接続される複数のインバータからなる
信号増幅回路２と、NチャネルMOSトランジスタQ6とVss
との間でノードN1を介し接続され、常時ゲートに１／２
Vccが印加されているNチャネルMOSトランジスタQ7から
なる抵抗手段と、第１のノードN1と第２のノードN２と
の間に接続され、信号増幅回路２の出力状態によって制
御され、第１のノードN1の電位レベルを保持するNチャ
ネルMOSトランジスタQ８と、第１のノードN1と第３のノ
ードN３との間に設けられ、制御信号INTBBの入力と推奨
入力電位以上の電位が入力ピン１に印加されたことに応
答し、第１のノードN1と第３のノードN３とをバイパス
し、第１のノードN1に所定の電位を供給するNチャネルM
OSトランジスタQ９とからなる。
【００２７】また、NチャネルMOSトランジスタQ1~Q6の
夫々は、ドレインとゲートとが接続されている。
夫々は、ドレインとゲートとが接続されている。
【００２８】さらに、抵抗手段として機能するNチャネ
ルMOSトランジスタQ7は、常時ゲートに１／２Vccが印加
されているため、入力ピン１とNチャネルMOSトランジス
タQ1のドレイン間のノードの電位と、ノードN1の電位と
は、相関して上がったり、下がったりする。
ルMOSトランジスタQ7は、常時ゲートに１／２Vccが印加
されているため、入力ピン１とNチャネルMOSトランジス
タQ1のドレイン間のノードの電位と、ノードN1の電位と
は、相関して上がったり、下がったりする。
【００２９】次に、本発明の第２の実施の形態の信号発
生回路の動作について図３及び本発明の第２の実施の形
態の信号発生回路の動作波形を示す図４を用いて説明す
る。
生回路の動作について図３及び本発明の第２の実施の形
態の信号発生回路の動作波形を示す図４を用いて説明す
る。
【００３０】先ず、入力ピン１に推奨入力電位、例えば
６．５V以上の高電位、例えば８Vを印加すると、Nチャ
ネルMOSトランジスタQ1とNチャネルMOSトランジスタQ2
はオン状態となり、この状態でNチャネルMOSトランジス
タQ９のゲートに制御信号INTBBとして、３．３Vが入力
されると、ノードN３とノードN１間が導通状態になる。
これによって、ノードN1の電位は上昇し、電位レベル
が”H”となる。このノードN1が信号増幅回路２のしき
い値以上の電位として、例えば１．２Vまで上がるとこ
の信号増幅回路２はノードN1の電位を増幅し、出力端子
OUTは３．３Vまで上昇する。これに応じて、出力端子OU
Tから”H”レベルの信号が出力される。ここで、この”
H”レベルの信号はテストモード信号として用いられ
る。
６．５V以上の高電位、例えば８Vを印加すると、Nチャ
ネルMOSトランジスタQ1とNチャネルMOSトランジスタQ2
はオン状態となり、この状態でNチャネルMOSトランジス
タQ９のゲートに制御信号INTBBとして、３．３Vが入力
されると、ノードN３とノードN１間が導通状態になる。
これによって、ノードN1の電位は上昇し、電位レベル
が”H”となる。このノードN1が信号増幅回路２のしき
い値以上の電位として、例えば１．２Vまで上がるとこ
の信号増幅回路２はノードN1の電位を増幅し、出力端子
OUTは３．３Vまで上昇する。これに応じて、出力端子OU
Tから”H”レベルの信号が出力される。ここで、この”
H”レベルの信号はテストモード信号として用いられ
る。
【００３１】次に、この出力端子OUTの電位レベルが”
H”となったことに応答し、NチャネルMOSトランジスタQ
８がオン状態になる。このNチャネルMOSトランジスタQ
８がオン状態になったことに応答してノードN1とノード
N２間の電路がバイパスされる。これによりこのノードN
1とノードN２間が導通状態になる。
H”となったことに応答し、NチャネルMOSトランジスタQ
８がオン状態になる。このNチャネルMOSトランジスタQ
８がオン状態になったことに応答してノードN1とノード
N２間の電路がバイパスされる。これによりこのノードN
1とノードN２間が導通状態になる。
【００３２】このように、ノードN1とノードN２間が導
通状態になっているため、信号増幅回路２の出力端子か
らテストモード信号の出力を維持するために必要な入力
ピン１に印加される電位は少なくてもNチャネルMOSトラ
ンジスタQ１〜Q3のオン状態を維持し、かつノードN1が
信号増幅回路２のしきい値以上の電位を維持できる程度
であればよい。例えば、８Vでよい。
通状態になっているため、信号増幅回路２の出力端子か
らテストモード信号の出力を維持するために必要な入力
ピン１に印加される電位は少なくてもNチャネルMOSトラ
ンジスタQ１〜Q3のオン状態を維持し、かつノードN1が
信号増幅回路２のしきい値以上の電位を維持できる程度
であればよい。例えば、８Vでよい。
【００３３】次に、入力ピン１に印加される電位が６．
５V以下になると、ノードN1の電位が下がり、信号増幅
回路２がオフ状態となる。この信号増幅回路２がオフ状
態となったことを受けて、出力端子OUTの電位レベルも
下がり、NチャネルMOSトランジスタQ８がオフ状態にな
る。
５V以下になると、ノードN1の電位が下がり、信号増幅
回路２がオフ状態となる。この信号増幅回路２がオフ状
態となったことを受けて、出力端子OUTの電位レベルも
下がり、NチャネルMOSトランジスタQ８がオフ状態にな
る。
【００３４】また、NチャネルMOSトランジスタQ７はノ
ードN1を完全にLレベルにする。
ードN1を完全にLレベルにする。
【００３５】これによって、テストモード信号の出力は
停止し、テストモードからノーマルモードに切り替わ
る。
停止し、テストモードからノーマルモードに切り替わ
る。
【００３６】また、制御信号INTBBがＬレベルになりNチ
ャネルMOSトランジスタQ９がオフ状態になってもNチャ
ネルMOSトランジスタQ８がオン状態になっていれば、信
号増幅回路２の活性化状態は保持される。なお、制御信
号INTBBは、NチャネルMOSトランジスタQ８がオン状態に
なるまでHレベルを保持される。
ャネルMOSトランジスタQ９がオフ状態になってもNチャ
ネルMOSトランジスタQ８がオン状態になっていれば、信
号増幅回路２の活性化状態は保持される。なお、制御信
号INTBBは、NチャネルMOSトランジスタQ８がオン状態に
なるまでHレベルを保持される。
【００３７】上述したとおり、本発明の第２の実施の形
態の信号発生回路によれば、入力ピン１に印加される電
位は、出力端子OUTからテストモード信号が出力される
までは、少なくてもNチャネルMOSトランジスタQ1とNチ
ャネルMOSトランジスタQ2とをオン状態し、かつノードN
1が信号増幅回路２のしきい値以上の電位を維持できる
程度、例えば８Vでよい。次に、NチャネルMOSトランジ
スタQ８がオン状態になれば、NチャネルMOSトランジス
タQ1とNチャネルMOSトランジスタQ2とNチャネルMOSトランシ゛
スタQ3がオン状態となる程度の電位を入力ピン１に印加し
ておけばよく、例えば８Vを印加しておけばよい。
態の信号発生回路によれば、入力ピン１に印加される電
位は、出力端子OUTからテストモード信号が出力される
までは、少なくてもNチャネルMOSトランジスタQ1とNチ
ャネルMOSトランジスタQ2とをオン状態し、かつノードN
1が信号増幅回路２のしきい値以上の電位を維持できる
程度、例えば８Vでよい。次に、NチャネルMOSトランジ
スタQ８がオン状態になれば、NチャネルMOSトランジス
タQ1とNチャネルMOSトランジスタQ2とNチャネルMOSトランシ゛
スタQ3がオン状態となる程度の電位を入力ピン１に印加し
ておけばよく、例えば８Vを印加しておけばよい。
【００３８】このように、従来の方法のようにテストモ
ード信号の出力を維持するため、入力ピン１に１２Vも
の高電位を印加する必要がなくなる。よって、ノーマル
モードからテストモードへモードの切り換えを従来に比
べて低電位で実現可能であるため、テストモード信号発
生時に起こるトランジスタのゲート酸化膜破壊を防止す
ることができる。
ード信号の出力を維持するため、入力ピン１に１２Vも
の高電位を印加する必要がなくなる。よって、ノーマル
モードからテストモードへモードの切り換えを従来に比
べて低電位で実現可能であるため、テストモード信号発
生時に起こるトランジスタのゲート酸化膜破壊を防止す
ることができる。
【００３９】また、上記本発明の第２の実施の形態の信
号発生回路において、ノードN1の電位変化に反応しやす
いように、信号増幅回路２の入力側の初段の回路のしき
い値を低く設定する、つまり初段の回路を構成するPチ
ャネルMOSトランジスタの駆動能力をNチャネルMOSトラ
ンジスタに比して小さくする。具体的には、PチャネルM
OSトランジスタのWをNチャネルMOSトランジスタに比し
て小さくする。または、PチャネルMOSトランジスタのＬ
をNチャネルMOSトランジスタに比して大きくする。これ
により、入力ピン１に印加する電位を低く抑さえられ、
かつ入力ピン１からVssへ流れる貫通電流を抑さえるこ
とができる。
号発生回路において、ノードN1の電位変化に反応しやす
いように、信号増幅回路２の入力側の初段の回路のしき
い値を低く設定する、つまり初段の回路を構成するPチ
ャネルMOSトランジスタの駆動能力をNチャネルMOSトラ
ンジスタに比して小さくする。具体的には、PチャネルM
OSトランジスタのWをNチャネルMOSトランジスタに比し
て小さくする。または、PチャネルMOSトランジスタのＬ
をNチャネルMOSトランジスタに比して大きくする。これ
により、入力ピン１に印加する電位を低く抑さえられ、
かつ入力ピン１からVssへ流れる貫通電流を抑さえるこ
とができる。
【００４０】なお、本発明は、上記実施の形態に限定さ
れるものではなく、本発明の趣旨の基づいて種々の変形
をすることが可能であり、それらを本発明の範囲から排
除するものではない。
れるものではなく、本発明の趣旨の基づいて種々の変形
をすることが可能であり、それらを本発明の範囲から排
除するものではない。
【００４１】例えば、上記本発明の第１及び第２の実施
の形態ではNチャネルMOSトランジスタQ1~Q6の夫々は、
ドレインとゲートとが接続されているとしたが、ソース
とゲートとが接続されていてもかまわない。
の形態ではNチャネルMOSトランジスタQ1~Q6の夫々は、
ドレインとゲートとが接続されているとしたが、ソース
とゲートとが接続されていてもかまわない。
【００４２】
【発明の効果】以上、詳細に説明したように、本発明の
信号発生回路によれば、以下のような効果を奏すること
ができる。
信号発生回路によれば、以下のような効果を奏すること
ができる。
【００４３】（１）第１の発明によれば、ノーマルモー
ドからテストモードへモードの切り換えの際、入力ピン
１に１２Vを印加し続ける必要がなくなるため、トラン
ジスタのゲート膜破壊を抑制できる。
ドからテストモードへモードの切り換えの際、入力ピン
１に１２Vを印加し続ける必要がなくなるため、トラン
ジスタのゲート膜破壊を抑制できる。
【００４４】また、制御信号を使用せずに、入力ピン１
に印加する電位を切り換えるのみで、ノーマルモードか
らテストモードへモードの切り換えることが可能にな
る。
に印加する電位を切り換えるのみで、ノーマルモードか
らテストモードへモードの切り換えることが可能にな
る。
【００４５】（２）第２の発明によれば、ノーマルモー
ドからテストモードへモードの切り換えを従来に比べて
低電圧で実現可能であるため、トランジスタのゲート膜
破壊を起こさない。
ドからテストモードへモードの切り換えを従来に比べて
低電圧で実現可能であるため、トランジスタのゲート膜
破壊を起こさない。
【００４６】また、入力ピン１に印加する電位が一定の
低電位を印加するだけでよいため、入力電位を切り換え
るための外部装置が必要ない。
低電位を印加するだけでよいため、入力電位を切り換え
るための外部装置が必要ない。
【図１】本発明の第１の実施の形態の信号発生回路の回
路構成図である。
路構成図である。
【図２】本発明の第１の実施の形態の信号発生回路の回
路動作を説明するための図である。
路動作を説明するための図である。
【図３】本発明の第２の実施の形態の信号発生回路の回
路構成図である。
路構成図である。
【図４】本発明の第２の実施の形態の信号発生回路の回
路動作を説明するための図である。
路動作を説明するための図である。
１・・・・・・入力ピン ２・・・・・・信号増幅回路 Q1〜Q8・・・NチャネルMOSトランジスタ N1、N2・・・ノード OUT・・・・・出力端子
Claims (5)
- 【請求項１】 入力ピンと、 前記ピンと第１のノードとの間に設けられた高インピー
ダンス回路であって、複数のトランジスタからなり、か
つこの複数のトランジスタは直列接続され、かつこの複
数のトランジスタの夫々のトランジスタはゲートと、ソ
ース又はドレインとが接続されている前記高インピーダ
ンス回路と、前記高インピーダンス回路と第１のノード
を介し接続される信号増幅回路と、前記第１のノードと
基準電位との間に設けられた抵抗手段と、 前記第１のノードと、前記複数のトランジスタのうち所
望のトランジスタ間の第２のノードとの間に接続される
トランジスタであって、前記信号増幅回路の出力状態に
応答し、前記第２のノードから前記第１のノードへ電路
をバイパスすると共に前記第１のノードの電位レベルを
保持する前記トランジスタとを有することを特徴とする
信号発生回路。 - 【請求項２】 入力ピンと、 前記ピンと第１のノードとの間に設けられた高インピー
ダンス回路であって、複数のトランジスタからなり、か
つこの複数のトランジスタは直列接続され、かつこの複
数のトランジスタの夫々のトランジスタはゲートと、ソ
ース又はドレインとが接続されている前記高インピーダ
ンス回路と、前記高インピーダンス回路と第１のノード
を介し接続される信号増幅回路と、前記第１のノードと
基準電位との間に設けられた抵抗手段と、 前記第１のノードと、前記複数のトランジスタのうちの
第１の所望のトランジスタ間の第２のノードとの間に設
けられる第１のトランジスタであって、制御信号の入
力、及び動作電位以上の第１の電位が前記ピンに印加さ
れたことに応答し、前記第２のノードから前記第１のノ
ードへ電路をバイパスすると共に、前記第１のノードに
所定の電位を供給する第１のトランジスタと、 前記第１のノードと、前記複数のトランジスタのうちの
第２の所望のトランジスタ間の第３のノードとの間又
は、前記第１及び第２のノード間に接続される第２のト
ランジスタであって、前記信号増幅回路の出力状態に応
答し、前記第１のノードの前記所定の電位レベルを保持
する前記第２のトランジスタとを有することを特徴とす
る信号発生回路。 - 【請求項３】 前記信号増幅回路は複数のインバータ回
路から構成され、該複数のインバータ回路の入力側の初
段のインバータ回路のしきい値を低く設定することを特
徴とする請求項１又は２に記載の信号発生回路。 - 【請求項４】 初段のインバータ回路はPチャネルMOSト
ランジスタとNチャネルMOSトランジスタとから構成さ
れ、該PチャネルMOSトランジスタのWを該NチャネルMOS
トランジスタに比して小さくすることを特徴とする請求
項３に記載の信号発生回路。 - 【請求項５】 初段のインバータ回路はPチャネルMOSト
ランジスタとNチャネルMOSトランジスタとから構成さ
れ、該PチャネルMOSトランジスタのLを該NチャネルMOS
トランジスタに比して大きくすることを特徴とする請求
項３に記載の信号発生回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01423296A JP3609185B2 (ja) | 1996-01-30 | 1996-01-30 | 信号発生回路及びこれを用いたテストモード設定方法 |
| US08/788,121 US5786716A (en) | 1996-01-30 | 1997-01-23 | Signal generator for generating test mode signals |
| TW086100846A TW367411B (en) | 1996-01-30 | 1997-01-25 | Signal generator |
| DE69705553T DE69705553T2 (de) | 1996-01-30 | 1997-01-27 | Überspannungsdetektionsschaltung zur Auswahl der Betriebsart |
| EP97101232A EP0788116B1 (en) | 1996-01-30 | 1997-01-27 | Overvoltage detection circuit for mode selection |
| CNB971031932A CN1158671C (zh) | 1996-01-30 | 1997-01-30 | 信号发生器 |
| KR1019970002749A KR100337674B1 (ko) | 1996-01-30 | 1997-01-30 | 신호발생기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01423296A JP3609185B2 (ja) | 1996-01-30 | 1996-01-30 | 信号発生回路及びこれを用いたテストモード設定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09204798A true JPH09204798A (ja) | 1997-08-05 |
| JP3609185B2 JP3609185B2 (ja) | 2005-01-12 |
Family
ID=11855335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01423296A Expired - Fee Related JP3609185B2 (ja) | 1996-01-30 | 1996-01-30 | 信号発生回路及びこれを用いたテストモード設定方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5786716A (ja) |
| EP (1) | EP0788116B1 (ja) |
| JP (1) | JP3609185B2 (ja) |
| KR (1) | KR100337674B1 (ja) |
| CN (1) | CN1158671C (ja) |
| DE (1) | DE69705553T2 (ja) |
| TW (1) | TW367411B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724679B2 (en) | 2001-10-26 | 2004-04-20 | Renesas Technology Corp. | Semiconductor memory device allowing high density structure or high performance |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0787993A4 (en) | 1995-08-21 | 1999-09-15 | Matsushita Electronics Corp | VOLTAGE DETECTION SYSTEM, RESET / RESET CIRCUIT, AND SEMICONDUCTOR DEVICE |
| JP3288249B2 (ja) * | 1997-03-31 | 2002-06-04 | 東芝マイクロエレクトロニクス株式会社 | パワーオンリセット回路 |
| DE19819265C1 (de) * | 1998-04-30 | 1999-08-19 | Micronas Intermetall Gmbh | Verfahren zum Parametrieren einer integrierten Schaltungsanordnung und integrierte Schaltungsanordnung hierfür |
| FR2794867B1 (fr) * | 1999-06-08 | 2001-08-10 | St Microelectronics Sa | Circuit de detection et de memorisation d'une surtension |
| CA2495595C (en) * | 2002-08-16 | 2011-02-15 | The Boc Group, Inc. | Method and apparatus for surface crust freezing of food product |
| CN100403034C (zh) * | 2003-12-30 | 2008-07-16 | 上海贝岭股份有限公司 | 低功耗低温漂与工艺无关的电压检测电路 |
| CN100356179C (zh) * | 2004-09-29 | 2007-12-19 | 华为技术有限公司 | 一种信号发生装置和方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62217714A (ja) * | 1986-03-19 | 1987-09-25 | Fujitsu Ltd | 高電圧検出回路 |
| JPS6337269A (ja) * | 1986-08-01 | 1988-02-17 | Fujitsu Ltd | モ−ド選定回路 |
| US5019772A (en) * | 1989-05-23 | 1991-05-28 | International Business Machines Corporation | Test selection techniques |
| ATE137872T1 (de) * | 1991-02-21 | 1996-05-15 | Siemens Ag | Regelschaltung für einen substratvorspannungsgenerator |
-
1996
- 1996-01-30 JP JP01423296A patent/JP3609185B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-23 US US08/788,121 patent/US5786716A/en not_active Expired - Lifetime
- 1997-01-25 TW TW086100846A patent/TW367411B/zh not_active IP Right Cessation
- 1997-01-27 EP EP97101232A patent/EP0788116B1/en not_active Expired - Lifetime
- 1997-01-27 DE DE69705553T patent/DE69705553T2/de not_active Expired - Lifetime
- 1997-01-30 KR KR1019970002749A patent/KR100337674B1/ko not_active IP Right Cessation
- 1997-01-30 CN CNB971031932A patent/CN1158671C/zh not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724679B2 (en) | 2001-10-26 | 2004-04-20 | Renesas Technology Corp. | Semiconductor memory device allowing high density structure or high performance |
Also Published As
| Publication number | Publication date |
|---|---|
| TW367411B (en) | 1999-08-21 |
| DE69705553D1 (de) | 2001-08-16 |
| US5786716A (en) | 1998-07-28 |
| CN1162820A (zh) | 1997-10-22 |
| EP0788116A1 (en) | 1997-08-06 |
| EP0788116B1 (en) | 2001-07-11 |
| CN1158671C (zh) | 2004-07-21 |
| DE69705553T2 (de) | 2002-05-29 |
| JP3609185B2 (ja) | 2005-01-12 |
| KR100337674B1 (ko) | 2002-07-18 |
| KR970060248A (ko) | 1997-08-12 |
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