JP3575878B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、半導体記憶装置、特にＤＲＡＭに使用される出力バッファ回路に関するものである。
【０００２】
【従来の技術】
従来の出力バッファ回路は、電源と出力端子との間に接続された第１のＮチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳという）と、接地と出力端子との間に接続された第２のＮＭＯＳとで構成される。この出力バッファ回路の出力端子の電位は、第１および第２のＮＭＯＳのゲートに印加される電位に対応して、ハイレベル、ロウレベルおよびハイインピーダンスの場合がある。
【０００３】
【発明が解決しようとする課題】
しかしながら、前記構成の回路では、出力がハイインピーダンス状態である場合に、出力端子に第１および第２のＮＭＯＳの閾値を越える接地電位以下の電位が印加されると第１および第２のＮＭＯＳが導通状態となり、電源および接地から出力端子に大電流が流れ込む。このため、基板電位が高くなり、メモリセルのホールドタイムが劣化するという問題点があった。
【０００４】
【問題点を解決するための手段】
第１の発明の半導体記憶装置は、第１の電位が印加された第１の電位ノードと、第２の電位が印加された第２の電位ノードと、出力端子と、第１および第２の入力端子と、前記第１の電位ノードと前記出力端子との間に接続された第１のトランジスタと、前記第２の電位ノードと前記出力端子との間に接続された第２のトランジスタと、前記第１の入力端子と前記第１のトランジスタのゲートとの間に接続された第１のインバータと、前記第２の入力端子と前記第２のトランジスタのゲートとの間に接続された第２のインバータと、前記第１のトランジスタのゲートと前記出力端子との間に接続され、そのゲートに前記第２の電位が印加されている第３のトランジスタと、前記第２のトランジスタのゲートと前記出力端子との間に接続され、そのゲートに前記第２の電位が印加されている第４のトランジスタとを有する。
【０００５】
第２の発明は、第１の発明の半導体記憶装置の前記第１および第２のインバータを、入力部、出力部、電源電位ノード、接地電位ノード、前記電源電位ノードと出力部との間に接続されたＰチャネル型ＭＯＳトランジスタ、前記出力部に接続された抵抗と、前記抵抗と前記接地電位ノードとの間に接続されたＮチャネル型ＭＯＳトランジスタとで構成した。
【０００６】
第３の発明は、第１の発明の半導体記憶装置に、さらに、前記第１のトランジスタのゲートと前記出力端子との間に接続された第１の電荷蓄積手段と、前記第２のトランジスタのゲートと前記出力端子との間に接続された第２の電荷蓄積手段とを設けた。
【０００７】
ここで、第１の電位ノードとは、例えば電源で、第２の電位ノードとは、例えばグランドである。また、電荷蓄積手段とは、例えばコンデンサである。
【０００８】
【作用】
前記回路構成では、前記第１のトランジスタのゲートと前記出力端子との間に接続され、そのゲートに前記第２の電位が印加されている第３のトランジスタと、前記第２のトランジスタのゲートと前記出力端子との間に接続され、そのゲートに前記第２の電位が印加されている第４のトランジスタとを設けたので、出力端子に大電流が流れるのを防止できる。
【０００９】
また、前記第１および第２のインバータの出力部とＰチャネル型ＭＯＳトランジスタとの間に抵抗を設けたので、出力端子に大電流が流れるのを防止できる。
【００１０】
さらに、前記第１および第２のトランジスタのゲートと前記出力端子との間にそれぞれ電荷蓄積手段とを設けたので、出力端子に大電流が流れるのを防止できる。
【００１１】
【実施例１】
図１は、本発明の第１の実施例の出力バッファ回路である。この出力バッファ回路の構成を、次に説明する。インバータ１は、電源電位ＶＤＤと接地電位ＧＮＤとの間に直列に接続されたＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）１０とＮＭＯＳ１１とを有する。このインバータ１の入力端子３には、入力信号ＩＮ１０が入力される。また、このインバータの出力端子は、ノード１００に接続されている。インバータ２は、電源電位ＶＤＤと接地電位ＧＮＤとの間に直列に接続されたＰＭＯＳ１２とＮＭＯＳ１３とを有する。このインバータ２の入力端子４には、入力信号ＩＮ１０が入力される。また、このインバータの出力端子は、ノード１０１に接続されている。
【００１２】
ＮＭＯＳ１４のドレインは電源電位ＶＤＤに接続され、ソースは、出力端子ＯＵＴに接続され、ゲートはノード１００に接続されている。また、ＮＭＯＳ１５のドレインは出力端子ＯＵＴに接続され、ソースは、接地電位ＧＮＤに接続され、ゲートはノード１０１に接続されている。
【００１３】
ＮＭＯＳ１６のソースはノード１００に接続され、ドレインは出力端子ＯＵＴに接続され、ゲートは接地電位ＧＮＤに接続されている。また、ＮＭＯＳ１７のドレインは出力端子ＯＵＴに接続され、ソースはノード１０１に接続され、ゲートは接地電位ＧＮＤに接続されている。
【００１４】
次に、図１の出力バッファ回路の動作について説明する。
【００１５】
ｉ）出力端子ＯＵＴがハイレベルの信号を出力する場合
入力端子３に入力される入力信号ＩＮ１０がハイレベル（以下Ｈレベルという）からロウレベル（以下Ｌレベルという）に遷移し、かつ、入力端子４から入力される入力信号ＩＮ１１がＨレベルに維持されている場合、ノード１００がＬレベルからＨレベルに変化し、ノード１０１はＬレベルを維持する。従って、ＮＭＯＳ１４は導通状態となり、ＮＭＯＳ１５は非導通状態となるので、出力端子ＯＵＴがＨレベルにプルアップされる。
【００１６】
ｉｉ）出力端子ＯＵＴがＬレベルの信号を出力する場合
入力端子３に入力される入力信号ＩＮ１０がＨレベルに維持され、かつ、入力端子４から入力される入力信号ＩＮ１１がＬレベルからＨレベル遷移する場合、ノード１００がＬレベルに維持され、ノード１０１はＬレベルからＨレベルに変化する。従って、ＮＭＯＳ１４は非導通状態となり、ＮＭＯＳ１５は導通状態となり、出力端子ＯＵＴがＬレベルにプルダウンされる。
【００１７】
ｉｉｉ）出力端子ＯＵＴがハイインピーダンス状態となる場合
入力端子３に入力される入力信号ＩＮ１０および入力端子４に入力される入力信号ＩＮ１１が共にＨレベルの場合は、ノード１００およびノード１０１は共にＬレベルとなる。従って、ＮＭＯＳ１４およびＮＭＯＳ１５は、共に非導通状態となり、出力端子ＯＵＴはハイインピーダンス状態となる。
【００１８】
ここで、出力端子がハイインピーダンス状態の場合に、出力端子ＯＵＴにＮＭＯＳ１４、１５の閾値電位（Ｖｔ）を越える接地電位以下の電位（例えば、−Ｖｔ）が印加された場合について次に説明する。
【００１９】
まず、ＮＭＯＳ１４、１５、１６および１７が導通状態となる。ＮＭＯＳ１６が導通状態となると、グランドからＮＭＯＳ１１およびＮＭＯＳ１６を介して出力端子ＯＵＴに電流ｉ１が流れる。この時、ノード１００の電位は、ＮＭＯＳ１１のオン抵抗により接地電位以下（−αＶ）にバイアスされる。従って、ＮＭＯＳ１４のゲートとソース間の電位差は、（−Ｖｔ＋α）Ｖとなる。ノード１０１の電位も、ＮＭＯＳ１３のオン抵抗により接地電位以下（−βＶ）にバイアスされ、ＮＭＯＳ１５のゲートとドレイン間の電位差は、（−Ｖｔ＋β）Ｖとなる。ここで、α、βは正である。また、ＮＭＯＳ１１、１３およびＮＭＯＳ１６、１７のゲート幅は、ＮＭＯＳ１４、１５のゲート幅に比較して各々１／２０および１／１０程度と小さくかつＮＭＯＳ１３とＮＭＯＳ１７は接地電位と出力端子間に直列接続されるのでｉ３、ｉ４よりｉ１、ｉ２のパス経路のオン抵抗値は大きくなる。接地電位に接続されているためＮＭＯＳ１６、１７のオン抵抗は比較的大きい。従って、図５（印加電圧と電流特性との関係を示す図）に示したように、出力端子印加電圧が−３Ｖの場合、電流ｉ１（ｉ２）は電流ｉ３の１／３程度に、ｉ４の１／２程度になる。ここで、図５は、ＶＤＤ＝６Ｖ、Ｗ１１＝Ｗ１３＝４０μｍ、Ｗ１６＝Ｗ１７＝８０μｍ、Ｗ１４＝Ｗ１５＝８００μｍとした場合のシュミレーション結果である。Ｗｉは、ＮＭＯＳｉのゲート幅である。
【００２０】
ここで、比較のために図１のＮＭＯＳ１６および１７を含まない回路（図４）について説明する。図１と同様の部分には同符号を付しその説明を省略する。
【００２１】
図４において、入力信号ＩＮ１０およびＮＩ１１がそれぞれＨレベルの時、出力端子ＯＵＴがハイインピーダンス状態となる。この時、ＮＭＯＳ１４、１５の閾値電位を越える接地電位以下の電位（例えば、−Ｖｔ）が出力端子ＯＵＴに印加されれば、ＮＭＯＳ１４および１５が導通状態となり、電源電位ＶＤＤおよび接地電位ＧＮＤから出力端子ＯＵＴにノ電流ｉ５、ｉ６が流れ込む。この場合、ノード１００および１０１が接地電位以下にバイアスされないので、図５に示すように、電流ｉ３の２〜３倍の電流ｉ５、ｉ６が流れる。
【００２２】
このように、本発明の第１の実施例の出力バッファ回路によれば、ノード１００と出力端子ＯＵＴとの間にＮＭＯＳ１６を、ノード１０１と出力端子ＯＵＴとの間にＮＭＯＳ１７を接続し、それぞれのゲートを接地電位に接続したので、出力端子ＯＵＴに流れ込む電流を低減できる。従って、出力端子に過電流が流れ込むことによる基板電位の増加を低減でき、ひいては、基板電位の上昇によってメモリセルのトランスファーゲートおよびフィールドトランジスタの閾値が低下し、セル内に蓄積された電荷がリークするのを防止できる。
【００２３】
【実施例２】
図２は、本発明の第２の実施例の出力バッファ回路である。この出力バッファ回路の構成を、以下に説明する。図１と同じ構成には、同一の符号を付し、その説明を省略する。
【００２４】
ＮＭＯＳ１１とノード１００との間には抵抗１８が接続され、ＮＭＯＳ１３とノード１０１との間には抵抗１９が接続されている。
【００２５】
次に、図２の出力バッファ回路の動作について説明するが、図１の回路と同様な動作の説明を避け、ここでは、図１と異なる抵抗１８、１９に関する動作のみについて説明する。
【００２６】
出力端子ＯＵＴがハイインピーダンス状態となる場合、入力信号ＩＮ１０およびＩＮ１１は共にＨレベルである。このＨレベルの電位が、電源から供給される場合は、電源電圧の上昇に伴いＮＭＯＳ１１およびＮＭＯＳ１３のオン抵抗による電圧効果（α，βの大きさ）が小さくなりＮＭＯＳ１４を流れる電流ｉ３およびＮＭＯＳ１５を流れる電流ｉ５が大きくなる。しかしながら、図２の回路では、抵抗１８、および１９が付加されているので、ノード１００および１０１の電位の上昇（α、βが小さくなること）を防止できる。
【００２７】
このように、本発明の第２の実施例の出力バッファ回路では、ＮＭＯＳ１１とノード１００との間に抵抗１８を、ＮＭＯＳ１３とノード１０１との間に抵抗１９を接続したので、ＮＭＯＳ１１およびＮＭＯＳ１３に電源電位が印加され、電源電位の影響を緩和でき、電源電圧動作マージンが拡大する。
【００２８】
【実施例３】
図３は、本発明の第３の実施例の電流バッファ回路である。この出力バッファ回路の構成を、以下に説明する。図１と同じ構成には、同一の符号を付し、その説明を省略する。
【００２９】
ノード１００と出力端子ＯＵＴとの間にはコンデンサ２０が接続され、ノード１０１と出力端子ＯＵＴとの間にはコンデンサ２１が接続されている。
【００３０】
次に、図３の出力バッファ回路の動作について説明するが、図１の回路と同様な動作の説明を避け、ここでは、図１と異なるコンデンサ２０、２１に関する動作のみについて説明する。
【００３１】
出力端子ＯＵＴがハイインピーダンス状態となる場合に、出力端子ＯＵＴにＮＭＯＳ１４、１５の閾値電位を越える接地電位以下の電位が過渡的に印加された場合、例えば、入力波形がリンギングを発生するような場合である。
【００３２】
この場合、ノード１００と出力端子ＯＵＴとの間にコンデンサ２０が接続されているので、接地電位ＧＮＤからＮＭＯＳ１１およびコンデンサ２０を介して出力端子ＯＵＴに電流ｉ１ｄが流れる。また、同様にノード１０１と出力端子ＯＵＴとの間にコンデンサ２１が接続されているので、グランドからＮＭＯＳ１３およびコンデンサ２１を介して出力端子ＯＵＴに電流ｉ２ｄが流れる。
【００３３】
従って、出力端子ＯＵＴに入力される接地電位以下の信号レベルに瞬時に応答しＮＭＯＳ１４およびＮＭＯＳ１５に流れる電流ｉ３およびｉ４を小さくできる。
【００３４】
このように、本発明の第３の実施例の出力バッファ回路では、ノード１００と出力端子ＯＵＴとの間にコンデンサ２０を接続し、ノード１０１と出力端子ＯＵＴとの間にコンデンサ２１を接続したので、出力端子ＯＵＴに過渡的にＮＭＯＳ１４、１５の閾値電位を越える接地電位以下の電位（−Ｖｔ）が印加されても、ノード１００および１０１を接地電位以下の電位にバイアスすることができるので、高周波動作マージンが拡大する。
【図面の簡単な説明】
【図１】本発明の第１の実施例の出力バッファ回路図
【図２】本発明の第２の実施例の出力バッファ回路図
【図３】本発明の第３の実施例の出力バッファ回路図
【図４】比較のための参考出力バッファ回路図
【図５】印加電圧と電流特性との関係を示す図
【符号の説明】
１、２・・・インバータ
３、４・・・入力端子
１４、１５、１６、１７・・・ＮＭＯＳトランジスタ
１００、１０１・・・ノード
ＯＵＴ・・・出力端子
ＶＤＤ・・・電源電位
ＧＮＤ・・・接地電位
ｉ１、ｉ２、ｉ３、ｉ４、ｉ１ｄ、ｉ２ｄ・・・電流
１８、１９・・・抵抗
２０、２１・・・コンデンサ
【産業上の利用分野】
本発明は、半導体記憶装置、特にＤＲＡＭに使用される出力バッファ回路に関するものである。
【０００２】
【従来の技術】
従来の出力バッファ回路は、電源と出力端子との間に接続された第１のＮチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳという）と、接地と出力端子との間に接続された第２のＮＭＯＳとで構成される。この出力バッファ回路の出力端子の電位は、第１および第２のＮＭＯＳのゲートに印加される電位に対応して、ハイレベル、ロウレベルおよびハイインピーダンスの場合がある。
【０００３】
【発明が解決しようとする課題】
しかしながら、前記構成の回路では、出力がハイインピーダンス状態である場合に、出力端子に第１および第２のＮＭＯＳの閾値を越える接地電位以下の電位が印加されると第１および第２のＮＭＯＳが導通状態となり、電源および接地から出力端子に大電流が流れ込む。このため、基板電位が高くなり、メモリセルのホールドタイムが劣化するという問題点があった。
【０００４】
【問題点を解決するための手段】
第１の発明の半導体記憶装置は、第１の電位が印加された第１の電位ノードと、第２の電位が印加された第２の電位ノードと、出力端子と、第１および第２の入力端子と、前記第１の電位ノードと前記出力端子との間に接続された第１のトランジスタと、前記第２の電位ノードと前記出力端子との間に接続された第２のトランジスタと、前記第１の入力端子と前記第１のトランジスタのゲートとの間に接続された第１のインバータと、前記第２の入力端子と前記第２のトランジスタのゲートとの間に接続された第２のインバータと、前記第１のトランジスタのゲートと前記出力端子との間に接続され、そのゲートに前記第２の電位が印加されている第３のトランジスタと、前記第２のトランジスタのゲートと前記出力端子との間に接続され、そのゲートに前記第２の電位が印加されている第４のトランジスタとを有する。
【０００５】
第２の発明は、第１の発明の半導体記憶装置の前記第１および第２のインバータを、入力部、出力部、電源電位ノード、接地電位ノード、前記電源電位ノードと出力部との間に接続されたＰチャネル型ＭＯＳトランジスタ、前記出力部に接続された抵抗と、前記抵抗と前記接地電位ノードとの間に接続されたＮチャネル型ＭＯＳトランジスタとで構成した。
【０００６】
第３の発明は、第１の発明の半導体記憶装置に、さらに、前記第１のトランジスタのゲートと前記出力端子との間に接続された第１の電荷蓄積手段と、前記第２のトランジスタのゲートと前記出力端子との間に接続された第２の電荷蓄積手段とを設けた。
【０００７】
ここで、第１の電位ノードとは、例えば電源で、第２の電位ノードとは、例えばグランドである。また、電荷蓄積手段とは、例えばコンデンサである。
【０００８】
【作用】
前記回路構成では、前記第１のトランジスタのゲートと前記出力端子との間に接続され、そのゲートに前記第２の電位が印加されている第３のトランジスタと、前記第２のトランジスタのゲートと前記出力端子との間に接続され、そのゲートに前記第２の電位が印加されている第４のトランジスタとを設けたので、出力端子に大電流が流れるのを防止できる。
【０００９】
また、前記第１および第２のインバータの出力部とＰチャネル型ＭＯＳトランジスタとの間に抵抗を設けたので、出力端子に大電流が流れるのを防止できる。
【００１０】
さらに、前記第１および第２のトランジスタのゲートと前記出力端子との間にそれぞれ電荷蓄積手段とを設けたので、出力端子に大電流が流れるのを防止できる。
【００１１】
【実施例１】
図１は、本発明の第１の実施例の出力バッファ回路である。この出力バッファ回路の構成を、次に説明する。インバータ１は、電源電位ＶＤＤと接地電位ＧＮＤとの間に直列に接続されたＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）１０とＮＭＯＳ１１とを有する。このインバータ１の入力端子３には、入力信号ＩＮ１０が入力される。また、このインバータの出力端子は、ノード１００に接続されている。インバータ２は、電源電位ＶＤＤと接地電位ＧＮＤとの間に直列に接続されたＰＭＯＳ１２とＮＭＯＳ１３とを有する。このインバータ２の入力端子４には、入力信号ＩＮ１０が入力される。また、このインバータの出力端子は、ノード１０１に接続されている。
【００１２】
ＮＭＯＳ１４のドレインは電源電位ＶＤＤに接続され、ソースは、出力端子ＯＵＴに接続され、ゲートはノード１００に接続されている。また、ＮＭＯＳ１５のドレインは出力端子ＯＵＴに接続され、ソースは、接地電位ＧＮＤに接続され、ゲートはノード１０１に接続されている。
【００１３】
ＮＭＯＳ１６のソースはノード１００に接続され、ドレインは出力端子ＯＵＴに接続され、ゲートは接地電位ＧＮＤに接続されている。また、ＮＭＯＳ１７のドレインは出力端子ＯＵＴに接続され、ソースはノード１０１に接続され、ゲートは接地電位ＧＮＤに接続されている。
【００１４】
次に、図１の出力バッファ回路の動作について説明する。
【００１５】
ｉ）出力端子ＯＵＴがハイレベルの信号を出力する場合
入力端子３に入力される入力信号ＩＮ１０がハイレベル（以下Ｈレベルという）からロウレベル（以下Ｌレベルという）に遷移し、かつ、入力端子４から入力される入力信号ＩＮ１１がＨレベルに維持されている場合、ノード１００がＬレベルからＨレベルに変化し、ノード１０１はＬレベルを維持する。従って、ＮＭＯＳ１４は導通状態となり、ＮＭＯＳ１５は非導通状態となるので、出力端子ＯＵＴがＨレベルにプルアップされる。
【００１６】
ｉｉ）出力端子ＯＵＴがＬレベルの信号を出力する場合
入力端子３に入力される入力信号ＩＮ１０がＨレベルに維持され、かつ、入力端子４から入力される入力信号ＩＮ１１がＬレベルからＨレベル遷移する場合、ノード１００がＬレベルに維持され、ノード１０１はＬレベルからＨレベルに変化する。従って、ＮＭＯＳ１４は非導通状態となり、ＮＭＯＳ１５は導通状態となり、出力端子ＯＵＴがＬレベルにプルダウンされる。
【００１７】
ｉｉｉ）出力端子ＯＵＴがハイインピーダンス状態となる場合
入力端子３に入力される入力信号ＩＮ１０および入力端子４に入力される入力信号ＩＮ１１が共にＨレベルの場合は、ノード１００およびノード１０１は共にＬレベルとなる。従って、ＮＭＯＳ１４およびＮＭＯＳ１５は、共に非導通状態となり、出力端子ＯＵＴはハイインピーダンス状態となる。
【００１８】
ここで、出力端子がハイインピーダンス状態の場合に、出力端子ＯＵＴにＮＭＯＳ１４、１５の閾値電位（Ｖｔ）を越える接地電位以下の電位（例えば、−Ｖｔ）が印加された場合について次に説明する。
【００１９】
まず、ＮＭＯＳ１４、１５、１６および１７が導通状態となる。ＮＭＯＳ１６が導通状態となると、グランドからＮＭＯＳ１１およびＮＭＯＳ１６を介して出力端子ＯＵＴに電流ｉ１が流れる。この時、ノード１００の電位は、ＮＭＯＳ１１のオン抵抗により接地電位以下（−αＶ）にバイアスされる。従って、ＮＭＯＳ１４のゲートとソース間の電位差は、（−Ｖｔ＋α）Ｖとなる。ノード１０１の電位も、ＮＭＯＳ１３のオン抵抗により接地電位以下（−βＶ）にバイアスされ、ＮＭＯＳ１５のゲートとドレイン間の電位差は、（−Ｖｔ＋β）Ｖとなる。ここで、α、βは正である。また、ＮＭＯＳ１１、１３およびＮＭＯＳ１６、１７のゲート幅は、ＮＭＯＳ１４、１５のゲート幅に比較して各々１／２０および１／１０程度と小さくかつＮＭＯＳ１３とＮＭＯＳ１７は接地電位と出力端子間に直列接続されるのでｉ３、ｉ４よりｉ１、ｉ２のパス経路のオン抵抗値は大きくなる。接地電位に接続されているためＮＭＯＳ１６、１７のオン抵抗は比較的大きい。従って、図５（印加電圧と電流特性との関係を示す図）に示したように、出力端子印加電圧が−３Ｖの場合、電流ｉ１（ｉ２）は電流ｉ３の１／３程度に、ｉ４の１／２程度になる。ここで、図５は、ＶＤＤ＝６Ｖ、Ｗ１１＝Ｗ１３＝４０μｍ、Ｗ１６＝Ｗ１７＝８０μｍ、Ｗ１４＝Ｗ１５＝８００μｍとした場合のシュミレーション結果である。Ｗｉは、ＮＭＯＳｉのゲート幅である。
【００２０】
ここで、比較のために図１のＮＭＯＳ１６および１７を含まない回路（図４）について説明する。図１と同様の部分には同符号を付しその説明を省略する。
【００２１】
図４において、入力信号ＩＮ１０およびＮＩ１１がそれぞれＨレベルの時、出力端子ＯＵＴがハイインピーダンス状態となる。この時、ＮＭＯＳ１４、１５の閾値電位を越える接地電位以下の電位（例えば、−Ｖｔ）が出力端子ＯＵＴに印加されれば、ＮＭＯＳ１４および１５が導通状態となり、電源電位ＶＤＤおよび接地電位ＧＮＤから出力端子ＯＵＴにノ電流ｉ５、ｉ６が流れ込む。この場合、ノード１００および１０１が接地電位以下にバイアスされないので、図５に示すように、電流ｉ３の２〜３倍の電流ｉ５、ｉ６が流れる。
【００２２】
このように、本発明の第１の実施例の出力バッファ回路によれば、ノード１００と出力端子ＯＵＴとの間にＮＭＯＳ１６を、ノード１０１と出力端子ＯＵＴとの間にＮＭＯＳ１７を接続し、それぞれのゲートを接地電位に接続したので、出力端子ＯＵＴに流れ込む電流を低減できる。従って、出力端子に過電流が流れ込むことによる基板電位の増加を低減でき、ひいては、基板電位の上昇によってメモリセルのトランスファーゲートおよびフィールドトランジスタの閾値が低下し、セル内に蓄積された電荷がリークするのを防止できる。
【００２３】
【実施例２】
図２は、本発明の第２の実施例の出力バッファ回路である。この出力バッファ回路の構成を、以下に説明する。図１と同じ構成には、同一の符号を付し、その説明を省略する。
【００２４】
ＮＭＯＳ１１とノード１００との間には抵抗１８が接続され、ＮＭＯＳ１３とノード１０１との間には抵抗１９が接続されている。
【００２５】
次に、図２の出力バッファ回路の動作について説明するが、図１の回路と同様な動作の説明を避け、ここでは、図１と異なる抵抗１８、１９に関する動作のみについて説明する。
【００２６】
出力端子ＯＵＴがハイインピーダンス状態となる場合、入力信号ＩＮ１０およびＩＮ１１は共にＨレベルである。このＨレベルの電位が、電源から供給される場合は、電源電圧の上昇に伴いＮＭＯＳ１１およびＮＭＯＳ１３のオン抵抗による電圧効果（α，βの大きさ）が小さくなりＮＭＯＳ１４を流れる電流ｉ３およびＮＭＯＳ１５を流れる電流ｉ５が大きくなる。しかしながら、図２の回路では、抵抗１８、および１９が付加されているので、ノード１００および１０１の電位の上昇（α、βが小さくなること）を防止できる。
【００２７】
このように、本発明の第２の実施例の出力バッファ回路では、ＮＭＯＳ１１とノード１００との間に抵抗１８を、ＮＭＯＳ１３とノード１０１との間に抵抗１９を接続したので、ＮＭＯＳ１１およびＮＭＯＳ１３に電源電位が印加され、電源電位の影響を緩和でき、電源電圧動作マージンが拡大する。
【００２８】
【実施例３】
図３は、本発明の第３の実施例の電流バッファ回路である。この出力バッファ回路の構成を、以下に説明する。図１と同じ構成には、同一の符号を付し、その説明を省略する。
【００２９】
ノード１００と出力端子ＯＵＴとの間にはコンデンサ２０が接続され、ノード１０１と出力端子ＯＵＴとの間にはコンデンサ２１が接続されている。
【００３０】
次に、図３の出力バッファ回路の動作について説明するが、図１の回路と同様な動作の説明を避け、ここでは、図１と異なるコンデンサ２０、２１に関する動作のみについて説明する。
【００３１】
出力端子ＯＵＴがハイインピーダンス状態となる場合に、出力端子ＯＵＴにＮＭＯＳ１４、１５の閾値電位を越える接地電位以下の電位が過渡的に印加された場合、例えば、入力波形がリンギングを発生するような場合である。
【００３２】
この場合、ノード１００と出力端子ＯＵＴとの間にコンデンサ２０が接続されているので、接地電位ＧＮＤからＮＭＯＳ１１およびコンデンサ２０を介して出力端子ＯＵＴに電流ｉ１ｄが流れる。また、同様にノード１０１と出力端子ＯＵＴとの間にコンデンサ２１が接続されているので、グランドからＮＭＯＳ１３およびコンデンサ２１を介して出力端子ＯＵＴに電流ｉ２ｄが流れる。
【００３３】
従って、出力端子ＯＵＴに入力される接地電位以下の信号レベルに瞬時に応答しＮＭＯＳ１４およびＮＭＯＳ１５に流れる電流ｉ３およびｉ４を小さくできる。
【００３４】
このように、本発明の第３の実施例の出力バッファ回路では、ノード１００と出力端子ＯＵＴとの間にコンデンサ２０を接続し、ノード１０１と出力端子ＯＵＴとの間にコンデンサ２１を接続したので、出力端子ＯＵＴに過渡的にＮＭＯＳ１４、１５の閾値電位を越える接地電位以下の電位（−Ｖｔ）が印加されても、ノード１００および１０１を接地電位以下の電位にバイアスすることができるので、高周波動作マージンが拡大する。
【図面の簡単な説明】
【図１】本発明の第１の実施例の出力バッファ回路図
【図２】本発明の第２の実施例の出力バッファ回路図
【図３】本発明の第３の実施例の出力バッファ回路図
【図４】比較のための参考出力バッファ回路図
【図５】印加電圧と電流特性との関係を示す図
【符号の説明】
１、２・・・インバータ
３、４・・・入力端子
１４、１５、１６、１７・・・ＮＭＯＳトランジスタ
１００、１０１・・・ノード
ＯＵＴ・・・出力端子
ＶＤＤ・・・電源電位
ＧＮＤ・・・接地電位
ｉ１、ｉ２、ｉ３、ｉ４、ｉ１ｄ、ｉ２ｄ・・・電流
１８、１９・・・抵抗
２０、２１・・・コンデンサ
Claims (3)
- 第１の電位が印加された第１の電位ノードと、
第２の電位が印加された第２の電位ノードと、
出力端子と、
第１および第２の入力端子と、
前記第１の電位ノードと前記出力端子との間に接続された第１のトランジスタと、
前記第２の電位ノードと前記出力端子との間に接続された第２のトランジスタと、
前記第１の入力端子と前記第１のトランジスタのゲートとの間に接続された第１のインバータと、
前記第２の入力端子と前記第２のトランジスタのゲートとの間に接続された第２のインバータと、
前記第１のトランジスタのゲートと前記出力端子との間に接続され、そのゲートに前記第２の電位が印加されている第３のトランジスタと、
前記第２のトランジスタのゲートと前記出力端子との間に接続され、そのゲートに前記第２の電位が印加されている第４のトランジスタと、
前記第１のトランジスタのゲートと前記出力端子との間に接続された第１の電荷蓄積手段と、
前記第２のトランジスタのゲートと前記出力端子との間に接続された第２の電荷蓄積手段と、
を有することを特徴とする半導体記憶装置。 - 前記第１及び第２の電荷蓄積手段は、コンデンサであることを特徴とする請求項１記載の半導体記憶装置。
- 前記第１及び第２のトランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項２記載の半導体記憶装置。
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