JP7465200B2 - 遅延回路 - Google Patents
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- 230000007704 transition Effects 0.000 description 24
- 238000010586 diagram Methods 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 12
- 230000000694 effects Effects 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 5
- 230000001419 dependent effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
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Description
図1は、本発明の第1の実施形態に係る遅延回路の一例である遅延回路10Aの回路図である。
入力端子Tiにローレベル(以下、「Lレベル」とする。)の電圧が入力されると、PMOSトランジスタQ1はオンし、NMOSトランジスタQ2はオフするため、PMOSトランジスタQ4のゲート及びNMOSトランジスタQ5のゲートには、電圧VDD、すなわちハイレベル(以下、「Hレベル」とする。)の電圧が供給される。従って、PMOSトランジスタQ4はオフし、NMOSトランジスタQ5はオンし、出力端子Toから出力される電圧の電圧レベルはLレベルとなる。
図2は、本発明の第2の実施形態に係る遅延回路の一例である遅延回路10Bの回路図である。
図3は、本発明の第3の実施形態に係る遅延回路の一例である遅延回路10Cの回路図である。
図4は、本発明の第4の実施形態に係る遅延回路の一例である遅延回路10Dの回路図である。
10A~10G 遅延回路
21 容量
22 定電流源(第1の定電流源)
31 抵抗
41 インバータ
51 定電流源(第2の定電流源)
Q1 PMOSトランジスタ(第1のトランジスタ)
Q2 NMOSトランジスタ(第2のトランジスタ)
Q3 PMOSトランジスタ(抵抗体、ダイオード)
Q4 PMOSトランジスタ(第4のトランジスタ)
Q5 NMOSトランジスタ(第3のトランジスタ)
Q7 PMOSトランジスタ(第5のトランジスタ)
Q8 NMOSトランジスタ(第6のトランジスタ)
Q9 PMOSトランジスタ(第7のトランジスタ)
Claims (6)
- 入力端子に接続されるゲートと、第1の電源電圧を供給する電源端子に接続されるソースと、ドレインとを有する第1のトランジスタと、
前記第1の電源電圧を供給する電源端子に接続される第1端と、前記第1のトランジスタのドレインに接続される第2端とを有する容量と、
前記第1のトランジスタのゲート及び前記入力端子に接続されるゲートと、前記第1のトランジスタのドレイン及び前記容量の第2端に接続されるドレインと、ソースとを有する第2のトランジスタと、
前記第2のトランジスタのソースと、前記第1の電源電圧とは異なる第2の電源電圧を供給する電源端子との間に接続され、前記第2のトランジスタを介して接続される前記容量を充電する定電流を供給する第1の定電流源と、
前記第1のトランジスタのドレインと、前記第2のトランジスタのドレインと、前記容量の第2端との節点に接続されるゲートと、前記第2の電源電圧を供給する電源端子に接続されるソースと、ドレインとを有する第3のトランジスタと、
前記節点及び前記第3のトランジスタのゲートに接続されるゲートと、前記第3のトランジスタのドレイン及び出力端子に接続されるドレインと、ソースとを有する第4のトランジスタと、
前記第1の電源電圧を供給する電源端子と前記第4のトランジスタのソースとを通電可能に接続し、前記容量の充電が開始された後に電圧降下を生じる抵抗体と、を備え、
前記第1のトランジスタと前記第4のトランジスタとは、p型及びn型の一方である第1の導電型のMOSトランジスタであり、
前記第2のトランジスタ及び前記第3のトランジスタは、p型及びn型の他方である第2の導電型のMOSトランジスタであることを特徴とする遅延回路。 - 前記第4のトランジスタのドレインと前記出力端子との間にさらに接続される第5のトランジスタ及び第6のトランジスタと、
第1端及び第2端を有する抵抗と、を備え、
前記第5のトランジスタは、前記第4のトランジスタのドレインと接続されるゲートと、前記第1の電源電圧を供給する電源端子に接続されるソースと、前記抵抗の第1端と接続されるドレインと、を有する前記第1の導電型のMOSトランジスタであり、
前記第6のトランジスタは、前記第5のトランジスタのゲート及び前記第4のトランジスタのドレインと接続されるゲートと、前記第2の電源電圧を供給する電源端子に接続されるソースと、前記抵抗の第2端及び前記出力端子と接続されるドレインと、を有する前記第2の導電型のMOSトランジスタである請求項1に記載の遅延回路。 - 前記抵抗体は、前記第4のトランジスタのソースと接続される第1端と、前記第1の電源電圧を供給する電源端子と接続される第2端とを有するダイオードであって、
前記第6のトランジスタのドレインと前記抵抗の第2端と前記出力端子とに接続されるゲートと、前記第1の電源電圧を供給する電源端子に接続されるソースと、前記第4のトランジスタのソース及び前記ダイオードの第1端に接続されるドレインとを有する第7のトランジスタを備える請求項2に記載の遅延回路。 - 前記抵抗体は、前記第4のトランジスタのソースと接続される第1端と、前記第1の電源電圧を供給する電源端子と接続される第2端とを有するダイオードであって、
ゲートと、前記第1の電源電圧を供給する電源端子に接続されるソースと、前記第4のトランジスタのソース及び前記ダイオードの第1端に接続されるドレインとを有する第7のトランジスタと、
前記第4のトランジスタのドレインと接続される入力端と、前記第7のトランジスタのゲートと接続される出力端とを有するインバータと、
を備える請求項1に記載の遅延回路。 - 前記抵抗体は、前記第4のトランジスタのソースと接続される第1端と、前記第1の電源電圧を供給する電源端子と接続される第2端とを有するダイオードであって、
ゲートと、前記第1の電源電圧を供給する電源端子に接続されるソースと、前記第4のトランジスタのソース及び前記ダイオードの第1端に接続されるドレインとを有する第7のトランジスタを備え、
前記第7のトランジスタのゲートには、前記第4のトランジスタのドレインから出力される電圧に基づく電圧が供給される請求項1又は2に記載の遅延回路。 - 前記第4のトランジスタのドレインと前記第3のトランジスタのドレインとの間に接続される第2の定電流源を備える請求項1から5の何れか一項に記載の遅延回路。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020190639A JP7465200B2 (ja) | 2020-11-17 | 2020-11-17 | 遅延回路 |
KR1020210142545A KR20220067490A (ko) | 2020-11-17 | 2021-10-25 | 지연 회로 |
CN202111261435.8A CN114513197A (zh) | 2020-11-17 | 2021-10-28 | 延迟电路 |
US17/516,726 US11437984B2 (en) | 2020-11-17 | 2021-11-02 | Delay circuit |
TW110141535A TW202222037A (zh) | 2020-11-17 | 2021-11-08 | 延遲電路 |
EP21207676.4A EP4002690A1 (en) | 2020-11-17 | 2021-11-11 | Delay circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020190639A JP7465200B2 (ja) | 2020-11-17 | 2020-11-17 | 遅延回路 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2022079823A JP2022079823A (ja) | 2022-05-27 |
JP2022079823A5 JP2022079823A5 (ja) | 2023-04-26 |
JP7465200B2 true JP7465200B2 (ja) | 2024-04-10 |
Family
ID=78598891
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020190639A Active JP7465200B2 (ja) | 2020-11-17 | 2020-11-17 | 遅延回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US11437984B2 (ja) |
EP (1) | EP4002690A1 (ja) |
JP (1) | JP7465200B2 (ja) |
KR (1) | KR20220067490A (ja) |
CN (1) | CN114513197A (ja) |
TW (1) | TW202222037A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102480273B1 (ko) * | 2020-12-03 | 2022-12-23 | 주식회사 지2터치 | P형 트랜지스터를 포함하는 프로그램 가능한 전압이 인가되는 터치 스크린 |
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JP2003273712A (ja) | 2002-03-15 | 2003-09-26 | Nec Electronics Corp | 遅延回路と半導体記憶装置及び遅延方法と半導体記憶装置の制御方法 |
JP5110396B2 (ja) | 2009-02-26 | 2012-12-26 | ブラザー工業株式会社 | 画像形成装置 |
JP5304464B2 (ja) | 2008-09-11 | 2013-10-02 | 株式会社安川電機 | エンコーダ付モータ |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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KR100331257B1 (ko) * | 1998-06-30 | 2002-08-21 | 주식회사 하이닉스반도체 | 일정한지연을갖는지연회로 |
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JP5195547B2 (ja) | 2009-03-13 | 2013-05-08 | 富士電機株式会社 | 半導体装置 |
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TW201317551A (zh) * | 2011-10-19 | 2013-05-01 | Ili Technology Corp | 溫度感測裝置 |
JP2013110661A (ja) | 2011-11-24 | 2013-06-06 | Elpida Memory Inc | 半導体装置 |
US8624652B1 (en) * | 2012-07-02 | 2014-01-07 | Sandisk Technologies Inc. | Accurate low-power delay circuit |
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CN107112890B (zh) | 2014-10-27 | 2019-08-09 | 德克萨斯仪器股份有限公司 | 具有温度、工艺和电压补偿的死区时间延迟的电路、dc-dc转换系统以及集成电路 |
-
2020
- 2020-11-17 JP JP2020190639A patent/JP7465200B2/ja active Active
-
2021
- 2021-10-25 KR KR1020210142545A patent/KR20220067490A/ko active Search and Examination
- 2021-10-28 CN CN202111261435.8A patent/CN114513197A/zh active Pending
- 2021-11-02 US US17/516,726 patent/US11437984B2/en active Active
- 2021-11-08 TW TW110141535A patent/TW202222037A/zh unknown
- 2021-11-11 EP EP21207676.4A patent/EP4002690A1/en active Pending
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JP5110396B2 (ja) | 2009-02-26 | 2012-12-26 | ブラザー工業株式会社 | 画像形成装置 |
Also Published As
Publication number | Publication date |
---|---|
KR20220067490A (ko) | 2022-05-24 |
EP4002690A1 (en) | 2022-05-25 |
JP2022079823A (ja) | 2022-05-27 |
CN114513197A (zh) | 2022-05-17 |
US20220158630A1 (en) | 2022-05-19 |
TW202222037A (zh) | 2022-06-01 |
US11437984B2 (en) | 2022-09-06 |
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Legal Events
Date | Code | Title | Description |
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A521 | Request for written amendment filed |
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