JP4971699B2 - 遅延回路 - Google Patents

Description

本発明は遅延回路に関し、特に温度に依存した遅延特性を有する遅延回路に関する。

半導体装置は、一般的に各種特性が温度に伴い変化する温度特性を有している。この温度特性の１つに信号遅延特性がある。この信号遅延特性は、従来のように動作電源電圧が高い場合は、温度が高くなるにしたがって遅延が大きくなる正温度特性となる。しかし、動作電源電圧が低下した場合、遅延特性は、温度が低くなるにしたがって大きくなる負温度特性となる。一方、半導体装置では、信号のタイミング調整のために遅延回路が用いられる。この遅延回路においても、動作電源電圧の低電圧化に伴い、遅延特性が負温度特性となる。

近年、半導体装置では、動作電源電圧の低電圧化が進んでいる。特に、携帯機器等に搭載されるメモリ、あるいはロジックデバイスでは低電圧化による消費電力の削減要求が高まっている。そのため、このような半導体装置では、信号遅延特性の負温度特性が顕著になってきている。信号遅延特性の負温度特性が大きくなると、外部から入力される信号とタイミング調整が困難になり、動作速度を低下させなければならない問題がある。そこで、遅延回路の遅延特性の負温度特性を軽減する技術が特許文献１（従来例）に開示されている。

遅延回路は、一般的に複数の遅延回路を多段接続した多段遅延回路として形成される。従来例の多段遅延回路１００の回路図を図１５に示す。図１５に示すように、従来の多段遅延回路１００は、遅延回路１０１、１０２が直列に接続されている。遅延回路１０１、１０２は、それぞれインバータＩＮＶの出力に抵抗ＲとＭＯＳトランジスタＭＣで形成されるコンデンサが接続されている。

従来の多段遅延回路１００で使用されるコンデンサは、ＭＯＳトランジスタＭＣの寄生容量を用いて形成される。このコンデンサの容量値は、ＭＯＳトランジスタＭＣが非導通状態では小さく、導通状態では大きくなる。ＭＯＳトランジスタＭＣの閾値電圧は、温度特性を有している。

例えば、ＰＭＯＳトランジスタで形成されるＭＯＳトランジスタＭＣの閾値電圧は、温度が高くなるにしたがって高くなる。一方、ＮＭＯＳトランジスタで形成されるＭＯＳトランジスタＭＣの閾値電圧は、温度が高くなるにしたがって低くなる。つまり、コンデンサの容量値は、高温になるにしたがって容量値が大きくなる電圧範囲が広がる。これによって、抵抗Ｒとコンデンサとによって決まる時定数は、温度が高くなるにしたがって大きくなる。また、遅延回路１０１、１０２の出力信号の遅延時間も温度が高くなるにしたがって長くなる。つまり、従来の多段遅延回路１００は、ＭＯＳトランジスタＭＣの寄生容量の温度特性を用いることで、遅延回路全体の遅延特性の負温度特性を軽減する。

また、従来の多段遅延回路１００は、リセットトランジスタＲＴｒを有している。遅延回路１０１のリセットトランジスタＲＴｒは、遅延回路１０１の出力信号の立ち上がりを急速に行う。一方、遅延回路１０２のリセットトランジスタＲＴｒは、遅延回路１０２の出力信号の立ち下がりを急速に行う。つまり、リセットトランジスタＲＴｒは、遅延回路１０１、１０２の出力信号の立ち上がり、あるいは立ち下がりのいずれか一方の動作を急速に行う。
特開２００３−２７３７１２号公報

従来の多段遅延回路１００は、遅延させた信号を次段に接続される遅延回路のインバータＩＮＶに入力していた。また、各遅延回路は、それぞれが反転回路となっている。例えば、前段の遅延回路が立ち上がりエッジを遅延させるものである場合、その遅延回路は、入力信号の立ち上がりエッジを遅延させた立ち下がりエッジを出力する。そして、次段の遅延回路は、前段の遅延回路の立ち下がりエッジを遅延させた立ち上がりエッジを出力する。

しかしながら、従来の多段遅延回路１００は、入力信号ＩＮに応じて、リセットトランジスタＲＴｒか非導通状態となる。これによって、各遅延回路の出力の変化が開始されるタイミングは、インバータＩＮＶの出力が変化するタイミングとなる。インバータＩＮＶの出力は、初段の遅延回路１０１の場合、ＮＭＯＳトランジスタＮ１が導通状態となった後、ＰＭＯＳトランジスタＰ１が非導通状態になることでインバータＩＮＶの出力が変化する。ここで、ＮＭＯＳトランジスタＮ１は高閾値のトランジスタであり、ＰＭＯＳトランジスタＰ１は低閾値のトランジスタである。しかし、ＮＭＯＳトランジスタＮ１が導通状態となった後に、ＰＭＯＳトランジスタが非導通状態となるまでに遅延時間が生じる。この遅延時間がインバータの遅延時間の原因となる。また、次段の遅延回路１０２の場合、ＰＭＯＳトランジスタＰ２が導通状態となった後、ＮＭＯＳトランジスタＮ２が非導通状態になることでインバータＩＮＶの出力が変化する。ここで、ＰＭＯＳトランジスタＰ２は高閾値のトランジスタであり、ＮＭＯＳトランジスタＮ２は低閾値のトランジスタである。しかし、ＮＭＯＳトランジスタＮ１が導通状態となった後に、ＰＭＯＳトランジスタが非導通状態となるまでに遅延時間が生じる。この遅延時間がインバータの遅延時間の原因となる。

ここで、従来の多段遅延回路１００の動作のタイミングチャートを図１６に示す。図１６に示すように、従来の多段遅延回路１００は、各遅延回路のインバータＩＮＶの入力が変化した後に遅延時間Ａを有し出力が変化する。この遅延時間Ａは、インバータＩＮＶの遅延時間であるため、トランジスタの閾値の温度特性に起因した温度特性を有している。なお、遅延時間Ａの温度特性は他の回路と同様に負の温度特性となる。つまり、この遅延時間Ａの負温度特性が、抵抗とコンデンサとによって生成される遅延時間の正温度特性よりも大きくなる場合、従来の多段遅延回路１００は、回路全体で生成する遅延時間を正の温度特性とすることができない。つまり、従来の遅延回路では、抵抗とコンデンサとによって生成される正温度特性の遅延時間をインバータＩＮＶの負の温度特性で打ち消してしまう問題が発生する。また、多段遅延回路１００が生成する遅延時間の温度特性は、インバータＩＮＶの遅延時間の負温度特性と抵抗及びコンデンサによって生成される正温度特性との合成となるため、遅延時間の計算が複雑になり、遅延時間を精度良く設定することが困難になる問題がある。

本発明にかかる遅延回路は、入力信号に対する出力信号の遅延時間を設定する遅延時間設定回路と、前記遅延時間設定回路の入力端子に接続され、前記遅延時間設定回路の入力端子に第１の電圧を設定する第１のトランジスタと、前記遅延時間設定回路の出力端子に接続され、前記遅延時間設定回路の出力を第２の電圧にリセットし、前記第１の電圧が設定された後に前記遅延時間設定回路の出力端子のリセットを解除する第２のトランジスタとを有するものである。

本発明にかかる遅延回路によれば、第２のトランジスタによって、遅延時間設定回路の出力端子を第２の電圧（例えば、リセット電圧）でリセットし、第１のトランジスタによって、遅延時間設定回路の入力端子に第１の電圧（例えば、入力電圧）を設定する。その後、遅延時間設定回路の出力端子のリセットを解除する。そして、このリセット解除に応じて、遅延時間設定回路の出力電圧は、リセット電圧から入力電圧に変化する。このとき、遅延時間設定回路の出力電圧は、設定された遅延時間に応じて出力電圧が変化したと認識される電圧に遷移する。つまり、本発明にかかる遅延回路は、遅延時間設定回路の入力電圧を設定した後に、リセット解除を行い、このリセット解除に基づき遅延時間設定回路の出力信号の変化を開始する。これによって、本発明にかかる遅延回路が生成する遅延時間は、従来の遅延回路のようにインバータＩＮＶに起因する遅延時間を含まないため、遅延時間設定回路で設定される時間とほぼ同じになる。従って、１段の遅延回路が生成する遅延時間は、リセット解除タイミングを基準として遅延時間を計算することが可能である。また、基準となるタイミングと遅延時間とを設計段階で精度良く設計することで、精度の高い遅延時間の設定が可能である。さらに、遅延時間設定回路で生成する遅延時間を正の温度特性とすることで、遅延回路で生成される遅延時間を正の温度特性とすることが可能である。

また、遅延時間設定回路の出力信号を次段に接続される遅延回路のリセット解除信号とし、遅延回路を多段に接続することで、回路全体の遅延時間は、各段の遅延時間設定回路で設定された遅延時間の和とすることができる。これによって、本発明にかかる遅延回路は、正の温度特性を有する大きな遅延時間を設定することが可能である。

本発明にかかる遅延回路によれば、信号の遅延時間を精度良く設定し、信号遅延特性を正温度特性とすることが可能である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に実施の形態１の多段遅延回路１の回路図を示す。図１に示すように、多段遅延回路１は、例えば遅延回路１０、１１が直列に接続されている。遅延回路１０、１１は、それぞれ第１、第２のトランジスタ、遅延時間設定回路を有している。

遅延回路１０の第１のトランジスタは、例えばセットトランジスタＳＴｒ１０であって、ＮＭＯＳトランジスタで形成される。また、セットトランジスタＳＴｒ１０は、ドレインが遅延時間設定回路ＤＣ１０の入力に接続され、ソースが接地電位ＶＳＳに接続されている。セットトランジスタＳＴｒ１０のゲートには、入力信号ＩＮが入力されている。実施の形態１にかかるセットトランジスタＳＴｒ１０は、製造プロセスにおいて標準的に形成されるトランジスタよりも閾値電圧Ｖｔｈが小さいトランジスタが使用される。

遅延回路１０の第２のトランジスタは、例えばリセットトランジスタＲＴｒ１０であって、ＰＭＯＳトランジスタで形成される。また、リセットトランジスタＲＴｒ１０は、ドレインが遅延時間設定回路ＤＣ１０の出力に接続され、ソースが電源電位ＶＤＤに接続されている。リセットトランジスタＲＴｒ１０のゲートには、入力信号ＩＮが入力されている。実施の形態１にかかるリセットトランジスタＲＴｒ１０は、製造プロセスにおいて標準的に形成されるトランジスタよりも閾値電圧Ｖｔｈが小さいトランジスタが使用される。

一方、遅延回路１０の遅延時間設定回路ＤＣ１０は、抵抗Ｒ１０と容量トランジスタＣＴｒ１０（遅延回路１０では、ＰＭＯＳトランジスタが用いられる。）を有している。抵抗Ｒ１０の一端は、遅延時間設定回路ＤＣ１０の入力端子Ｄｉｎ１０となっている。抵抗Ｒ１０の他端は、遅延時間設定回路ＤＣ１０の出力端子Ｄｏｕｔ１０となっている。また、抵抗１０の他端には、容量トランジスタＣＴｒ１０のゲートが接続される。容量トランジスタＣＴｒ１０のソース及びドレインは電源電位ＶＤＤに接続されている。容量トランジスタＣＴｒ１０の容量値について詳しくは後述する。

遅延回路１１の第１のトランジスタは、例えばセットトランジスタＳＴｒ１１であって、ＰＭＯＳトランジスタで形成される。また、セットトランジスタＳＴｒ１１は、ドレインが遅延時間設定回路ＤＣ１１の入力に接続され、ソースが電源電位ＶＤＤに接続されている。セットトランジスタＳＴｒ１１のゲートには、遅延時間設定回路ＤＣ１０の入力信号が入力されている。セットトランジスタＳＴｒ１１は、製造プロセスにおいて標準的に形成されるトランジスタの閾値電圧を有するトランジスタである。

遅延回路１１の第２のトランジスタは、例えばリセットトランジスタＲＴｒ１１であって、ＮＭＯＳトランジスタで形成される。また、リセットトランジスタＲＴｒ１１は、ドレインが遅延時間設定回路ＤＣ１１の出力に接続され、ソースが接地電位ＶＳＳに接続されている。リセットトランジスタＲＴｒ１１のゲートには、遅延時間設定回路ＤＣ１０の出力信号が入力されている。リセットトランジスタＲＴｒ１１は、製造プロセスにおいて標準的に形成されるトランジスタの閾値電圧を有するトランジスタである。

一方、遅延回路１１の遅延時間設定回路ＤＣ１１は、抵抗Ｒ１１と容量トランジスタＣＴｒ１１（遅延回路１１では、ＮＭＯＳトランジスタが用いられる。）を有している。抵抗Ｒ１１の一端は、遅延時間設定回路ＤＣ１１の入力端子Ｄｉｎ１１となっている。抵抗Ｒ１１の他端は、遅延時間設定回路ＤＣ１１の出力端子Ｄｏｕｔ１１となっており、多段遅延回路１の出力端子ＯＵＴに接続されている。また、抵抗Ｒ１１の他端には、容量トランジスタＣＴｒ１１のゲートが接続される。容量トランジスタＣＴｒ１１のソース及びドレインは接地電位ＶＳＳに接続されている。容量トランジスタＣＴｒ１１の容量値について詳しくは後述する。

容量トランジスタＣＴｒ１０、ＣＴｒ１１は、ゲートの寄生容量によってコンデンサを形成している。このコンデンサの容量値は、ゲートに印加される電圧値の変動に応じて変動するソース／ドレイン領域とウェル領域との間に形成される空乏層の幅に基づき変動する。例えば、容量トランジスタＣＴｒ１０としてＰＭＯＳトランジスタを使用した場合、ゲートに電源電位ＶＤＤが印加されているときは容量値が小さく、ゲートに接地電位ＶＳＳが印加されているときは容量値が大きくなる。また、容量トランジスタＣＴｒ１１としてＮＭＯＳトランジスタを使用した場合、ゲートに接地電位ＶＳＳが印加されているときは容量値が小さく、ゲートに電源電位ＶＤＤが印加されているときは容量値が大きくなる。

ここで、遅延時間設定回路ＤＣ１０について詳細に説明する。遅延時間設定回路ＤＣ１０は、入力端子Ｄｉｎ１０に第１の電圧（例えば、入力電圧）が設定され、出力端子Ｄｏｕｔ１０に第２の電圧（例えば、リセット電圧）が設定される。この状態において、リセットトランジスタＲＴｒ１０がリセットを解除すると、出力端子Ｄｏｕｔ１０出力電圧は、出力端子Ｄｏｕｔ１０の出力電圧は、リセット電圧から入力電圧に向かって遷移する。このとき、出力電圧は、抵抗Ｒ１０と容量トランジスタＣＴｒ１０の容量値で決まる時定数に基づき設定される曲線に沿って変動する。なお、リセット解除は、入力電圧が設定された後に行われることが好ましい。本実施の形態においては、初段に配置されるセットトランジスタＳＴｒ１０とリセットトランジスタＲＴｒ１０とが低Ｖｔｈのトランジスタとなっている。これによって、入力電圧を設定するタイミングとリセット解除のタイミングとの時間差を大きくしている。

遅延時間設定回路ＤＣ１０の出力電圧の変動曲線の一例を図２に示す。図２では、高温、室温、低温の３種類の周囲温度毎に変動曲線を示した。ここで、高温とは、例えば製品の使用限界温度のうち高い温度である。低温とは、例えば製品の使用限界温度のうち低い温度である。室温とは、例えば２７℃程度の温度である。また、図２に示す曲線は、縦軸に出力電圧ＶＯＵＴの電圧値を示し、横軸に経過時間Ｔｉｍｅを示した。縦軸と横軸の交点が変化開始時点となる。

まず、周囲温度が室温の場合の変動曲線について説明する。出力電圧の変化が開始された時点において、出力電圧は、電源電位ＶＤＤである。そのため、小さな容量値と抵抗Ｒ１０とによって決まる時定数に基づき、出力電圧は、急峻に低下する。続いて、出力電圧が室温状態におけるＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐ（室温）を下回ると、容量値が大きくなる。これによって、出力電圧がＶＤＤ−Ｖｔｈｐ（室温）を下回る領域では、出力電圧の降下は緩やかになる。遅延時間設定回路ＤＣ１０の出力は、ＮＭＯＳトランジスタで形成されるリセットトランジスタＲＴｒ１１のゲートに入力される。そのため、ＮＭＯＳトランジスタの室温状態における閾値電圧Ｖｔｈｎ（室温）を出力電圧が下回る時点で、次段の遅延回路１１は、遅延時間設定回路ＤＣ１０の出力が変化したと認識する。ここで、室温状態における遅延時間設定回路ＤＣ１０の出力の変化開始から、次段の素子が出力信号の変化を認識するまでの時間を遅延時間ＤＴ２とする。

続いて、周囲温度が高温の場合の変動曲線について説明する。出力電圧の変化が開始された時点において、出力電圧は、電源電位ＶＤＤである。そのため、小さな容量値と抵抗Ｒ１０とによって決まる時定数に基づき、出力電圧は、急峻に低下する。続いて、出力電圧が高温状態におけるＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐ（高温）を下回ると、容量値が大きくなる。これによって、出力電圧がＶＤＤ−Ｖｔｈｐ（高温）を下回る領域では、出力電圧の降下は緩やかになる。ここで、高温状態におけるＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐ（高温）は、室温状態におけるＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐ（室温）よりも高い電圧である。そのため、高温状態においては、室温状態よりも出力信号が急峻に変化する時間が短く、緩やかに変化する時間が長い。出力信号の変化は、ＮＭＯＳトランジスタの高温状態における閾値電圧Ｖｔｈｎ（高温）を出力電圧が下回る時点で認識される。ここで、高温状態における遅延時間設定回路ＤＣ１０の出力の変化開始から、次段の素子が出力信号の変化を認識するまでの時間を遅延時間ＤＴ３とする。

一方、周囲温度が低温の場合の変動曲線について説明する。出力電圧の変化が開始された時点において、出力電圧は、電源電位ＶＤＤである。そのため、小さな容量値と抵抗Ｒ１０とによって決まる時定数に基づき、出力電圧は、急峻に低下する。続いて、出力電圧が低温状態におけるＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐ（低温）を下回ると、容量値が大きくなる。これによって、出力電圧がＶＤＤ−Ｖｔｈｐ（低温）を下回る領域では、出力電圧の降下は緩やかになる。ここで、低温状態におけるＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐ（低温）は、室温状態におけるＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐ（室温）よりも低い電圧である。そのため、低温状態においては、室温状態よりも出力信号が急峻に変化する時間が長く、緩やかに変化する時間が短い。出力信号の変化は、ＮＭＯＳトランジスタの低温状態における閾値電圧Ｖｔｈｎ（低温）を出力電圧が下回る時点で認識される。ここで、低温状態における遅延時間設定回路ＤＣ１０の出力の変化開始から、次段の素子が出力信号の変化を認識するまでの時間を遅延時間ＤＴ１とする。図２に示すように、各温度における遅延時間の関係は、ＤＴ１＜ＤＴ２＜ＤＴ３となっており、周囲温度が高温になるほど遅延時間が大きくなることがわかる。

また、遅延時間設定回路ＤＣ１１の出力電圧の変動曲線の一例を図３に示す。図３においても、図２と同様に、高温、室温、低温の３種類の周囲温度毎に変動曲線を示した。また、図３に示す曲線は、縦軸に出力電圧ＶＯＵＴの電圧値を示し、横軸に経過時間Ｔｉｍｅを示した。縦軸と横軸の交点が変化開始時点となる。

図３に示すように、遅延時間設定回路ＤＣ１０の出力は、電源電位ＶＤＤから接地電位ＶＳＳに向かって変化していたのに対し、遅延時間設定回路ＤＣ１１の出力は、接地電位ＶＳＳから電源電位ＶＤＤに向かって変化する。各温度における遅延時間設定回路ＤＣ１１の遅延時間の関係も、遅延時間設定回路ＤＣ１０と同様に、ＤＴ１＜ＤＴ２＜ＤＴ３となっている。つまり、遅延時間設定回路ＤＣ１１においても、遅延時間設定回路ＤＣ１０と同様に高温になるほどに遅延時間が大きくなる。

本実施の形態の多段遅延回路１は、遅延時間設定回路の上記のような特性を効率よく利用することが可能である。ここで、多段遅延回路１の動作について説明する。図４に多段遅延回路１のタイミングチャートを示す。図４に示すように、多段遅延回路１は、タイミングＴ１０で、入力信号ＩＮが立ち上がると、セットトランジスタＳＴｒ１０が導通状態となり、遅延時間設定回路ＤＣ１０の入力端子に第１の電圧（例えば、入力電圧であって、接地電位ＶＳＳの電位を有する電圧）を設定する。続いて、リセットトランジスタＲＴｒ１０が非導通状態となり、遅延時間設定回路ＤＣ１０の出力のリセットを解除する。遅延時間設定回路ＤＣ１０の出力端子は、リセット状態において第２の電圧（例えば、リセット電圧であって、電源電位ＶＤＤの電位を有する電圧）が印加されている。リセットが解除されると、遅延時間設定回路ＤＣ１０の出力電圧は、抵抗Ｒ１０と容量トランジスタＣＴｒ１０の容量値とに基づき変化し、入力電圧の電圧値となる。なお、本実施の形態においては、セットトランジスタＳＴｒ１０の閾値電圧がリセットトランジスタＲＴｒ１０の閾値電圧よりも低い。これによって、入力信号ＩＮがロウレベルからハイレベルに変化する場合、遅延時間設定回路ＤＣ１０の入力電圧が先に設定され、遅れてリセットが解除される動作となる。

一方、遅延回路１１のセットトランジスタＳＴｒ１１は、遅延時間設定回路ＤＣ１０の入力電圧が立ち下がったのに応じて導通状態となる。これによって、遅延時間設定回路ＤＣ１１の入力端子に第１の電圧（例えば、入力電圧であって、接地電位ＶＳＳの電位を有する電圧）が設定される。また、リセットトランジスタＲＴｒ１１は、遅延時間設定回路ＤＣ１０の出力電圧がリセットトランジスタＲＴｒ１１の閾値電圧を下回るのに応じて、非導通状態となり、遅延時間設定回路ＤＣ１１の出力端子のリセットを解除する。遅延時間設定回路ＤＣ１１の出力端子は、リセット状態において第２の電圧（例えば、リセット電圧であって、電源電位ＶＤＤの電位を有する電圧）が印加されている。リセットの解除に応じて、遅延時間設定回路ＤＣ１１が出力する出力電圧の変化が開始される。遅延時間設定回路ＤＣ１１の出力電圧は、抵抗Ｒ１１と容量トランジスタＣＴｒ１１の容量値とに基づき変化する。

ここで、遅延時間設定回路ＤＣ１１の出力は、多段遅延回路１の出力となっている。多段遅延回路１の出力にＰＭＯＳトランジスタが接続される場合、そのＰＭＯＳトランジスタの閾値電圧を、多段遅延回路１の出力電圧が上回った時点で、信号が伝達されたとする。このタイミングをＴ１１とする。つまり、多段遅延回路１が生成する立ち上がりエッジ遅延時間ＲＤＴは、タイミングＴ１０からタイミングＴ１１に至る時間である。この立ち上がりエッジ遅延時間ＲＤＴは、遅延時間設定回路ＤＣ１０、ＤＣ１１によって生成される遅延時間の和にほぼ等しい。なお、リセットトランジスタＲＴｒの遅延よりも遅延時間設定回路が生成する遅延時間の方が遙かに大きいとする。

また、入力信号の立ち下がった場合の、多段遅延回路１の動作について説明する。タイミングＴ１２で入力信号が立ち下がる。この立ち下がりに応じて、セットトランジスタＳＴｒ１０は非導通状態となり、リセットトランジスタＲＴｒ１０は導通状態となる。これによって、遅延時間設定回路ＤＣ１０の出力端子Ｄｏｕｔ１０には、リセット電圧（例えば、電源電位ＶＤＤ）が設定される。また、入力端子Ｄｉｎ１０はオープン状態となる。つまり、設定されていた入力電圧が解除される。このとき、入力端子Ｄｉｎ１０には出力端子Ｄｏｕｔ１０のリセット電圧が抵抗Ｒを介して供給される。

遅延回路１１のセットトランジスタＳＴｒ１１は、遅延時間設定回路ＤＣ１０の入力端子Ｄｉｎ１０が電源電位ＶＤＤになるのに応じて、非導通状態となる。また、リセットトランジスタＲＴｒ１１は、遅延時間設定回路ＤＣ１０の出力端子Ｄｏｕｔ１０がリセット電圧になるのに応じて、導通状態となる。これによって、遅延時間設定回路ＤＣ１１の出力端子Ｄｏｕｔ１１はリセット電圧（例えば、接地電位ＶＳＳ）が設定される。また、遅延時間設定回路ＤＣ１１の入力端子Ｄｉｎ１１は、オープン状態となる。つまり、設定されていた入力電圧が解除される。このとき、入力端子Ｄｉｎ１１には出力端子Ｄｏｕｔ１１のリセット電圧が抵抗Ｒを介して供給される。

つまり、多段遅延回路１に入力される信号の立ち下がりエッジは、トランジスタの動作切り替えに伴う若干の遅延があるのみであって、立ち上がりエッジ側の遅延時間に比べ遙かに小さい遅延時間である。

上記説明より、本実施の形態の多段遅延回路１によれば、遅延回路１０、１１を直列に接続することで、遅延時間設定回路で設定した遅延時間に基づいた信号の遅延時間を生成することが可能である。また、この遅延時間は、容量トランジスタＣＴｒ１０、１１の温度特性を利用することで、正温度特性とすることが可能である。

また、本実施の形態の多段遅延回路１は、遅延時間設定回路ＤＣ１０によって遅延された信号を用いて、次段の遅延時間設定回路ＤＣ１１のリセット解除を行う。つまり、各段においてリセット解除が行われるタイミングは、前段の遅延時間設定回路の出力に基づき決まる。このとき、リセットトランジスタＲＴｒの導電型を、前段の遅延回路のリセットトランジスタＲＴｒの導電型と逆にすることで、容量トランジスタＣＴｒの容量値が大きな電圧範囲を効率よく使用することが可能である。これによって、容量トランジスタＣＴｒの容量値の温度特性を効率よく使用できるため、遅延時間を大きな正温度特性とすることが可能である。

さらに、リセットトランジスタＲＴｒがリセット解除を行う前に、セットトランジスタＳＴｒによって遅延時間設定回路の入力端子Ｄｉｎに入力電圧を設定する。リセット解除は、遅延時間設定回路の入力端子Ｄｉｎに入力電圧が設定された後に行われる。このとき、本実施の形態では、遅延させたい信号によってリセットを解除する。これによって、遅延させる信号に、遅延時間設定回路で設定された遅延時間を正確に足し合わせることが可能である。つまり、本実施の形態の遅延回路が生成する遅延時間には、従来の遅延回路のようにインバータに起因する遅延時間はなく、実質的に遅延時間設定回路で設定した遅延時間によって求まる。したがって、本実施の形態の遅延回路を多段接続した場合、各遅延時間設定回路で設定した遅延時間を足し合わせた時間を多段遅延回路１が生成する遅延時間とすることが可能である。また、遅延時間と遅延開始タイミングを正確に知ることで、精度の高い遅延時間の設定が可能である。これによって、設計において、遅延時間を設定する場合の労力を削減することが可能である。

上記、多段遅延回路１は、例えばＤＲＡＭ（Dynamic Random Access Memory）等の揮発性半導体記憶装置のタイミング調整回路として使用される。ここで、一例として、ＤＲＡＭの内部回路として多段遅延回路１を使用した場合について説明する。図５にＤＲＡＭ２のブロック図を示す。

図５に示すように、ＤＲＡＭ２は、周辺回路２０、多段遅延回路２１、入力バッファ２２、調停回路２３、ワードドライバ（図中では、ＷＤと表記）２４、セルコア２５、入出力バッファ２７、センス／ライトアンプ（図中では、ＷＡ／ＳＡと表記）２８を有している。

周辺回路２０は、例えば外部から入力される動作クロックに基づきＤＲＡＭセルのリフレッシュ期間を生成し、リフレッシュ信号を出力する。多段遅延回路２１は、上記多段遅延回路１に相当する。入力バッファ２２は、外部から入力されるリード／ライト命令を受信し、内部の調停回路２３にその命令を伝達する。調停回路２３は、リード／ライト命令とリフレッシュ信号とが同時に入力された場合、いずれか一方の命令を選択し、選択した命令をワードドライバに出力する。ワードドライバ２４は、セルコア２５に格子状に配置されたＤＲＡＭセル２６のうちいずれか１行に接続されるＤＲＡＭセル２６を活性化させる。

ＤＲＡＭセル２６は、１つのトランジスタＴｒと１つのコンデンサＣとによって形成される。トランジスタＴｒのゲートには、ワード線ＷＬが接続されている。ワード線ＷＬは、ワードドライバ２４によって駆動される。ワード線ＷＬにハイレベルが印加されると、トランジスタＴｒは導通状態となり、ビット線ＢＬとコンデンサＣが接続される。これによって、ビット線ＢＬを介してデータの読み出し、あるいはデータの書き込みが行われる。なお、ビット線ＢＬは、センスアンプとライトアンプに選択的に接続される。ライト／センスアンプ２８は、入出力バッファ２８を介して入力されたデータに基づきＤＲＡＭセル２６にデータの書き込みを行う。また、ライト／センスアンプ２８は、入出力バッファ２８を介して読み出したデータを外部に出力する。

ここで、周辺回路２０と多段遅延回路２１の信号遅延の温度特性を図６に示し、周辺回路２０と多段遅延回路２１の信号遅延特性について説明する。周辺回路２０は、例えば論理回路で構成されており、温度が上昇するにつれて遅延時間が小さくなる。つまり、周辺回路２０の信号遅延特性は、負温度特性となっている。これに対し、多段遅延回路２１の信号遅延時間は、温度の上昇とともに遅延時間が大きくなる正温度特性となっている。

図６に示すように、本実施の形態では、多段遅延回路２１の信号遅延特性と周辺回路２０の信号遅延特性との中点が温度によって変動しないように、多段遅延回路２１の信号遅延特性を調整している。一例として、図６では、低温時と高温時とで３０％程度信号の遅延時間が増加するように調整している。

上記説明より、本実施の形態の多段遅延回路２１を用いることで、調停回路２３に入力されるリフレッシュ信号は、温度によらず一定の遅延時間を有することが可能である。これによって、外部から入力されるリード／ライト命令のタイミングを設定する際に、リフレッシュ信号のタイミングの温度依存性を考慮する必要がない。また、リフレッシュ信号のタイミングが温度に依存して変動しないために、従来では必要であったリフレッシュ信号のタイミングの温度依存性に関する余裕が必要ない。そのため、リード／ライト命令を早い周期で入力することが可能になる。

実施の形態２
実施の形態２にかかる多段遅延回路３を図７に示す。図７に示すように、実施の形態２にかかる多段遅延回路３は、実施の形態１の遅延回路１１が初段に接続され、実施の形態１の遅延回路１０が２段目に接続される。ここで、実施の形態１と同様のものについては、実施の形態１と同様の符号を付して説明を省略する。

実施の形態２にかかる多段遅延回路３についてより詳細に説明する。遅延回路１１のセットトランジスタＳＴｒ１１は、閾値電圧が製造プロセスにおいて標準的に形成されるトランジスタよりも小さい低Ｖｔｈのトランジスタである。セットトランジスタＳＴｒ１１のゲートには、入力信号ＩＮが入力されている。また、遅延回路１１のリセットトランジスタＲＴｒ１１は、閾値電圧が製造プロセスにおいて標準的に形成されるトランジスタよりも小さい低Ｖｔｈのトランジスタである。リセットトランジスタＲＴｒ１１のゲートには、入力信号ＩＮが入力されている。

遅延回路１０のセットトランジスタＳＴｒ１０は、製造プロセスにおける標準的な閾値を有するトランジスタである。セットトランジスタＳＴｒ１０のゲートは、遅延時間設定回路ＤＣ１１の入力端子Ｄｉｎ１１に接続されている。また、遅延回路１０のリセットトランジスタＲＴｒ１０は、製造プロセスにおける標準的な閾値を有するトランジスタである。リセットトランジスタＲＴｒ１０のゲートは、遅延時間設定回路ＤＣ１１の出力端子Ｄｏｕｔ１１に接続されている。

実施の形態２にかかる多段遅延回路３の動作のタイミングチャートを図８に示し、図８を参照して多段遅延回路３の動作について説明する。図８に示すように、タイミングＴ２０で入力信号ＩＮが立ち上がると、リセットトランジスタＲＴｒ１１が導通状態となる。続いて、セットトランジスタＳＴｒ１１が非導通状態となる。これによって、遅延時間設定回路ＤＣ１１の入力端子Ｄｉｎ１１と出力端子Ｄｏｕｔ１１は、接地電位ＶＳＳとなる。

遅延時間設定回路ＤＣ１１の入出力端子の電位に応じて、セットトランジスタＳＴｒ１０は非導通状態となり、リセットトランジスタＲＴｒ１１は導通状態となる。これによって、多段遅延回路３の出力はハイレベルになる。つまり、実施の形態２にかかる多段遅延回路３の入力信号と出力信号との立ち上がりエッジの遅延はほとんどない。

一方、タイミングＴ２２で入力信号が立ち下がると、まずセットトランジスタＳＴｒ１１が導通状態となり、遅延時間設定回路ＤＣ１１の入力端子Ｄｉｎ１１に入力電圧（例えば、電源電位ＶＤＤ）を設定する。次に、リセットトランジスタＲＴｒ１１が非導通状態となり、リセットを解除する。このリセット解除に応じて、遅延時間設定回路ＤＣ１１の出力信号の変化が開始される。

また、セットトランジスタＳＴｒ１１が遅延時間設定回路ＤＣ１１の入力端子Ｄｉｎ１１に入力電圧を設定したのに応じて、セットトランジスタＳＴｒ１０が導通状態となる。これによって、遅延時間設定回路ＤＣ１０の入力端子Ｄｉｎ１０に入力電圧（例えば、接地電位ＶＳＳ）が設定される。また、リセットトランジスタＲＴｒ１０は、遅延時間設定回路ＤＣ１１の出力電圧がリセットトランジスタＲＴｒ１０の閾値電圧を上回るとリセットを解除する。このリセット解除に応じて、遅延時間設定回路ＤＣ１０の出力信号の変化が開始される。

つまり、実施の形態２にかかる多段遅延回路３は、入力信号の立ち下がりエッジが遅延した信号を出力する。この遅延時間は、実施の形態１と同様に遅延回路１１、１０の遅延時間設定回路で設定された遅延時間を足し合わせたものとなる。

上記説明より、実施の形態２にかかる多段遅延回路３は、リセット解除前にセットトランジスタによって、遅延時間設定回路の入力電圧が設定され、リセット解除に応じて出力信号の変化を開始する。このとき、リセット解除は、遅延させたい信号に応じてなされる。これによって、実施の形態２にかかる多段遅延回路３は、実施の形態１と同様に、大きな遅延時間の生成と、遅延時間の正温度特性を実現することが可能である。

実施の形態３
実施の形態３にかかる多段遅延回路４の回路図を図９に示す。実施の形態３にかかる多段遅延回路４は、実施の形態１にかかる多段遅延回路１に対して遅延時間調整機能が追加されている。実施の形態３にかかる遅延時間設定回路ＤＣ１０'は、抵抗Ｒ１０と直列に抵抗Ｒ１０'が追加されている。さらに、抵抗Ｒ１０'に並列に抵抗Ｒ１０'を短絡するスイッチとして動作するスイッチトランジスタＳＷＴｒ１０が接続されている。また、実施の形態３にかかる遅延時間設定回路ＤＣ１１'は、抵抗Ｒ１１と直列に抵抗Ｒ１１'が追加されている。さらに、抵抗Ｒ１１'に並列に抵抗Ｒ１１'を短絡するスイッチとして動作するスイッチトランジスタＳＷＴｒ１１が接続されている。

スイッチトランジスタＳＷＴｒ１０、ＳＷＴｒ１１を導通状態とすることで、抵抗Ｒ１０'、Ｒ１１'は無効になる。このとき多段遅延回路４の動作は、多段遅延回路１と同様になる。一方、スイッチトランジスタＳＷＴｒ１０、ＳＷＴｒ１１を非導通状態とすることで、抵抗Ｒ１０'、Ｒ１１'は有効になる。このとき多段遅延回路４の動作は、抵抗Ｒ１０、Ｒ１１の抵抗値が大きくなるのと等価となり、多段遅延回路１よりも大きな時定数となる。つまり、出力信号の遅延時間が大きくなる。

このスイッチトランジスタＳＷＴｒ１０、ＳＷＴｒ１１の制御信号と遅延量との関係を図１０に示す。図１０に示すように、スイッチトランジスタＳＷＴｒ１０、ＳＷＴｒ１１がともにＯＦＦ状態である場合に遅延時間が最も大きい。スイッチトランジスタＳＷＴｒ１０、ＳＷＴｒ１１がともにＯＮ状態である場合に遅延時間が最も小さい。スイッチトランジスタＳＷＴｒ１０、ＳＷＴｒ１１のうちいずれか一方がＯＮ状態である場合は、遅延時間は、他の２つの場合の中間的なものとなる。

上記説明より、実施の形態３にかかる多段遅延回路４によれば、遅延時間を制御信号に基づき変更することが可能である。これによって、例えば設計段階におけるタイミング調整を、半導体装置を作り替えることなく行うことが可能である。また、出荷検査の結果に基づき遅延時間を調整することも可能である。したがって、実施の形態３にかかる多段遅延回路４によれば、より柔軟な遅延時間の設定を行うことが可能である。

実施の形態４
実施の形態４にかかる多段遅延回路５の回路図を図１１に示す。図１１に示すように、多段遅延回路５は、遅延回路５１〜５３、ＯＲ回路５４を有している。遅延回路５１〜５３は、同じ構成であるため、遅延回路５１を例に、遅延回路について詳細に説明する。

遅延回路５１は、電源電位ＶＤＤと接地電位ＶＳＳの間に抵抗Ｒ１を介してＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とが直列に接続されている。ＰＭＯＳトランジスタＭＰ１と抵抗Ｒ１との間の接点は、遅延回路５１の第１の出力端子ＯＵＴ１ａとなっている。また、第１の出力端子ＯＵＴ１ａには、コンデンサとなる容量ＰＭＯＳトランジスタＭＰＣ１のゲートが接続されている容量ＰＭＯＳトランジスタＭＰＣ１のソースとドレインは、それぞれ電源電位ＶＤＤに接続されている。

一方、ＮＭＯＳトランジスタＭＮ１と抵抗Ｒ１との接点は、遅延回路５１の第２の出力端子ＯＵＴ１ｂとなっている。また、第２の出力端子ＯＵＴ１ｂには、コンデンサとなる容量ＮＭＯＳトランジスタＭＮＣ１のゲートが接続されている容量ＮＭＯＳトランジスタＭＮＣ１のソースとドレインは、それぞれ接地電位ＶＳＳに接続されている。

実施の形態４にかかる多段遅延回路５は、上記遅延回路が直列に３段接続されており、３段目の遅延回路５３の出力にＯＲ回路５４が接続される。初段に接続される遅延回路５１のＰＭＯＳトランジスタＭＰ１のゲートとＮＭＯＳトランジスタＭＮ１のゲートには、入力信号ＩＮが入力されている。また、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とは、製造プロセスにおける標準の閾値よりも小さい閾値を有する低Ｖｔｈのトランジスタである。

２段目に接続される遅延回路５２のＰＭＯＳトランジスタＭＰ２のゲートは、遅延回路５１の第２の出力端子ＯＵＴ１ｂに接続される。遅延回路５２のＮＭＯＳトランジスタＭＮ２のゲートは、遅延回路５１の第１の出力端子ＯＵＴ１ａに接続される。３段目に接続される遅延回路５３のＰＭＯＳトランジスタＭＰ３のゲートは、遅延回路５２の第２の出力端子ＯＵＴ１ｂに接続される。遅延回路５３のＮＭＯＳトランジスタＭＮ３のゲートは、遅延回路５２の第１の出力端子ＯＵＴ１ａに接続される。遅延回路５３の出力は、それぞれＯＲ回路５４に接続されている。

ＯＲ回路５４は、電源電位側に、２つのＰＭＯＳトランジスタＭＰ４１、ＭＰ４２が直列に接続されており、接地電位側に２つのＮＭＯＳトランジスタＭＮ４１、ＭＮ４２が直列に接続されている。ＰＭＯＳトランジスタ４２とＮＭＯＳトランジスタＭＮ４１との接続点は、多段遅延回路５の出力端子ＯＵＴに接続される。また、ＰＭＯＳトランジスタＭＰ４１とＮＭＯＳトランジスタＭＮ４１のゲートは、遅延回路５３の第２の出力端子ＯＵＴ３ｂに接続されている。ＰＭＯＳトランジスタＭＰ４２とＮＭＯＳトランジスタＭＮ４２のゲートは、遅延回路５３の第１の出力端子ＯＵＴ３ｂに接続されている。このような接続によって、ＯＲ回路５４は、遅延回路５３の出力がともにハイレベルとなるとロウレベルを出力し、遅延回路５３の出力がともにロウレベルとなるとハイレベルを出力する。一方、遅延回路５３の出力のいずれか一方のみがハイレベルとなる場合、それ以前の出力を保持する動作となる。

多段遅延回路５の動作について説明する。多段遅延回路５は、入力信号ＩＮの立ち上がりエッジに対しては、ＮＭＯＳトランジスタＭＮ１、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ３をセットトランジスタとする。このとき、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ２、ＰＭＯＳトランジスタＭＰ３はリセットトランジスタとして動作する。これによって、入力信号ＩＮの立ち上がりエッジを遅延させる。

一方、入力信号ＩＮの立ち下がりエッジに対しては、ＮＭＯＳトランジスタＭＮ１、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ３をリセットトランジスタとする。このとき、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ２、ＰＭＯＳトランジスタＭＰ３はセットトランジスタとして動作する。これによって、入力信号ＩＮの立ち下がりエッジを遅延させる。

ＯＲ回路５４は、上記のような動作によって得られた信号の波形整形を行う。多段遅延回路５の動作のタイミングチャートを図１２に示す。図１２に示すように、多段遅延回路５では、入力信号ＩＮの立ち上がりエッジと立ち下がりエッジとをともに遅延させた出力信号ＯＵＴが生成されている。

上記説明より、実施の形態４にかかる多段遅延回路５によれば、立ち上がりエッジと立ち下がりエッジとをともに遅延させることが可能である。これによって、例えば立ち上がりエッジと立ち下がりエッジとをともに利用する回路に対しても、正確な遅延時間を有する信号を供給することが可能である。

実施の形態５
実施の形態５にかかる多段遅延回路６は、実施の形態２にかかる多段遅延回路３と実施の形態１にかかる多段遅延回路１とを直列に接続したものである。多段遅延回路６のブロック図を図１３に示す。また、多段遅延回路６の動作のタイミングチャートを図１４に示す。図１４における中間出力の波形は、図１３のブロック図における多段遅延回路３と多段遅延回路１との接続点での信号波形である。

図１４に示すように、中間出力の波形は、入力信号ＩＮの立ち下がりエッジを遅延させたものである。また、出力信号ＯＵＴの波形は、中間出力の波形の立ち上がりエッジを遅延させたものである。

実施の形態４の多段遅延回路５の出力信号ＯＵＴは、入力信号ＯＵＴの立ち上がりエッジと立ち下がりエッジとをともに遅延させることができたものの、遅延回路５３の第１の出力端子ＯＵＴ３ａの出力波形をみると、ハイレベルの区間が短くなっていることがわかる。つまり、多段遅延回路５では、立ち上がりエッジの遅延を大きくしようとすると、信号のハイレベル区間が消滅するおそれがある。

これに対し、多段遅延回路６は、まず入力信号の立ち下がりエッジを遅延させた中間出力を生成し、この中間出力の立ち上がりエッジを多段遅延回路１で遅延させる。つまり、信号のハイレベル区間が消滅するおそれがない。したがって、多段遅延回路６によれば、立ち下がりエッジと立ち上がりエッジとを大きく遅延させることが可能である。これによって、遅延時間の設定範囲を、上記実施の形態よりも大きくすることが可能である。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、直列に接続する遅延回路は２段、あるいは３段に限られたものではなく、１段で使用しても良く、あるいは複数の遅延回路を直列に接続しても良い。

実施の形態１にかかる多段遅延回路の回路図である。 実施の形態１にかかる遅延時間設定回路の出力電圧の変化のグラフを示す図である。 実施の形態１にかかる遅延時間設定回路の出力電圧の変化のグラフを示す図である。 実施の形態１にかかる多段遅延回路のタイミングチャートを示す図である。 実施の形態１にかかる多段遅延回路をＤＲＡＭの内部回路として使用した場合のブロック図である。 実施の形態１にかかるＤＲＡＭの周辺回路と多段遅延回路との遅延時間の温度特性を示す図である。 実施の形態２にかかる多段遅延回路の回路図である。 実施の形態２にかかる多段遅延回路のタイミングチャートを示す図である。 実施の形態３にかかる多段遅延回路の回路図である。 実施の形態３にかかる多段遅延回路のスイッチの状態と遅延時間の関係を示す図である。 実施の形態４にかかる多段遅延回路の回路図である。 実施の形態４にかかる多段遅延回路のタイミングチャートを示す図である。 実施の形態５にかかる多段遅延回路の回路図である。 実施の形態５にかかる多段遅延回路のタイミングチャートを示す図である。 従来の多段遅延回路の回路図である。 従来の多段遅延回路のタイミングチャートを示す図である。

符号の説明

１、３、４、５、６ 多段遅延回路
２ ＤＲＡＭ
１０、１１、５１〜５３ 遅延回路
２０ 周辺回路
２１ 多段遅延回路
２２ 入力バッファ
２３ 調停回路
２４ ワードドライバ
２５ セルコア
２６ ＤＲＡＭセル
２７ 入出力バッファ
２８ ライト／センスアンプ
２８ 入出力バッファ
５４ ＯＲ回路
ＤＣ１０、ＤＣ１０'、ＤＣ１１、ＤＣ１１' 遅延時間設定回路
ＲＴｒ１０、ＲＴｒ１１ リセットトランジスタ
ＳＴｒ１０、ＳＴｒ１１ セットトランジスタ
ＳＷＴｒ１０、ＳＷＴｒ１１ スイッチトランジスタ
ＣＴｒ１０、ＣＴｒ１１ 容量トランジスタ
Ｄｉｎ１０、Ｄｉｎ１１ 入力端子
Ｄｏｕｔ１０、Ｄｏｕｔ１１ 出力端子
ＤＴ１、ＤＴ２、ＤＴ３ 遅延時間
ＭＮ１〜ＭＮ３、ＭＮ４１、ＭＮ４２ ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ３、ＭＰ４１、ＭＰ４２ ＰＭＯＳトランジスタ
ＭＮＣ１ 容量ＮＭＯＳトランジスタ
ＭＰＣ１ 容量ＰＭＯＳトランジスタ
ＯＵＴ１ａ〜ＯＵＴ３ａ、ＯＵＴ１ｂ〜ＯＵＴ３ｂ 出力端子
Ｒ１０、Ｒ１０'、Ｒ１１、Ｒ１１' 抵抗

Claims (11)

1. 入力信号に対する出力信号の遅延時間を設定する第１の遅延時間設定回路と、
   前記第１の遅延時間設定回路の入力端子に接続され、前記第１の遅延時間設定回路の入力端子に第１の電圧を設定する第１のトランジスタと、
   前記第１の遅延時間設定回路の出力端子に接続され、前記第１の遅延時間設定回路の出力を第２の電圧にリセットし、前記第１の電圧が設定された後に前記第１の遅延時間設定回路の出力端子のリセットを解除する第２のトランジスタと、を有する第１の遅延回路と、
   前記第１の遅延回路の出力端子の後段に接続されるリセットトランジスタと、
   第２の遅延時間設定回路と、
   前記第２の遅延時間設定回路の入力端子に接続され、前記第１の遅延時間設定回路の入力端子に接続された制御端子を有する第３のトランジスタと、を有する第２の遅延回路と、
   を備え、
   前記リセットトランジスタは、前記第２の遅延時間設定回路の出力端子に接続され、前記第１の遅延時間設定回路の出力端子に接続された制御端子を有する第４のトランジスタで構成される遅延回路。
2. 前記第１及び第２の遅延時間設定回路の各々は、抵抗と、当該抵抗との接続点の電位に応じて容量値を可変とする容量素子と、からなることを特徴とする請求項１に記載の遅延回路。
3. 前記第１及び第２の遅延時間設定回路の各々は、抵抗値を変更するスイッチを有することを特徴とする請求項１又は２に記載の遅延回路。
4. 前記第１の遅延回路の前記第１のトランジスタの制御端子と前記第２のトランジスタの制御端子とには、同一の信号源で生成される信号が入力されることを特徴とする請求項１乃至３のいずれか１項に記載の遅延回路。
5. 直列接続される前記遅延回路のうち、初段に接続される前記遅延回路の前記第１、第２のトランジスタは、製造プロセスにおいて標準的に形成されるトランジスタよりも小さな閾値電圧を有するトランジスタであることを特徴とする請求項４に記載の遅延回路。
6. 前記遅延回路は、入力される信号の立ち上がりと立ち下がりのいずれか一方を遅延させることを特徴とする請求項１乃至５のいずれか１項に記載の遅延回路。
7. 入力信号の立ち下がりを遅延させた第１の出力信号を生成する前記遅延回路に続けて、前記第１の出力信号の立ち上がりを遅延させた第２の出力信号を生成する前記遅延回路を接続したこと特徴とする請求項１乃至６のいずれか１項に記載の遅延回路。
8. 前記遅延回路は、揮発性半導体記憶装置内の回路の１つとして使用されることを特徴とする請求項１乃至７のいずれか１項に記載の遅延回路。
9. 前記第１のトランジスタは、導通状態に応じて前記第１の遅延時間設定回路の入力端子に前記第１の電圧を設定するか、あるいは、前記第１の遅延時間設定回路の入力端子をオープンな状態に設定するかを制御する請求項１乃至８のいずれか１項に記載の遅延回路。
10. 前記第３のトランジスタは、導通状態に応じて前記第２の遅延時間設定回路の入力端子に前記第２の電圧を設定するか、あるいは、前記第２の遅延時間設定回路の入力端子をオープンな状態に設定するかを制御する請求項１乃至９のいずれか１項に記載の遅延回路。
11. 前記第１および第２のトランジスタは互いに逆の導電型であり、前記第３および第４のトランジスタは互いに逆の導電型であり、さらに、前記第１のトランジスタと前記第４のトランジスタは同じ導電型であることを特徴とする請求項１乃至１０のいずれか１項に記載の遅延回路。

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