KR102171262B1 - 입력 버퍼와 입력 버퍼를 포함하는 플래쉬 메모리 장치 - Google Patents

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Abstract

입력 버퍼와 입력 버퍼를 포함하는 플래쉬 메모리 장치가 개시된다. 본 발명의 일실시예에 따른 입력버퍼 또는 플래쉬 메모리 장치의 버퍼는 전원전압 및 기준전압에 대응되어 제 1 레벨로 설정된 바이어스 전압을 기준으로, 입력되는 입력신호를 증폭하여 증폭신호로 출력하는 증폭부, 상기 증폭신호를 수신하고 버퍼링하여 출력신호를 출력하는 출력부와 상기 출력신호의 천이에 응답하여 상기 바이어스 전압을 제 2 레벨로 변화시키는 다이나믹 바이어스 전압 생성부를 포함하는 것을 특징으로 한다.

Description

입력 버퍼와 입력 버퍼를 포함하는 플래쉬 메모리 장치{Input buffer for semiconductor memory device, Flash memory device including input buffer}
본 개시는 반도체 메모리 장치의 입력 버퍼와 이를 이용한 플래쉬 메모리 장치에 관한 것으로, 자세히는 동작 속도를 향상시킬 수 있는 반도체 메모리 장치의 입력 버퍼와 이를 이용한 플래쉬 메모리 장치에 관한 것이다.
반도체 메모리 장치에서 입력 버퍼는 클럭 신호뿐만 아니라 어드레스 신호 또는 커맨드 신호를 수신하고, 그 수신된 신호를 내부 신호로 변환한 후 변화된 내부 신호를 반도체 메모리 장치 내의 각 회로 블록들로 공급한다. 또한, 입력 버퍼는 반도체 메모리 장치가 수신하는 불안정하거나 작은 레벨의 입력신호를 받아들여 증폭시키고 버퍼링하는 역할을 한다.
그런데, 메모리에 대해 요구되는 동작 속도가 빨라짐에 따라, 입력 버퍼로 입력되는 신호의 주파수가 높아지고 있다. 따라서 입력 버퍼가 처리하는 신호의 주기 또한 짧아져 신호가 충분한 레벨까지 도달하기 전에 천이되는 현상이 발생할 수 있다. 이에 따라 반도체 메모리 장치의 빠른 동작 속도를 요구하는 상황에서, 입력 버퍼의 성능이 중요해지고 있다.
.
본 개시는 반도체 메모리 장치의 입력 버퍼와 이를 이용한 플래쉬 메모리 장치에 관한 것으로, 특히 입력 버퍼의 증폭신호의 변화(Transition) 속도를 향상시켜 동작 속도를 향상시킬 수 있는 반도체 메모리 장치의 입력 버퍼와 이를 이용한 플래쉬 메모리 장치에 관한 것이다.
본 발명의 일실시예에 따른 입력버퍼는, 전원전압 및 기준전압에 대응되어 제 1 레벨로 바이어스 노드에 설정된 제 1바이어스 전압을 기준으로, 입력되는 입력신호를 증폭하여 제 1출력 노드로 증폭신호를 출력하는 증폭부와 상기 증폭신호를 수신하고 버퍼링하여 제 2출력노드로 출력신호를 출력하는 출력부, 상기 출력신호의 천이에 응답하여 상기 제 1바이어스 전압을 제 2 레벨로 변화시키는 다이나믹 바이어스 전압 생성부;를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 증폭부는, 상기 입력신호 및 상기 기준전압을 수신하고, 상기 입력신호 및 상기 기준전압의 차이를 증폭하여 증폭신호를 생성하는 증폭수단을 적어도 한 개 이상 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 증폭수단은, 정전류원으로 동작하는 적어도 두 개 이상의 트랜지스터를 포함하는 전류 미러부와 상기 입력신호 및 상기 기준전압을 수신하는 적어도 두 개 이상의 트랜지스터를 포함하는 입력부, 상기 전류 미러부로부터 공급되는 제 1전류 및 상기 입력부에서 상기 입력신호를 수신하는 트랜지스터에 흐르는 제 2전류에 영향을 받는 노드 전압을 상기 증폭신호로 출력하는 제 1출력노드를 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 입력부는 적어도 두 개 이상의 제 1 타입 또는 제 2 타입 트랜지스터를 포함하고, 상기 전류 미러부는 상기 제 1타입과 상이한 제 2타입의 트랜지스터를 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 다이나믹 바이어스 전압 생성부는,
상기 출력신호가 일정한 경우에 응답하여 상기 제 2 레벨의 바이어스 전압을 상기 제 1레벨로 변화시키는 것을 특징으로 한다.
또한 바람직하게는, 상기 증폭부는, 다이오드 커넥트 된 PMOS 트랜지스터로 구성된 전류 미러부와 NMOS 트랜지스터로 구성되어 NMOS 게이트 단에 상기 입력신호 및 기준전압이 입력되는 입력부로 구성된 제 1 증폭수단과 다이오드 커넥트 된 NMOS 트랜지스터로 구성된 전류 미러부와 PMOS 트랜지스터로 구성되어 PMOS 게이트 단에 상기 입력신호 및 기준전압이 입력되는 입력부로 구성된 제 2 증폭수단을 포함하며, 상기 출력부는, 상기 제 1 및 2 증폭수단의 연결된 상기 제 1출력노드에서 연결되고, 홀수개의 인버터와 상기 인버터에 병렬로 연결되는 저항을 포함하며, 상기 다이나믹 바이어스 생성부는, 각각, 상기 제 2출력노드와 대응되는 증폭수단의 상기 바이어스 노드와 연결되는 캐패시터를 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 출력부는, 상기 제 1출력노드에 연결되어, 상기 증폭부의 출력신호를 수신하고, 상기 출력신호와 위상이 반대인 반전출력신호를 출력하는 적어도 하나 이상의 직렬로 연결된 인버터를 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 다이나믹 바이어스 전압 생성부는, 상기 바이어스 노드와 상기 제 2출력노드에 연결되는 적어도 하나 이상의 캐패시터가 병렬로 연결된 회로를 포함하는 것을 특징으로 한다..
또한 바람직하게는, 상기 다이나믹 바이어스 전압 생성부는, 상기 입력신호가 로직 로우(L)에서 로직 하이(H)로 천이하는 때에, 양의 전압값에 해당되는 다이나믹 바이어스 전압을 생성하여, 상기 증폭부에 제공하는 것을 특징으로 한다.
또한 바람직하게는, 상기 다이나믹 바이어스 전압 생성부는, 상기 입력신호가 로직 하이(H)에서 로직 로우(L)로 바뀐 경우, 음의 전압값에 해당되는 다이나믹 바이어스 전압을 생성하여, 상기 증폭부에 제공하는 것을 특징으로 한다.
또한 바람직하게는, 상기 다이나믹 바이어스 전압는 교류 성질을 가지는 것을 특징으로, 상기 증폭부의 제 1바이어스 전압을 높이거나 낮게 변화시키는 것을 특징으로 한다.
본 발명의 일실시예에 따른 플래쉬 메모리 장치는 클록신호를 수신하는 클록 버퍼, 커맨드 신호를 수신하는 커맨드 버퍼, 어드레스 신호를 수신하는 어드레스 버퍼 및 데이터 신호를 수신하는 데이터 버퍼를 포함하고, 상기 버퍼 중 적어도 어느 하나 이상은, 전원전압 및 기준전압에 대응되어 제 1 레벨로 바이어스 노드에 설정된 제 1바이어스 전압을 기준으로, 입력되는 입력신호를 증폭하여 제 1출력 노드로 증폭신호를 출력하는 증폭부, 상기 증폭신호를 수신하고 버퍼링하여 제 2출력노드로 출력신호를 출력하는 출력부 및 상기 출력신호의 천이에 응답하여 상기 제 1바이어스 전압을 제 2 레벨로 변화시키는 다이나믹 바이어스 전압 생성부;를 포함하는 것을 특징으로 한다.
바람직하게는, 정전류원으로 동작하는 적어도 두 개 이상의 트랜지스터를 포함하는 전류 미러부, 상기 입력신호 및 상기 기준전압을 수신하는 적어도 두 개 이상의 트랜지스터를 포함하는 입력부 및 상기 전류 미러부로부터 공급되는 제 1전류 및 상기 입력부에서 상기 입력신호를 수신하는 트랜지스터에 흐르는 제 2전류에 영향을 받는 노드 전압을 상기 증폭신호로 출력하는 제 1출력노드;를 포함하는 상기 증폭부를 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 버퍼는, 상기 바이어스 노드와 상기 제 2출력노드에 연결되는 적어도 하나 이상의 캐패시터가 병렬로 연결된 회로를 포함하는 상기 다이나믹 바이어스 전압 생성부를 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 입력신호가 로직 로우(L)에서 로직 하이(H)로 천이하는 때에, 양의 전압값에 해당되는 다이나믹 바이어스 전압을 생성하여 상기 전류 미러부에 제공하여 상기 제 1레벨의 제 1 바이어스 전압을 높은 레벨로 변화시키고, 상기 입력신호가 로직 하이(H)에서 로직 로우(L)로 천이하는 때에, 음의 전압값에 해당되는 다이나믹 바이어스 전압을 생성하여 상기 전류 미러부에 제공하여 상기 제 1레벨의 제 1 바이어스 전압을 낮은 레벨로 변화시키는 버퍼를 포함한 것을 특징으로 한다.
메모리에 대해 요구되는 동작 속도가 빨라짐에 따라, 입력 버퍼로 입력되는 신호의 주파수가 높아지고 있다. 따라서 입력 버퍼가 처리하는 신호의 주기 또한 짧아져 신호가 충분한 레벨까지 도달하기 전에 천이되는 현상이 발생할 수 있다.
상기와 같은 문제를 개선하기 위하여, 상술한 바와 같은 본 발명에 따른 입력 버퍼 및 플래쉬 메모리 장치에 따르면, 입력신호가 로직 로우(L)에서 로직 하이(H)로 바뀐 경우, 양의 전압값에 해당되는 다이나믹 바이어스 전압을 생성하여 전류 미러부에 제공하여 제 1레벨 바이어스 전압을 높은 레벨로 변화시키고, 입력신호가 로직 하이(H)에서 로직 로우(L)로 바뀐 경우, 음의 전압값에 해당되는 다이나믹 바이어스 전압을 생성하여 전류 미러부에 제공하여 제 1레벨 바이어스 전압을 낮은 레벨로 변화시키는 효과가 발생하여, 고주파의 입력신호에 대응하여 처리하는 속도를 빠르게 하여, 고속 동작에 용이한 플래쉬 메모리 장치를 만들 수 있다.
도 1은 본 발명의 일실시예에 따른 입력 버퍼를 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치를 포함하는 반도체 시스템의 블록도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 구현 예를 나타내는 블록도이다.
도 4는 도 1의 증폭부의 일실시예를 나타내는 회로도이다.
도 5 및 6은 각각, 도4의 제 1증폭수단 및 제 2증폭수단의 예를 나타내는 도면이다.
도 7및 도 8은 각각, 도1의 입력버퍼를 회로도로 구현한 예를 나타낸 도면이다.
도 9는 본 발명의 일실시예로서, 입력신호, 증폭신호, 출력신호, 다이나믹 바이어스 전압의 레벨 변화를 나타낸 도면이다.
도 10은 본 발명의 일실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 11은 본 발명의 일실시예에 따른 메모리 카드를 나타내는 도면이다.
도 12는 본 발명의 일실시예에 따른 비휘발성 메모리 장치를 장착하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일실시예에 따른 입력 버퍼를 나타내는 도면이다.
도 1을 참조하면 반도체 메모리 장치의 입력 버퍼(100)는 증폭부(110), 다이나믹 바이어스 전압 생성부(120) 및 출력부(130)을 포함한다. 증폭부(110)은 입력신호(Din)와 기준전압(VREF)을 입력받아 입력신호(Din)를 감지하기 위하여 두 신호의 차이를 증폭한다. 출력부(130)은 PVT (공정, 전압, 온도) 변화에 의한 신호 변화를 줄일 수 있도록 해주고 증폭부(110)의 상기 증폭신호(Out)를 수신하여 버퍼링하고 반전된 신호를 출력신호(/Out)로 출력한다. 상기 출력부(130)의 출력신호(/OUT)를 기반으로 출력신호(/Out)가 로우(L)에서 하이(H) 또는 하이(H)에서 로우(L)로 변화(Transition)할 때의 신호 변화를 감지하여 교류성질의 전압을 생성하고, 상기 교류성질의 전압을 증폭부(110)에 다이나믹 바이어스 전압(DBIAS)로서 제공한다. 더 나아가 출력부(130)의 출력신호(/OUT)의 논리레벨을 감지하기 위한 입력 감지부(미도시)가 더 구비될 수 있다.
다이나믹 바이어스 전압 생성부(120)에서 증폭부(110)에 제공하는 다이나믹 바이어스 전압(DBIAS)은 증폭부(110)에 기존에 설정되어 있었던 일정 한 제 1레벨의 제 1 바이어스 전압(VBIAS)의 레벨을 더 높거나 낮게 변화시킬 수 있고, 이렇게 변화된 레벨을 제 2 레벨이라고 할 수 있다. 즉, 출력부(100)의 출력신호가 로우(L)에서 하이(H) 또는 하이(H)에서 로우(L)로 변화할 때에 증폭부(110)에 기존에 설정된 제 1 바이어스 전압(VBIAS)은 변화할 수 있다. 증폭부(110)에 설정된 제 1 바이어스 전압(VBIAS)를 다이나믹 바이어스 전압(DBIAS)을 이용하여 조절하며, 증폭부(110) 내의 정전류원의 전류 크기를 제어함으로써, 출력부(130)의 출력신호의 변화(Transition) 속도를 향상시킬 수 있게 된다.
도 2은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 반도체 시스템(10)의 블록도이다.
도 2을 참조하면, 반도체 시스템(10)은 컨트롤러(1000) 및 반도체 장치(2000)를 포함할 수 있다. 상기 버퍼들 중 적어도 하나는 도1의 입력 버퍼(100)와 같이 구현될 수 있다. 반도체 장치(2000)는 다양한 기능을 수행하기 위한 반도체 공정에 의해 구현되는 각종 장치가 적용될 수 있으며, 일예로서 상기 반도체 장치(2000)는 메모리 장치일 수 있다. 이 경우, 컨트롤러(1000)는 메모리 장치 동작을 제어하기 위한 메모리 컨트롤러(1000)일 수 있다. 이하에서는, 상기 컨트롤러(1000)가 메모리 컨트롤러에 해당하고, 상기 반도체 장치(2000)는 반도체 메모리 장치인 것으로 가정하여 본 발명의 실시예를 설명한다.
메모리 컨트롤러(1000)는 각종 제어신호를 반도체 메모리 장치(2000)로 제공하여 메모리 장치 동작을 제어한다. 예컨대, 메모리 컨트롤러(1000)는 커맨드(CMD), 어드레스(ADD), 클락 신호(CLK) 및 데이터 신호(DATA)를 반도체 메모리 장치(2000)에 제공하여 셀 어레이의 데이터를 억세스할 수 있다.
반도체 메모리 장치(2000)는 클락 신호(CLK)를 수신하는 클락 버퍼(2100)와, 커맨드 신호(CMD)를 수신하는 커맨드 버퍼(2200), 어드레스 신호(ADD)를 수신하는 어드레스 버퍼(2300), 데이터 신호(DATA)를 송수신하는 데이터 버퍼(2400)를 포함할 수 있다. 데이터 버퍼(2400)는 데이터 기록 동작시 외부로부터의 데이터 신호(DATA)를 수신하는 수신 버퍼와, 데이터 독출 동작시 데이터 신호를 외부로 제공하는 출력 버퍼를 포함할 수 있다.
클락 버퍼(2100), 커맨드 버퍼(2200), 어드레스 버퍼(2300) 및 데이터 버퍼(2400) 중 적어도 하나는 도1의 입력 버퍼(100)와 같이 구현될 수 있다. 따라서, 입력되는 입력신호와 기준전압의 차를 증폭하여 증폭신호를 생성하는 증폭부 및 증폭신호를 수신하여 이를 버퍼링하고, 신호의 성능을 향상 시켜 출력신호로 출력하는 출력부를 포함할 수 있다. 예컨대, 데이터 버퍼(2400)는 증폭부로서, 정전류원으로 동작하는 전류 미러부 및 입력신호와 기준전압을 수신받는 입력부를 포함할 수 있다. 각 입력부와 전류 미러부는 다양한 형태의 구성이 가능하다. 이에 대한 일 예는 후술한다.
이와 함께, 본 발명의 실시예에 따라 데이터 버퍼(2400)는, 증폭부의 기설정된 제 1 바이어스 전압(VBIAS)을 제어하기 위해 다이나믹 바이어스 전압(DBIAS)를 생성하는 다이나믹 바이어스 전압 생성부를 더 포함할 수 있다. 증폭부에 설정된 일정 레벨의 제 1 바이어스 전압(VBIAS)은 다이나믹 바이어스 전압 생성부가 생성한 다이나믹 바이어스 전압(DBIAS)이 제공되어 더 높거나 낮은 레벨로 변화를 할 수 있다. 이에 따라, 출력신호의 변화(Transition)속도를 빠르게 하여 반도체 메모리 장치의 속도를 향상시킬 수 있다. 상기한 바와 같은 다이나믹 바이어스 전압 생성부는 기타 다른 버퍼로서 클락 버퍼(2100), 커맨드 버퍼(2200) 및 어드레스 버퍼(2300)에 동일 또는 유사하게 적용될 수도 있다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 구현 예를 나타내는 블록도이다. 도3을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(2000)는 전술된 바와 같이, 클락 신호(CLK)를 수신하고 버퍼링하여 반도체 메모리 장치 내부로 출력하는 클락 버퍼(2100), 커맨드 신호(CMD)를 수신하는 커맨드 버퍼(2200), 커맨드 신호(CMD)를 디코딩하여 내부 커맨드(Int_CMD)를 생성하는 커맨드 디코더(2900), 어드레스 신호(ADD)를 수신하는 어드레스 버퍼(2300)를 포함할 수 있다. 또한, 반도체 메모리 장치(2000)는 어드레스를 입력받아 메모리 셀 어레이(2600)에 대한 선택 동작을 수행하는 로우 디코더(2500) 및 칼럼 디코더(2800), 데이터 신호(DATA)를 수신하고 이를 버퍼링하여 칼럼 디코더(2800)로 제공하는 데이터 버퍼(2400) 및 독출 데이터/기록 데이터를 증폭하는 센스 앰프(2700)를 더 포함할 수 있다.
커맨드/어드레스 신호(CMD/ADD), 클락 신호(CLK) 및 데이터 신호(DATA)는 서로 별도의 전송 라인을 통해 외부로부터 제공될 수 있다. 이에 따라, 본 발명의 실시예에 따른 증폭부, 출력부를 포함하는 구성은 클락 버퍼(2100), 커맨드 버퍼(2200), 어드레스 버퍼(2300) 및 데이터 버퍼(2400) 중 적어도 하나에 적용될 수 있다. 데이터 버퍼(2400)를 예로 들면, 데이터 버퍼(2400)는 다이나믹 바이어스 전압 생성부를 더 포함하고, 출력부의 출력신호의 변화할 때 다이나믹 바이어스 전압을 생성하고, 증폭부에 설정된 일정한 제 1레벨의 제 1 바이어스 전압(VBIAS)은 다이나믹 바이어스 전압 생성부가 생성한 다이나믹 바이어스 전압(DBIAS)이 제공되어 일정 레벨을 더 높거나 낮게 변화를 할 수 있으며, 이렇게 변화된 레벨을 제 2 레벨이라고 할 수 있다. 이에 증폭부의 정전류원의 전류 크기를 제어하여 반도체 메모리 장치의 동작속도를 향상시킬 수 있다.
도 4는 본 발명의 일 실시예에 따른 증폭부(2410)을 구체화한 회로도이다. 증폭부(2410)은 외부로부터 입력되는 입력신호(Din) 및 기준전압(VREF)의 차이를 증폭하기 위한 적어도 하나 이상의 증폭수단을 포함할 수 있다. 이 구성은 도1의 증폭부(110)에도 적용될 수 있음은 자명하다.
도면을 참조하면 제 1증폭수단(2411), 제 2증폭수단(2412),..., 제N증폭수단(2413)이 포함될 수 있으며, 각각 제 1 출력 노드가 서로 연결된 구성일 수 있다.
상기 제 1증폭수단(2411)은 입력신호(Din)와 기준전압(VREF)이 입력되는 입력부 및 정전류원으로 동작하는 전류 미러부를 포함할 수 있다. 일실시예로서, 입력부는 N 타입 트랜지스터(NMOS) 두 개로 구성될 수 있으며, 각 트랜지스터의 드레인 단에는 전류 미러부와 연결될 수 있으며, 소스 단은 접지될 수 있으며, 게이트 단에 입력신호(Din) 및 기준전압(VREF)이 입력될 수 있다. 전류 미러부는 P 타입 트랜지스터(PMOS) 두 개로 구성될 수 있으며, 각 P타입 트랜지스터의 게이트 단이 바이어스 노드에서 서로 연결될 수 있으며, 전류 미러부의 하단에는 입력부와 연결될 수 있다.
또 다른 실시예로서, 상기 제 2 증폭수단(2412)의 입력부는 P 타입 트랜지스터(PMOS) 두 개로 구성될 수 있으며, 각 트랜지스터의 소스 단에는 전류 미러부와 연결될 수 있으며, 드레인 단은 전원 전압(VDD)와 연결될 수 있으며, 게이트 단에 입력신호(Din) 및 기준전압(VREF)이 입력될 수 있다. 전류 미러부는 N 타입 트랜지스터(NMOS) 두 개로 구성될 수 있으며, 각 N타입 트랜지스터의 게이트 단이 바이어스 노드에서 서로 연결될 수 있으며, 전류 미러부의 상단에는 입력부와 연결될 수 있다.
제 1 증폭수단과 제 2 증폭수단의 각 증폭신호 출력노드인 제 1출력노드를 연결하므로써, 로우(L)에서 하이(H)로 입력신호 레벨이 변화(Transition)할 때, 제 1 증폭수단이 더 빠른 변화속도를 가진 증폭신호(OUT)를 출력할 수 있으며, 하이(H)에서 로우(L)로 입력신호 레벨이 변화할 때, 제 2 증폭수단이 더 빠른 변화속도를 가진 증폭신호(OUT)를 출력할 수 있게되어 두 증폭수단의 역할로 로우(L)에서 하이(H) 또는 하이(H)에서 로우(L)로의 레벨 변화 속도가 빠른 증폭신호(OUT)를 생성할 수 있게 된다. 이렇게 다수의 증폭수단을 연결한 구성함로써, 각 증폭수단을 이용하여 증폭신호(OUT)의 레벨이 로우(L)에서 하이(H)로 천이할 때에는 하이(H)에서 로우(L)로 변하는 속도를 빠르게 할 수 있다.
도 5 및6은 일 실시예로서 도4의 제 1증폭수단(2411) 및 제 2증폭수단(2412)의 구체적인 회로도를 나타낸 것이다.
제 1 증폭수단(2411)은 입력신호(Din)와 기준전압(VREF)이 입력되는 입력부(2411_a) 및 정전류원으로 동작하는 전류 미러부(2411_b)를 포함할 수 있다. 입력부(2411_a)는 N 타입 트랜지스터(NMOS) 두 개로 구성될 수 있으며,
각 트랜지스터의 드레인 단에는 전류 미러부와 연결될 수 있으며, 소스 단은 접지될 수 있으며, 게이트 단에 입력신호(Din) 및 기준전압(VREF)이 입력될 수 있다. 이때, 입력신호(Din)와 기준전압(VREF)의 차의 증폭신호는 제 1 출력노드(b)에서 나올 수 있다. 이때, 증폭신호는 입력신호와는 반대 위상을 가질 수 있다.
전류 미러부(2411_b)는 P 타입 트랜지스터(PMOS) 두 개로 구성될 수 있으며, 각 P타입 트랜지스터의 게이트 단이 바이어스 노드(a)에서 서로 연결될 수 있으며, 전류 미러부(2411_b)의 하단에는 입력부(2411_a)와 연결될 수 있다. 기준전압(VREF)이 입력되는 N 타입 트랜지스터(NMOS)의 드레인 노드부분과 연결된 바이어스 노드(a)에는 일정 레벨의 바이어스 전압인 제 1 제 1 바이어스 전압(VBIAS)이 설정될 수 있다. 이것은 다양한 증폭 단계에서 모든 증폭단에 안정적이고 동일한 전류를 흐르도록 제어하여 증폭수단(2410)이 포화상태에서 빠르게 동작할 수 있도록 하는 역할을 할 수 있다.
설정된 제 1 바이어스 전압(VBIAS)은 기준전압(VREF)과 전원전압(VDD)에 의하여 제어할 수 있다. 따라서, 전류 미러부(2411_b)의 각 트랜지스터의 드레인단에서 소스단으로 흐르는 전류는 같은 크기의 전류가 흐를 수 있게 된다. 다만 전원전압(VDD) 또는 기준전압(VREF)이 바뀌지 않는 한, 제 1바이어스 전압(VBIAS)은 일정 레벨을 가지게 되어, 전류 크기는 일정하게 유지될 수 있을 것이다.
제 2 증폭수단(2412)는 입력신호(Din)와 기준전압(VREF)이 입력되는 입력부(2412_a) 및 정전류원으로 동작하는 전류 미러부(2412_b)를 포함할 수 있다. 입력부(2412_a)는 P 타입 트랜지스터(PMOS) 두 개로 구성될 수 있으며, 각 트랜지스터의 소스 단에는 입력부(2412_a)와 연결될 수 있으며, 드레인 단은 전원전압(VDD)와 연결될 수 있고, 게이트 단에 입력신호(Din) 및 기준전압(VREF)이 입력될 수 있다. 이때, 입력신호(Din)와 기준전압(VREF)의 차의 증폭신호는 제 1출력노드(d)에서 나올 수 있다. 이때, 증폭신호(OUT)는 입력신호(Din)와는 반대 위상을 가질 수 있다.
전류 미러부(2412_b)는 N 타입 트랜지스터(NMOS) 두 개로 구성될 수 있으며, 각 N타입 트랜지스터의 게이트 단이 노드 b에서 서로 연결되어 있으며, 트랜지스터의 소스 단은 접지될 수 있으며, 드레인 단은 입력부(2412_a)와 연결될 수 있다. 기준전압(VREF)이 입력되는 P 타입 트랜지스터(PMOS)의 드레인 노드부분과 연결된 바이어스 노드(c)에는 일정 레벨의 제 1바이어스 전압(VBIAS)이 설정될 수 있다.
전술한 제 1증폭수단(2411)의 전류 미러부(2411_b)와 유사하게 전류 미러부(2412_b)의 각 트랜지스터의 드레인단에서 소스단으로 흐르는 전류는 같은 크기의 전류가 흐를 수 있게 된다. 다만 전원전압(VDD) 또는 기준전압(VREF)이 바뀌지 않는 한, 설정된 제 1 바이어스 전압(VBIAS)은 일정 레벨을 가지게 되어, 전류 크기는 일정하게 유지될 수 있을 것이다.
도7과 도8은 본 발명의 일 실시예에 따른 구체적인 회로를 나타낸 회로도이다.
도 7을 참조하면, 증폭부(2410)는 하나의 증폭수단을 포함하며, N 타입 트랜지스터(NMOS)로 구성된 입력부와 P 타입 트랜지스터(PMOS)로 구성된 전류 미러부로 구성될 수 있다. 이때, 전류 미러부는 전원전압(VDD)이 외부로부터 공급될 수 있고, P 타입 트랜지스터(PMOS)들 게이트가 연결되는 노드a와 기준전압(VREF)이 입력되는 쪽의 N 타입 트랜지스터(NMOS)의 드레인 단이 연결되어 바이어스 노드(node 2)가 될 수 있다. 바이어스 노드(node2)에는 기준전압(VREF)과 전원전압(VDD)으로 형성되는 일정 레벨의 제 1바이어스 전압(VBIAS)이 설정될 수 있다. 제 1바이어스 전압으로 인하여 트랜지스터는 포화영역에서 빠른 천이를 하는 증폭신호(OUT)을 출력할 수 있다.
출력부(2430)는 상기 증폭부(2410)의 제 1출력노드(node3)에 연결되며, 증폭신호(OUT)를 출력부(2430)에서 수신할 수 있다. 출력부(2430)는 적어도 하나 이상의 인버터가 직렬로 연결된 구성이 될 수 있으며, 더 나아가 하나 이상의 저항이 병렬로 연결될 수 있다. 다이나믹 바이어스 전압 생성부(2420)는 출력부(2430)의 제 2 출력노드(node1)와 연결될 수 있으며, 다이나믹 바이어스 전압 생성부(2420)는 출력신호(/OUT)를 수신할 수 있다. 또한, 증폭부(2410)의 바이어스 노드(node2)와 연결되어, 생성한 다이나믹 바이어스 전압(DBIAS)을 바이어스 노드(node2)에 제공할 수 있게 된다. 다이나믹 바이어스 전압 생성부(2420)는 적어도 하나 이상의 캐패시터로 구성될 수 있으며, 도 7에서는 하나의 캐패시터로 구성되는 예가 도시된다..
구체적인 동작을 설명하면, 입력신호(Din)의 전압 레벨이 로우(L) 또는 하이(H)로 일정한 경우에는, 전류 미러부의 P 트랜지스터의 제 1 전류(I1)는 일정 레벨의 제 1바이어스 전압(VBIAS)에 의하여 일정 전류가 흐르게 될 수 있고, 따라서 증폭신호(OUT)은 일정한 전압 레벨로 출력될 수 있다. 이때, 다이나믹 바이어스 전압 생성부(2420)는 일정 레벨의 전압, 즉, 직류 성분의 신호는 통과시킬 수 없으므로, 다이나믹 바이어스 전압(DBIAS)을 생성하지 않을 수 있다.
입력신호(Din)의 전압 레벨이 로우(L)에서 하이(H)로 트랜지션 하는 경우, N 타입 트랜지스터의 게이트 전압이 높아지므로 N 타입 트랜지스터에 흐르는 제 2전류(I2)는 커질 수 있다. 이때, 다이나믹 바이어스 전압 생성부(2420)에서 다이나믹 바이어스 전압이 증폭부(2410)의 노드2에 제공되기 전이므로, 일정 레벨의 바이어스 전압으로 인하여 여전히 일정한 제 1 전류(I1)가 흐를 수 있다.
노드 3에서 출력되는 증폭신호(OUT)는 입력신호(Din)과 위상이 반대로서, 입력신호(Din)가 로우에서 하이로 변화할 때, 제 2 전류(I2)의 변화에 응답하여 증폭신호(OUT)는 하이에서 로우로 변화되어야 하는데, 이때 제 1전류(I1) 성분에 의해 증폭신호(OUT)의 레벨의 변화 속도가 감소될 수 있다.
상기 증폭신호(OUT)는 노드3을 통하여 출력부(2430)에 입력되고, 출력부(2430)는 증폭신호의 위상을 반전시켜, 출력신호(/OUT)를 노드1에서 출력할 수 있다. 더 나아가, 출력부(2430)에서 인버터와 병렬 연결된 하나 이상의 저항을 더 포함할 수 있으며, 이를 네거티브 피드백(Negative feedback)효과를 이용하여 PVT의 변화에 강하고 신호의 질을 향상시킬 수 있다.
입력신호(Din)와 같은 위상을 가진 출력신호(/OUT)는 다이나믹 바이어스 전압 생성부(2420)에 입력될 수 있다. 다이나믹 바이어스 전압 생성부(2420)의 캐패시터는 고주파 영역에서 손실을 최소화하여 신호를 전달하는 특징을 가질 수 있다. 이때, 직류 성분은 통과를 못하고 교류 성분을 잘 통과시킬 수 있다. 따라서, 출력신호가 입력신호와 같이 로우(L)에서 하이(H)로 전압 레벨이 변화할 때, 캐패시터는 양의 값을 가지는 교류 성질의 전압을 신호로서 전달할 수 있다. 이것은 다이나믹 바이어스 전압이라 할 수 있다.
양의 값을 가지는 교류 성질의 다이나믹 바이어스 전압이 증폭부(2410)의 노드2에 인가되면, 기존의 일정 레벨의 바이어스(VBIAS)를 순간적으로 양의 방향으로 레벨을 변화시킬 수 있다. 증폭부(2410)의 전류 미러부는 P 타입 트랜지스터(PMOS)로 구성되어, 게이트단의 전압, 즉 바이어스 전압이 커질수록 제 1 전류(I1) 크기는 줄어들 수 있다.
즉, 노드2의 바이어스 전압을 더 크게 변화시켜, 제 1전류(I1)의 크기를 전보다 작게 하므로써, 제 2전류(I2)의 전류의 흐름을 방해하는 성분을 줄일 수 있다. 제 2전류(I2)의 전류의 흐름을 강하게 하므로써, 노드3의 증폭신호의 하이(H)에서 로우(L)로의 전압 레벨 변화속도를 빠르게 할 수 있어, 고주파 영역에서도 빠르게 동작할 수 있는 플래쉬 메모리 장치를 설계할 수 있다.
일정 레벨의 제 1 바이어스 전압(VBIAS) 중 일정 레벨은 제 1레벨로, 변화된 바이어스 전압의 레벨은 제 2레벨로 지칭할 수 있을 것이다.
도 8을 참조하면, 제 1증폭수단(2411) 및 제 2증폭수단(2412)은 노드 3에서 연결될 수 있다.
제1 증폭수단(2411), 제 2증폭수단(2412), 증폭부(2410)와 출력부(2430), 다이나믹 바이어스 전압 생성부(2420),이 연결된 구성은 전술한 도7의 예와 같아 설명을 생략한다. 다만, 도7의 하나의 캐패시터로 구성된 다이나믹 바이어스 전압 생성부(2420)와는 다르게 다이나믹 바이어스 전압 생성부(2420)는 각각 제 1증폭수단(2411)의 바이어스 노드(node2)와 제 2출력노드(node1)에 연결된 캐패시터, 제 2 증폭수단(2412)의 바이어스 노드(node4)와 제 2출력노드(node1)에 연결된 커패시터가 병렬로 연결된 구성을 가질 수 있다.
입력신호(Din)의 전압 레벨이 로우(L) 또는 하이(H)로 일정한 경우에는, 제 1증폭수단(2411)의 전류 미러부의 P 타입 트랜지스터의 제 1전류(I1)는 일정 레벨의 바이어스 전압에 의하여 일정 전류가 흐를 수 있다. 제 2 증폭수단(2412)의 전류 미러부의 N타입 트랜지스터의 제 3전류(I3)는 일정 레벨의 바이어스 전압에 의하여 일정 전류가 흐를 수 있다. 이때, 다이나믹 바이어스 전압 생성부(2420)는 일정 레벨의 전압, 즉, 직류 성분의 신호는 통과시킬 수 없는바, 다이나믹 바이어스 전압을 생성하지 않을 수 있다.
입력신호(Din)의 전압 레벨이 로우(L)에서 하이(H)로 레벨이 변화하는 경우, 제 1증폭수단(2411)의 입력부의 N 타입 트랜지스터의 게이트 전압이 높아지므로 N 타입 트랜지스터에 흐르는 제 2전류(I2)는 커질 수 있다. 이때, 다이나믹 바이어스 전압 생성부(2420)에서 다이나믹 바이어스 전압이 제 1증폭수단(2411)의 노드2에 제공되기 전이므로, 일정 레벨의 바이어스 전압으로 인하여 여전히 일정한 크기의 제 1전류(I1)가 흐를 수 있다. 이때, 제 1전류(I1)의 흐름은 제 2전류(I2)의 흐름을 방해할 수 있다.
노드 3에서 출력되는 증폭신호는 입력신호(Din)과 위상이 정반대로서, 입력신호가 로우에서 하이로 변화할 때, 증폭신호는 하이에서 로우로 변화할 수 있게 되는데, 이때 제 2전류(I2)의 흐름을 제 1전류(I1)이 방해하게 되어, 증폭신호의 레벨의 변화 속도를 감소시킬 수 있다.
제 2 증폭수단(2412)의 입력부의 P 타입 트랜지스터의 게이트 전압이 높아지므로 P 타입 트랜지스터에 흐르는 제 3전류(I3) 는 작아질 수 있다. 이때, 다이나믹 바이어스 전압 생성부(2420)에서 다이나믹 바이어스 전압이 제 2 증폭수단(2412)의 노드4에 제공되기 전이므로, 일정 레벨의 바이어스 전압으로 인하여 여전히 일정한 크기의 제 4전류(I4)가 흐를 수 있다. 상기 제 1증폭수단(2411)에서 전술한대로, 증폭신호를 하이에서 로우로 레벨을 빠르게 변화시키기 위해서는 제 4전류(I4) 의 크기를 크게할 수 있어야 된다.
상기 증폭부(2410)의 증폭신호는 노드3을 통하여 출력부(2430)에 입력되고, 출력부(2430)는 증폭신호(OUT)의 위상을 반전시켜, 출력신호(/OUT)를 노드1에서 출력할 수 있다. 더 나아가, 출력부(2430)에서 인버터와 병렬 연결된 하나 이상의 저항을 더 포함할 수 있으며, 이를 네거티브 피드백(Negative feedback)효과를 이용하여 PVT의 변화에 강하고 신호의 질을 향상시킬 수 있다.
입력신호(Din)와 같은 위상을 가진 출력신호(/OUT)는 다이나믹 바이어스 전압 생성부(2420)에 입력될 수 있다. 다이나믹 바이어스 전압 생성부(2420)의 캐패시터는 고주파 영역에서 손실을 최소화하여 신호를 전달하는 특징을 가질 수 있는데, 이때, 직류 성분은 통과를 못하고 교류 성분을 잘 통과시킬 수 있다.
따라서, 출력신호가 입력신호(Din)와 같이 로우(L)에서 하이(H)로 전압 레벨이 변화할 때, 캐패시터는 양의 값을 가지는 교류 성질의 전압을 신호로서 전달할 수 있다. 이것은 다이나믹 바이어스 전압(DBIAS)이라 할 수 있다.
양의 값을 가지는 교류 성질의 다이나믹 바이어스 전압(DBIAS)이 증폭부(2410)의 제 1증폭수단(2411)의 노드2에 인가되면, 기존의 일정 레벨의 바이어스(VBIAS)를 순간적으로 양의 방향으로 레벨을 변화시킬 수 있다. 제 1증폭수단(2411)의 전류 미러부는 P 타입 트랜지스터(PMOS)로 구성되어, P타입 트랜지스터 게이트단의 전압, 즉 바이어스 전압이 커질수록 제 1전류(I1)의 크기는 줄어들 수 있다.
즉, 노드2의 바이어스 전압을 더 크게 변화시켜, 제 1전류(I1) 크기를 전보다 작게 하므로써, 제 2전류(I2)의 흐름을 방해하는 성분을 줄일 수 있다. 제 1전류(I1)의 흐름을 약하게 하여, 노드3에서 출력되는 증폭신호(OUT)의 하이(H)에서 로우(L)로의 전압 레벨 변화속도를 빠르게 할 수 있다.
또한, 양의 값을 가지는 교류 성질의 다이나믹 바이어스 전압(DBIAS)이 증폭부(2410)의 제 2증폭수단(2412)의 노드4에 인가되면, 기존의 일정 레벨의 바이어스(VBIAS)를 순간적으로 양의 방향으로 레벨을 변화시킬 수 있다. 제 2증폭수단(2412)의 전류 미러부는 N 타입 트랜지스터(NMOS)로 구성되어, N타입 트랜지스터 게이트단의 전압, 즉 바이어스 전압이 커질수록 제 4전류(I4) 의 크기는 커질수 있게된다. 즉, 제 4전류(I4)의 크기를 커지게 하여 노드3에서 출력되는 증폭신호(OUT)의 하이(H)에서 로우(L)로의 전압 레벨 변화속도를 빠르게 할 수 있다.
입력신호(Din)의 전압 레벨이 하이(H)에서 로우(L)로 레벨이 변화 하는 경우, 제 2증폭수단(2412)의 입력부의 P 타입 트랜지스터의 게이트 전압이 낮아지므로 P 타입 트랜지스터에 흐르는 제 3전류(I3)는 커질 수 있다. 이때, 다이나믹 바이어스 전압 생성부(2420)에서 다이나믹 바이어스 전압(DBIAS)이 제 2증폭수단(2412)의 노드4에 제공되기 전이므로, 일정 레벨의 바이어스 전압으로 인하여 여전히 일정한 크기의 제 4전류(I4)가 흐를 수 있다. 이때, 제 4전류(I4)의 흐름은 제 3전류(I3)의 흐름을 방해할 수 있다.
노드 3에서 출력되는 증폭신호(OUT)는 입력신호(Din)과 위상이 반대로서, 입력신호가 하이(H)에서 로우(L)로 변화할 때, 증폭신호(OUT)는 하이(H)에서 로우(L)로 변화할 수 있게 되는데, 이때 제 3전류(I3)의 흐름을 제 4전류(I4)가 방해하게 되어, 증폭신호(OUT)의 레벨의 변화 속도를 감소시킬 수 있다.
제 1증폭수단(2411)의 입력부의 N 타입 트랜지스터의 게이트 전압이 낮아지므로 P 타입 트랜지스터에 흐르는 제 2전류(I2) 는 작아질 수 있다. 이때, 다이나믹 바이어스 전압 생성부(2420)에서 다이나믹 바이어스 전압(DBIAS)이 제 1 증폭수단(2411)의 노드2에 제공되기 전이므로, 일정 레벨의 바이어스 전압으로 인하여 여전히 일정한 크기의 제 1전류(I1)가 흐를 수 있다. 상기 제 2증폭수단(2412)에서 전술한대로, 증폭신호(OUT)를 로우에서 하이로 레벨을 빠르게 변화시키기 위해서는 제 1전류(I1)의 크기를 크게할 수 있어야 된다.
상기 증폭부(2410)의 증폭신호(OUT)는 노드3을 통하여 출력부(2430)에 입력되고, 출력부(2430)는 증폭신호(OUT)의 위상을 반전시켜, 출력신호(/OUT)를 노드1에서 출력할 수 있다. 입력신호(Din)와 같은 위상을 가진 출력신호(/OUT)는 다이나믹 바이어스 전압 생성부(2420)에 입력될 수 있다.
출력신호(/OUT)가 입력신호와 같이 하이(H)에서 로우(L)로 전압 레벨이 변화할 때, 캐패시터는 음의 값을 가지는 교류 성질의 다이나믹 바이어스 전압(DBIAS)을 신호로서 전달할 수 있다..
음의 값을 가지는 교류 성질의 다이나믹 바이어스 전압이 증폭부(2410)의 제 2증폭수단(2412)의 노드4에 인가되면, 기존의 일정 레벨의 바이어스(VBIAS)를 순간적으로 음의 방향으로 레벨을 변화시킬 수 있다. 제 2증폭수단(2412)의 전류 미러부는 N 타입 트랜지스터(NMOS)로 구성되어, N타입 트랜지스터 게이트단의 전압, 즉 바이어스 전압이 작아질수록 제 4전류(I4)의 크기는 줄어들 수 있다.
즉, 노드4의 바이어스 전압을 더 작게 변화시켜, 제 4전류(I4)의 크기를 전보다 작게 하므로써, 제 3전류(I3)의 흐름을 방해하는 성분을 줄일 수 있다. 제 4전류(I4) 의 흐름을 강하게 하므로써, 노드3에서 출력되는 증폭신호(OUT)의 로우(L)에서 하이(H)로의 전압 레벨 변화속도를 빠르게 할 수 있다.
또한, 양의 값을 가지는 교류 성질의 다이나믹 바이어스 전압이 증폭부(2410)의 제 1증폭수단(2411)의 노드2에 인가되면, 기존의 일정 레벨의 바이어스(VBIAS)를 순간적으로 음의 방향으로 전압 레벨을 변화시킬 수 있다. 제 1증폭수단(2411)의 전류 미러부는 P 타입 트랜지스터(PMOS)로 구성되어, P타입 트랜지스터 게이트단의 전압, 즉 바이어스 전압이 작을수록 제 1전류(I1) 의 크기는 커질수 있게된다.
즉, 제 1전류(I1)의 크기를 커지게 하여 노드3에서 출력되는 증폭신호(OUT)의 로우(H)에서 하이(L)로의 전압 레벨 변화속도를 빠르게 할 수 있다. 위와 같은 동작으로, 출력부(2430)의 입력신호(Din)와 위상이 같은 출력신호의 변화(Transition)속도를 빠르게 하여 고주파 영역에서도 정확하고 빠른 동작을 할 수 있는 플래쉬 메모리 장치를 설계할 수 있다. 일정 레벨의 제 1 바이어스 전압(VBIAS) 중 일정 레벨은 제 1레벨로, 변화된 바이어스 전압의 레벨은 제 2레벨로 지칭할 수 있을 것이다.
도 9는 본 발명의 일실시예로서, 입력신호(Din), 증폭신호(OUT), 출력신호(/OUT), 다이나믹 바이어스 전압(DBIAS)의 레벨 변화를 나타낸 도면이다.
도9를 참조하면, 우선 입력신호(Din)의 레벨 변화(S11), 증폭신호(OUT)의 레벨 변화(S12), 출력신호(/OUT)의 레벨 변화(S13), 다이나믹 바이어스 전압(DBIAS)의 레벨 변화(S14)가 도시되어 있다.
전술한 대로, 증폭신호(OUT)는 증폭 수단의 특성상 입력신호(Din)와 위상이 반대로 될 수 있으며, 출력신호(/OUT)는 상기 증폭신호(OUT)를 출력부가 위상을 반전하여 입력신호와 위상이 동일하게 될 수 있다.
다이나믹 바이어스 전압(DBIAS)의 경우 출력신호(/OUT)가 로우(L)에서 하이(H)로 전압 레벨이 변화할 때에 양의 값을 가지는 교류 성질의 다이나믹 바이어스 전압(DBIAS)이 발생할 수 있다. 다만, 출력신호(/OUT)가 하이(H) 레벨 또는 로우(L) 레벨로 일정시간 유지되는 경우에는 다이나믹 바이어스 전압(DBIAS)은 발생하지 않을 수 있다.
출력신호(/OUT)가 하이(H)에서 로우(L)로 전압 레벨이 변화할 때에 음의 값을 가지는 교류 성질의 다이나믹 바이어스 전압(DBIAS)이 발생할 수 있다.
결과적으로, 출력신호(/OUT)가 로우(L)에서 하이(H)로 전압 레벨이 변화할 때에는 증폭부에 다이나믹 바이어스 전압(DBIAS)을 제공하여 일정 레벨의 바이어스 전압을 양의 값으로 변화시킬 수 있으며, 출력신호(/OUT)가 하이(H)에서 로우(L)로 전압 레벨이 변화할 때에는 증폭부에 다이나믹 바이어스 전압(DBIAS)을 제공하여 일정 레벨의 바이어스 전압을 음의 값으로 변화시킬 수 있게 된다.
도10은 본 발명의 일실시예에 따른 비휘발성 메모리 장치(5000)를 나타내는 블록도이다. 도3에서 도시한 반도체 메모리 장치의 구현 예와는 달리, 본 발명의 일실시예로 비휘발성 메모리 장치(5000)에 구체적으로 적용이 가능할 수 있다. 비휘발성 메모리 장치(5000)는 외부 호스트와 통신하여 데이터를 기록, 저장 및 독출하는 기능을 수행한다. 앞에서 설명되었던 본 발명의 실시예는 이 비휘발성 메모리 장치(5000)에서 실시할 수 있다. 본 발명의 일실시예에 따른 비휘발성 메모리 장치(5000)는 데이터를 저장하는 비휘발성 셀 어레이(5100), 프로그램이 저장되어 있는 ROM(5220), 상기 프로그램을 수행하여 비휘발성 메모리 장치를 관리하는 프로세서(5210) 및 외부 호스트와 신호를 송수신하는 호스트 인터페이스(5230)을 포함할 수 있다. 비휘발성 셀 어레이(5100)를 관리하는 컨트롤러(5200)는 프로세서(5210), ROM(5220) 및 호스트 인터페이스(5230)를 포함할 수 있다.
본 발명의 실시예들에 따른 증폭부, 출력부 및 다이나믹 바이어스 전압 생성부를 포함하는 입력 버퍼는 호스트로부터 커맨드 및 어드레스를 수신하는 호스트 인터페이스(5230)에도 포함될 수 있으며, 프로세서(5210)는 ROM(5220)에 저장된 플래시 메모리 장치(5000)의 관리를 위한 프로그램을 수행하기 위하여 데이터를 수신할 수 있는데, 이때에도 상기 입력버퍼는 프로세서(5210)에 포함될 수 있을 것이다.
비휘발성 셀 어레이(3100)는 NAND 플래시 메모리, NOR 플래시 메모리 등의 셀 어레이를 포함할 수 있다.
도 11은 본 발명의 일실시예에 따른 메모리 카드를 나타내는 도면이다. 메모리 카드(6000)는 모바일 기기나 데스크 탑 컴퓨터와 같은 전자기기에 연결하여 사용할 수 있는 휴대용 저장장치가 될 수 있다. 도 11에 도시된 바와 같이, 상기 메모리 카드(6000)는 컨트롤러(6100), 비휘발성 셀 어레이(6200) 및 포트 영역(6300)을 구비할 수 있다.
메모리 카드는 포트 영역(6300)을 통해서 외부의 호스트(미도시)와 통신할 수 있고, 컨트롤러(6100)는 비휘발성 셀 어레이(6200)를 제어할 수 있다. 컨트롤러(6100)는 프로그램을 저장하는 ROM(미도시)으로부터 프로그램을 읽어서 수행할 수 있다. 본 발명의 실시예들에 따른 증폭부, 출력부 및 다이나믹 바이어스 전압 생성부를 포함하는 입력 버퍼는 컨트롤러(6100)에 포함될 수 있으며, ROM(미도시)으로부터 프로그램을 읽어올 때, 동작 속도를 빠르게 할 수 있다. 비휘발성 셀 어레이(6200)는 NAND 플래시 메모리, NOR 플래시 메모리 등의 셀 어레이를 포함할 수 있다.
본 발명의 실시예로서 비휘발성 메모리는 MRAM(Magnetic Random Access Memory), RRAM(Resistance RAM), FRAM(Ferroelectric RAM) 또는 PCM(Phase Change Memory) 등일 수 있다.
도 12는 본 발명의 일실시예에 따른 비휘발성 메모리 장치를 장착하는 컴퓨팅 시스템을 나타내는 블록도이다. 모바일 기기나 데스크 탑 컴퓨터와 같은 컴퓨팅 시스템(6000)에 본 발명의 비휘발성 메모리 장치가 비휘발성 저장장치(6400)로 장착될 수 있다. 비휘발성 저장장치(6400)로 장착되는 비휘발성 메모리 장치는 앞서 설명되었던 다수의 실시예들 중 어느 하나가 적용될 수 있다.
본 발명의 일실시예에 따른 컴퓨팅 시스템(6000)은 중앙처리 장치(6100), 램(6200), 유저 인터페이스(6300)와 비휘발성 저장장치(6400)를 포함하며, 이들 구성요소는 각각 버스(6500)에 전기적으로 연결되어 있다. 상기 컴퓨팅 시스템(6000)에서, 앞선 실시예들에서와 같이 비휘발성 저장장치(6400)는, 데이터를 저장하기 위한 비휘발성 메모리 장치(미도시)를 포함할 수 있고, 비휘발성 메모리 장치는 비휘발성 셀 어레이(미도시)를 포함할 수 있고, 상기 비휘발성 셀 어레이를 관리하는 컨트롤러(미도시)를 포함할 수 있다. 상기 컨트롤러는 본 발명의 일실시예에 따른 비휘발성 메모리 장치의 관리 방법을 수행할 수 있다. 비휘발성 저장장치(6400)에 포함된 비휘발성 셀 어레이는 NAND 플래시 메모리, NOR 플래시 메모리 등의 셀 어레이를 포함할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다. 도 13은 반도체 메모리 장치가 다수의 반도체 레이어들을 적층하여 구현되는 예를 나타낸다.
도 13에 도시된 바와 같이, 반도체 메모리 장치(7100)는 다수의 반도체 레이어들(LA1~LAn)을 구비할 수 있다. 반도체 레이어들(LA1~LAn) 각각은 비휘발성 메모리 셀 어레이를 포함하는 메모리 칩일 수 있으며, 또는 반도체 레이어들(LA1~LAn) 중 일부는 외부의 콘트롤러와 인터페이싱을 수행하는 마스터 칩이고 나머지는 데이터를 저장하는 슬레이브 칩일 수 있다. 도 13의 예에서는, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2~LAn)은 슬레이브 칩인 것으로 가정한다.
다수의 반도체 레이어들(LA1 내지 LAn)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 콘트롤러(미도시)와 통신한다. 마스터 칩으로서 제 1 반도체 레이어(7110)와 슬레이브 칩으로서 제n 반도체 레이어(7120)를 중심으로 하여 반도체 메모리 장치(7100)의 구성 및 동작을 설명하면 다음과 같다.
제 1 반도체 레이어(7110)는 슬레이브 칩들에 구비되는 셀 어레이(7121)을 구동하기 위한 각종 회로들을 구비한다. 예컨대, 제 1 반도체 레이어(7110)는 셀 어레이(7121)의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 7111)와, 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 7112)와, 데이터의 입출력을 제어하기 위한 데이터 버퍼(7113), 외부로부터 커맨드 신호(CMD)를 수신하는 커맨드 버퍼(7114)와, 외부로부터 어드레스 신호(ADD)를 입력받아 버퍼링하는 어드레스 버퍼(7115)를 포함할 수 있다. 한편, 본 발명의 실시예에 따르면, 상기 버퍼들 중 적어도 하나에 다이나믹 바이어스 전압 생성부를 포함할 수 있어, 고주파 영역에서 동작하는 데 유용할 수 있다. 예컨대 도 13에 도시된 바와 같이 데이터 버퍼(7113)는 다이나믹 바이어스 전압을 생성하여 증폭부(7118_A)에 제공해주는 다이나믹 바이어스 전압 생성부(7117), 데이터의 입력신호와 기준전압의 차를 증폭해주는 증폭부(7118_A), 증폭신호의 위상을 반전하고, PVT의 변화에 강한 신호를 출력신호로 출력하는 출력부(7118_B) 등을 구비할 수 있다.
또한 제 1 반도체 레이어(7110)는 슬레이브 칩의 메모리 동작을 관리하기 위한 비휘발성 메모리 관리부(7116)를 더 구비할 수 있다. 비휘발성 메모리 관리부(7116)도 ROM(미도시)으로부터 수신하는 데이터 입력신호에 대하여 정확한 동작을 위하여 다이나믹 바이어스 전압 생성부가 포함된 입력 버퍼가 포함될 수 있다. 한편, 제n 반도체 레이어(7120)는, 셀 어레이(7121)와, 셀 어레이를 구동하기 위한 기타 주변 회로들, 예컨대 셀 어레이(7121)의 로우 및 칼럼을 선택하기 위한 로우/칼럼 선택부, 비트라인 센스앰프 등(미도시)이 배치되는 주변회로 영역(7122)을 구비할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 전원전압 및 기준전압에 대응되어 제1 레벨로 바이어스 노드에 설정된 제1 바이어스 전압을 기준으로, 입력되는 입력신호를 증폭하여 제1 출력 노드로 증폭신호를 출력하는 증폭부;
    상기 증폭신호를 수신하고 버퍼링하여 제2 출력노드로 출력신호를 출력하는 출력부; 및
    상기 출력신호의 천이에 응답하여 상기 제1 바이어스 전압을 상기 제1 레벨로부터 상승 또는 하강된 제2 레벨로 변화시키는 다이나믹 바이어스 전압 생성부;를 포함하는 것을 특징으로 하는 입력 버퍼.
  2. 제 1항에 있어서,
    상기 증폭부는,
    상기 입력신호 및 상기 기준전압을 수신하고, 상기 입력신호 및 상기 기준전압의 차이를 증폭하여 증폭신호를 생성하는 증폭수단을 적어도 한 개 이상 포함하는 것을 특징으로 하는 입력 버퍼.
  3. 제 2항에 있어서,
    상기 증폭수단은,
    정전류원으로 동작하는 적어도 두 개 이상의 트랜지스터를 포함하는 전류 미러부;
    상기 입력신호 및 상기 기준전압을 수신하는 적어도 두 개 이상의 트랜지스터를 포함하는 입력부; 및
    상기 전류 미러부로부터 공급되는 제 1전류 및 상기 입력부에서 상기 입력신호를 수신하는 트랜지스터에 흐르는 제 2전류에 대응되는 노드 전압을 상기 증폭신호로 출력하는 제 1출력노드;를 포함하는 것을 특징으로 하는 입력 버퍼.
  4. 제 1항에 있어서,
    상기 다이나믹 바이어스 전압 생성부는,
    상기 출력신호가 일정한 경우에 응답하여 상기 제 2 레벨의 바이어스 전압을 상기 제 1레벨로 변화시키는 것을 특징으로 하는 입력 버퍼.
  5. 제 1항에 있어서,
    상기 출력부는,
    상기 제 1출력노드에 연결되어, 상기 증폭부의 상기 출력신호를 수신하고, 상기 출력신호와 위상이 반대인 반전출력신호를 출력하는 적어도 하나 이상의 직렬로 연결된 인버터를 포함하는 것을 특징으로 하는 입력 버퍼.
  6. 제 1항에 있어서,
    상기 다이나믹 바이어스 전압 생성부는,
    상기 바이어스 노드와 상기 제 2출력노드에 연결되는 적어도 하나 이상의 캐패시터가 병렬로 연결된 회로를 포함하는 것을 특징으로 하는 입력 버퍼.
  7. 제 1항에 있어서,
    상기 다이나믹 바이어스 전압 생성부는,
    상기 입력신호가 로직 로우(L)에서 로직 하이(H)로 천이하는 때에, 양의 전압값에 해당되는 다이나믹 바이어스 전압을 생성하여, 상기 증폭부에 제공하는 것을 특징으로 하는 입력버퍼.
  8. 제 1항에 있어서,
    상기 다이나믹 바이어스 전압 생성부는,
    상기 입력신호가 로직 하이(H)에서 로직 로우(L)로 천이하는 때에, 음의 전압값에 해당되는 다이나믹 바이어스 전압을 생성하여 상기 증폭부에 제공하는 것을 특징으로 하는 입력버퍼.
  9. 메모리 컨트롤러로부터,
    클록신호를 수신하는 클록 버퍼;
    커맨드 신호를 수신하는 커맨드 버퍼;
    어드레스 신호를 수신하는 어드레스 버퍼; 및
    데이터 신호를 수신하는 데이터 버퍼;를 포함하는 플래쉬 메모리 장치로서,
    상기 클록 버퍼, 커맨드 버퍼, 어드레스 버퍼, 데이터 버퍼 중 적어도 어느 하나 이상의 버퍼는,
    전원전압 및 기준전압에 대응되어 제1 레벨로 바이어스 노드에 설정된 제1 바이어스 전압을 기준으로, 입력되는 입력신호를 증폭하여 제1 출력 노드로 증폭신호를 출력하는 증폭부;
    상기 증폭신호를 수신하고 버퍼링하여 제2 출력노드로 출력신호를 출력하는 출력부; 및
    상기 출력신호의 천이에 응답하여 상기 제1 바이어스 전압을 상기 제1 레벨로부터 상승 또는 하강된 제2 레벨로 변화시키는 다이나믹 바이어스 전압 생성부;를 포함하는 것을 특징으로 하는 플래쉬 메모리 장치.
  10. 제 9항에 있어서,
    상기 다이나믹 바이어스 전압 생성부는,
    상기 입력신호가 로직 로우(L)에서 로직 하이(H)로 천이하는 때에, 양의 전압값에 해당되는 다이나믹 바이어스 전압을 생성하여 상기 제1 바이어스 전압에 합산되도록 함으로써, 상기 제1 레벨의 상기 제1 바이어스 전압을 상기 제1 레벨보다 높은 제2 레벨로 변화시키고,
    상기 입력신호가 로직 하이(H)에서 로직 로우(L)로 천이하는 때에, 음의 전압값에 해당되는 상기 다이나믹 바이어스 전압을 생성하여 상기 제1 바이어스 전압에 합산되도록 함으로써, 상기 제1 레벨의 상기 제1 바이어스 전압을 상기 제1 레벨보다 낮은 상기 제2 레벨로 변화시키는 것을 특징으로 하는 플래쉬 메모리 장치.
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