KR20140071757A - 반도체 메모리 장치 및 반도체 메모리의 동작을 위한 기준 전압 생성 방법 - Google Patents

반도체 메모리 장치 및 반도체 메모리의 동작을 위한 기준 전압 생성 방법 Download PDF

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Abstract

본 발명에 따른 반도체 메모리 장치는 파워-업(Power-up) 시, 리셋 신호 및 클락 활성화 신호에 기초하여 디폴트 설정 신호를 생성하는 제1 디코더, 디폴트 설정 신호에 기초하여 기준 전압 설정 신호를 생성하는 제2 디코더, 및 기준 전압 설정 신호에 기초하여 내부 기준 전압을 생성하는 기준 전압 제공기를 포함하는 기준 전압 생성기를 구비한다.

Description

반도체 메모리 장치 및 반도체 메모리의 동작을 위한 기준 전압 생성 방법 {Semiconductor memory device and method of generating reference voltage for operations of the semiconductor memory device}
본 발명은 반도체 메모리 장치 및 이의 동작을 위한 기준 전압 생성 방법에 관한 것으로, 더욱 상세하게는 기준 전압 생성기를 구비하는 반도체 메모리 장치 및 이의 동작을 위한 기준 전압 생성 방법에 관한 것이다.
반도체 메모리 장치는 전자 기기에 광범위하게 사용되고 있다. 반도체 메모리 장치는 동작 속도의 향상과 소형화를 동시에 추구하고 있는데, 대표적인 반도체 메모리 장치인 DRAM(Dynamic Random Access Memory)는 동작 속도의 향상에 보다 초점을 맞추어 고안된 것으로 고속 동작에 적합하다.
반도체 표준화 단체인 JEDEC(Joint Electron Device Engineering Council)에서는 차세대 DRAM 방식으로 병렬 인터페이스의 LPDDR(Low Power Double Data Rate)과 다이 스택(Die stack)을 고려한 와이드 I/O(Input/Output) 방식을 채택하여, 다수의 반도체 업체들은 JEDEC 표준에 근거하여 보다 향상된 성능을 가지는 DRAM의 개발에 노력하고 있다.
모바일 기기가 빠른 속도로 발전함에 따라, 차세대 DRAM은 모바일 기기에 최적화된 형태로 구현될 필요도 있다. 차세대 DRAM은 넓은 메모리 대역과 저전력화를 가장 큰 목적으로 하며, 특히 LPDDR은 빠른 메모리 대역 수요에 맞추기 위하여 전력을 트레이드 오프(trade off)한 것을 보완하기 위하여 낮은 소비 전력을 구현하기 위하여 전압 스케일링(Scaling), 구조적 개선, 새로운 입출력 시그널링(Signaling), 신호 집적도의 향상과 같은 다양한 관점에서의 시도가 이루어지고 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 메모리 장치에서 이미 사용되고 있는 신호들을 이용하여 내부 기준 전압을 생성함으로써 커맨드 어드레스(Command/Address) 또는 데이터 입출력(DQ)을 위한 기준 전압을 외부의 핀(pin)이나 패드(pad)를 통하여 제공하지 않아도 정상적으로 동작할 수 있는 반도체 메모리 장치 및 이의 동작을 위한 기준 전압 생성 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 반도체 메모리 장치의 외부에서 설정 가능한 클락 활성화 신호(CKE)의 활성화 시점에 기초하여 커맨드 어드레스 또는 데이터 입출력을 위한 기준 전압의 전압 레벨을 설정할 수 있는 반도체 메모리 장치 및 이의 동작을 위한 기준 전압 생성 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적 과제는 외부와 접속되는 핀(Pin) 수를 줄여 모바일 기기에 적합한 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일부 실시예들에 따른 반도체 메모리 장치는 리셋 신호 및 클락 활성화 신호에 기초하여 내부 기준 전압을 생성하는 기준 전압 생성기를 구비한다. 상기 기준 전압 생성기는, 파워-업(Power-up) 시, 리셋 신호 및 클락 활성화 신호에 기초하여 디폴트 설정 신호를 생성하는 제1 디코더, 상기 디폴트 설정 신호에 기초하여 기준 전압 설정 신호를 생성하는 제2 디코더, 및 상기 기준 전압 설정 신호에 기초하여 내부 기준 전압을 생성하는 기준 전압 제공기를 포함한다.
본 발명의 일부 실시예들에 따른 기준 전압 생성 방법은 반도체 메모리 장치의 동작을 위하여 사용될 수 있으며, 파워-업 시, 리셋 신호와 클락 활성화 신호에 기초하여 디폴트 설정 신호를 생성하는 단계, 상기 디폴트 설정 신호에 기초하여 기준 전압 설정 신호를 생성하는 단계, 및 상기 기준 전압 설정 신호 및 구동 전압에 기초하여 커맨드 어드레스 기준 전압 또는 데이터 버퍼용 기준 전압을 생성하는 단계를 포함한다.
본 발명의 실시예들에 따른 반도체 메모리 장치는 커맨드 어드레스, 데이터 입출력 등을 위한 기준 전압을 별도의 외부 입력을 받아 설정하는 것이 아니라, 반도체 메모리 장치 내에서 필수적으로 요구되는 리셋 신호와 클락 활성화 신호에 기초하여 내부 기준 전압을 설정함으로써 외부와 연결되는 핀 수를 줄여 소형화가 가능하다.
본 발명의 일 실시예들에 따른 반도체 메모리 장치 및 기준 전압 생성 방법은 외부에서 기준 전압을 입력 받는 경우에 전송선의 노이즈 등으로 발생할 수 있는 기준 전압 레벨의 저하나 불안정성을 방지할 수 있어 반도체 메모리 장치의 동작을 보다 안정적으로 구현 가능하도록 한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치에 구비되는 기준 전압 생성기를 도시한 블록도이다.
도 2는 도 1의 기준 전압 제공기를 구체적으로 도시한 회로도이다.
도 3은 본 발명의 일 실시예에 따른 기준 전압 생성기의 동작을 설명하기 위한 타이밍도(timing diagram)이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 생성되는 기준 전압의 범위와 입력되는 전압 스윙의 관계를 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작을 위한 기준 전압 생성 방법을 설명하기 위한 흐름도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
반도체 메모리 장치는 외부의 전원전압(VDD)과 접지전압(VSS)과 같은 외부 전압을 공급받아 구동될 수 있다. 또한, 데이터, 커맨드, 어드레스의 입력을 버퍼링하기 위한 각 데이터 버퍼와 커맨드 어드레스 버퍼의 동작을 지원하기 위하여 데이터 버퍼용 기준 전압(VREFDQ)과 커맨드 어드레스 버퍼용 기준 전압(VREFCA)을 필요로 한다.
데이터 버퍼는 데이터 입력(DQ)과 데이터 버퍼용 기준 전압(VREFDQ)을 비교하여 내부 데이터 입력(DIN)를 생성하여 기입 구동기에 제공할 수 있다.
커맨드 어드레스 버퍼는 커맨드 어드레스 입력과 커맨드 어드레스 버퍼용 기준 전압(VREFCA)을 비교하여 내부 커맨드 어드레스 입력(CA0, ..., CAn)을 생성할 수 있다. 커맨드 어드레스 버퍼용 기준 전압(VREFCA)은 커맨드 어드레스 입력(CA0, ..., Can), 클럭 활성화 신호(CKE), 칩 선택 신호(CS), 클럭 신호(CK)의 입력 버퍼들에 대한 기준 전압일 수 있다.
데이터 버퍼용 기준 전압(VREFDQ)과 커맨드 어드레스 버퍼용 기준 전압(VREFCA)을 반도체 메모리 장치의 외부로부터 핀(pin)을 통하여 입력 받는 경우에는 반도체 메모리 장치에 대하여 요구되는 핀 수가 증가하여 결론적으로 반도체 메모리 장치를 소형화하는 데에 한계가 될 수 있다.
본 명세서에서는 커맨드 어드레스 버퍼용 기준 전압(VREFCA)과 데이터 버퍼용 기준 전압(VREFDQ)를 포괄하여 내부 기준 전압(VREF)으로 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치에 구비되는 기준 전압 생성기를 도시한 블록도이다.
도 1을 참조하면, 기준 전압 생성기(10)는 제1 디코더(100), 제2 디코더(200) 및 기준 전압 제공기(300)를 포함할 수 있다.
기준 전압 생성기(10)는 리셋 신호(Reset_n) 및 클락 활성화 신호(CKE)에 기초하여 커맨드 어드레스 버퍼용 기준 전압(VREFCA) 및/또는 데이터 버퍼용 기준 전압(VREFDQ)을 생성할 수 있다.
보다 구체적으로, 반도체 메모리 장치의 파워 업(Power up) 시에는 기 설정된(pre-determined) 시점에 리셋 신호(Reset_n)가 활성화된다. 리셋 신호(Reset_n)가 활성화되는 시점에 클락 활성화 신호(CKE)의 논리 상태에 따라서 커맨드 어드레스 버퍼용 기준 전압(VREFCA) 및/또는 데이터 버퍼용 기준 전압(VREFDQ)의 전압 레벨이 정해질 수 있다.
본 발명의 일 실시예에 따른 기준 전압 생성기(10)를 구비하는 반도체 메모리 장치는 JEDEC에서 채택하고 있는 LPDDR4 규격에 따른 반도체 메모리 장치일 수 있다.
제1 디코더(100)는 리셋 신호(Reset_n)와 클락 활성화 신호(CKE)에 대하여 기설정된 논리 연산을 수행하거나 디코딩 동작을 수행하여 디폴트 설정 신호(Set)를 생성한다. 리셋 신호(Reset_n)가 활성화되는 시점에 클락 활성화 신호(CKE)는 제1 논리 상태 또는 제2 논리 상태 중에서 하나의 값을 가질 수 있다. 예를 들어 제1 논리 상태는 논리 상태 ＇하이＇에 상응하고 제2 논리 상태는 논리 상태 ＇로우＇에 상응할 수 있다.
따라서 제1 디코더(100)는 리셋 신호(Reset_n)와 클락 활성화 신호(CKE)에 기초하여 적어도 두 가지 상태를 가지는 디폴트 설정 신호(Set)를 제공할 수 있다. 실시예에 따라서 리셋 신호(Reset_n)의 활성화 시점에서 클락 활성화 신호(CKE)의 상태를 셋 이상의 상태로 감지할 수 있도록 구성하여 디폴트 설정 신호(Set)의 구분 레벨을 다양화할 수 있다.
제2 디코더(200)는 디폴트 설정 신호(Set)를 디코딩하여 기준 전압 설정 신호(Refset)를 기준 전압 제공기(300)에 제공한다. 기준 전압 설정 신호(Refset)는 복수의 비트를 포함하는 신호일 수 있으며, 적어도 하나의 비트가 활성화되어 기준 전압 제공기(300)로 하여금 커맨드 어드레스 버퍼용 기준 전압(VREFCA) 및/또는 데이터 버퍼용 기준 전압(VREFDQ)를 생성하도록 한다.
기준 전압 제공기(300)는 기준 전압 설정 신호(Refset)에 기초하여 커맨드 어드레스 버퍼용 기준 전압(VREFCA) 및/또는 데이터 버퍼용 기준 전압(VREFDQ)를 생성하여 출력한다. 기준 전압 제공기(300)에 제공되는 구동 전압에 따라서 커맨드 어드레스 버퍼용 기준 전압(VREFCA)이 생성될 것인지 데이터 버퍼용 기준 전압(VREFDQ)이 생성될 것인지가 결정될 수 있다.
실시예에 따라, 기준 전압 제공기(300)는 커맨드 어드레스 버퍼용 기준 전압(VREFCA)이 생성되는 기준 전압 제공기와, 데이터 버퍼용 기준 전압(VREFDQ)가 생성되는 기준 전압 생성기가 각각 별개로 구현되거나, 하나의 기준 전압 생성기를 통하여 커맨드 어드레스 버퍼용 기준 전압(VREFCA)과 데이터 버퍼용 기준 전압(VREFDQ)이 모두 생성될 수도 있다.
커맨드 어드레스 버퍼용 기준 전압(VREFCA) 또는 데이터 버퍼용 기준 전압(VREFDQ)가 결정되는 방식에 대해서는 도 2 및 도 3을 참조하여 후술하도록 한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 기준 전압 생성기(10)를 포함하여 외부에서 커맨드 어드레스 버퍼용 기준 전압(VREFCA)과 데이터 버퍼용 기준 전압(VREFDQ)를 수신하지 않고 이들을 생성할 수 있다.
반도체 메모리 장치의 파워-업 시에는, 커맨드 어드레스 버퍼용 기준 전압(VREFCA)과 데이터 버퍼용 기준 전압(VREFDQ)이 일정한 값으로 설정되어 있지 않기 때문에 데이터 입력(DQ)이 데이터 버퍼에 입력되거나, 커맨드 어드레스 입력(CA0, ..., CAn)이 커맨드 어드레스 버퍼에 제공되더라도 반도체 메모리 장치는 입력 값들이 어떠한 값을 가지는 지 판단할 수가 없다. 따라서 파워-업과 같은 초기 상태에는 커맨드 어드레스 버퍼용 기준 전압(VREFCA)과 데이터 버퍼용 기준 전압(VREFDQ)을 일정한 값을 가지도록 설정함으로써, 이후에 데이터 버퍼와 커맨드 어드레스 버퍼가 정상적으로 동작할 수 있도록 하는 것이다.
일단 커맨드 어드레스 버퍼용 기준 전압(VREFCA) 또는 데이터 버퍼용 기준 전압(VREFDQ)가 설정된 이후에는 생성된 기준 전압들(VREFCA, VREFDQ)에 기초하여 커맨드 어드레스 버퍼와 데이터 버퍼가 정상적으로 동작하고, 이에 따라서 커맨드 어드레스 버퍼용 기준 전압(VREFCA) 또는 데이터 버퍼용 기준 전압(VREFDQ)이 트레이닝 될 수 있다.
파워-업 이후에는 커맨드 어드레스 입력(CA0, ..., CAn)에 따라서 커맨드 어드레스 버퍼용 기준 전압(VREFCA) 또는 데이터 버퍼용 기준 전압(VREFDQ)을 보다 다양하게 변화시킬 수 있다. 이 경우에는 이미 커맨드 어드레스 버퍼용 기준 전압(VREFCA) 또는 데이터 버퍼용 기준 전압(VREFDQ)가 설정이 완료된 상태이기 때문에 커맨드 어드레스 입력(CA0, ..., CAn)이 정상적으로 반도체 메모리 장치에 수신되어, 내부 기준 전압(VREF)의 트레이닝을 가능하게 한다.
MRW 레지스터(400)는 커맨드 어드레스 입력(CA0, ..., CAn)에 기초하여 커맨드 어드레스 설정 신호(CAset<0:n>)를 생성할 수 있다. MRW 레지스터(400)는 커맨드 어드레스 입력(CA0, ..., CAn)에 기초한 동작 모드 또는 동작 특성에 기초하여 커맨드 어드레스 설정 신호(CAset<0:n>)를 생성하여 제2 디코더(200)에 제공할 수 있다.
제2 디코더(200)는 파워-업 시에는 디폴트 설정 신호(Set)에 기초하여 기준 전압 설정 신호(Refset)를 생성하고, 파워-업에 의하여 커맨드 어드레스 버퍼용 기준 전압(VREFCA)과 데이터 버퍼용 기준 전압(VREFDQ)의 기준 전압들이 모두 설정된 이후에는 커맨드 어드레스 입력(CA0, ..., CAn)에 기초하여 기준 전압 설정 신호(Refset)를 생성할 수 있다.
커맨드 어드레스 입력(CA0, ..., CAn)에 따라 생성된 기준 전압 설정 신호(Refset)는 디폴트 설정 신호(Set)에 기초한 기준 전압 설정 신호(Refset)보다 다양한 구분 값을 가져 기준 전압 제공기(300)에 의하여 생성되는 커맨드 어드레스 버퍼용 기준 전압(VREFCA) 또는 데이터 버퍼용 기준 전압(VREFDQ)를 보다 다양하게 조절할 수 있도록 한다.
도 2는 도 1의 기준 전압 제공기를 구체적으로 도시한 회로도이다.
도 2를 참조하면, 기준 전압 제공기(300)는 전압 분배기(Voltage divider)로서, 접지전압(VSS)과 제1 전압(V1) 사이에 직렬로 연결된 복수의 저항들(Ra, Rb, Rc, ..., Rd, Re)과, 복수의 저항들 사이의 노드와 커맨드 어드레스 버퍼용 기준 전압(VREFCA) 또는 데이터 버퍼용 기준 전압(VREFDQ)이 출력되는 출력 노드(NO) 사이에 병렬로 연결된 복수의 트랜지스터들(T0, T1, T2, ..., Ti)을 포함한다. 여기서 제1 전압(V1)은 구동 전압에 상응할 수 있다.
제1 전압(V1)은 반도체 메모리 장치의 외부에서 제공되는 코어 전원전압(VDD2) 또는 입출력 전원전압(VDDQ)일 수 있다. 코어 전원전압(VDD2)은 LPDDR에 사용되는 전원 전압의 일종으로, 1.2V 정도에서 최대 -0.4V에서 1.6V의 크기를 가질 수 있다. 입출력 전원전압(VDDQ)은 입출력을 구동하기 위한 전원 전압으로 데이터 입출력 버퍼에 제공되며 1.2V +/- 0.6V 정도의 값을 가질 수 있다.
기준 전압 제공기(300)은 제1 전압(V1)을 기준 전압 설정 신호(Refset)에 따라서 턴-온(turn-on)된 트랜지스터에 따른 커맨드 어드레스 버퍼용 기준 전압(VREFCA) 또는 데이터 버퍼용 기준 전압(VREFDQ)을 제공할 수 있다.
예를 들어 기준 전압 설정 신호(Refset)의 2번째 비트가 활성화되면, 제2 기준 전압 설정 신호 비트(Refset<1>)에 응답하여 제2 트랜지스터(T1)가 턴-온되고, 이에 따라서 커맨드 어드레스 버퍼용 기준 전압(VREFCA) 또는 데이터 버퍼용 기준 전압(VREFDQ)는 [수학식 1]과 같은 값을 가질 수 있다. [수학식 1]에서는 커맨드 어드레스 버퍼용 기준 전압(VREFCA)와 데이터 버퍼용 기준 전압(VREFDQ)를 VREF로 포괄적으로 기재하였다. 구체적으로 커맨드 어드레스 버퍼용 기준 전압(VREFCA)는 [수학식 2], 데이터 버퍼용 기준 전압(VREFDQ)는 수학식 3과 같은 값을 가질 수 있다.
[수학식 1]
Figure pat00001
[수학식 2]
Figure pat00002
[수학식 3]
Figure pat00003
다만, 이러한 값들은 복수의 트랜지스터들(T0, T1, T2, ..., Ti)이 동일한 크기를 가지는 경우이고, 복수의 트랜지스터들이 상이한 크기를 가지는 경우에는 트랜지스터들의 구동 능력 차이에 따라서 커맨드 어드레스 버퍼용 기준 전압(VREFCA)와 데이터 버퍼용 기준 전압(VREFDQ)의 값이 상이해질 수 있다.
일부 실시예들에 있어서, 파워-업 시에는 리셋 신호(Reset_n)와 클락 활성화 신호(CKE)에 따라서 디폴트 설정 신호(Set)가 두 가지의 기준 전압 설정 신호(Refset)만을 생성할 수 있다. 따라서 기준 전압 설정 신호(Refset)의 복수의 비트 중에서 선택된 두 개의 비트들이 활성화될 수 있다. 예를 들어, 기 설정된 방식에 따라 리셋 신호(Reset_n)의 활성화 시에 클락 활성화 신호(CKE)가 제1 논리 상태인 경우에는 기준 전압 설정 신호(Refset)의 p번째 비트(p는 정수, p≤i)를 활성화하고, 리셋 신호(Reset_n)의 활성화 시에 클락 활성화 신호(CKE)가 제2 논리 상태인 경우 기준 전압 설정 신호(Refset)의 q번째 비트(q는 정수, q≤i)를 활성화하여 커맨드 어드레스 버퍼용 기준 전압(VREFCA) 또는 데이터 버퍼용 기준 전압(VREFDQ)를 생성할 수 있다.
파워-업에 따라서 커맨드 어드레스 버퍼용 기준 전압(VREFCA)과 데이터 버퍼용 기준 전압(VREFDQ)이 설정된 이후에는, 도 1의 MRW 레지스터(400)로부터 제공된 커맨드 어드레스 설정 신호(CAset<0:n>)에 따라서 생성된 기준 전압 설정 신호(Refset)에 의하여 커맨드 어드레스 버퍼용 기준 전압(VREFCA) 또는 데이터 버퍼용 기준 전압(VREFDQ)가 생성될 수 있다.
상술한 바와 마찬가지로, 커맨드 어드레스 설정 신호(CAset<0:n>)는 디폴트 설정 신호(Set)보다 다양한 기준 전압 설정 신호(Refset)를 생성하도록 한다. 커맨드 어드레스 설정 신호(CAset<0:n>)에 기초하여 제2 디코더(200)는 i+1 비트의 기준 전압 설정 신호(Refset)를 모두 생성할 수 있다. 따라서 일단 기준 전압들(VREFCA, VREFDQ)이 설정된 이후에 기준 전압 제공기(300)에서 제공되는 기준전압들(VREFCA, VREFDQ)은 보다 작은 스텝 전압(step voltage) 단위로 변경되는 방식으로 설정하고 이러한 설정에 따라서 내부 기준 전압(VREF)을 트레이닝 할 수 있다. 예를 들어, 스텝 전압은 도 2의 인접한 트랜지스터들(T0, T1, T2, ..., Ti)이 턴-온 또는 턴-오프됨에 따라서 변동되는 전압의 양에 상응할 수 있다.
도 3은 본 발명의 일 실시예에 따른 기준 전압 생성기의 동작을 설명하기 위한 타이밍도(timing diagram)이다.
도 3을 참조하면, 차동 클락 신호(CK_t, CK_c)가 입력되어 이들의 상승 엣지(Rising Edge) 및/또는 하강 엣지(Falling Edge)에 응답하여 반도체 메모리 장치의 동작이 수행될 수 있다. 이하에서는 설명의 편의를 위하여 차동 클락 신호(CK_t, CK_c)를 클락 신호(CK)로 일컫는다.
공급전압(Supplies)은 외부에서 제공되는 전압을 일컫는다. 예를 들어 전원전압(VDD), 코어 전원전압(VDD2), 입출력 전원전압(VDDQ) 등을 포함할 수 있다. 리셋 신호(Reset_n)는 파워-업 시에 동작을 초기화하기 위하여 상승하는 신호로서 일반 동작 동안에는 논리 상태 ＇하이＇를 유지할 수 있다.
t1 시점은 파워-다운 상태로서 클락 신호(CK), 공급전압(Supplies), 커맨드 어드레스 입력(CA0, ..., CAn)은 모두 돈 케어(Don＇t care) 상태이다. 또한 커맨드 어드레스 버퍼용 기준 전압(VREFCA)과 데이터 버퍼용 기준 전압(VREFDQ)는 설정되기 이전 상태이다.
t2 시점에서 리셋 신호(Reset_n)가 논리 상태 ＇로우＇로 천이함에 따라서 초기 리셋 동작이 개시된다. 리셋 동작 동안에 공급전압(Supplies)이 제공되고 이에 따라 내부적으로 클락 신호(CK)가 생성될 수 있으나, 클락 신호(CK)는 클락 활성화 신호(CKE)가 활성화된 이후에 설정된 클락 신호(CK)의 주기만큼이 경과된 이후에야 안정화될 수 있다. 따라서 클락 신호(CK)는 적어도 클락 활성화 신호(CKE)가 활성화되는 t3 또는 t5 시점 이후에 기설정된 클락 신호(CK)의 주기만큼 지난 이후에 안정화될 수 있다.
리셋 동작이 개시되면서 또한 기준 전압(VREFCA, VREFDQ)이 일정한 값을 가지도록 설정하고 커맨드 어드레스 입력(CA0, ..., CAn)과 데이터 입력(DQ)을 정상적으로 수신하기 위하여 클락 활성화 신호(CKE)의 활성화 시점을 결정할 수 있다. 상술한 바와 같이 본 발명의 일 실시예에 따른 기준 전압 생성기(10)는 리셋 신호(Reset_n)의 천이 시점(도 3에서는 상승 엣지)에서 클락 활성화 신호(CKE)의 논리 상태에 따라서 기준 전압(VREFCA, VREFDQ)의 전압 레벨을 결정할 수 있다.
예를 들어, t3 시점에서 클락 활성화 신호(CKE)가 활성화되면, 리셋 신호(Reset_n)가 천이하는 t4 시점에는 클락 활성화 신호(CKE)가 논리 상태 ＇하이＇에 상응한다. 따라서 기준 전압(VREFCA, VREFDQ)은 제1 디폴트 기준 전압(VREF_default1)에 상응할 수 있다. 도 2를 참조하여 설명한 바와 같이 커맨드 어드레스 버퍼용 기준 전압(VREFCA)과 데이터 버퍼용 기준 전압(VREFDQ)는 서로 다른 제1 전압(V1)에 기초하여 생성될 수 있기 때문에 제1 디폴트 기준 전압(VREF_default)은 제1 전압(V1)에 대한 상대적인 크기를 나타낼 수 있으며, 커맨드 어드레스 버퍼용 기준 전압(VREFCA)과 데이터 버퍼용 기준 전압(VREFDQ)의 값은 상이할 수 있다. 다시 말하면, 제1 디폴트 기준 전압(VREF_default)은 도 2에서 기준 전압 설정 신호(Refset)에 따라서 제1 전압(V1)을 분배한 정도를 나타내는 것으로서, 커맨드 어드레스 버퍼용 기준 전압(VREFCA)과 데이터 버퍼용 기준 전압(VREFDQ)를 생성하기 위한 제1 전압(V1)이 코어 전원전압(VDD2)과 입출력 전원전압(VDDQ)으로 상이한 바, 구체적인 전압 레벨은 각각 상이할 수 있다.
다른 실시예에 있어서, 리셋 신호(Reset_n)가 천이하는 t4 시점까지도 클락 활성화 신호(CKE)는 활성화되지 않고 있다가, t5 시점에서 활성화될 수 있다. 이러한 경우, 리셋 신호(Reset_n)의 천이 시점인 t4에서 클락 활성화 신호(CKE)는 논리 상태 ＇로우＇에 상응하기 때문에 제1 디코더(100)에서는 디폴트 설정 신호(Set)를 생성하여 기준 전압 제공기(300)가 제2 디폴트 기준 전압(VREF_default2)을 생성하도록 한다. 제2 디폴트 기준 전압(VREF_default2)은 제1 디폴트 기준 전압(VREF_default1)과 마찬가지로 제1 전압(V1)에 대한 상대적인 크기를 나타내는 것일 수 있으며, 커맨드 어드레스 버퍼용 기준 전압(VREFCA)과 데이터 버퍼용 기준 전압(VREFDQ) 각각에 대해서 상이한 값을 가질 수 있다.
일부 실시예들에 있어서, 리셋 신호(Reset_n)의 천이 시점에서 클락 활성화 신호(CKE)의 상태에 기초하여 디폴트 설정 신호(Set)를 생성함으로써 제1 디폴트 기준 전압(VREF_default1)과 제2 디폴트 기준 전압(VREF_default2)을 생성하도록 하지만, 리셋 신호(Reset_n)의 천이 시점에서 단지 클락 활성화 신호(CKE)의 논리 상태 하이 또는 로우만을 감지하는 것이 아니라, 클락 활성화 신호(CKE)의 셋 이상의 상태를 판단하여 기준 전압을 셋 이상의 상태로 설정하는 것도 가능하다.
t4 시점에서 t6 시점까지의 구간은 반도체 메모리 상태의 초기화 구간으로 이해될 수 있다. 즉, 리셋 신호(Reset_n)가 활성화되어 일정한 공급전압(Supplies)으로 리셋된 이후에는 반도체 메모리 장치 자체의 초기화가 이루어진다.
반도체 메모리 장치의 초기화 동안에 디폴트 기준 전압 값이 설정되고, t6 시점에서 커맨드 어드레스 입력(CA0, ..., CAn)을 모드 레지스터 리드(Mode Register Read) 커맨드가 입력되어 반도체 메모리 장치가 특정한 동작 모드로 동작하도록 한다.
반도체 메모리 장치가 특정한 동작 모드로 동작하기 위해서 이미 설정된 디폴트 기준 전압(VREF_default)에 기초하여 커맨드 어드레스 입력(CA0, ..., CAn)이 설정되어 제공되고, 커맨드 어드레스 입력(CA0, ..., CAn)에 기초하여 커맨드 어드레스 버퍼용 기준 전압(VREFCA) 및 데이터 버퍼용 기준 전압(VREFDQ)이 다시 설정되어 트레이닝 될 수 있다.
이에 따라서 최종적으로 반도체 메모리 장치의 동작이 유효하게 수행될 수 있다.
본 발명의 일 실시예에 따른 기준 전압 생성기(10)를 구비한 반도체 메모리 장치는 이와 같이 파워-업과 같은 초기 상태에 있어서, 커맨드 어드레스 입력(CA0, ..., CAn)과 데이터 입력 신호(DQ)가 정상적으로 입력되기 위하여 필요한 커맨드 어드레스 버퍼용 기준 전압(VREFCA)을 리셋 신호(Reset_n)와 클락 활성화 신호(CKE)에 기초하여 설정할 수 있도록 한다. 따라서 초기 파워-업 시에 별도로 커맨드 어드레스 버퍼용 기준 전압(VREFCA)과 데이터 버퍼용 기준 전압(VREFDQ)를 인가할 필요가 없을 뿐만 아니라, 반도체 메모리 장치의 동작에 필요한 신호만을 이용하여 기준 전압을 설정할 수 있도록 하여 전력 소모를 줄이는 동시에 소형화가 가능하다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 생성되는 기준 전압의 범위와 입력되는 전압 스윙의 관계를 도시한 도면이다.
도 4에서 기준 전압(VREF)은 기준 전압 최소값(VREFmin)과 기준 전압 최대값(VREFmax) 사이에서의 범위를 가질 수 있으며, 상술한 바와 같이 파워-업 시의 리셋 신호(Reset_n)의 천이 구간에서의 클락 활성화 신호(CKE)의 논리 상태에 따라서 제1 디폴트 기준 전압(VREF_default1) 또는 제2 디폴트 기준 전압(VREF_default2)으로 설정될 수 있다. 실시예에 따라서, 기준 전압 값은 셋 이상의 값을 가지도록 설정될 수 있으며, 나아가 파워-업 이후에는 커맨드 어드레스 입력(CA0, ..., CAn)에 기초하여 보다 상세하게 설정될 수 있음은 이미 위에서 설명한 바 있다.
제1 전압 스윙(Vswing1)과 같이 전압의 스윙 폭이 작은 경우에는 제1 디폴트 기준 전압(VREF_default1)이 설정될 수 있고, 제2 전압 스윙(Vswing2)과 같이 전압의 스윙 폭이 큰 경우에는 제2 디폴트 기준 전압(VREF_default2)이 설정될 수 있다.
따라서 기준 전압 생성기(10)는 다양한 전압 스윙 값에 대하여 상이한 기준 전압(VREF)을 설정하여 생성함으로써 커맨드 어드레스 버퍼와 데이터 입력 버퍼에 입력되는 값들을 식별할 수 있도록 한다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작을 위한 기준 전압 생성 방법을 설명하기 위한 흐름도이다.
도 5를 참조하면, 기준 전압 생성 방법은 파워-업 시에, 리셋 신호(Reset_n)와 클락 활성화 신호(CKE)에 기초하여 디폴트 설정 신호를 생성하는 단계 (단계 S510)를 포함할 수 있다. 보다 구체적으로 도 1의 제1 디코더(100)는 리셋 신호(Reset_n)의 천이 시점, 예를 들어 상승 엣지에서 클럭 활성화 신호(CKE)의 논리 상태에 기초하여 디폴트 설정 신호(Set)를 생성할 수 있다.
예를 들어, 리셋 신호(Reset_n)의 활성화 시점에 클럭 활성화 신호(CKE)가 논리 상태 ＇하이＇에 상응하는 경우, 디폴트 설정 신호(Set)도 논리 상태 ＇하이＇에 상응하도록 생성할 수 있고, 마찬가지로 리셋 신호(Reset_n)의 활성화 시점에 클럭 활성화 신호(CKE)가 논리 상태 ＇로우＇에 상응하는 경우, 디폴트 설정 신호(Set)는 논리 상태 ＇로우＇에 상응하도록 생성할 수 있다. 다만 이는 예시적인 것으로 실시예들에 따라서 논리 상태와 이에 따른 신호 특성은 상이해질 수 있다.
또한 상술한 바와 같이, 리셋 신호(Reset_n)의 활성화 시점에서 클럭 활성화 신호(CKE)의 두 가지 논리 상태만을 식별하는 것이 아니라, 클럭 활성화 신호(CKE)의 전압 레벨 등에 기초하여 세 가지 이상의 상태를 식별하여 복수의 비트를 가지는 디폴트 설정 신호(Set)를 생성하여 제공할 수도 있다.
제1 디코더(100)로부터 제공된 디폴트 설정 신호(Set)에 기초하여 제2 디코더(200)가 기준 전압 설정 신호(Refset)를 생성한다 (단계 S520). 제2 디코더(200)는 파워-업 시에는 디폴트 설정 신호(Set)에 기초하여 기준 전압 설정 신호(Refset)를 생성하지만, 파워-업 이후에 내부 기준 전압들(VREF), 즉 커맨드 어드레스 버퍼용 기준 전압(VREFCA)과 데이터 버퍼용 기준 전압(VREFDQ)가 모두 설정된 이후에는, 이에 따라서 제공되는 커맨드 어드레스 입력(CA0, ..., CAn)에 따라 MRW 레지스터(400)로부터 제공되는 커맨드 어드레스 설정 신호(CAset<0:n>)에 기초하여 기준 전압 설정 신호(Refset)를 생성할 수 있다.
기준 전압 제공기(300)는 수신된 기준 전압 설정 신호에 따라서 구동 전압(도 2의 제1 전압(V1))을 토대로 커맨드 어드레스 기준 전압 또는 데이터 버퍼용 기준 전압을 생성할 수 있다 (단계 S530). 기준 전압 제공기(300)에 제공되는 구동 전압에 따라, 예를 들어 코어 전원전압(VDD2)이 구동 전압으로 제공되는 경우에 기준 전압 제공기(300)는 커맨드 어드레스 버퍼용 기준 전압(VREFCA)을 생성하고, 입출력 전원전압(VDDQ)이 구동 전압으로 제공되는 경우에 기준 전압 제공기(300)는 입출력 전원전압(VDDQ)를 생성할 수 있다.
설명한 바와 같이 본 발명의 일 실시예에 따른 반도체 메모리 장치는 파워-업 시의 초기 상태에 리셋 신호(Reset_n)와 클락 활성화 신호(CKE)에 기초하여 기준 전압(VREF)을 설정할 수 있다. 따라서 별도로 기준 전압(VREF)을 외부로부터 수신할 필요가 없으며 리셋 신호(Reset_n)의 천이 시점을 고려하여 상대적으로 클락 활성화 신호(CKE)의 활성화 시점을 설정하여 기준 전압(VREF)을 설정할 수 있다.
따라서 본 발명의 일 실시예에 따른 반도체 메모리 장치는 최초 기준 전압이 와이어링과 같은 제조 과정에서 결정되는 것이 아니라 동작 특성에 따라서 적응적으로 변화시킬 수 있어 동작 적합성을 향상시킬 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
10 : 기준 전압 생성기
100 : 제1 디코더
200 : 제2 디코더
300 : 기준 전압 제공기

Claims (17)

  1. 파워-업(Power-up) 시, 리셋 신호 및 클락 활성화 신호에 기초하여 디폴트 설정 신호를 생성하는 제1 디코더;
    상기 디폴트 설정 신호에 기초하여 기준 전압 설정 신호를 생성하는 제2 디코더; 및
    상기 기준 전압 설정 신호에 기초하여 내부 기준 전압을 생성하는 기준 전압 제공기를 포함하는 기준 전압 생성기를 구비하는 반도체 메모리 장치.
  2. 청구항 1에 있어서,
    상기 제1 디코더는 리셋 신호의 천이 시점(transition point)에서 클락 활성화 신호의 논리 상태에 따라 디폴트 설정 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 청구항 2에 있어서,
    상기 디폴트 설정 신호는 상기 기준 전압 생성기를 구동하는 구동 전압에 대한 상기 내부 기준 전압의 크기가 기설정된 비율을 가지도록 생성되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 청구항 3에 있어서,
    상기 제1 디코더는,
    상기 리셋 신호의 천이 시점에서 상기 클락 활성화 신호가 제1 논리 상태인 경우, 상기 구동 전압에 대한 상기 내부 기준 전압의 비율이 제1 값을 가지도록 제1 디폴트 설정 신호를 생성하고,
    상기 리셋 신호의 천이 시점에서 상기 클락 활성화 신호가 제2 논리 상태인 경우, 상기 구동 전압에 대한 상기 내부 기준 전압의 비율이 제2 값을 가지도록 제2 디폴트 설정 신호를 생성하는 것을 특징으로 하는 반도체 메모치 장치.
  5. 청구항 1에 있어서,
    상기 기준 전압 생성기는,
    코어 전원전압(VDD2) 또는 입출력 전원전압(VDDQ)에 기초하여 구동되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 청구항 5에 있어서,
    상기 기준 전압 생성기는 상기 코어 전원전압(VDD2)으로 구동되고 상기 내부 기준 전압은 커맨드 어드레스 버퍼용 기준 전압(VREFCA)인 것을 특징으로 하는 반도체 메모리 장치.
  7. 청구항 5에 있어서,
    상기 기준 전압 생성기는 상기 입출력 전원전압(VDDQ)으로 구동되고 상기 내부 기준 전압은 데이터 버퍼용 기준 전압(VREFDQ)인 것을 특징으로 하는 반도체 메모리 장치.
  8. 청구항 1에 있어서,
    상기 기준 전압 생성기는 전압 분배기(voltage divider)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 청구항 1에 있어서,
    커맨드 어드레스 입력에 기초하여 커맨드 어드레스 설정 신호를 생성하여 제2 디코더에 제공하는 MRW 레지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 청구항 9에 있어서,
    상기 파워-업 동작이 완료되어 상기 내부 기준 전압이 설정된 이후에는, 상기 커맨드 어드레스 설정 신호에 기초하여 상기 내부 기준 전압을 트레이닝(training) 하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 청구항 1에 있어서,
    상기 반도체 메모리 장치는 LPDDR4(Low power double data rate 4) 규격을 따르는 DRAM 메모리 장치인 것을 특징으로 하는 반도체 메모리 장치.
  12. 청구항 1에 있어서,
    상기 반도체 메모리 장치가 실장된 반도체 메모리 칩 상에서 상기 내부 기준 전압을 핀(pin)을 통하여 수신하지 않는 것을 특징으로 하는 반도체 메모리 장치.
  13. 파워-업 시, 리셋 신호와 클락 활성화 신호에 기초하여 디폴트 설정 신호를 생성하는 단계;
    상기 디폴트 설정 신호에 기초하여 기준 전압 설정 신호를 생성하는 단계; 및
    상기 기준 전압 설정 신호 및 구동 전압에 기초하여 커맨드 어드레스 기준 전압 또는 데이터 버퍼용 기준 전압을 생성하는 단계를 포함하는 것을 특징으로 하는 기준 전압 생성 방법.
  14. 청구항 13에 있어서,
    상기 파워-업에 따라서 상기 커맨드 어드레스 기준 전압 또는 상기 데이터 버퍼용 기준 전압이 생성되어 설정된 이후에는,
    상기 구동 전압 및 커맨드 어드레스 입력에 기초하여 상기 커맨드 어드레스 기준 전압 또는 상기 데이터 버퍼용 기준 전압을 트레이닝 하는 것을 특징으로 하는 기준 전압 생성 방법.
  15. 청구항 14에 있어서,
    상기 디폴트 설정 신호에 기초하여 기준 전압 설정 신호를 생성하는 단계는,
    상기 설정된 이후에는, 상기 커맨드 어드레스 입력에 기초하여 상기 기준 전압 설정 신호를 생성하는 것을 특징으로 하는 기준 전압 생성 방법.
  16. 청구항 13에 있어서,
    상기 기준 전압 설정 신호 및 구동 전압에 기초하여 커맨드 어드레스 기준 전압 또는 데이터 버퍼용 기준 전압을 생성하는 단계는,
    상기 구동 전압이 코어 전원전압에 상응하는 경우, 상기 커맨드 어드레스 버퍼용 기준 전압을 생성하고,
    상기 구동 전압이 입출력 전원전압에 상응하는 경우, 상기 데이터 버퍼용 기준 전압을 생성하는 것을 특징으로 하는 기준 전압 생성 방법.
  17. 청구항 13에 있어서,
    파워-업 시, 리셋 신호와 클락 활성화 신호에 기초하여 디폴트 설정 신호를 생성하는 단계는,
    상기 리셋 신호의 상승 엣지(Rising Edge)에서 상기 클락 활성화 신호의 논리 상태에 따라서 상기 디폴트 설정 신호를 생성하는 것을 특징으로 하는 기준 전압 생성 방법.
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* Cited by examiner, † Cited by third party
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US10613995B2 (en) * 2015-03-16 2020-04-07 Rambus Inc. Training and operations with a double buffered memory topology
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US10585672B2 (en) * 2016-04-14 2020-03-10 International Business Machines Corporation Memory device command-address-control calibration
KR102665270B1 (ko) * 2016-11-09 2024-05-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102485405B1 (ko) * 2018-03-02 2023-01-06 에스케이하이닉스 주식회사 데이터 버퍼 및 이를 포함하는 메모리 장치
KR102487430B1 (ko) * 2018-05-10 2023-01-11 에스케이하이닉스 주식회사 기준전압 생성 회로, 이를 이용하는 버퍼, 반도체 장치 및 반도체 시스템

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5780828A (en) * 1980-11-07 1982-05-20 Hitachi Ltd Semiconductor integrated circuit device
US6738298B1 (en) * 2002-11-18 2004-05-18 Micron Technology, Inc. Automatic reference voltage regulation in a memory device

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