KR102166913B1 - 셀프 바이어스 버퍼 회로 및 이를 포함하는 메모리 장치 - Google Patents

셀프 바이어스 버퍼 회로 및 이를 포함하는 메모리 장치 Download PDF

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Abstract

셀프 바이어스 버퍼 회로는 버퍼부 및 바이어스 조절부를 포함한다. 버퍼부는 기준 전압에 기초하여 셀프 바이어스 전압을 제공하고, 셀프 바이어스 전압에 기초하여 구동되고 입력 신호와 기준 전압을 비교하여 출력 신호를 발생한다. 바이어스 조절부는 기준 전압에 기초하여 셀프 바이어스 전압을 승압한다. 셀프 바이어스 버퍼 회로는 데이터를 래치할 때 셋업 타임(set-up time)과 홀드 타임(hold time)의 마진을 높여주어 메모리 장치의 동작 속도를 높일 수 있다.

Description

셀프 바이어스 버퍼 회로 및 이를 포함하는 메모리 장치{SELF BIAS BUFFER CIRCUIT AND MEMORY DEVICE INCLUDING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 셀프 바이어스 버퍼 회로 및 이를 포함하는 메모리 장치에 관한 것이다.
버퍼는 데이터를 일시적으로 저장하며 하나의 장치에서 다른 장치로 데이터를 송신할 때 일어나는 시간의 차이나 속도의 차이를 보상하기 위하여 사용된다.
버퍼는 외부 신호를 입력 받고, 기준 전압과 외부 신호간의 전압 차이를 감지해서 CMOS 레벨로 증폭하여 출력하는 역할을 한다. 이 경우 버퍼를 구동하는 바이어스 전압이 요구되는데, 버퍼의 동작 특성에 적합한 바이어스 전압을 제공하는 것이 용이하지 않다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 동작 특성에 적합한 셀프 바이어스 전압을 이용하여 동작 속도 및 동작 신뢰성을 높일 수 있는 셀프 바이어스 버퍼 회로를 제공하는 것이다.
상기한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 셀프 바이어스 버퍼 회로는 버퍼부 및 바이어스 조절부를 포함한다. 상기 버퍼부는 기준 전압에 기초하여 셀프 바이어스 전압을 제공하고, 상기 셀프 바이어스 전압에 기초하여 구동되고 입력 신호와 상기 기준 전압을 비교하여 출력 신호를 발생한다. 상기 바이어스 조절부는 상기 기준 전압에 기초하여 상기 셀프 바이어스 전압을 승압한다.
예시적인 실시예에 있어서, 상기 바이어스 조절부는 상기 기준 전압에 응답하여 턴-온되어 상기 셀프 바이어스 전압을 승압하는 승압 트랜지스터를 포함할 수 있다.
예시적인 실시예에 있어서, 상기 승압 트랜지스터는 전원 전압의 노드와 상기 셀프 바이어스 전압의 노드 사이에 결합되고 게이트에 상기 기준 전압이 인가되는 승압 엔모스(NMOS) 트랜지스터로 구현될 수 있다.
예시적인 실시예에 있어서, 상기 바이어스 조절부는 상기 전원 전압의 노드와 상기 승압 엔모스(NMOS) 트랜지스터 사이에 결합되고 전원부 인에이블 신호의 반전 신호에 응답하여 상기 바이어스 조절부의 동작을 중단하는 승압 인에이블 피모스(PMOS) 트랜지스터를 더 포함할 수 있다.
예시적인 실시예에 있어서, 상기 승압 엔모스(NMOS) 트랜지스터는 상기 기준 전압이 승압 시작 전압 이상일 경우, 상기 기준 전압이 상승함에 따라 턴-온되어 상기 셀프 바이어스 전압을 점차적으로 승압할 수 있다.
예시적인 실시예에 있어서, 상기 바이어스 조절부는 상기 승압 시작 전압을 기준하여 상기 기준 전압이 상기 승압 시작 전압 이상일 경우와 상기 기준 전압이 상기 승압 시작 전압 이하일 경우의 상기 셀프 바이어스 전압이 대칭적으로 형성되도록 상기 셀프 바이어스 전압을 승압할 수 있다.
예시적인 실시예에 있어서, 상기 바이어스 조절부는 전원 전압의 노드와 상기 셀프 바이어스 전압의 노드 사이에 결합되고, 상기 입력 신호에 응답하여 턴-온되어 상기 셀프 바이어스 전압을 승압하는 입력 엔모스(NMOS) 트랜지스터를 더 포함할 수 있다.
예시적인 실시예에 있어서, 상기 바이어스 조절부는 상기 전원 전압의 노드와 상기 입력 엔모스(NMOS) 트랜지스터 사이에 결합되고 전원부 인에이블 신호의 반전 신호에 응답하여 상기 바이어스 조절부의 동작을 중단하는 입력 인에이블 피모스(PMOS) 트랜지스터를 더 포함할 수 있다.
예시적인 실시예에 있어서, 상기 버퍼부는 상기 기준 신호 및 상기 입력 신호에 기초하여 상기 셀프 바이어스 전압과 상기 출력 신호를 발생하는 차동부 및 상기 셀프 바이어스 전압에 기초하여 상기 차동부를 구동하는 바이어스부를 포함할 수 있다.
예시적인 실시예에 있어서, 상기 차동부는 기준부와 입출력부를 포함하고, 상기 기준부의 바이어스 전압 노드를 통하여 상기 셀프 바이어스 전압이 제공될 수 있다.
예시적인 실시예에 있어서, 상기 기준부는 제1 노드와 제2 노드 사이에 연결되는 기준 씨모스(CMOS) 트랜지스터를 포함하고, 상기 기준 씨모스(CMOS) 트랜지스터의 게이트들에 상기 기준 전압이 인가되어 상기 기준부의 출력 노드인 상기 바이어스 전압 노드를 통하여 상기 셀프 바이어스 전압을 출력하고, 상기 입출력부는 상기 제1 노드와 상기 제2 노드 사이에 연결되는 입출력 씨모스(CMOS) 트랜지스터를 포함하고, 상기 입출력 씨모스(CMOS) 트랜지스터의 게이트들에 상기 입력 신호가 인가되어 상기 입출력부의 출력 노드를 통하여 상기 출력 신호를 제공할 수 있다.
예시적인 실시예에 있어서, 상기 바이어스부는 전원부 및 접지부를 포함할 수 있다.
예시적인 실시예에 있어서, 상기 전원부는 상기 전원 전압과 전원 인에이블 노드 사이에 연결되고, 전원부 인에이블 신호의 반전 신호에 응답하여 상기 전원 전압 공급을 중단하는 전원부 인에이블 피모스(PMOS) 트랜지스터 및 상기 전원 인에이블 노드와 상기 제2 노드 사이에 연결되고 상기 셀프 바이어스 전압에 의해 구동되는 전원부 피모스(PMOS) 트랜지스터를 포함할 수 있다.
예시적인 실시예에 있어서, 상기 접지부는 상기 접지 전압과 접지 인에이블 노드 사이에 연결되고, 접지부 인에이블 신호의 반전 신호에 응답하여 상기 접지 전압으로 연결되는 전도 경로를 차단하는 접지부 인에이블 엔모스(NMOS) 트랜지스터 및 상기 접지 인에이블 노드와 상기 제1 노드 사이에 연결되고 상기 셀프 바이어스 전압에 의해 구동되는 접지부 엔모스(NMOS) 트랜지스터를 포함할 수 있다.
상기한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 장치는 메모리 코어, 셀프 바이어스 버퍼 회로 및 제어부를 포함한다. 상기 메모리 코어는 제어 신호에 응답하여 데이터를 저장하거나 저장된 상기 데이터를 출력한다. 상기 셀프 바이어스 버퍼 회로는 상기 제어 신호에 응답하여 상기 메모리 코어의 상기 데이터를 수신 하거나 외부 데이터를 상기 메모리 코어에 송신한다. 상기 제어부는 상기 제어 신호를 생성하여 상기 메모리 코어와 상기 셀프 바이어스 버퍼를 제어한다. 상기 셀프 바이어스 버퍼 회로는 버퍼부 및 바이어스 조절부를 포함한다. 상기 버퍼부는 기준 전압에 기초하여 셀프 바이어스 전압을 제공하고, 상기 셀프 바이어스 전압에 기초하여 구동되고 입력 신호와 상기 기준 전압을 비교하여 출력 신호를 발생한다. 상기 바이어스 조절부는 상기 기준 전압에 기초하여 상기 셀프 바이어스 전압을 승압한다.
도 1은 본 발명의 실시예들에 따른 셀프 바이어스 버퍼 회로를 나타내는 블록도이다.
도 2는 셀프 바이어스 버퍼 회로의 일예를 나타내는 회로도이다.
도 3은 셀프 바이어스 버퍼 회로에서 기준 전압에 따른 셀프 바이어스 전압의 변화을 나타내는 그래프이다.
도 4는 기준 전압에 따른 셀프 바이어스 버퍼 회로의 측정 결과를 나타내는 그래프이다.
도 5는 도 1의 셀프 바이어스 버퍼 회로에 포함되는 바이어스 조절부의 일예를 나타내는 회로도이다.
도 6은 도 1의 셀프 바이어스 버퍼 회로에 포함되는 바이어스 조절부의 다른 일예를 나타내는 회로도이다.
도 7은 도 1의 셀프 바이어스 버퍼 회로에 포함되는 버퍼부를 나타내는 블록도이다.
도 8은 도 7의 버퍼부에 포함되는 전원부의 일 예를 나타내는 회로도이다.
도 9는 도 7의 버퍼부에 포함되는 접지부의 일 예를 나타내는 회로도이다.
도 10은 도 1의 셀프 바이어스 버퍼 회로의 일 실시예를 나타내는 회로도이다.
도 11는 도 1의 셀프 바이어스 버퍼 회로에서 기준 전압에 따른 셀프 바이어스 전압의 변화를 나타내는 그래프이다.
도 12는 기준 전압에 따른 도 1의 셀프 바이어스 버퍼 회로의 측정 결과를 나타내는 그래프이다.
도 13은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 정보 처리 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 셀프 바이어스 버퍼 회로를 나타내는 블록도이다.
도 1을 참조하면, 셀프 바이어스 버퍼 회로(10)는 버퍼부(100) 및 바이어스 조절부(300)를 포함한다.
버퍼부(100)는 기준 전압(VREF)에 기초하여 셀프 바이어스 전압(VSB)을 제공하고, 셀프 바이어스 전압(VSB)에 기초하여 구동되고 입력 신호(IN)와 기준 전압(VREF)을 비교하여 출력 신호(OUT)를 발생한다.
바이어스 조절부(300)는 기준 전압(VREF)에 기초하여 셀프 바이어스 전압(VSB)을 승압한다.
예를 들어 버퍼부(100)는 입력 신호(IN)와 기준 전압(VREF)을 외부로부터 입력 받아 입력 신호(IN)와 기준 전압(VREF)간의 전압 차를 감지하여 CMOS 레벨로 증폭 시켜 출력 신호(OUT)를 발생할 수 있다.
도 2는 셀프 바이어스 버퍼 회로의 일예를 나타내는 회로도이고, 도 3은 셀프 바이어스 버퍼 회로에서 기준 전압(VREF)에 따른 셀프 바이어스 전압의 변화를 나타내는 그래프이다.
도 2 및 도 3을 참조하면, 기준 전압(VREF)이 셀프 바이어스 버퍼 회로(20)에 입력되면 셀프 바이어스 버퍼 회로(20) 내부의 차동부(110, 130)로 기준 전압(VREF)이 전달된다. 차동부(110, 130)는 기준부(110)와 입출력부(130)로 나누어지는데, 기준 전압(VREF)은 차동부(110, 130)의 기준부(110)에 제공된다.
예를 들어 기준부(110)는 기준부 씨모스(CMOS) 트랜지스터(110)로 구현될 수 있다. 기준부(110)로 입력된 기준 전압(VREF)은 기준부 씨모스(CMOS) 트랜지스터(110)의 게이트들에 인가될 수 있다. 기준부(110)의 출력은 기준부 씨모스(CMOS) 트랜지스터(110)의 셀프 바이어스 노드(NSB)를 통해서 바이어스부(150, 170)로 전달될 수 있다. 기준부(110)의 출력은 셀프 바이어스 전압(VSB)에 해당한다.
기준부 씨모스(CMOS) 트랜지스터(110)의 게이트들에 로직 하이가 인가되는 경우, 기준부 씨모스(CMOS) 트랜지스터(110)의 피모스(PMOS) 트랜지스터는 턴-오프되고 기준부 씨모스(CMOS) 트랜지스터(110)의 엔모스(NMOS) 트랜지스터는 턴-온되어 기준부 씨모스(CMOS) 트랜지스터(110)의 셀프 바이어스 노드(NSB)는 로직 레벨 로우("L")를 유지한다. 반면에 기준부 씨모스(CMOS) 트랜지스터(110)의 게이트들에 로직 로우가 인가되는 경우, 기준부 씨모스(CMOS) 트랜지스터(110)의 피모스(PMOS) 트랜지스터는 턴-온되고 기준부 씨모스(CMOS) 트랜지스터(110)의 엔모스(NMOS) 트랜지스터는 턴-오프되어 기준부 씨모스(CMOS) 트랜지스터(110)의 셀프 바이어스 노드(NSB)는 로직 하이를 유지한다. 이와 같이 기준부(110)의 출력 신호(OUT)는 기준부(110)의 입력 신호(IN)의 반전된 신호가 된다.
기준부(110)로 입력되는 기준 전압(VREF)이 증가할수록 기준부 씨모스(CMOS) 트랜지스터(110)의 엔모스(NMOS) 트랜지스터는 점차적으로 턴-온되고 기준부 씨모스(CMOS) 트랜지스터(110)의 피모스(PMOS) 트랜지스터는 점차적으로 턴-오프된다. 즉, 기준부(110)로 입력되는 기준 전압(VREF)이 증가할수록 기준부 씨모스(CMOS) 트랜지스터(110)의 엔모스(NMOS) 트랜지스터의 턴-온 저항은 점차적으로 감소하고 기준부 씨모스(CMOS) 트랜지스터(110)의 피모스(PMOS) 트랜지스터의 턴-온 저항은 점차적으로 증가된다. 결과적으로 도 3에 도시된 바와 같이 기준부(110)로 입력되는 기준 전압(VREF)이 증가할수록 기준부(110)의 출력인 기준부 씨모스(CMOS) 트랜지스터(110)의 셀프 바이어스 전압 노드(NSB)로 출력되는 셀프 바이어스 전압(VSB)은 감소한다.
도 4는 기준 전압에 따른 셀프 바이어스 버퍼 회로의 측정 결과를 나타내는 그래프이다.
도 2 및 도 4을 참조하면, 셀프 바이어스 버퍼 회로(20)에 대한 측정 방법은 우선, 기준 전압(VREF)을 정하고 시간축 상으로 데이터를 이동하면서 셀프 바이어스 버퍼 회로(20)의 출력을 검증한다.
셀프 바이어스 버퍼 회로(20)가 정상적으로 동작한 경우, 도 4와 같이 그래프에 1로 표시하고 셀프 바이어스 버퍼 회로(20)가 정상적으로 동작하지 않는 경우, 그래프에 아무런 표시가 되지 않는다.
다음으로 기준 전압(VREF)을 변화시키면서 위의 과정을 반복적으로 수행하면 도 4의 그래프와 같은 결과를 얻을 수 있다.
셀프 바이어스 버퍼 회로(20)가 사용되는 시스템의 일예는 메모리 장치이다. 메모리 장치에서 셀프 바이어스 버퍼 회로(20)가 사용되는 경우, 메모리 장치는 트래이닝 모드(training mode)와 노말 모드(normal mode)를 수행한다.
트래이닝 모드에서는 셀프 바이어스 버퍼 회로(10)에 적용되는 기준 전압(VREF)을 선택한다. 노말 모드에서는 트래이닝 모드에서 선택된 기준 전압(VREF)과 입력 신호(IN)를 이용하여 출력 신호(OUT)를 제공한다.
트래이닝 모드에서 기준 전압(VREF)을 선택하는 과정은 다음과 같다. 우선, 메모리 컨트롤러는 도 4의 그래프에 나타난 바와 같이 기준 전압(VREF)으로 사용 가능한 전압의 범위를 결정한다. 다음으로 기준 전압(VREF)으로 사용 가능한 전압의 범위에서 중앙값을 기준 전압(VREF)으로 선택한다.
예를 들어 도 4의 그래프에서 기준 전압(VREF)으로 사용 가능한 전압의 범위는 0.5V에서 1.8V까지이다. 기준 전압이 0.5V에서 1.8V까지의 전압 범위에서는 그래프에 1로 표시되어 있어 셀프 바이어스 버퍼 회로(20)는 정상적으로 동작한다. 따라서 0.5V에서 1.8V까지의 전압 범위에서 메모리 컨트롤러가 기준 전압(VREF)을 잡는 것은 가능하다. 이 경우 메모리 컨트롤러는 0.5V와 1.8V의 중앙값인 1.15V를 기준 전압(VREF)으로 선택할 수 있다.
트래이닝 모드에서 메모리 컨토롤러가 기준 전압(VREF)을 선택하는 경우, 데이터 페치 윈도우(data fetch window)를 넓게 유지하는 것이 유리하다. 데이터 페치 윈도우가 넓어지면 데이터를 래치할 때 셋업 타임(set-up time)과 홀드 타임(hold time)의 마진을 높여주고 결과적으로 메모리 장치의 동작 속도를 높일 수 있게 된다.
예를 들어 도 4의 그래프에서 기준 전압(VREF)이 0.5V에서 1.8V까지의 범위에서 셀프 바이어스 버퍼 회로(20)는 정상적으로 동작하는데, 기준 전압(VREF)이 약 0.8V 인 경우 기준 전압(VREF)이 1V 이상인 경우에 비해서 적은 셋업타임으로 데이터를 샘플링할 수 있으며, 홀드타임도 마찬가지로 1V와 비교했을 때 상대적으로 적은 홀드타임으로 데이터를 샘플링할 수 있다.
이 경우, 기준 전압(VREF) 별로 시간 축을 따라서 1로 표시되어 있는 시간의 간격을 데이터 페치 윈도우로 표현할 수 있는데, 기준 전압(VREF)이 약 0.8V 에서의 데이터 페치 윈도우가 기준 전압(VREF)이 1V 이상인 경우의 데이터 페치 윈도우보다 더 넓게 나타난다. 데이터 페치 윈도우가 넓을수록 데이터를 래치할 때 셋업 타임(set-up time)과 홀드 타임(hold time)의 마진을 높여주어 메모리 장치의 동작 속도를 높일 수 있게 된다.
결과적으로 기준 전압(VREF)이 약 0.8V인 경우 데이터 페치 윈도우가 가장 넓은 구간이 되고 기준 전압(VREF)을 약 0.8V로 선택할 때 메모리 장치의 동작 속도가 가장 빨라진다. 그러나 메모리 컨트롤러는 0.5V와 1.8V의 중앙값인 1.15V를 기준 전압(VREF)으로 선택하여 메모리 장치의 동작 속도를 느리게 하는 요인이 될 수 있다.
도 2, 도 3 및 도 4을 참조하면 우선, 기준부(110)의 입력으로 VDD/2-X인 기준 전압(VREF)이 인가되는 경우, X의 값이 증가함에 따라 도 3에서 설명한 바와 같이 기준 전압(VREF)은 감소하고 셀프 바이어스 전압(VSB)은 증가한다. 셀프 바이어스 전압(VSB)은 전원부(150)와 접지부(170)를 구동하는 전압으로 사용되는데, 셀프 바이어스 전압(VSB)이 증가함에 따라 접지부(170)는 동작을 유지하나 전원부(150)는 동작을 중단한다.
접지부(170)가 동작을 유지하는 경우, 접지부(170)를 통해서 접지 전압(VSS)을 입출력부(130)에 전달할 수 있고, 접지부(170)가 동작을 중단하는 경우, 접지부(170)에서 입출력부(130)로 연결되는 전도 경로가 차단되어 접지 전압(VSS)을 입출력부(130)에 전달할 수 없다.
전원부(150)가 동작을 유지하는 경우, 전원부(150)를 통해서 전원 전압(VDD)을 입출력부(130)에 공급할 수 있고, 전원부(150)가 동작을 중단하는 경우, 전원부(150)에서 입출력부(130)로 연결되는 전도 경로가 차단되어 전원 전압(VDD)을 입출력부(130)에 공급할 수 없다.
접지부(170)는 접지부 엔모스(NMOS) 트랜지스터(171)가 접지 전압(VSS)과 제1 노드(N1) 사이에 연결될 수 있다. 접지부 엔모스(NMOS) 트랜지스터(171)의 게이트에 인가되는 셀프 바이어스 전압(VSB)이 접지부 엔모스(NMOS) 트랜지스터(171)의 문턱 전압 이상인 경우 접지부(170)는 정상적으로 동작한다. 따라서 X의 값이 증가함에 따라 셀프 바이어스 전압(VSB)도 증가하게 되고, 셀프 바이어스 전압(VSB)은 접지부(170)를 동작 시키기에 충분한 문턱 전압 이상의 전압이 된다.
전원부(150)는 전원부 피모스(PMOS) 트랜지스터(153)가 전원 전압(VDD)과 제2 노드(N2) 사이에 연결될 수 있다. 전원부 피모스(PMOS) 트랜지스터(153)의 게이트에 인가되는 셀프 바이어스 전압(VSB)이 전원부 피모스(PMOS) 트랜지스터(153)의 문턱 전압 이하인 경우 전원부(150)는 정상적으로 동작한다. 따라서 X의 값이 증가함에 따라 셀프 바이어스 전압(VSB)도 증가하게 되고, 셀프 바이어스 전압(VSB)이 증가하면 셀프 바이어스 전압(VSB)이 전원부 피모스(PMOS) 트랜지스터(153)의 문턱 전압 이상의 전압이 되는 시점이 발생한다. 셀프 바이어스 전압(VSB)이 전원부 피모스(PMOS) 트랜지스터(153)의 문턱 전압 이상이 되는 시점부터 전원부(150)는 동작을 중단한다.
셀프 바이어스 전압(VSB)이 전원부 피모스(PMOS) 트랜지스터(153)의 문턱 전압 이상이 되는 시점에도 접지부(170)는 동작을 유지하나 전원부(150)는 동작을 중단한다. 전원부(150)나 접지부(170) 중 어느 하나라도 동작을 중단하게 되면 셀프 바이어스 버퍼 회로(20)는 출력을 발생하지 않는다.
도 4에서와 같이 그래프의 세로 축의 VDD/2를 기준으로 기준 전압(VREF)이 감소함에 따라 데이터 페치 윈도우가 점점 좁아진다. 기준 전압(VREF)이 약 0.5V에서는 전원부(150)는 동작을 중단하고 셀프 바이어스 버퍼 회로(20)는 출력을 발생하지 않는다. 따라서 기준 전압(VREF)이 약 0.5V 이하의 구간에서는 도 4의 그래프에 1로 표시된 부분이 나타나지 않는다.
다음으로 기준부(110)의 입력으로 VDD/2+X인 기준 전압(VREF)이 인가되는 경우, X의 값이 증가함에 따라 도 3에서 설명한 바와 같이 기준 전압(VREF)은 증가하고 셀프 바이어스 전압(VSB)은 감소한다. 그러나 기준 전압(VREF)이 일정한 전압 이상일 경우에는 셀프 바이어스 전압(VSB)은 더 이상 감소하지 않고 일정한 값을 유지한다.
도 3에서와 같이 기준 전압(VREF)이 1.1V 이상의 경우에는 기준 전압(VREF)이 증가하더라도 셀프 바이어스 전압(VSB)은 약 0.3V를 유지하고 있다. 셀프 바이어스 전압(VSB)은 전원부(150)와 접지부(170)를 구동하는 전압으로 사용되는데, 셀프 바이어스 전압(VSB)이 약 0.3V까지 감소하더라도 접지부(170)와 전원부(150)의 동작은 유지될 수 있다.
접지부 엔모스(NMOS) 트랜지스터(171)의 게이트에 인가되는 셀프 바이어스 전압(VSB)이 접지부 엔모스(NMOS) 트랜지스터(171)의 문턱 전압 이상인 경우 접지부(170)는 정상적으로 동작한다. X의 값이 증가함에 따라 기준 전압(VREF)은 증가하고 셀프 바이어스 전압(VSB)은 감소하게 되는데, 셀프 바이어스 전압(VSB)이 접지부 엔모스(NMOS) 트랜지스터(171)의 문턱 전압보다 충분히 낮은 전압으로까지 낮아지지는 않는다. 따라서 X의 값이 증가하더라도 접지부 엔모스(NMOS) 트랜지스터(171)가 완전히 턴-오프되지는 않는다.
전원부 피모스(PMOS) 트랜지스터(153)의 게이트에 인가되는 셀프 바이어스 전압(VSB)이 전원부 피모스(PMOS) 트랜지스터(153)의 문턱 전압 이하인 경우 전원부(150)는 정상적으로 동작한다. X의 값이 증가함에 따라 셀프 바이어스 전압(VSB)은 감소하게 되고, 셀프 바이어스 전압(VSB)이 감소하면 셀프 바이어스 전압(VSB)은 전원부(150)를 동작 시키기에 충분한 문턱 전압 이하의 전압이 된다.
셀프 바이어스 전압(VSB)이 일정 전압 이하로 내려가지 않기 때문에 접지부(170)와 전원부(150)는 동작을 유지한다. 도 4에서와 같이 그래프의 세로 축의 VDD/2를 기준으로 기준 전압(VREF)이 증가함에 따라 데이터 페치 윈도우가 점점 좁아지지 않고 일정한 폭을 유지한다. 이는 접지부(170)와 전원부(150)가 셀프 바이어스 전압(VSB)에 의하여 구동되고 있다는 것을 나타낸다. 따라서 기준 전압(VREF)이 VDD/2 이상인 구간에서는 도 4에서와 같이 그래프에 1로 표시된다.
메모리 장치가 트래이닝 모드를 수행할 때 메모리 장치의 메모리 컨트롤러가 도 4의 VDD/2를 기준 전압(VREF)으로 선택하지 못하는 것은 셀프 바이어스 버퍼 회로(20)가 VDD/2를 기준으로 비대칭적으로 동작하기 때문이다.
기준 전압(VREF)이 VDD/2 이하일때, 전원부(150)는 동작을 중단하고 접지부(170)는 동작을 유지하는 경우가 발생한다. 기준 전압(VREF)이 VDD/2 이상일때, 전원부(150)와 접지부(170)의 동작을 중단하는 경우는 발생하지 않고 셀프 바이어스 버퍼 회로(20)의 출력은 계속적으로 발생한다. 기준 전압(VREF)이 VDD/2를 기준으로 대칭적으로 동작하지 않음으로써 메모리 컨트롤러는 데이터 페치 윈도우의 폭이 가장 넓은 구간을 선택하지 못한다. 결과적으로 메모리 장치의 속도를 저하시키는 요인이 될 수 있다.
본 발명의 실시예들에 따른 셀프 바이어스 버퍼 회로(10)는 바이어스 조절부(300)를 이용하여 기준 전압(VREF)이 VDD/2인 경우를 기준으로 대칭적으로 동작하도록 구현된다. 기준 전압(VREF)이 VDD/2를 기준으로 대칭적으로 동작하도록 셀프 바이어스 버퍼 회로(10)를 구현하는 경우 메모리 장치의 메모리 컨트롤러가 기준 전압(VREF)으로 VDD/2를 선택한다. 메모리 컨트롤러가 기준 전압(VREF)으로 VDD/2를 선택하면 데이터 페치 윈도우의 폭이 가장 넓어지게 된다. 데이터 페치 윈도우의 폭이 넓어지면 데이터를 래치할 때 셋업 타임과 홀드 타임의 마진을 높여주어 메모리 장치의 동작 속도를 높일 수 있게 된다.
도 5은 도 1의 셀프 바이어스 버퍼 회로에 포함되는 바이어스 조절부의 일예를 나타내는 회로도이다.
도 5를 참조하면, 바이어스 조절부(300)는 기준 전압(VREF)에 응답하여 턴-온되어 셀프 바이어스 전압(VSB)을 승압하는 승압 트랜지스터(310, 330)를 포함할 수 있다.
기준 전압(VREF)이 증가함에 따라 셀프 바이어스 전압(VSB)은 감소하게 되는데, 이 경우 기준 전압(VREF)이 VDD/2를 기준으로 셀프 바이어스 버퍼 회로(20)의 동작은 대칭성을 유지하지 못한다. 따라서 기준 전압(VREF)이 VDD/2를 기준으로 셀프 바이어스 회로가 대칭적으로 동작하도록 회로를 추가할 수 있다.
셀프 바이어스 버퍼 회로(10)가 대칭적으로 동작하기 위해서는 다양한 방법이 이용될 수 있다. 본 발명에 따른 셀프 바이어스 버퍼 회로(10)가 대칭적으로 동작하기 위해서 셀프 바이어스 전압(VSB)을 조절하는 방법을 사용할 수 있다. 셀프 바이어스 전압(VSB)을 조절하는 방법 중 하나로 트랜지스터를 통하여 전원 전압(VDD)을 셀프 바이어스 전압의 노드(NSB)에 전달함으로써 셀프 바이어스 전압(VSB)을 조절할 수 있다.
예시적인 실시예에 있어서, 승압 트랜지스터(310, 330)는 전원 전압(VDD)의 노드와 셀프 바이어스 전압의 노드(NSB) 사이에 결합되고 게이트에 기준 전압(VREF)이 인가되는 승압 엔모스(NMOS) 트랜지스터(310)로 구현될 수 있다.
승압 트랜지스터(310, 330)는 엔모스(NMOS) 트랜지스터로 구현될 수 있다. 승압 엔모스(NMOS) 트랜지스터(310)는 전원 전압(VDD)과 셀프 바이어스 전압의 노드(NSB) 사이에 연결되어 승압 엔모스(NMOS) 트랜지스터(310)가 턴-온하는 경우 전원 전압(VDD)을 셀프 바이어스 전압 노드(NSB)에 전달하여 셀프 바이어스 전압(VSB)을 승압할 수 있다.
승압 엔모스(NMOS) 트랜지스터(310)는 게이트로 인가되는 기준 전압(VREF)에 의하여 구동될 수 있다. 기준 전압(VREF)이 증가하여 승압 엔모스(NMOS) 트랜지스터(310)의 문턱 전압 이상이 되는 경우 승압 엔모스(NMOS) 트랜지스터(310)는 점차적으로 턴-온되어 셀프 바이어스 전압(VSB)을 승압할 수 있다.
기준 전압(VREF)이 증가함에 따라 셀프 바이어스 전압(VSB)은 감소한다. 셀프 바이어스 버퍼 회로(10)가 대칭적으로 동작하기 위해서 셀프 바이어스 전압(VSB)을 조절하는 경우, 기준 전압(VREF)이 일정 전압 (VDD/2)(이하, 승압 시작 전압이라고한다.) 이상에서 셀프 바이어스 전압(VSB)을 승압시킬 수 있다면 셀프 바이어스 버퍼 회로(10)는 기준 전압이 승압 시작 전압(Boosting Start Voltage, BSV)(VDD/2)을 기준으로 대칭적으로 동작할 수 있다.
도 1, 도 2, 도 3 및 도 5를 참조하면, 우선, 기준부(110)의 입력으로 VDD/2-X인 기준 전압(VREF)이 인가되는 경우, X의 값이 증가함에 따라 도 3에서 설명한 바와 같이 기준 전압(VREF)은 감소하고 셀프 바이어스 전압(VSB)은 증가한다. 셀프 바이어스 전압(VSB)은 전원부(150)와 접지부(170)를 구동하는 전압으로 사용되는데, 셀프 바이어스 전압(VSB)이 증가함에 따라 접지부(170)는 동작을 유지하나 전원부(150)는 동작을 중단한다.
다음으로, 기준부(110)의 입력으로 VDD/2+X인 기준 전압(VREF)이 인가되는 경우, X의 값이 증가함에 따라 기준 전압(VREF)은 증가한다. 본 발명에 따른 셀프 바이어스 버퍼 회로(10)를 사용하면 기준 전압(VREF)이 VDD/2이상인 경우에도 셀프 바이어스 전압(VSB)은 증가한다. 따라서 셀프 바이어스 전압(VSB)이 증가함에 따라 접지부(170)는 동작을 유지하나 전원부(150)는 동작을 중단한다.
결과적으로 기준 전압이 승압 시작 전압(BSV)(VDD/2)을 기준으로 대칭적으로 동작하도록 셀프 바이어스 버퍼 회로(10)를 구현하는 경우 메모리 장치의 메모리 컨트롤러가 기준 전압(VREF)으로 VDD/2를 선택한다. 메모리 컨트롤러가 기준 전압(VREF)으로 VDD/2를 선택하면 데이터 페치 윈도우의 폭이 가장 넓어지게 된다. 데이터 페치 윈도우의 폭이 넓어지면 데이터를 래치할 때 셋업 타임과 홀드 타임의 마진을 높여주어 메모리 장치의 동작 속도를 높일 수 있게 된다.
예시적인 실시예에 있어서, 바이어스 조절부(300)는 전원 전압(VDD)의 노드와 승압 엔모스(NMOS) 트랜지스터(310) 사이에 결합되고 전원부 인에이블 신호(EN_VDD)의 반전 신호에 응답하여 바이어스 조절부(300)의 동작을 중단하는 승압 인에이블 피모스(PMOS) 트랜지스터(350)를 더 포함할 수 있다.
바이어스 조절부(300)에서 전원 전압(VDD)의 노드와 승압 엔모스(NMOS) 트랜지스터(310) 사이에 승압 인에이블 피모스(PMOS) 트랜지스터(350)를 연결하여 셀프 바이어스 버퍼 회로의(10) 동작을 중단할 수 있다.
승압 인에이블 피모스(PMOS) 트랜지스터(350)를 사용하는 경우, 승압 인에이블 피모스(PMOS) 트랜지스터(350)는 전원부 인에이블 신호(EN_VDD)의 반전 신호에 응답하여 바이어스 조절부(300)의 동작을 중단할 수 있다.
예시적인 실시예에 있어서, 승압 엔모스(NMOS) 트랜지스터(310)는 기준 전압(VREF)이 승압 시작 전압(BSV)(VDD/2) 이상일 경우, 기준 전압(VREF)이 상승함에 따라 턴-온되어 셀프 바이어스 전압(VSB)을 점차적으로 승압할 수 있다.
기준 전압(VREF)이 승압 시작 전압(VDD/2) 이상이 되면 승압 엔모스(NMOS) 트랜지스터(310)는 점차적으로 턴-온될 수 있다. 승압 엔모스(NMOS) 트랜지스터(310)가 점차적으로 턴-온되면 승압 엔모스(NMOS) 트랜지스터(310)의 드레인과 연결되는 전원 전압(VDD)을 승압 엔모스(NMOS) 트랜지스터(310)의 소스로 전달하여 셀프 바이어스 전압(VSB)을 승압할 수 있다.
예시적인 실시예에 있어서, 바이어스 조절부(300)는 승압 시작 전압(BSV)(VDD/2)을 기준하여 기준 전압(VREF)이 승압 시작 전압(BSV)(VDD/2) 이상일 경우와 기준 전압(VREF)이 승압 시작 전압(BSV)(VDD/2) 이하일 경우의 셀프 바이어스 전압(VSB)이 대칭적으로 형성되도록 셀프 바이어스 전압(VSB)을 승압할 수 있다.
기준 전압(VREF)이 승압 시작 전압(BSV)(VDD/2) 이상일 경우와 기준 전압(VREF)이 승압 시작 전압(BSV)(VDD/2) 이하일 경우의 셀프 바이어스 전압(VSB)이 대칭적으로 형성되도록 셀프 바이어스 전압(VSB)을 승압하면, 셀프 바이어스 버퍼 회로(10)는 기준 전압(VREF)이 승압 시작 전압(BSV)(VDD/2)을 기준으로 대칭적으로 동작할 수 있다.
기준부(110)의 입력으로 VDD/2-X인 기준 전압(VREF)이 인가되는 경우, X의 값이 증가함에 따라 기준 전압(VREF)은 감소하고 셀프 바이어스 전압(VSB)은 증가한다. 셀프 바이어스 전압(VSB)은 전원부(150)와 접지부(170)를 구동하는 전압으로 사용되는데, 셀프 바이어스 전압(VSB)이 증가함에 따라 접지부(170)는 동작을 유지하나 전원부(150)는 동작을 중단한다.
기준부(110)의 입력으로 VDD/2+X인 기준 전압(VREF)이 인가되는 경우, X의 값이 증가함에 따라 기준 전압(VREF)은 증가한다. 본 발명에 따른 셀프 바이어스 버퍼 회로(10)를 사용하면 기준 전압(VREF)이 VDD/2이상인 경우에도 셀프 바이어스 전압(VSB)은 증가한다. 따라서 셀프 바이어스 전압(VSB)이 증가함에 따라 접지부(170)는 동작을 유지하나 전원부(150)는 동작을 중단한다.
승압 시작 전압(BSV)(VDD/2)을 기준으로 대칭적으로 동작하도록 셀프 바이어스 버퍼 회로(10)를 구현하는 경우 메모리 장치의 메모리 컨트롤러가 기준 전압(VREF)으로 VDD/2를 선택한다. 따라서 메모리 컨트롤러가 VDD/2를 기준 전압(VREF)으로 선택하면 데이터 페치 윈도우의 폭이 넓어져 메모리 장치의 동작 속도를 높일 수 있다.
도 6은 도 1의 셀프 바이어스 버퍼 회로에 포함되는 바이어스 조절부의 다른 일예를 나타내는 회로도이다.
도 6를 참조하면, 바이어스 조절부(300)는 전원 전압(VDD)의 노드와 셀프 바이어스 전압의 노드(NSB) 사이에 결합되고, 입력 신호(IN)에 응답하여 턴-온되어 셀프 바이어스 전압(VSB)을 승압하는 입력 엔모스(NMOS) 트랜지스터(330)를 더 포함할 수 있다.
입력 엔모스(NMOS) 트랜지스터(330)는 승압 엔모스(NMOS) 트랜지스터(310)와의 차동쌍으로 전원 전압(VDD)의 노드와 셀프 바이어스 전압의 노드(NSB) 사이에 연결될 수 있다. 입력 엔모스(NMOS) 트랜지스터(330)는 전원 전압(VDD)과 셀프 바이어스 전압 노드(NSB) 사이에 연결되어 입력 엔모스(NMOS) 트랜지스터(330)가 턴-온하는 경우 전원 전압(VDD)을 셀프 바이어스 전압 노드(NSB)에 전달하여 셀프 바이어스 전압(VSB)을 승압할 수 있다.
입력 엔모스(NMOS) 트랜지스터(330)는 게이트로 인가되는 입력 신호(IN)에 의하여 구동될 수 있다. 입력 신호(IN)의 레벨이 증가하여 입력 엔모스(NMOS) 트랜지스터(330)의 문턱 전압 이상이 되는 경우 입력 엔모스(NMOS) 트랜지스터(330)는 턴-온되어 셀프 바이어스 전압(VSB)을 승압할 수 있다.
예시적인 실시예에 있어서, 바이어스 조절부(300)는 전원 전압(VDD)의 노드와 입력 엔모스(NMOS) 트랜지스터(330) 사이에 결합되고 전원부 인에이블 신호(EN_VDD)의 반전 신호에 응답하여 바이어스 조절부(300)의 동작을 중단하는 입력 인에이블 피모스(PMOS) 트랜지스터(370)를 더 포함할 수 있다.
입력 인에이블 피모스(PMOS) 트랜지스터(370)를 사용하는 경우, 입력 인에이블 피모스(PMOS) 트랜지스터(370)는 전원부 인에이블 신호(EN_VDD)의 반전 신호에 응답하여 바이어스 조절부(300)의 동작을 중단할 수 있다.
도 7은 도 1의 셀프 바이어스 버퍼 회로에 포함되는 버퍼부를 나타내는 블록도이다.
도 7을 참조하면, 버퍼부(100)는 차동부(110, 130) 및 바이어스부(150, 170)를 포함할 수 있다.
차동부(110, 130)는 기준 전압(VREF) 및 입력 신호(IN)에 기초하여 셀프 바이어스 전압(VSB)과 출력 신호(OUT)를 발생한다. 차동부(110, 130)는 입력 신호(IN)와 기준 전압(VREF)의 전압 차이를 증폭하여 출력 신호(OUT)를 발생할 수 있다.
셀프 바이어스 전압(VSB)은 기준 전압(VREF)를 제공받아 차동부(110, 130)내에서 자체적으로 생성할 수 있다.
차동부(110, 130)는 차동 증폭기의 구조와 유사하게 구성될 수 있다. 차동 증폭기의 구조는 씨모스(CMOS) 트랜지스터를 이용하여 구현할 수 있을 뿐만 아니라 그 외의 다양한 방식으로 구현할 수 있다.
바이어스부(150, 170)는 셀프 바이어스 전압(VSB)에 기초하여 차동부(110, 130)를 구동한다. 바이어스부(150, 170)가 셀프 바이어스 전압(VSB)에 의하여 구동되면 차동부(110, 130)에 전원 전압(VDD) 또는 접지 전압(VSS)을 전달할 수 있다.
예시적인 실시예에 있어서, 차동부(110, 130)는 기준부(110)와 입출력부(130)를 포함하고, 기준부(110)의 셀프 바이어스 전압 노드(NSB)를 통하여 셀프 바이어스 전압(VSB)이 제공될 수 있다.
차동부(110, 130)는 기준부(110)와 입출력부(130)로 구성될 수 있다. 기준부(110)는 기준 전압(VREF)을 제공 받아 셀프 바이어스 전압(VSB)을 제공할 수 있다. 입출력부(130)는 입력 신호(IN)를 제공 받아 입력 신호(IN)와 기준 전압(VREF)의 전압 차이를 증폭하여 씨모스 레벨의 출력 신호(OUT)를 발생할 수 있다.
예시적인 실시예에 있어서, 기준부(110)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결되는 기준부 씨모스(CMOS) 트랜지스터(110)를 포함하고, 기준부 씨모스(CMOS) 트랜지스터(110)의 게이트들에 기준 전압(VREF)이 인가되어 기준부(110)의 출력 노드인 상기 셀프 바이어스 전압 노드(NSB)를 통하여 셀프 바이어스 전압(VSB)을 출력하고, 입출력부(130)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결되는 입출력부 씨모스(CMOS) 트랜지스터(131)를 포함하고, 입출력부 씨모스(CMOS) 트랜지스터(131)의 게이트들에 입력 신호(IN)가 인가되어 입출력부(130)의 출력 노드를 통하여 출력 신호(OUT)를 제공할 수 있다.
예시적인 실시예에 있어서, 바이어스부(150, 170)는 전원부(150) 및 접지부(170)를 포함할 수 있다.
전원부(150)가 셀프 바이어스 전압(VSB)에 의하여 구동되면 전원부(150)는 전원 전압(VDD)을 입출력부(130)에 전달하여 로직 하이의 출력 신호(OUT)를 발생할 수 있다. 접지부(170)가 셀프 바이어스 전압(VSB)에 의하여 구동되면 접지부(170)는 접지 전압(VSS)을 입출력부(130)에 전달하여 로직 로우의 출력 신호(OUT)를 발생할 수 있다.
도 8은 도 7의 버퍼부에 포함되는 전원부의 일 예를 나타내는 회로도이다.
도 7 및 도 8을 참조하면, 전원부(150)는 전원 전압(VDD)과 전원 인에이블 노드(NEV) 사이에 연결되고, 전원부 인에이블 신호(EN_VDD)의 반전 신호에 응답하여 전원 전압(VDD) 공급을 중단하는 전원부 인에이블 피모스(PMOS) 트랜지스터(151) 및 전원 인에이블 노드(NEV)와 제2 노드(N2) 사이에 연결되고 셀프 바이어스 전압(VSB)에 의해 구동되는 전원부 피모스(PMOS) 트랜지스터(153)를 포함할 수 있다.
전원부(150)에 회로를 부가하여 전원부(150)의 동작을 중단 하면 셀프 바이어스 버퍼 회로(10)의 동작을 중단할 수 있다. 전원 전압(VDD)과 전원 인에이블 노드(NEV) 사이에 전원부 인에이블 피모스(PMOS) 트랜지스터(151)를 연결할 수 있다.
전원부 인에이블 피모스(PMOS) 트랜지스터(151)는 게이트를 통해서 전원부 인에이블 신호(EN_VDD)의 반전 신호를 전달받는 경우 전원부 인에이블 피모스(PMOS) 트랜지스터(151)는 턴-오프된다. 전원부 인에이블 피모스(PMOS) 트랜지스터(151)가 턴-오프되면 전원 전압(VDD)으로부터 전원부 인에이블 피모스(PMOS) 트랜지스터(151)의 소스로 연결되는 전도 경로가 차단되어 전원 전압(VDD)을 입출력부(130)에 전달할 수 없다.
도 9는 도 7의 버퍼부에 포함되는 접지부의 일 예를 나타내는 회로도이다.
도 7 및 도 9을 참조하면, 접지부(170)는 접지 전압(VSS)과 접지 인에이블 노드(NEG) 사이에 연결되고, 접지부 인에이블 신호(EN_VSS)의 반전 신호에 응답하여 접지 전압(VSS)으로 연결되는 전도 경로를 차단하는 접지부 인에이블 엔모스(NMOS) 트랜지스터(173) 및 접지 인에이블 노드(NEG)와 제1 노드(N1) 사이에 연결되고 셀프 바이어스 전압(VSB)에 의해 구동되는 접지부 엔모스(NMOS) 트랜지스터(171)를 포함할 수 있다.
접지부(170)에 회로를 부가하여 접지부(170)의 동작을 중단 하면 셀프 바이어스 버퍼 회로(10)의 동작을 중단할 수 있다. 접지 전압(VSS)과 접지 인에이블 노드(NEG) 사이에 접지부 인에이블 엔모스(NMOS) 트랜지스터(173)를 연결할 수 있다.
접지부 인에이블 엔모스(NMOS) 트랜지스터(173)는 게이트를 통해서 접지부 인에이블 신호(EN_VSS)의 반전 신호를 전달받는 경우 접지부 인에이블 엔모스(NMOS) 트랜지스터(173)는 턴-오프된다. 접지부 인에이블 엔모스(NMOS) 트랜지스터(173)가 턴-오프되면 접지 전압(VSS)으로부터 접지부 인에이블 엔모스(NMOS) 트랜지스터(173)의 드레인으로 연결되는 전도 경로가 차단되어 접지 전압(VSS)을 입출력부(130)에 전달할 수 없다.
전원부(150)와 접지부(170) 중 어느 하나의 동작이 중단되면 전원부(150)로부터 접지부(170)까지 연결되는 전도 경로가 차단되어 셀프 바이어스 버퍼 회로(10)는 동작을 중단할 수 있다.
도 10은 도 1의 셀프 바이어스 버퍼 회로의 일 실시예를 나타내는 회로도이다.
도 10을 참조하면, 본 발명의 실시예들에 따른 셀프 바이어스 버퍼 회로(10)는 바이어스 조절부(300)를 이용하여 기준 전압(VREF)이 VDD/2인 경우를 기준으로 대칭적으로 동작하도록 구현된다. 기준 전압(VREF)이 VDD/2인 경우를 기준으로 대칭적으로 동작하도록 셀프 바이어스 버퍼 회로(10)를 구현하는 경우 메모리 장치의 메모리 컨트롤러가 기준 전압(VREF)으로 VDD/2를 선택한다. 메모리 컨트롤러가 기준 전압(VREF)으로 VDD/2를 선택하면 데이터 페치 윈도우의 폭이 가장 넓어지게 된다. 데이터 페치 윈도우의 폭이 넓어지면 데이터를 래치할 때 셋업 타임과 홀드 타임의 마진을 높여주어 메모리 장치의 동작 속도를 높일 수 있게 된다.
도 11는 도 1의 셀프 바이어스 버퍼 회로에서 기준 전압에 따른 셀프 바이어스 전압(VSB)의 변화를 나타내는 그래프이다.
도 10 및 도 11을 참조하면, 도 10은 도 1의 셀프 바이어스 버퍼 회로(10)에서 바이어스 조절부(300)가 인에이블 된 경우를 나타낸다. 본 발명에 따른 셀프 바이어스 버퍼 회로(10)를 사용하는 경우, 기준부(110)로 입력되는 기준 전압(VREF)이 증가할수록 셀프 바이어스 전압(VSB)이 감소한다. 그러나 기준 전압(VREF)이 승압 시작 전압(BSV)(VDD/2) 이상일 경우 셀프 바이어스 전압(VSB)은 더 이상 감소하지 않고 기준 전압(VREF)이 증가함에 따라 셀프 바이어스 전압(VSB)은 증가하게 된다.
도 1 및 도 2을 참조하면, 도 2는 도 1의 셀프 바이어스 버퍼 회로(10)에서 바이어스 조절부(300)가 디스에이블 된 경우를 나타낸다. 도 2의 셀프 바이어스 버퍼 회로(20)를 사용하는 경우, 기준부(110)로 입력되는 기준 전압(VREF)이 증가할수록 기준부 씨모스(CMOS) 트랜지스터(110)의 엔모스(NMOS) 트랜지스터는 점차적으로 턴-온되고 기준부 씨모스(CMOS) 트랜지스터(110)의 피모스(PMOS) 트랜지스터는 점차적으로 턴-오프되어 기준부(110)의 출력인 기준부 씨모스(CMOS) 트랜지스터(110)의 셀프 바이어스 전압 노드(NSB)로 출력되는 셀프 바이어스 전압(VSB)은 감소한다.
도 5를 참조하면, 기준 전압(VREF)이 승압 시작 전압(BSV)(VDD/2) 이하일 경우, 기준 전압(VREF)이 승압 엔모스(NMOS) 트랜지스터(310)의 문턱 전압 이하가 되므로 기준 전압(VREF)이 증가함에도 불구하고 승압 엔모스(NMOS) 트랜지스터(310)는 턴-온되지 않는다. 그러나 기준 전압(VREF)이 승압 시작 전압(BSV)(VDD/2) 이상일 경우, 기준 전압(VREF)이 승압 엔모스(NMOS) 트랜지스터(310)의 문턱 전압 이상이 되므로 기준 전압(VREF)이 증가함에 따라 승압 엔모스(NMOS) 트랜지스터(310)는 점차적으로 턴-온되어 셀프 바이어스 전압(VSB)을 승압한다.
도 12는 기준 전압(VREF)에 따른 도 1의 셀프 바이어스 버퍼 회로의 측정 결과를 나타내는 그래프이다.
도 2을 참조하면, 도 2는 도 1의 셀프 바이어스 버퍼 회로(10)에서 바이어스 조절부(300)가 디스에이블 된 경우를 나타낸다. 도 2의 셀프 바이어스 버퍼 회로(20)를 사용하는 경우, 기준 전압(VREF)이 VDD/2인 경우를 기준으로 셀프 바이어스 버퍼 회로(20)는 대칭적으로 동작하지 않는다. 따라서 메모리 컨트롤러는 데이터 페치 윈도우의 폭이 가장 넓은 구간을 선택하지 못하게 된다. 메모리 컨트롤러가 데이더 페치 윈도우의 폭이 가장 넓은 구간의 전압을 기준 전압(VREF)으로 선택하지 않으면 메모리 장치의 속도를 저하시키는 요인이 된다.
도 10 및 도 12를 참조하면, 도 10은 도 1의 셀프 바이어스 버퍼 회로(10)에서 바이어스 조절부(300)가 인에이블 된 경우를 나타낸다. 본 발명에 따른 셀프 바이어스 버퍼 회로(10)를 사용하게 되면 기준 전압(VREF)이 승압 시작 전압(BSV)(VDD/2) 이하일 경우, 기준 전압(VREF)이 증가함에도 불구하고 승압 엔모스(NMOS) 트랜지스터(310)는 턴-온되지 않는다. 승압 엔모스(NMOS) 트랜지스터(310)가 턴-온되지 않으면 셀프 바이어스 버퍼 회로(20)와 동일한 구조가 된다. 따라서 도 12의 그래프와 도 4의 그래프에서와 같이 셀프 바이어스 버퍼 회로(10, 20)의 테스트 결과는 동일하다.
기준 전압(VREF)이 승압 시작 전압(BSV)(VDD/2) 이상일 경우, 셀프 바이어스 버퍼 회로(20)는 기준 전압(VREF)이 증가함에 따라 셀프 바이어스 전압(VSB)은 감소한다. 그 결과 셀프 바이어스 버퍼 회로(20)는 승압 시작 전압(BSV)(VDD/2)을 기준으로 대칭적으로 동작하지 않는다. 반면에 셀프 바이어스 버퍼 회로(10)는 기준 전압(VREF)이 증가함에 따라 승압 엔모스(NMOS) 트랜지스터(310)는 점차적으로 턴-온되어 셀프 바이어스 전압(VSB)을 승압한다. 기준 전압이 승압 시작 전압(BSV)(VDD/2) 이상에서 점차적으로 증가하게 된다. 그 결과 셀프 바이어스 버퍼 회로(10)는 승압 시작 전압(BSV)(VDD/2)을 기준으로 대칭적으로 동작한다.
이 경우, 메모리 장치의 메모리 컨트롤러는 기준 전압(VREF)으로 VDD/2를 선택한다. 메모리 컨트롤러가 기준 전압(VREF)으로 VDD/2를 선택하면 데이터 페치 윈도우의 폭이 가장 넓어지게 된다. 데이터 페치 윈도우의 폭이 넓어지면 데이터를 래치할 때 셋업 타임과 홀드 타임의 마진을 높여주어 메모리 장치의 동작 속도를 높일 수 있다.
도 13은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 1 및 도 13를 참조하면, 메모리 장치(200)는 메모리 코어(50) 셀프 바이어스 버퍼 회로(240) 및 제어부(210)를 포함한다.
메모리 코어(50)는 로우 디코더(220), 컬럼 디코더(230), 메모리 셀 어레이(250) 및 센스 앰프부(270)를 포함할 수 있다.
메모리 코어(50)는 제어 신호들(CMD, ADDR)에 응답하여 데이터를 저장하거나 저장된 데이터를 출력한다.
셀프 바이어스 버퍼 회로(240)는 제어 신호들(CMD, ADDR)에 응답하여 메모리 코어(50)의 데이터를 수신 하거나 외부 데이터를 메모리 코어(50)에 송신한다.
제어부(210)는 제어 신호들(CMD, ADDR)을 생성하여 메모리 코어(50)와 셀프 바이어스 버퍼 회로(240)를 제어한다.
셀프 바이어스 버퍼 회로(240)는 버퍼부(100) 및 바이어스 조절부(300)를 포함한다.
버퍼부(100)는 기준 전압(VREF)에 기초하여 셀프 바이어스 전압(VSB)을 제공하고, 셀프 바이어스 전압(VSB)에 기초하여 구동되고 입력 신호(IN)와 기준 전압(VREF)을 비교하여 출력 신호(OUT)를 발생한다.
바이어스 조절부(300)는 기준 전압(VREF)에 기초하여 셀프 바이어스 전압(VSB)을 승압한다.
제어부(210)는 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어부(210)는 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어부(210)는 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더 및 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터를 포함할 수 있다. 예를 들어, 커맨드 디코더는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 제어 신호들을 생성할 수 있다. 또한, 제어부(210)는 동기 방식으로 메모리 장치(200)를 구동하기 위한 클록 신호(CLK) 및 클록 인에이블 신호(/CKE)를 더 수신할 수 있다.
메모리 셀 어레이(250)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(250)는 복수의 메모리 블록들로 구분될 수 있고, 복수의 메모리 블록들 각각은 복수의 페이지들을 포함할 수 있다. 예를 들어, 하나의 페이지는 동일한 워드 라인(WL)에 연결되는 하나의 메모리 셀 로우를 포함할 수 있다.
센스 앰프부(270)는 하이 바이어스 제어 신호(LAPG)와 로우 바이어스 제어 신호(LANG)에 응답하여 복수의 비트 라인들(BL)의 전압을 증폭할 수 있다. 예를 들어, 센스 앰프부(270)는 복수의 비트 라인들(BL)의 전압이 전원 전압(VDD)과 접지 전압(VSS) 중에서 전원 전압(VDD)에 가까운 경우 복수의 비트 라인들(BL)의 전압을 전원 전압(VDD)으로 증폭하고, 복수의 비트 라인들(BL)의 전압이 전원 전압(VDD)과 접지 전압(VSS) 중에서 접지 전압(VSS)에 가까운 경우 복수의 비트 라인들(BL)의 전압을 접지 전압(VSS)으로 증폭할 수 있다.
로우 디코더(220)는 복수의 워드 라인들(WL)을 통해 메모리 셀 어레이(250)와 연결될 수 있다. 로우 디코더(220)는 제어부(210)로부터 제공되는 로우 어드레스(RA)를 디코딩하여 복수의 워드 라인들(WL) 중에서 로우 어드레스(RA)에 상응하는 워드 라인을 활성화시킴으로써 메모리 셀 어레이(250)에 포함되는 복수의 페이지들 중의 하나를 선택할 수 있다. 예를 들어, 로우 디코더(220)는 로우 어드레스(RA)에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 디코더(230)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(250) 및 센스 앰프부(270)와 연결될 수 있다. 컬럼 디코더(230)는 제어부(210)로부터 제공되는 컬럼 어드레스(CA)를 디코딩하여 복수의 비트 라인들(BL) 중에서 컬럼 어드레스(CA)에 상응하는 비트 라인을 선택하고, 선택된 비트 라인으로부터 제공되는 데이터를 데이터 입출력 버퍼(240)에 제공하거나 데이터 입출력 버퍼(240)로부터 수신되는 데이터를 선택된 비트 라인에 제공할 수 있다.
데이터 입출력 버퍼(240)는 데이터 핀을 통해 메모리 컨트롤러와 데이터(DQ)를 송수신할 수 있다.
본 발명의 실시예들에 따른 셀프 바이어스 버퍼 회로(10)는 데이터 입출력 버퍼(240)로 사용할 수 있다. 셀프 바이어스 버퍼 회로(10)는 바이어스 조절부(300)를 이용하여 기준 전압(VREF)이 VDD/2인 경우를 기준으로 대칭적으로 동작하도록 구현된다. 기준 전압(VREF)이 VDD/2를 기준으로 대칭적으로 동작하도록 셀프 바이어스 버퍼 회로(10)를 구현하는 경우 메모리 장치의 메모리 컨트롤러가 기준 전압(VREF)으로 VDD/2를 선택한다. 메모리 컨트롤러가 기준 전압(VREF)으로 VDD/2를 선택하면 데이터 페치 윈도우의 폭이 가장 넓어지게 된다. 데이터 페치 윈도우의 폭이 넓어지면 데이터를 래치할 때 셋업 타임과 홀드 타임의 마진을 높여주어 메모리 장치의 동작 속도를 높일 수 있게 된다.
도 14는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 정보 처리 시스템을 나타내는 블록도들이다.
도 14를 참조하면, 모바일 기기나 데스크 톱 컴퓨터 등의 정보 처리 시스템(4100)에 메모리 장치(4111)가 장착될 수 있다. 정보 처리 시스템(4100)은 시스템 버스(4160)에 전기적으로 연결되는 메모리 시스템(4110), 모뎀(4120), 중앙 처리장치(4150), RAM(4140) 및 유저 인터페이스(4130)를 구비할 수 있다. 메모리 장치(4111)는 STT-MRAM 셀을 포함하는 MRAM 칩일 수 있다.
메모리 시스템(4110)은 메모리 장치(4111)와 메모리 컨트롤러(4112)를 포함할 수 있다. 메모리 장치(4111)에는 중앙 처리 장치(4150)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다.
정보 처리 시스템(4100)에 요구되는 대용량의 데이터를 저장하기 위한 메모리 장치(4111)나, 시스템 데이터 등의 빠른 액세스를 요하는 데이터를 저장하는 RAM(4140) 등에 STT-MRAM셀을 포함하는 반도체 메모리 장치가 적용될 수 있다. 도 14에 도시되지 않았으나, 정보 처리 시스템(4100)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 포함될 수 있다.
도 1 및 도 14를 참조하면, 본 발명의 실시예들에 따른 메모리 장치(4111)는 셀프 바이어스 버퍼 회로(10)를 포함할 수 있다. 셀프 바이어스 버퍼 회로(10)는 바이어스 조절부(300)를 이용하여 기준 전압(VREF)이 VDD/2인 경우를 기준으로 대칭적으로 동작하도록 구현된다. 기준 전압(VREF)이 VDD/2를 기준으로 대칭적으로 동작하도록 셀프 바이어스 버퍼 회로(10)를 구현하는 경우 메모리 장치(4111)의 메모리 컨트롤러(4112)가 기준 전압(VREF)으로 VDD/2를 선택한다. 메모리 컨트롤러(4112)가 기준 전압(VREF)으로 VDD/2를 선택하면 데이터 페치 윈도우의 폭이 가장 넓어지게 된다. 데이터 페치 윈도우의 폭이 넓어지면 데이터를 래치할 때 셋업 타임과 홀드 타임의 마진을 높여주어 메모리 장치(4111)의 동작 속도를 높일 수 있게 된다.
본 발명의 실시예들에 따른 셀프 바이어스 버퍼 회로 및 이를 포함하는 메모리 장치는 시스템의 동작 속도를 향상하기 위하여 메모리 장치가 사용되는 다양한 디지털 시스템에 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 기준 전압에 기초하여 셀프 바이어스 전압을 제공하고, 상기 셀프 바이어스 전압에 기초하여 구동되고 입력 신호와 상기 기준 전압을 비교하여 출력 신호를 발생하는 버퍼부; 및
    상기 기준 전압에 기초하여 상기 셀프 바이어스 전압을 승압하는 바이어스 조절부를 포함하고,
    상기 바이어스 조절부는,
    전원 전압의 노드와 상기 셀프 바이어스 전압의 노드 사이에 결합되고 게이트에 상기 기준 전압이 인가되는 승압 엔모스(NMOS) 트랜지스터를 포함하고,
    상기 승압 엔모스 트랜지스터는, 상기 기준 전압이 승압 시작 전압 이상일 경우, 상기 기준 전압이 상승함에 따라 턴-온되어 상기 셀프 바이어스 전압을 점차적으로 승압하는 셀프 바이어스 버퍼 회로.
  2. 삭제
  3. 삭제
  4. 제1 항에 있어서,
    상기 바이어스 조절부는,
    상기 전원 전압의 노드와 상기 승압 엔모스 트랜지스터 사이에 결합되고 전원부 인에이블 신호의 반전 신호에 응답하여 상기 바이어스 조절부의 동작을 중단하는 승압 인에이블 피모스(PMOS) 트랜지스터를 더 포함하는 것을 특징으로 하는 셀프 바이어스 버퍼 회로.
  5. 삭제
  6. 제1 항에 있어서,
    상기 바이어스 조절부는,
    상기 승압 시작 전압을 기준하여 상기 기준 전압이 상기 승압 시작 전압 이상일 경우와 상기 기준 전압이 상기 승압 시작 전압 이하일 경우의 상기 셀프 바이어스 전압이 대칭적으로 형성되도록 상기 셀프 바이어스 전압을 승압하는 것을 특징으로 하는 셀프 바이어스 버퍼 회로.
  7. 제1 항에 있어서,
    상기 바이어스 조절부는,
    상기 전원 전압의 노드와 상기 셀프 바이어스 전압의 노드 사이에 결합되고, 상기 입력 신호에 응답하여 턴-온되어 상기 셀프 바이어스 전압을 승압하는 입력 엔모스 트랜지스터를 더 포함하는 것을 특징으로 하는 셀프 바이어스 버퍼 회로.
  8. 제7 항에 있어서,
    상기 바이어스 조절부는,
    상기 전원 전압의 노드와 상기 입력 엔모스 트랜지스터 사이에 결합되고 전원부 인에이블 신호의 반전 신호에 응답하여 상기 바이어스 조절부의 동작을 중단하는 입력 인에이블 피모스 트랜지스터를 더 포함하는 것을 특징으로 하는 셀프 바이어스 버퍼 회로.
  9. 제1 항에 있어서, 상기 버퍼부는,
    상기 기준 전압 및 상기 입력 신호를 수신하여 상기 셀프 바이어스 전압과 상기 출력 신호를 발생하는 차동부; 및
    상기 셀프 바이어스 전압에 기초하여 상기 차동부를 구동하는 바이어스 부를 포함하고,
    상기 바이어스부는 전원부 및 접지부를 포함하며,
    상기 전원부는,
    상기 전원 전압과 전원 인에이블 노드 사이에 연결되고, 전원부 인에이블 신호의 반전 신호에 응답하여 상기 전원 전압 공급을 중단하는 전원부 인에이블 피모스 트랜지스터; 및
    상기 전원 인에이블 노드와 상기 차동부 사이에 연결되고 상기 셀프 바이어스 전압에 의해 구동되는 전원부 피모스 트랜지스터를 포함하는 것을 특징으로 하는 셀프 바이어스 버퍼 회로.
  10. 제어 신호들에 응답하여 데이터를 저장하거나 저장된 상기 데이터를 출력하는 메모리 코어;
    상기 제어 신호들에 응답하여 상기 메모리 코어의 상기 데이터를 수신 하거나 외부 데이터를 상기 메모리 코어에 송신하는 셀프 바이어스 버퍼 회로; 및
    상기 제어 신호들을 생성하여 상기 메모리 코어와 상기 셀프 바이어스 버퍼 회로를 제어하는 제어부를 포함하고,
    상기 셀프 바이어스 버퍼 회로는,
    기준 전압에 기초하여 셀프 바이어스 전압을 제공하고, 상기 셀프 바이어스 전압에 기초하여 구동되고 입력 신호와 상기 기준 전압을 비교하여 출력 신호를 발생하는 버퍼부; 및
    상기 기준 전압에 기초하여 상기 셀프 바이어스 전압을 승압하는 바이어스 조절부를 포함하고,
    상기 바이어스 조절부는,
    전원 전압의 노드와 상기 셀프 바이어스 전압의 노드 사이에 결합되고 게이트에 상기 기준 전압이 인가되는 승압 엔모스(NMOS) 트랜지스터를 포함하고,
    상기 승압 엔모스 트랜지스터는, 상기 기준 전압이 승압 시작 전압 이상일 경우, 상기 기준 전압이 상승함에 따라 턴-온되어 상기 셀프 바이어스 전압을 점차적으로 승압하는 메모리 장치.
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