JP5890207B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、例えば、入力電圧よりも絶対値の大きな複数の昇圧電圧を昇圧回路を用いて生成する半導体装置に好適に利用できるものである。
半導体装置では、電源電圧を低下させ、電源電圧よりも高い電圧が必要な回路、あるいは、メモリ素子に対しては、部分的に高電圧を利用することが行われている。これにより、半導体装置は消費電力を低減することができる。このとき、外部電源の単一化や外部端子数を削減するために、外部から与える外部電源電圧の種類は増やすさず、内部に設けた賞圧回路により、入力電圧から高電圧を生成することが行われている。
そこで、特許文献１、２に複数の内部電圧を生成する技術が開示されている。特許文献１では、２つのチャージポンプ回路の出力端子間に高電圧スイッチ回路を設ける。そして、チャージポンプ回路の出力電圧が所定の電位レベルに達するまでは高電圧スイッチ回路を導通状態として２つのチャージポンプ回路により出力電圧を上昇させる。一方、出力電圧が所定のレベルに達した後は、高電圧スイッチ回路を遮断状態として２つのチャージポンプ回路により別々の出力電圧を生成する。
また、特許文献２では、コード値を切り替えることで基準電圧の電圧値を調整した複数の電圧をサンプルアンドホールド回路により保持することで複数の基準電圧を生成する技術が開示されている。
特開平１１−１３４８９２号公報 特開２００９−３０１０８７号公報
しかしながら、昇圧回路は、コンデンサ等の回路面積の大きな素子を多く利用しなければならず、生成する電圧の数に応じて複数の昇圧回路を設けた場合、回路面積が大きくなる問題がある。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態にかかる半導体装置は、第１の昇圧電圧を生成する昇圧回路の出力電圧の上昇に応じて第２の昇圧電圧を上昇させ、出力電圧が保持電圧レベルに達した時点の第２の昇圧電圧をそれ以降保持する電圧保持回路と、出力電圧が保持電圧レベルに達するまでの期間に第１の昇圧電圧が出力される第１の出力端子と、第２の昇圧電圧が出力される第２の出力端子と、を短絡させる第１のスイッチと、を有する。
一実施の形態によれば、半導体装置は、回路面積を削減しながら複数の昇圧電圧を生成することができる。
実施の形態１にかかる半導体装置のブロック図である。 実施の形態１にかかる昇圧回路の回路図である。 実施の形態１にかかる電圧検出回路の回路図である。 実施の形態１にかかる電圧レベル変換回路の回路図である。 実施の形態１にかかる電圧保持回路の回路図である。 実施の形態１にかかる半導体装置の動作を示すタイミングチャートである。 実施の形態１にかかる半導体装置の比較例のレイアウト面積を説明する概略図である。 実施の形態１にかかる半導体装置のレイアウト面積を説明する概略図である。 実施の形態２にかかる半導体装置のブロック図である。 実施の形態２にかかる負昇圧回路の回路図である。 実施の形態２にかかる電圧検出回路の回路図である。 実施の形態２にかかる電圧レベル変換回路の回路図である。 実施の形態２にかかる電圧保持回路の回路図である。 実施の形態２にかかる半導体装置の動作を示すタイミングチャートである。 実施の形態３にかかる半導体装置のブロック図である。 実施の形態３にかかる電圧検出回路の回路図である。 実施の形態３にかかる半導体装置の動作を示すタイミングチャートである。 実施の形態３にかかる半導体装置の比較例のレイアウト面積を説明する概略図である。 実施の形態３にかかる半導体装置のレイアウト面積を説明する概略図である。 実施の形態３にかかる電圧検出回路の変形例の回路図である。 図２０に示した電圧検出回路を有する半導体装置の動作を示すタイミングチャートである。 図２０に示した電圧検出回路を負昇圧回路を有する半導体装置に適用する場合の電圧検出回路の回路図である。 実施の形態５にかかる電圧レベル変換回路の第１の変形例を示す回路図である。 図２３に示した電圧レベル変換回路の詳細な回路の一例を示す回路図である。 実施の形態５にかかる電圧レベル変換回路の第２の変形例を示す回路図である。 実施の形態６にかかる電圧レベル変換回路の第１の変形例を示す回路図である。 図２６に示した電圧レベル変換回路の詳細な回路の一例を示す回路図である。 実施の形態６にかかる電圧レベル変換回路の第２の変形例を示す回路図である。 実施の形態７にかかる電圧レベル変換回路の回路図である。 実施の形態７にかかる電流制御回路の詳細な回路の一例を示すである。 実施の形態８にかかる半導体装置のブロック図である。 昇圧回路のオーバーシュートの問題を説明するためのの半導体装置の動作を示すタイミングチャートである。 実施の形態８にかかる半導体装置の動作を示すタイミングチャートである。 実施の形態９にかかる半導体装置のブロック図である。 実施の形態９にかかる半導体装置の動作を示すタイミングチャートである。 実施の形態１０にかかる半導体装置のブロック図である。 実施の形態１０にかかる半導体装置のメモリセルアレイの第１の例を示す回路図である。 図３７で示したメモリセルアレイの書き込み時の印加電圧を説明するための表である。 実施の形態１０にかかる半導体装置のメモリセルアレイの第２の例を示す回路図である。 図３９で示したメモリセルアレイの書き込み時の印加電圧を説明するための表である。
実施の形態１
以下、図面を参照して実施の形態について説明する。以下で説明する実施の形態は、半導体装置として１つの昇圧回路によって出力される出力電圧から複数の昇圧電圧を生成する電圧生成回路について説明する。
図１に実施の形態１にかかる半導体装置１のブロック図を示す。図１に示すように、半導体装置１は、昇圧回路１０、制御回路１１、電圧保持回路１４、第１のスイッチＳＷ１を有する。また、半導体装置１は、第１の昇圧電圧Ｖｃｐ１を出力する第１の出力端子と、第２の昇圧電圧Ｖ１を出力する第２の出力端子を有する。
昇圧回路１０は、入力電圧（例えば、電源電圧）を昇圧して第１の昇圧電圧Ｖｃｐ１を生成する。この第１の昇圧電圧Ｖｃｐ１は、昇圧回路１０が出力する出力電圧の最終的な電圧である。つまり、昇圧回路１０は、出力電圧の電圧値を徐々に上昇させて、最終的に出力電圧を第１の昇圧電圧Ｖｃｐ１とする。
制御回路１１は、昇圧回路１０の出力電圧が電圧保持回路１４に対して設定された保持電圧レベルに達したことに応じて第１のスイッチＳＷ１を閉状態から開状態に切り替える切替信号Ｓ１２を生成する。図１に示す例では、制御回路１１は、電圧検知回路１２と電圧レベル変換回路１３とを有する。
電圧検知回路１２は、電源電圧と接地電圧とに基づき動作し、昇圧回路１０の出力電圧が設定された保持電圧レベルを超えたことを検出して電圧検出信号Ｓ１１を出力する。電圧レベル変換回路１３は、電圧検出信号Ｓ１１の振幅の最大値を昇圧回路１０の出力電圧に応じた電圧に変換する。
電圧保持回路１４は、第１の昇圧電圧Ｖｃｐ１よりも低い第２の昇圧電圧Ｖ１を保持する。より具体的には、電圧保持回路１４は、切替信号Ｓ１２が第１のスイッチＳＷ１を閉状態とすることを指示する期間は昇圧回路１０の出力電圧に応じて出力する第２の昇圧電圧Ｖ１の電圧値を上昇させる。そして、電圧保持回路１４は、切替信号Ｓ１２が第１のスイッチＳＷ１を開状態とすることを指示する期間は切替信号の値が切り替わった時点における第２の昇圧電圧Ｖ１の電圧値を維持する。
第１のスイッチＳＷ１は、第１の昇圧電圧Ｖｃｐ１が出力される第１の出力端子と、第２の昇圧電圧Ｖ１が出力される第２の出力端子と、の間に設けられる。そして、第１のスイッチＳＷ１は、切替信号Ｓ１２に応じて閉状態と開状態とが制御される。
続いて、各回路ブロックの詳細についてさらに説明する。図２に昇圧回路１０の詳細な回路図を示す。図２に示すように、昇圧回路１０は、逆流防止回路２０、昇圧段回路２１〜２ｎ（ｎは回路の段数を示す整数）を有する。逆流防止回路２０は、トランジスタＴｒ２０を有する。トランジスタＴｒ２０は、ダイオード接続され、ダイオードとして機能する。トランジスタＴｒ２０により形成されるダイオードは、アノードが入力電圧（例えば、電源電圧）が供給される電源端子ＶＤＤに接続され、カソードが昇圧段回路２１に接続される。
昇圧段回路２１〜２ｎは、同じ回路構成を有する。そこで、昇圧段回路２１を例に昇圧段回路の回路構成について説明する。昇圧段回路２１は、トランジスタＴｒ２１と、昇圧コンデンサＣ２１と、を有する。トランジスタＴｒ２１は、ダイオード接続され、ダイオードとして機能する。トランジスタＴｒ２１により形成されるダイオードは、アノードが前段の回路に接続され、カソードが後段の回路に接続される。昇圧段回路２１の場合、トランジスタＴｒ２１により形成されるダイオードは、アノードが前段に設けられる逆流防止回路２０に接続され、カソードが後段に設けられる昇圧段回路２２に接続される。そして、最も後段に配置される昇圧段回路２ｎのトランジスタＴｒ２ｎにより形成されるダイオードのカソードが昇圧回路１０の出力端子となる。また、昇圧コンデンサＣ２１は、トランジスタＴｒ２１により形成されるダイオードのアノードに一端が接続される。昇圧コンデンサＣ２１の他端には、バッファを介して動作クロックＣＬＫが与えられる。なお、昇圧回路１０では、隣り合う昇圧段回路には互いに反転する動作クロックが与えられる。図１に示す例では、昇圧段回路２１、２３には動作クロックＣＬＫが与えられ、昇圧段回路２２、２ｎには動作クロックＣＬＫの反転動作クロックＣＬＫｂが与えられる。なお、動作クロックＣＬＫ及び反転動作クロックＣＬＫｂは、図示しない発振回路により生成される。
続いて、図３に実施の形態１にかかる電圧検出回路１２の回路図を示す。図３に示すように、電圧検知回路１２は、比較器ＣＭＰ１２、基準電圧生成回路ＶＳ、抵抗Ｒ１１、Ｒ１２を有する。抵抗Ｒ１１、Ｒ１２は、昇圧回路１０が出力する出力電圧が供給される昇圧ノードと所定の電圧が供給されるバイアス端子との間に直列に接続される。図３に示す例では、昇圧ノードに対応する符号としてＶｃｐ１を用いた。また、図３に示す電圧検知回路１２では、接地電圧が供給される接地端子ＶＳＳがバイアス端子に相当する。
基準電圧生成回路ＶＳは、基準電圧Ｖｒｅｆを生成する。この基準電圧生成回路ＶＳは、例えば、バンドギャップ電圧源であって、バンドギャップ電圧を基準電圧Ｖｒｅｆとして出力する。
比較器ＣＭＰ１２は、抵抗Ｒ１１と抵抗Ｒ１２とを接続する接続ノードに生成される分圧電圧Ｖｄｉｖと基準電圧Ｖｒｅｆとを比較して、電圧検出信号Ｓ１１の論理レベルを切り替える。なお、電圧検出信号Ｓ１１は、差動信号である。例えば、比較器ＣＭＰ１２は、分圧電圧Ｖｄｉｖが基準電圧Ｖｒｅｆを超えた場合に電圧検出信号Ｓ１１をイネーブル状態とする。つまり、電圧検知回路１２は、昇圧回路１０の出力電圧が保持電圧レベルに達した時点での分圧電圧Ｖｄｉｖを基準電圧Ｖｒｅｆに設定することで出力電圧が保持電圧レベルに達したことを検出する。なお、分圧電圧Ｖｄｉｖの調整は、抵抗Ｒ１１と抵抗Ｒ１２との抵抗比を調整することで行うことができる。
続いて、図４に実施の形態１にかかる電圧レベル変換回路１３の回路図を示す。図４に示すように、電圧レベル変換回路１３は、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１４、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１６を有する。
ＮＭＯＳトランジスタＭＮ１１のソースは、接地端子ＶＳＳに接続される。ＮＭＯＳトランジスタＭＮ１１のドレインは、ＰＭＯＳトランジスタＭＰ１１のドレインと接続される。ＮＭＯＳトランジスタＭＮ１１のゲートとＰＭＯＳトランジスタＭＰ１１のゲートとは、共通に接続され、電圧検出信号Ｓ１１の正転信号Ｓ１１１が入力される。ＮＭＯＳトランジスタＭＮ１２のソースは、接地端子ＶＳＳに接続される。ＮＭＯＳトランジスタＭＮ１２のドレインは、ＰＭＯＳトランジスタＭＰ１２のドレインと接続される。ＮＭＯＳトランジスタＭＮ１１のゲートとＰＭＯＳトランジスタＭＰ１１のゲートとは、共通に接続され、電圧検出信号Ｓ１１の反転信号Ｓ１１２が入力される。
ＰＭＯＳトランジスタＭＰ１１のソースは、ＰＭＯＳトランジスタＭＰ１３を介して昇圧ノードに接続される。ＰＭＯＳトランジスタＭＰ１２のソースは、ＰＭＯＳトランジスタＭＰ１４を介して昇圧ノードに接続される。図４では、昇圧ノードに対応する符号としてＶｃｐ１を付した。ＰＭＯＳトランジスタＭＰ１３のゲートは、ＮＭＯＳトランジスタＭＮ１２のドレインとＰＭＯＳトランジスタＭＰ１２のドレインとを接続するノードに接続される。ＰＭＯＳトランジスタＭＰ１４のゲートは、ＮＭＯＳトランジスタＭＮ１１のドレインとＰＭＯＳトランジスタＭＰ１１のドレインとを接続するノードに接続される。
ＮＭＯＳトランジスタＭＮ１３とＰＭＯＳトランジスタＭＰ１５とは、昇圧ノードと接地端子ＶＳＳとの間に直列に接続され、インバータとして機能する。ＮＭＯＳトランジスタＭＮ１３とＰＭＯＳトランジスタＭＰ１５とにより形成されるインバータは、ＮＭＯＳトランジスタＭＮ１２のドレインとＰＭＯＳトランジスタＭＰ１２のドレインとを接続するノードに生成される信号の反転論理となる信号を出力する。
ＮＭＯＳトランジスタＭＮ１４とＰＭＯＳトランジスタＭＰ１６とは、昇圧ノードと接地端子ＶＳＳとの間に直列に接続され、インバータとして機能する。ＮＭＯＳトランジスタＭＮ１４とＰＭＯＳトランジスタＭＰ１６とにより形成されるインバータは、ＮＭＯＳトランジスタＭＮ１３とＰＭＯＳトランジスタＭＰ１５とにより形成されるインバータが出力する信号の反転論理となる信号を出力する。ＮＭＯＳトランジスタＭＮ１４とＰＭＯＳトランジスタＭＰ１６とにより形成されるインバータの出力信号は、切替信号Ｓ１２となる。
ここで、電圧レベル変換回路１３の動作について説明する。まず、半導体装置１では、電圧検出信号Ｓ１１がイネーブル状態のとき、正転信号Ｓ１１１をハイレベル（例えば、電源電圧）とし、反転信号Ｓ１１２をロウレベル（例えば、接地電圧）とする。そして、電圧レベル変換回路１３は、電圧検出信号Ｓ１１がイネーブル状態である場合、ＮＭＯＳトランジスタＭＮ１１をオン状態とし、ＰＭＯＳトランジスタＭＰ１１をオフ状態とする。これにより、ＮＭＯＳトランジスタＭＮ１１のドレインとＰＭＯＳトランジスタＭＰ１１のドレインとを接続する接続ノードは、ロウレベル（例えば、接地電圧）となり、ＰＭＯＳトランジスタＭＰ１４がオン状態となる。また、電圧レベル変換回路１３は、電圧検出信号Ｓ１１がイネーブル状態である場合、ＮＭＯＳトランジスタＭＮ１２をオフ状態とし、ＰＭＯＳトランジスタＭＰ１１をオン状態とする。これにより、ＮＭＯＳトランジスタＭＮ１２のドレインとＰＭＯＳトランジスタＭＰ１２のドレインとを接続する接続ノードは、ハイレベル（例えば、昇圧ノードに供給される昇圧回路１０の出力電圧）となり、ＰＭＯＳトランジスタＭＰ１３がオフ状態となる。
また、ＮＭＯＳトランジスタＭＮ１２のドレインとＰＭＯＳトランジスタＭＰ１２のドレインとを接続する接続ノードが、ハイレベルとなることにより、ＮＭＯＳトランジスタＭＮ１３とＰＭＯＳトランジスタＭＰ１５とにより形成されるインバータは、ロウレベル（例えば、接地電圧）を出力する。そして、ＮＭＯＳトランジスタＭＮ１４とＰＭＯＳトランジスタＭＰ１６とにより形成されるインバータは、ハイレベル（例えば、昇圧ノードに供給される昇圧回路１０の出力電圧）を出力する。
つまり、電圧レベル変換回路１３は、電圧検出信号Ｓ１１がイネーブル状態である場合、切替信号Ｓ１２をハイレベルとする。一方、電圧検知回路１２は、電圧検出信号Ｓ１１をディスイネーブル状態とする場合、正転信号Ｓ１１１をロウレベル（例えば、接地電圧）とし、反転信号Ｓ１１２をハイレベル（例えば、電源電圧）とする。このとき、電圧レベル変換回路１３は、イネーブル状態の電圧検出信号Ｓ１１に対する動作と相補的な動作により、切替信号Ｓ１２をロウレベル（例えば、接地電圧）とする。
なお、制御回路１１は、第１のスイッチＳＷ１に開状態となることを指示する場合切替信号Ｓ１２をハイレベルとし、第１のスイッチＳＷ１に閉状態となることを指示する場合切替信号Ｓ１２をロウレベルとする。
続いて、図５に実施の形態１にかかる電圧保持回路１４の回路図を示す。図５に示すように、電圧保持回路１４は、第２のスイッチＳＷ２、電圧保持コンデンサＣＶ１を有する。第２のスイッチＳＷ２は、切替信号Ｓ１２に応じて昇圧回路１０の出力電圧が保持電圧レベルよりも絶対値が大きい期間に開状態に制御される。一方、第２のスイッチＳＷ２は、切替信号Ｓ１２に応じて昇圧回路１０の出力電圧が保持電圧レベルよりも絶対値が小さい期間に閉状態に制御される。電圧保持コンデンサＣＶ１は、一端が第２のスイッチＳＷ２を介して昇圧回路１０の出力電圧が生成される昇圧ノードに接続され、他端が所定の電圧が供給されるバイアス端子に接続される。図５に示す例では、昇圧ノードに対応する符号としてＶｃｐ１を付した。また、図５に示す電圧保持回路１４では、接地電圧が供給される接地端子ＶＳＳがバイアス端子に相当する。そして、電圧保持回路１４は、電圧保持コンデンサＣＶ１と第２のスイッチＳＷ２とを接続する電圧保持ノードの電圧を第２の昇圧電圧Ｖ１として出力する。
続いて、実施の形態１にかかる半導体装置１の動作について説明する。図６に実施の形態１にかかる半導体装置１の動作を示すタイミングチャートを示す。図６に示す例では、タイミングＴ１０において、昇圧回路１０が昇圧動作を開始する。そして、昇圧回路１０は、出力電圧を上昇させて、タイミングＴ１１において出力電圧が電圧保持回路１４が保持する電圧レベルに達する。そのため、タイミングＴ１１において、電圧検知回路１２が電圧検出信号Ｓ１１をディスイネーブル状態からイネーブル状態に切り替える。そして、電圧レベル変換回路１３は、電圧検出信号Ｓ１１がイネーブル状態となったことに応じて切替信号Ｓ１２をロウレベルからハイレベルに切り替える。そして、タイミングＴ１１において、切替信号Ｓ１２に応じて第１のスイッチＳＷ１は開状態に切り替わる。また、タイミングＴ１１において電圧保持回路１４は、第２のスイッチＳＷ２を開状態として、それまでの期間に電圧保持コンデンサＣＶ１に蓄積された電荷に基づき第２の昇圧電圧Ｖ１として、保持電圧レベルに達した時点における出力電圧を出力する。
その後、昇圧回路１０は出力電圧の昇圧動作を継続し、タイミングＴ１２において出力電圧が第１の昇圧電圧Ｖｃｐ１に達する。そして、タイミングＴ１２以降は、半導体装置１は、第１の昇圧電圧Ｖｃｐ１と第２の昇圧電圧Ｖ１を出力する。
続いて、実施の形態１にかかる半導体装置１のレイアウト面積について説明する。まず、図７に実施の形態１にかかる半導体装置１の比較例のレイアウト面積を説明する概略図を示す。この比較例は、実施の形態１にかかる半導体装置１の電圧保持回路１４に代えて第２の昇圧回路を有するものであり、特許文献１に記載の半導体装置に相当するものである。図７に示すように、比較例にかかる半導体装置では、昇圧回路１０（例えば、第１の昇圧回路）よりもレイアウト面積が小さい第２の昇圧回路が配置される。
一方、図８に実施の形態１にかかる半導体装置１のレイアウト面積を説明する概略図を示す。図８に示すように、実施の形態１にかかる半導体装置１は、電圧保持回路１４を有する。図８では、比較のために図７の第２の昇圧回路のレイアウト領域を破線で囲まれる領域として示した。この電圧保持回路１４は、第２の昇圧回路よりも小さなレイアウト面積で配置可能である。第２の昇圧回路は、第１の昇圧回路よりも電流出力能力が小さくコンデンサの容量が小さいものの、やはり多くのコンデンサを配置しなければならないため、回路面積が大きくなる。しかし、実施の形態１にかかる電圧保持回路１４は、１つのコンデンサと１つのスイッチにより構成できるため、回路面積を第２の昇圧回路よりも格段に小さくすることができる。
上記説明より、実施の形態１にかかる半導体装置１は、昇圧回路１０が出力電圧を昇圧する途中で生成される電圧を第２の昇圧電圧Ｖ１として電圧保持回路１４において保持する。これにより、１つの昇圧回路のみで第１の昇圧電圧Ｖｃｐ１と、第１の昇圧電圧Ｖｃｐ１とは異なる電圧値を有する第２の昇圧回路Ｖ１と、を生成することができる。また、第２の昇圧電圧Ｖ１を出力する電圧保持回路１４は、昇圧回路よりも少ない素子数で構成できる。そのため、実施の形態１にかかる半導体装置１では、生成する昇圧電圧の電圧値の種類に対して回路面積の増大を抑制することができる。
また、実施の形態１にかかる半導体装置１は、昇圧回路１０の出力電圧が保持電圧レベルに達するまでの間第１のスイッチＳＷ１を閉状態に制御する。電圧保持回路１４は、昇圧途中の出力電圧が保持電圧レベルに達したことに応じて、その時点での出力電圧を第２の昇圧電圧Ｖ１として保持する。つまり、電圧保持回路１４は、第２の昇圧電圧Ｖ１の供給対象となる負荷回路を駆動するための能力が小さい。そのため、第１のスイッチＳＷ１がない場合、第２の昇圧電圧Ｖ１の駆動対象回路で消費される負荷電流に起因して第２の昇圧電圧Ｖ１の上昇速度が低下する問題がある。しかし、実施の形態１にかかる半導体装置１では、第１のスイッチを閉状態に制御した状態で、昇圧回路１０の出力電圧が保持電圧レベルに達するまで第２の昇圧電圧Ｖ１の電圧を昇圧する。これにより、電圧保持回路１４の駆動能力を小さく設定したとしても、実施の形態１にかかる半導体装置１は、第２の昇圧電圧Ｖ１の昇圧速度を高めることができる。
また、実施の形態１にかかる半導体装置１は、制御回路１１が電圧検知回路１２と電圧レベル変換回路１３とを備える。このように、電圧レベル変換回路１３を用いて電圧検出信号Ｓ１１の振幅の最大値を出力電圧に応じた電圧に変換することで、電圧検知回路１２を耐圧の小さな回路素子により構成しながら、第１のスイッチＳＷ１を制御する切替信号Ｓ１２の振幅を大きくすることができる。トランジスタのレイアウト面積は、トランジスタの耐圧電圧が高いほど大きくなる傾向がある。そのため、電圧検知回路１２を耐圧の小さな回路素子により構成することで、電圧検知回路１２の回路面積を小さくすることができ、半導体装置１の回路面積をより小さくすることができる。
実施の形態２
実施の形態２では、実施の形態１にかかる半導体装置１に関する技術を接地電圧よりも低い負の昇圧電圧を生成する負昇圧回路に適用した実施例について説明する。
図９に実施の形態２にかかる半導体装置２のブロック図を示す。図９に示すように、半導体装置１は、負昇圧回路３０、制御回路３１、電圧保持回路３４、第１のスイッチＳＷ３を有する。また、半導体装置２は、第１の昇圧電圧Ｖｃｐ２を出力する第１の出力端子と、第２の昇圧電圧Ｖ２を出力する第２の出力端子を有する。
負昇圧回路３０は、入力電圧（例えば、接地電圧）を負側に昇圧して第１の昇圧電圧Ｖｃｐ２を生成する。この第１の昇圧電圧Ｖｃｐ２は、負昇圧回路３０が出力する出力電圧の最終的な電圧である。つまり、負昇圧回路３０は、出力電圧の電圧値を徐々に降下させて、最終的に出力電圧を第１の昇圧電圧Ｖｃｐ２とする。
制御回路３１は、負昇圧回路３０の出力電圧が電圧保持回路３４に対して設定された保持電圧レベルに達したことに応じて第１のスイッチＳＷ３を閉状態から開状態に切り替える切替信号Ｓ１２を生成する。図９に示す例では、制御回路３１は、電圧検知回路３２と電圧レベル変換回路３３とを有する。
電圧検知回路３２は、電源電圧と接地電圧とに基づき動作し、負昇圧回路３０の出力電圧が設定された保持電圧レベルを超えたことを検出して電圧検出信号Ｓ３１を出力する。電圧レベル変換回路３３は、電圧検出信号Ｓ３１の振幅の最大値を負昇圧回路３０の出力電圧に応じた電圧に変換する。
電圧保持回路３４は、第１の昇圧電圧Ｖｃｐ２よりも低い第２の昇圧電圧Ｖ２を保持する。より具体的には、電圧保持回路３４は、切替信号Ｓ３２が第１のスイッチＳＷ３を閉状態とすることを指示する期間は負昇圧回路３０の出力電圧に応じて出力する第２の昇圧電圧Ｖ１の電圧値を上昇させる。そして、電圧保持回路３４は、切替信号Ｓ３２が第１のスイッチＳＷ１を開状態とすることを指示する期間は切替信号の値が切り替わった時点における第２の昇圧電圧Ｖ２の電圧値を維持する。
第１のスイッチＳＷ３は、第１の昇圧電圧Ｖｃｐ２が出力される第１の出力端子と、第２の昇圧電圧Ｖ２が出力される第２の出力端子と、の間に設けられる。そして、第１のスイッチＳＷ３は、切替信号Ｓ３２に応じて閉状態と開状態とが制御される。
続いて、各回路ブロックの詳細についてさらに説明する。図１０に負昇圧回路３０の詳細な回路図を示す。図１０に示すように、負昇圧回路３０は、逆流防止回路４０、昇圧段回路４１〜４ｎ（ｎは回路の段数を示す整数）を有する。逆流防止回路４０は、トランジスタＴｒ４０を有する。トランジスタＴｒ４０は、ダイオード接続され、ダイオードとして機能する。トランジスタＴｒ４０により形成されるダイオードは、カソードが入力電圧（例えば、接地電圧）が供給される接地端子ＶＳＳに接続され、アノードが昇圧段回路４１に接続される。
昇圧段回路４１〜４ｎは、同じ回路構成を有する。そこで、昇圧段回路４１を例に昇圧段回路の回路構成について説明する。昇圧段回路４１は、トランジスタＴｒ４１と、昇圧コンデンサＣ４１と、を有する。トランジスタＴｒ４１は、ダイオード接続され、ダイオードとして機能する。トランジスタＴｒ４１により形成されるダイオードは、カソードが前段の回路に接続され、アノードが後段の回路に接続される。昇圧段回路４１の場合、トランジスタＴｒ４１により形成されるダイオードは、カソードが前段に設けられる逆流防止回路４０に接続され、アノードが後段に設けられる昇圧段回路４２に接続される。そして、最も後段に配置される昇圧段回路４ｎのトランジスタＴｒ４ｎにより形成されるダイオードのアノードが負昇圧回路３０の出力端子となる。また、昇圧コンデンサＣ４１は、トランジスタＴｒ４１により形成されるダイオードのカソードに一端が接続される。昇圧コンデンサＣ４１の他端には、バッファを介して動作クロックＣＬＫが与えられる。なお、負昇圧回路３０では、隣り合う昇圧段回路には互いに反転する動作クロックが与えられる。図１に示す例では、昇圧段回路４１、４３には動作クロックＣＬＫが与えられ、昇圧段回路４２、４ｎには動作クロックＣＬＫの反転動作クロックＣＬＫｂが与えられる。なお、動作クロックＣＬＫ及び反転動作クロックＣＬＫｂは、図示しない発振回路により生成される。
続いて、図１１に実施の形態２にかかる電圧検出回路３２の回路図を示す。図１１に示すように、電圧検知回路３２は、比較器ＣＭＰ３２、基準電圧生成回路ＶＳ、抵抗Ｒ３１、Ｒ３２を有する。抵抗Ｒ３１、Ｒ３２は、負昇圧回路３０が出力する出力電圧が供給される昇圧ノードと所定の電圧が供給される所定の電圧が供給されるバイアス端子との間に直列に接続される。図１１に示す例では、昇圧ノードに対応する符号としてＶｃｐ２を用いた。また、図１１に示す電圧検知回路３２では、電源電圧が供給される電源端子ＶＤＤがバイアス端子に相当する。
基準電圧生成回路ＶＳは、基準電圧Ｖｒｅｆを生成する。この基準電圧生成回路ＶＳは、例えば、バンドギャップ電圧源であって、バンドギャップ電圧を基準電圧Ｖｒｅｆとして出力する。
比較器ＣＭＰ３２は、抵抗Ｒ３１と抵抗Ｒ３２とを接続する接続ノードに生成される分圧電圧Ｖｄｉｖと基準電圧Ｖｒｅｆとを比較して、電圧検出信号Ｓ３１の論理レベルを切り替える。なお、電圧検出信号Ｓ３１は、差動信号である。例えば、比較器ＣＭＰ３２は、分圧電圧Ｖｄｉｖが基準電圧Ｖｒｅｆを超えた（例えば、下回った）場合に電圧検出信号Ｓ３１をイネーブル状態とする。つまり、電圧検知回路３２は、負昇圧回路３０の出力電圧が保持電圧レベルに達した時点での分圧電圧Ｖｄｉｖを基準電圧Ｖｒｅｆに設定することで出力電圧が保持電圧レベルに達したことを検出する。なお、分圧電圧Ｖｄｉｖの調整は、抵抗Ｒ３１と抵抗Ｒ３２との抵抗比を調整することで行うことができる。
続いて、図１２に実施の形態２にかかる電圧レベル変換回路３３の回路図を示す。図１２に示すように、電圧レベル変換回路３３は、ＮＭＯＳトランジスタＭＮ３１〜ＭＮ３５、ＰＭＯＳトランジスタＭＰ３１〜ＭＰ３３を有する。
ＰＭＯＳトランジスタＭＰ３１のソースは、電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタＭＰ３１のドレインは、ＮＭＯＳトランジスタＭＮ３１のドレインと接続される。ＰＭＯＳトランジスタＭＰ３１のゲートとＮＭＯＳトランジスタＭＮ３１のゲートとは、共通に接続され、電圧検出信号Ｓ３１の正転信号Ｓ３１１が入力される。ＰＭＯＳトランジスタＭＰ３２のソースは、電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタＭＰ３２のドレインは、ＮＭＯＳトランジスタＭＮ３２のドレインと接続される。ＰＭＯＳトランジスタＭＰ３１のゲートとＮＭＯＳトランジスタＭＮ３１のゲートとは、共通に接続され、電圧検出信号Ｓ３１の反転信号Ｓ３１２が入力される。
ＮＭＯＳトランジスタＭＮ３１のソースは、ＮＭＯＳトランジスタＭＮ３３を介して昇圧ノードに接続される。ＮＭＯＳトランジスタＭＮ３２のソースは、ＮＭＯＳトランジスタＭＮ３４を介して昇圧ノードに接続される。図１２では、昇圧ノードに対応する符号としてＶｃｐ２を付した。ＮＭＯＳトランジスタＭＮ３３のゲートは、ＰＭＯＳトランジスタＭＰ３２のドレインとＮＭＯＳトランジスタＭＮ３２のドレインとを接続するノードに接続される。ＮＭＯＳトランジスタＭＮ３４のゲートは、ＰＭＯＳトランジスタＭＰ３１のドレインとＮＭＯＳトランジスタＭＮ３１のドレインとを接続するノードに接続される。
ＰＭＯＳトランジスタＭＮ３３とＮＭＯＳトランジスタＭＮ３５とは、電源端子ＶＤＤと昇圧ノードとの間に直列に接続され、インバータとして機能する。ＰＭＯＳトランジスタＭＰ３３とＮＭＯＳトランジスタＭＮ３５とにより形成されるインバータは、ＰＭＯＳトランジスタＭＰ３１のドレインとＮＭＯＳトランジスタＭＮ３１のドレインとを接続するノードに生成される信号の反転論理となる信号を出力する。ＰＭＯＳトランジスタＭＰ３３とＮＭＯＳトランジスタＭＮ３５とにより形成されるインバータの出力信号は、切替信号Ｓ３２となる。
ここで、電圧レベル変換回路３３の動作について説明する。まず、半導体装置２では、電圧検出信号Ｓ３１がイネーブル状態のとき、正転信号Ｓ１１１をロウレベル（例えば、接地電圧）とし、反転信号Ｓ１１２をハイレベル（例えば、電源電圧）とする。そして、電圧レベル変換回路３３は、電圧検出信号Ｓ３１がイネーブル状態である場合、ＰＭＯＳトランジスタＭＰ３１をオン状態とし、ＮＭＯＳトランジスタＭＮ３１をオフ状態とする。これにより、ＰＭＯＳトランジスタＭＰ３１のドレインとＮＭＯＳトランジスタＭＮ３１のドレインとを接続する接続ノードは、ハイレベル（例えば、電源電圧）となり、ＮＭＯＳトランジスタＭＮ３４がオン状態となる。また、電圧レベル変換回路３３は、電圧検出信号Ｓ３１がイネーブル状態である場合、ＰＭＯＳトランジスタＭＰ３２をオフ状態とし、ＮＭＯＳトランジスタＭＮ３１をオン状態とする。これにより、ＰＭＯＳトランジスタＭＰ３２のドレインとＮＭＯＳトランジスタＭＮ３２のドレインとを接続する接続ノードは、ロウレベル（例えば、昇圧ノードに供給される負昇圧回路３０の出力電圧）となり、ＮＭＯＳトランジスタＭＮ３３がオフ状態となる。
また、ＰＭＯＳトランジスタＭＰ３１のドレインとＮＭＯＳトランジスタＭＮ３１のドレインとを接続する接続ノードが、ハイレベルとなることにより、ＰＭＯＳトランジスタＭＰ３３とＮＭＯＳトランジスタＭＮ３５とにより形成されるインバータは、ロウレベル（例えば、昇圧ノードに供給される負昇圧回路３０の出力電圧）を出力する。
つまり、電圧レベル変換回路３３は、電圧検出信号Ｓ１１がイネーブル状態である場合、切替信号Ｓ３２をロウレベルとする。一方、電圧検知回路３２は、電圧検出信号Ｓ３１をディスイネーブル状態とする場合、正転信号Ｓ３１１をハイレベル（例えば、電源電圧）とし、反転信号Ｓ３１２をロウレベル（例えば、接地電圧）とする。このとき、電圧レベル変換回路３３は、イネーブル状態の電圧検出信号Ｓ３１に対する動作と相補的な動作により、切替信号Ｓ３２をハイレベル（例えば、電源電圧）とする。
なお、制御回路３１は、第１のスイッチＳＷ３に開状態となることを指示する場合切替信号Ｓ３２をロウレベルとし、第１のスイッチＳＷ３に閉状態となることを指示する場合切替信号Ｓ３２をハイレベルとする。
続いて、図１３に実施の形態２にかかる電圧保持回路３４の回路図を示す。図１３に示すように、電圧保持回路３４は、第２のスイッチＳＷ４、電圧保持コンデンサＣＶ２を有する。第２のスイッチＳＷ４は、切替信号Ｓ３２に応じて負昇圧回路３０の出力電圧が保持電圧レベルよりも絶対値が大きい期間に開状態に制御される。一方、第２のスイッチＳＷ４は、切替信号Ｓ１２に応じて負昇圧回路３０の出力電圧が保持電圧レベルよりも絶対値が小さい期間に閉状態に制御される。電圧保持コンデンサＣＶ２は、一端が第２のスイッチＳＷ４を介して負昇圧回路３０の出力電圧が生成される昇圧ノードに接続され、他端が所定の電圧が供給されるバイアス端子に接続される。図１３に示す例では、昇圧ノードに対応する符号としてＶｃｐ２を付した。また、図１３に示す電圧保持回路３４では、電源電圧が供給される接地端子ＶＤＤがバイアス端子に相当する。そして、電圧保持回路３４は、電圧保持コンデンサＣＶ２と第２のスイッチＳＷ４とを接続する電圧保持ノードの電圧を第２の昇圧電圧Ｖ２として出力する。
続いて、実施の形態２にかかる半導体装置２の動作について説明する。図１４に実施の形態２にかかる半導体装置２の動作を示すタイミングチャートを示す。図１４に示す例では、タイミングＴ２０において、負昇圧回路３０が昇圧動作を開始する。そして、負昇圧回路３０は、出力電圧を上昇させて、タイミングＴ２１において出力電圧が電圧保持回路３４が保持する電圧レベルに達する。そのため、タイミングＴ２１において、電圧検知回路３２が電圧検出信号Ｓ３１をディスイネーブル状態からイネーブル状態に切り替える。そして、電圧レベル変換回路３３は、電圧検出信号Ｓ３１がイネーブル状態となったことに応じて切替信号Ｓ３２をハイレベルからロウレベルに切り替える。そして、タイミングＴ２１において、切替信号Ｓ３２に応じて第１のスイッチＳＷ３は開状態に切り替わる。また、タイミングＴ２１において電圧保持回路３４は、第２のスイッチＳＷ４を開状態として、それまでの期間に電圧保持コンデンサＣＶ２に蓄積された電荷に基づき第２の昇圧電圧Ｖ２として、保持電圧レベルに達した時点における出力電圧を出力する。
その後、負昇圧回路３０は出力電圧の昇圧動作を継続し、タイミングＴ３２において出力電圧が第１の昇圧電圧Ｖｃｐ２に達する。そして、タイミングＴ２２以降は、半導体装置１は、第１の昇圧電圧Ｖｃｐ２と第２の昇圧電圧Ｖ２を出力する。
上記説明より、実施の形態２にかかる半導体装置２は、実施の形態１と同様に電圧保持回路３４により第２の昇圧電圧Ｖ２を出力することで、回路面積の増大を抑制することができる。また、実施の形態２にかかる半導体装置２は、負昇圧回路３０の出力電圧が保持電圧レベルに達するまでの間第１のスイッチＳＷ３を閉状態に制御する。これにより、実施の形態２にかかる半導体装置２は、実施の形態１と同様に、電圧保持回路３４の駆動能力を小さく設定したとしても、第２の昇圧電圧Ｖ１の昇圧速度を高めることができる。さらに、実施の形態２にかかる半導体装置２は、制御回路３１が電圧検知回路３２と電圧レベル変換回路３３とを備える。これにより、実施の形態２にかかる半導体装置２は、実施の形態１と同様に、電圧検知回路３２を耐圧の小さな回路素子により構成し、電圧検知回路３２の回路面積を小さくすることができる。
実施の形態３
実施の形態３では、実施の形態１にかかる半導体装置１に関する技術により生成する昇圧電圧の種類を増加させる実施例について説明する。そこで、図１５に実施の形態３にかかる半導体装置３のブロック図を示す。なお、実施の形態３にかかる半導体装置３において、実施の形態１にかかる半導体装置１と同じ構成要素については実施の形態１と同じ符号を付して説明を省略する。
図１５に示すように、実施の形態３にかかる半導体装置３は、電圧保持回路が複数の電圧回路を含む。図１５に示す例では、半導体装置３は、電圧保持回路１４ａ、電圧保持回路１４ｂを有する。なお、電圧保持回路１４ａ、１４ｂは、実施の形態１にかかる電圧保持回路１４と実質的に同じ回路であるため、ここでは詳細な説明を省略する。
また、半導体装置３は、第１のスイッチが複数の電圧保持回路に対応した複数の第１のスイッチを含む。図１５に示す例では、半導体装置３は、第１のスイッチＳＷ１ａ、第１のスイッチＳＷ１ｂを有する。なお、第１のスイッチＳＷ１ａ、ＳＷ１ｂは、実施の形態１にかかる第１のスイッチＳＷ１と実質的に同じ回路であるため、ここでは詳細な説明を省略する。
そして、実施の形態３にかかる半導体装置３は、制御回路５１を有する。制御回路５１は、昇圧回路１０の出力電圧が複数の電圧保持回路のそれぞれに対して設定された複数の保持電圧レベルに達する毎に、検出した出力電圧の電圧値に対応した保持電圧レベルが設定される第１のスイッチと電圧保持回路との組みに切替信号を出力する。
より具体的には、半導体装置３では、電圧保持回路１４ａが第２の昇圧電圧Ｖ１ａを出力し、電圧保持回路１４ｂが第２の昇圧電圧Ｖ１ｂを出力する。この第２の昇圧電圧Ｖ１ａは、第２の昇圧電圧Ｖ１ｂよりも低い電圧値を有する。そのため、制御回路５１は、昇圧回路１０の出力電圧が第２の昇圧電圧Ｖ１ａに対応した保持電圧レベルに達したことに応じて切替信号Ｓ１２ａを出力する。また、制御回路５１は、昇圧回路１０の出力電圧が第２の昇圧電圧Ｖ１ｂに対応した保持電圧レベルに達したことに応じて切替信号Ｓ１２ｂを出力する。
制御回路５１は、電圧検知回路５２、電圧レベル変換回路１３ａ、１３ｂを有する。なお、電圧レベル変換回路１３ａ、１３ｂは、実施の形態１にかかる電圧レベル変換回路１３と実質的に同じ回路であるため、ここでは詳細な説明を省略する。
電圧検知回路５２は、検出電圧として複数の保持電圧レベルに対応した電圧が設定される。そして、電圧検知回路５２は、昇圧回路１０の出力電圧が複数の検出電圧のうち低い電圧を超えたときに電圧検出信号Ｓ１１ａをイネーブル状態とし、複数の検出電圧のうち高い電圧を超えたときに電圧検出信号Ｓ１１ｂをイネーブル状態とする。
図１６に、実施の形態３にかかる電圧検出回路の回路図を示す。図１６に示すように、電圧検知回路５２は、比較器ＣＭＰ５２ａ、ＣＭＰ５２ｂ、基準電圧生成回路ＶＳａ、ＶＳｂ、抵抗Ｒ５１、Ｒ５２、Ｒ５３を有する。抵抗Ｒ５１〜Ｒ５３は、昇圧回路１０が出力する出力電圧が供給される昇圧ノードと所定の電圧が供給される所定の電圧が供給されるバイアス端子との間に直列に接続される。図１６に示す例では、昇圧ノードに対応する符号としてＶｃｐ１を用いた。また、図１６に示す電圧検知回路５２では、接地電圧が供給される接地端子ＶＳＳがバイアス端子に相当する。
基準電圧生成回路ＶＳａは、基準電圧Ｖｒｅｆ＿ａを生成する。基準電圧生成回路ＶＢｂは、基準電圧Ｖｒｅｆ＿ｂを生成する。この基準電圧生成回路ＶＳａ、ＶＳｂは、例えば、バンドギャップ電圧源であって、バンドギャップ電圧を基準電圧Ｖｒｅｆ＿ａ、Ｖｒｅｆ＿ｂとして出力する。なお、基準電圧Ｖｒｅｆ＿ａ、Ｖｒｅｆ＿ｂの電圧値は、同一の電圧であっても、異なる電圧であっても良い。
比較器ＣＭＰ５２ａは、抵抗Ｒ５１と抵抗Ｒ５２とを接続する接続ノードに生成される分圧電圧Ｖｄｉｖ＿ａと基準電圧Ｖｒｅｆ＿ａとを比較して、電圧検出信号Ｓ１１ａの論理レベルを切り替える。比較器ＣＭＰ５２ｂは、抵抗Ｒ５２と抵抗Ｒ５３とを接続する接続ノードに生成される分圧電圧Ｖｄｉｖ＿ｂと基準電圧Ｖｒｅｆ＿ｂとを比較して、電圧検出信号Ｓ１１ｂの論理レベルを切り替える。なお、電圧検出信号Ｓ１１ａ、Ｓ１１ｂは、差動信号である。例えば、比較器ＣＭＰ５２ａは、分圧電圧Ｖｄｉｖ＿ａが基準電圧Ｖｒｅｆ＿ａを超えた場合に電圧検出信号Ｓ１１ａをイネーブル状態とする。また、比較器ＣＭＰ５２ｂは、分圧電圧Ｖｄｉｖ＿ｂが基準電圧Ｖｒｅｆ＿ｂを超えた場合に電圧検出信号Ｓ１１ｂをイネーブル状態とする。つまり、電圧検知回路５２は、昇圧回路１０の出力電圧が保持電圧レベルに達した時点での分圧電圧Ｖｄｉｖ＿ａ、Ｖｄｉｖ＿ｂを基準電圧Ｖｒｅｆ＿ａ、Ｖｒｅｆ＿ｂに設定することで出力電圧が保持電圧レベルに達したことを検出する。なお、分圧電圧Ｖｄｉｖ＿ａの調整は、抵抗Ｒ５１と抵抗Ｒ５２、Ｒ５３の合成抵抗との抵抗比を調整することで行うことができる。また、分圧電圧Ｖｄｉｖ＿ｂの調整は、抵抗Ｒ５１、Ｒ５２の合成抵抗と抵抗Ｒ５３との抵抗比を調整することで行うことができる。
続いて、実施の形態３にかかる半導体装置３の動作について説明する。図１７に実施の形態３にかかる半導体装置３の動作を示すタイミングチャートを示す。図１７に示す例では、タイミングＴ３０において、昇圧回路１０が昇圧動作を開始する。そして、昇圧回路１０は、出力電圧を上昇させて、タイミングＴ３１において出力電圧が電圧保持回路１４ａが保持する電圧を示す保持電圧レベルに達する。そのため、タイミングＴ３１において、電圧検知回路５２が電圧検出信号Ｓ１１ａをディスイネーブル状態からイネーブル状態に切り替える。そして、電圧レベル変換回路１３ａは、電圧検出信号Ｓ１１ａがイネーブル状態となったことに応じて切替信号Ｓ１２ａをロウレベルからハイレベルに切り替える。そして、タイミングＴ３１において、切替信号Ｓ１２ａに応じて第１のスイッチＳＷ１ａは開状態に切り替わる。また、タイミングＴ３１において電圧保持回路１４ａは、第２のスイッチＳＷ２ａ（不図示）を開状態として、それまでの期間に電圧保持コンデンサＣＶ１ａ（不図示）に蓄積された電荷に基づき第２の昇圧電圧Ｖ１ａとして、保持電圧レベルに達した時点における出力電圧を出力する。
昇圧回路１０は、タイミングＴ３１以降も出力電圧の昇圧動作を継続する。そして、昇圧回路１０は、タイミングＴ３２において出力電圧が電圧保持回路１４ｂが保持する電圧を示す保持電圧レベルに達する。そのため、タイミングＴ３２において、電圧検知回路５２が電圧検出信号Ｓ１１ｂをディスイネーブル状態からイネーブル状態に切り替える。そして、電圧レベル変換回路１３ｂは、電圧検出信号Ｓ１１ｂがイネーブル状態となったことに応じて切替信号Ｓ１２ｂをロウレベルからハイレベルに切り替える。そして、タイミングＴ３２において、切替信号Ｓ１２ｂに応じて第１のスイッチＳＷ１ｂは開状態に切り替わる。また、タイミングＴ３２において電圧保持回路１４ｂは、第２のスイッチＳＷ２ｂ（不図示）を開状態として、それまでの期間に電圧保持コンデンサＣＶ１ｂ（不図示）に蓄積された電荷に基づき第２の昇圧電圧Ｖ１ｂとして、保持電圧レベルに達した時点における出力電圧を出力する。
その後、昇圧回路１０は出力電圧の昇圧動作を継続し、タイミングＴ３３において出力電圧が第１の昇圧電圧Ｖｃｐ１に達する。そして、タイミングＴ３３以降は、半導体装置３は、第１の昇圧電圧Ｖｃｐ１と第２の昇圧電圧Ｖ１ａ、Ｖ１ｂを出力する。
続いて、実施の形態３にかかる半導体装置３のレイアウト面積について説明する。まず、図１８に実施の形態３にかかる半導体装置３の比較例のレイアウト面積を説明する概略図を示す。この比較例は、実施の形態３にかかる半導体装置３の電圧保持回路１４ａ、１４ｂに代えて第２の昇圧回路及び第３の昇圧回路を有するものである。図１８に示すように、比較例にかかる半導体装置では、昇圧回路１０（例えば、第１の昇圧回路）よりもレイアウト面積が小さい第２の昇圧回路及び第３の昇圧回路が配置される。
一方、図１９に実施の形態３にかかる半導体装置３のレイアウト面積を説明する概略図を示す。図１９に示すように、実施の形態３にかかる半導体装置３は、電圧保持回路１４を有する。図１９では、比較のために図１８の第２の昇圧回路及び第３の昇圧回路のレイアウト領域を破線で囲まれる領域として示した。この電圧保持回路１４ａ、１４ｂは、第２の昇圧回路及び第３の昇圧回路よりも小さなレイアウト面積で配置可能である。第２の昇圧回路及び第３の昇圧回路は、第１の昇圧回路よりも電流出力能力が小さくコンデンサの容量が小さいものの、やはり多くのコンデンサを配置しなければならないため、回路面積が大きくなる。しかし、実施の形態３にかかる電圧保持回路１４ａ、１４ｂは、１つのコンデンサと１つのスイッチにより構成できるため、回路面積を第２の昇圧回路及び第３の昇圧回路よりも格段に小さくすることができる。また、図１９に示すように、半導体装置３は、実施の形態１にかかる半導体装置１よりもレイアウト面積の削減量が大きい。つまり、実施の形態１〜３にかかる半導体装置は、生成する電圧の数が増加する程レイアウト面積の削減量が大きくなる。
ここで、面積削減の例について説明する。例えば、電圧保持回路は、第２の昇圧回路に比べて１／１０程度の面積で配置することが可能である。この場合、３つの昇圧電圧を生成する半導体装置のレイアウト面積は、比較例では３、実施の形態３にかかる半導体装置では１．２である。つまり、実施の形態３にかかる半導体装置は、比較例にかかる半導体装置の４０％程度の面積でレイアウト可能である。また、５つの昇圧電圧を生成する場合は、比較例と実施の形態３にかかる半導体装置との面積比は１．４／５となり、実施の形態３にかかる半導体装置は比較例にかかる半導体装置の２８％程度の面積でレイアウト可能である。
実施の形態４
実施の形態４では、実施の形態３にかかる半導体装置３の電圧検知回路５２の別の形態について説明する。図２０に、実施の形態４にかかる電圧検知回路５２１のブロック図を示す。図２０に示した電圧検知回路５２１は、１つのコンパレータＣＭＰ５２１と検出電圧制御回路５３とを用いて昇圧回路１０の出力電圧が２つの保持電圧レベルを上回ったことを検出する。
図２０に示すように、電圧検知回路５２１は、コンパレータＣＭＰ５２１、基準電圧生成回路ＶＳ、検出電圧制御回路５３、抵抗Ｒ５１、Ｒ５２、Ｒ５４、Ｒ５５、スイッチＳＷ１１、ＳＷ１２を有する。この電圧検知回路５２１では、抵抗Ｒ５１が第１の抵抗に相当し、抵抗Ｒ５２が第２の抵抗に相当し、抵抗Ｒ５４、Ｒ５５、及び、スイッチＳＷ１１、ＳＷ１２により第３の抵抗を構成する。
抵抗Ｒ５１、Ｒ５２は、昇圧ノードと所定の電圧が供給されるバイアス端子との間に直列に接続される。図２０に示す例では、昇圧ノードに対応する符号としてＶｃｐ１を用いた。また、図２０に示す電圧検知回路５２１では、接地電圧が供給される接地端子ＶＳＳがバイアス端子に相当する。
第３の抵抗は、第１、第２の抵抗と直列に接続される。また、第３の抵抗は、並列に接続される複数の抵抗（例えば、抵抗Ｒ５３、Ｒ５４）を含む。そして、スイッチＳＷ１１は抵抗Ｒ５４と並列に接続され、スイッチＳＷ１２は抵抗Ｒ５５と並列に接続される。ここで、抵抗Ｒ５４、Ｒ５５は、異なる抵抗値を有する抵抗である。つまり、第３の抵抗は、スイッチＳＷ１１とスイッチＳＷ１２のいずれが閉状態となるかによって異なる抵抗値を示す。
基準電圧生成回路ＶＳは、基準電圧Ｖｒｅｆを生成する。この基準電圧生成回路ＶＳは、例えば、バンドギャップ電圧源であって、バンドギャップ電圧を基準電圧Ｖｒｅｆとして出力する。
コンパレータＣＭＰ５２１は、抵抗Ｒ５１と抵抗Ｒ５２との接続ノードに生成される検出対象電圧（例えば、分圧電圧Ｖｄｉｖ）と予め設定された基準電圧Ｖｒｅｆとを比較して、検出信号Ｖｃｏｍｐの論理レベルを切り替える。
検出電圧制御回路５３は、コンパレータＣＭＰ５２１が出力する検出信号Ｖｃｏｍｐがイネーブル状態となったことに応じて複数の切替信号のいずれかをイネーブル状態とする。また、検出電圧制御回路５３は、複数の切替信号のいずれかをイネーブル状態とともに第３の抵抗に含まれる複数の抵抗のうち短絡状態とされる抵抗を切り替える。
より具体的には、昇圧回路１０の出力電圧が複数の検出電圧のうち低い電圧よりも低い場合には、抵抗切替信号ＶＤ１、ＶＤ２により抵抗Ｒ５４を抵抗として機能させ、抵抗Ｒ５５を短絡させる。そして、昇圧回路１０の出力電圧が複数の検出電圧のうち低い電圧を超えたことに応じてコンパレータＣＭＰ５２１は、検出信号Ｖｃｏｍｐをイネーブル状態とする。検出電圧制御回路５３は、検出信号Ｖｃｏｍｐがイネーブル状態となったことに応じて、電圧検出信号Ｓ１１ａをイネーブル状態とする。また、検出電圧制御回路５３は、検出信号Ｖｃｏｍｐがイネーブル状態となったことに応じて、抵抗切替信号ＶＤ１、ＶＤ２により抵抗Ｒ５４を短絡させ、抵抗Ｒ５５を抵抗として機能させる。これにより、第３の抵抗の抵抗値は小さくなるため、分圧電圧Ｖｄｉｖが低下して、コンパレータＣＭＰ５２１が出力する検出信号Ｖｃｏｍｐがディスイネーブル状態となる。このとき、検出電圧制御回路５３は、検出信号Ｖｃｏｍｐの状態によらず電圧検出信号Ｓ１１ａをイネーブル状態で維持する。
その後、昇圧回路１０の出力電圧が複数の検出電圧のうち高い電圧を超えたことに応じてコンパレータＣＭＰ５２１は、検出信号Ｖｃｏｍｐをイネーブル状態とする。検出電圧制御回路５３は、検出信号Ｖｃｏｍｐがイネーブル状態となったことに応じて、電圧検出信号Ｓ１１ｂをイネーブル状態とする。このとき、検出電圧制御回路５３は、検出すべき電圧の検出が全て完了していれば、抵抗切替信号ＶＤ１、ＶＤ２の状態を維持する。
なお、分圧電圧Ｖｄｉｖの調整は、抵抗Ｒ５１と抵抗Ｒ５２、Ｒ５４の合成抵抗との抵抗比及び、抵抗Ｒ５１と抵抗Ｒ５２、Ｒ５５の合成抵抗との抵抗比を調整することで行うことができる。
続いて、図２０に示した電圧検出回路を有する半導体装置の動作の動作について説明する。図２１に、図２０に示した電圧検出回路を有する半導体装置の動作を示すタイミングチャートを示す。
図２１に示すように、半導体装置は、タイミングＴ４０において、昇圧回路１０が昇圧動作を開始する。そして、昇圧回路１０は、出力電圧を上昇させて、タイミングＴ４１において出力電圧が電圧保持回路１４ａが保持する電圧を示す保持電圧レベルに達する。そのため、タイミングＴ４１において、コンパレータＣＭＰ５２１が検出信号Ｖｃｏｍｐをイネーブル状態とする。また、検出信号Ｖｃｏｍｐがイネーブル状態となったことに応じて、検出電圧制御回路５３が電圧検出信号Ｓ１１ａをディスイネーブル状態からイネーブル状態に切り替える。そして、電圧レベル変換回路１３ａは、電圧検出信号Ｓ１１ａがイネーブル状態となったことに応じて切替信号Ｓ１２ａをロウレベルからハイレベルに切り替える。そして、タイミングＴ４１において、切替信号Ｓ１２ａに応じて第１のスイッチＳＷ１ａは開状態に切り替わる。また、タイミングＴ３１において電圧保持回路１４ａは、第２のスイッチＳＷ２ａ（不図示）を開状態として、それまでの期間に電圧保持コンデンサＣＶ１ａ（不図示）に蓄積された電荷に基づき第２の昇圧電圧Ｖ１ａとして、保持電圧レベルに達した時点における出力電圧を出力する。また、検出電圧制御回路５３は、所定の回路遅延時間を経て抵抗切替信号ＶＤ１、ＶＤ２の論理レベルを切り替え、第３の抵抗の抵抗値を切り替える。そして、抵抗切替信号ＶＤ１、ＶＤ２の論理レベルの切り替わりに応じて分圧電圧Ｖｄｉｖの電圧が低下するため、コンパレータＣＭＰ５２１が出力する検出信号Ｖｃｏｍｐがイネーブル状態からディスネーブル状態に切り替わる。
昇圧回路１０は、タイミングＴ４１以降も出力電圧の昇圧動作を継続する。そして、昇圧回路１０は、タイミングＴ４２において出力電圧が電圧保持回路１４ｂが保持する電圧を示す保持電圧レベルに達する。そのため、タイミングＴ４２において、コンパレータＣＭＰ５２１が出力する検出信号Ｖｃｏｍｐがイネーブル状態となる。そして、検出電圧制御回路５３は、検出信号Ｖｃｏｍｐがイネーブル状態となったことに応じて電圧検出信号Ｓ１１ｂをディスイネーブル状態からイネーブル状態に切り替える。そして、電圧レベル変換回路１３ｂは、電圧検出信号Ｓ１１ｂがイネーブル状態となったことに応じて切替信号Ｓ１２ｂをロウレベルからハイレベルに切り替える。そして、タイミングＴ４２において、切替信号Ｓ１２ｂに応じて第１のスイッチＳＷ１ｂは開状態に切り替わる。また、タイミングＴ４２において電圧保持回路１４ｂは、第２のスイッチＳＷ２ｂ（不図示）を開状態として、それまでの期間に電圧保持コンデンサＣＶ１ｂ（不図示）に蓄積された電荷に基づき第２の昇圧電圧Ｖ１ｂとして、保持電圧レベルに達した時点における出力電圧を出力する。なお、タイミングＴ４２では、検出電圧制御回路５３は、抵抗切替信号ＶＤ１、ＶＤ２の論理レベルを維持する。
その後、昇圧回路１０は出力電圧の昇圧動作を継続し、タイミングＴ４３において出力電圧が第１の昇圧電圧Ｖｃｐ１に達する。そして、タイミングＴ４３以降は、半導体装置３は、第１の昇圧電圧Ｖｃｐ１と第２の昇圧電圧Ｖ１ａ、Ｖ１ｂを出力する。
なお、電圧検知回路５２１と同じ回路動作を行う回路を負昇圧回路を有する半導体装置に適用することも可能である。そこで、負昇圧回路に対応した電圧検出回路５２２の例について説明する。図２２に、図２０に示した電圧検出回路を負昇圧回路を有する半導体装置に適用する場合の電圧検出回路の回路図を示す。
図２２に示すように、電圧検知回路５２２は、コンパレータＣＭＰ５２２、基準電圧生成回路ＶＳ、検出電圧制御回路５４、抵抗Ｒ５６、Ｒ５７、Ｒ５８、Ｒ５９、スイッチＳＷ１３、ＳＷ１４を有する。この電圧検知回路５２２では、抵抗Ｒ５７が第１の抵抗に相当し、抵抗Ｒ５６が第２の抵抗に相当し、抵抗Ｒ５８、Ｒ５９、及び、スイッチＳＷ１３、ＳＷ１４により第３の抵抗を構成する。
抵抗Ｒ５６、Ｒ５７は、昇圧ノードと所定の電圧が供給されるバイアス端子との間に直列に接続される。図２２に示す例では、昇圧ノードに対応する符号としてＶｃｐ２を用いた。また、図２２に示す電圧検知回路５２２では、電源電圧が供給される電源端子ＶＳＳがバイアス端子に相当する。
第３の抵抗は、第１、第２の抵抗と直列に接続される。また、第３の抵抗は、並列に接続される複数の抵抗（例えば、抵抗Ｒ５８、Ｒ５９）を含む。そして、スイッチＳＷ１３は抵抗Ｒ５８と並列に接続され、スイッチＳＷ１４は抵抗Ｒ５９と並列に接続される。ここで、抵抗Ｒ５８、Ｒ５９は、異なる抵抗値を有する抵抗である。つまり、第３の抵抗は、スイッチＳＷ１３とスイッチＳＷ１４のいずれが閉状態となるかによって異なる抵抗値を示す。
基準電圧生成回路ＶＳは、基準電圧Ｖｒｅｆを生成する。この基準電圧生成回路ＶＳは、例えば、バンドギャップ電圧源であって、バンドギャップ電圧を基準電圧Ｖｒｅｆとして出力する。
コンパレータＣＭＰ５２２は、抵抗Ｒ５６と抵抗Ｒ５７との接続ノードに生成される検出対象電圧（例えば、分圧電圧Ｖｄｉｖ）と予め設定された基準電圧Ｖｒｅｆとを比較して、検出信号Ｖｃｏｍｐの論理レベルを切り替える。
検出電圧制御回路５４は、コンパレータＣＭＰ５２１が出力する検出信号Ｖｃｏｍｐがイネーブル状態となったことに応じて複数の切替信号のいずれかをイネーブル状態とする。また、検出電圧制御回路５４は、第３の抵抗に含まれる複数の抵抗のうち短絡状態とされる抵抗を切り替える。
より具体的には、負昇圧回路３０の出力電圧が複数の検出電圧のうち高い電圧よりも高い場合には、抵抗切替信号ＶＤ１、ＶＤ２により抵抗Ｒ５８を抵抗として機能させ、抵抗Ｒ５９を短絡させる。そして、負昇圧回路３０の出力電圧が複数の検出電圧のうち高い電圧を超えたことに応じてコンパレータＣＭＰ５２２は、検出信号Ｖｃｏｍｐをイネーブル状態とする。検出電圧制御回路５４は、検出信号Ｖｃｏｍｐがイネーブル状態となったことに応じて、電圧検出信号Ｓ３１ａをイネーブル状態とする。また、検出電圧制御回路５４は、検出信号Ｖｃｏｍｐがイネーブル状態となったことに応じて、抵抗切替信号ＶＤ１、ＶＤ２により抵抗Ｒ５８を短絡させ、抵抗Ｒ５９を抵抗として機能させる。これにより、第３の抵抗の抵抗値は大きくなるため、分圧電圧Ｖｄｉｖが低下して、コンパレータＣＭＰ５２２が出力する検出信号Ｖｃｏｍｐがディスイネーブル状態となる。このとき、検出電圧制御回路５４は、検出信号Ｖｃｏｍｐの状態によらず電圧検出信号Ｓ３１ａをイネーブル状態で維持する。
その後、負昇圧回路３０の出力電圧が複数の検出電圧のうち低い電圧を超えたことに応じてコンパレータＣＭＰ５２２は、検出信号Ｖｃｏｍｐをイネーブル状態とする。検出電圧制御回路５４は、検出信号Ｖｃｏｍｐがイネーブル状態となったことに応じて、電圧検出信号Ｓ３１ｂをイネーブル状態とする。このとき、検出電圧制御回路５４は、検出すべき電圧の検出が全て完了していれば、抵抗切替信号ＶＤ１、ＶＤ２の状態を維持する。
なお、分圧電圧Ｖｄｉｖの調整は、抵抗Ｒ５６と抵抗Ｒ５７、Ｒ５８の合成抵抗との抵抗比及び、抵抗Ｒ５６と抵抗Ｒ５７、Ｒ５９の合成抵抗との抵抗比を調整することで行うことができる。
上記説明より、実施の形態３で用いた電圧検知回路５２は、図１６で示した構成に限られず、種々の回路例が考えられることは明らかである。
実施の形態５
実施の形態５では、実施の形態１にかかる電圧保持回路１４の別の形態について説明する。図２３に実施の形態５にかかる電圧レベル変換回路１４１の回路図を示す。電圧保持回路１４１は、実施の形態１で説明した電圧保持回路１４の変形例の第１の例である。
図２３に示すように、実施の形態５にかかる電圧保持回路１４１は、電圧保持回路１４にバッファ回路ＢＵＦ１を追加したものである。バッファ回路ＢＵＦ１は、第２のスイッチＳＷ２と電圧保持コンデンサＣＶ１とを接続する電圧保持ノードの電圧に基づき第２の昇圧電圧Ｖ１を出力する。
また、図２３に示した電圧レベル変換回路の詳細な回路の一例を図２４に示す。図２４に示す例は、バッファ回路ＢＵＦ１をソースフォロワ回路により実現したものである。ソースフォロワ回路は、電圧保持ノードの電圧に基づき第２の昇圧電圧を出力する。より具体的には、ソースフォロワ回路は、第１のトランジスタＭＮＤ１と電流源Ｉｓ１０とを有する。第１のトランジスタＭＮＤ１は、電圧保持ノードの電圧が制御端子（例えば、ゲート）に入力され、ドレインが昇圧ノードに接続され、ソースが電流源Ｉｓ１０に接続される。電流源Ｉｓ１０は、第１のトランジスタＭＮＤ１と接地端子ＶＳＳとの間に接続される。電流源Ｉｓ１０は、第１のトランジスタＭＮＤ１に動作電流を与える。そして、バッファ回路ＢＵＦ１は、第１のトランジスタＭＮＤ１のソースから第２の昇圧電圧Ｖ１を出力する。
バッファ回路ＢＵＦ１は、高い入力インピーダンスと、高い駆動能力と、を有する。このように、バッファ回路ＢＵＦ１を介して第２の昇圧電圧Ｖ１を出力することで、電圧保持コンデンサＣＶ１に蓄積された電荷の漏れを防ぐことができる。また、バッファ回路ＢＵＦ１を用いることで、電圧保持回路の駆動能力を高めることができる。
ここで、バッファ回路ＢＵＦ１として図２４で示したソースフォロワ回路を用いた場合、電圧保持ノードの電圧と第２の昇圧電圧との間に第１のトランジスタＭＮＤ１のしきい値電圧分の電圧降下が生じる。そこで、この電圧降下を解消する電圧保持回路１４の変形例について説明する。図２５に、実施の形態５にかかる電圧レベル変換回路１４２の回路図を示す。電圧保持回路１４２は、電圧保持回路１４の変形例の第２の例である。
図２５に示すように、電圧保持回路１４２は、電圧保持回路１４に第１のトランジスタＭＰＤ１、第２のトランジスタＭＰＤ１、電流源Ｉｓ１１、Ｉｓ１２を追加したものである。
第１のトランジスタＭＰＤ２は、ドレインが接地端子に接続され、制御端子（例えば、ゲート）に電圧保持ノードの電圧が与えられ、ソースが電流源Ｉｓ１２を介して昇圧ノードに接続される。そして、第１のトランジスタＭＰＤ２は、ソースから第２の昇圧電圧Ｖ１を出力する。つまり、第１のトランジスタＭＰＤ２と、電流源Ｉｓ１２は、ソースフォロワ回路を構成する。
第２のトランジスタＭＰＤ１は、第１のトランジスタＭＰＤ２と同一の導電型のトランジスタであって、ダイオード接続されたものである。第２のトランジスタＭＰＤ１は、ソースが昇圧ノードに接続され、ゲートがドレインと接続され、ドレインが第２のスイッチＳＷ２に接続される。つまり、電圧保持回路１４２では、第２のスイッチＳＷ２は第２のトランジスタＭＰＤ１を介して昇圧ノードに接続される。また、第２のトランジスタＭＰＤ１のソースと接地端子ＶＳＳとの間には電流源Ｉｓ１１が接続される。電流源Ｉｓ１１は、第２のトランジスタＭＰＤ１に動作電流を供給する。
この電圧保持回路１４２では、第２のスイッチＳＷ２と電圧保持コンデンサＣＶ１とを接続する電圧保持ノードに昇圧回路１０の出力電圧を第２のトランジスタＭＰＤ１のしきい値電圧分電圧降下させた電圧が供給される。そして、第１のトランジスタＭＰＤ２は、電圧保持ノードの電圧を自トランジスタのしきい値電圧分上昇させて第２の昇圧電圧Ｖ１を出力する。このとき、第１のトランジスタＭＰＤ２と第２のトランジスタＭＰＤ１は同一の導電型のトランジスタであるため、しきい値電圧が等しい。従って、電圧保持回路１４２が出力する第２の昇圧電圧Ｖ１におけるトランジスタのしきい値電圧によるずれが解消される。また、同一の導電型のトランジスタを用いることで、基板温度に対するしきい値電圧の変動を一致させることができる。そのため、電圧保持回路１４２では第２の昇圧電圧Ｖ１の値を基板温度によらず安定させることができる。
実施の形態６
実施の形態６では、実施の形態２にかかる電圧保持回路３４の別の形態について説明する。図２６に実施の形態６にかかる電圧レベル変換回路３４１の回路図を示す。電圧保持回路３４１は、実施の形態２で説明した電圧保持回路３４の変形例の第１の例である。
図２６に示すように、実施の形態６にかかる電圧保持回路３４１は、電圧保持回路３４にバッファ回路ＢＵＦ２を追加したものである。バッファ回路ＢＵＦ２は、第２のスイッチＳＷ４と電圧保持コンデンサＣＶ２とを接続する電圧保持ノードの電圧に基づき第２の昇圧電圧Ｖ２を出力する。
また、図２６に示した電圧レベル変換回路の詳細な回路の一例を図２７に示す。図２７に示す例は、バッファ回路ＢＵＦ２をソースフォロワ回路により実現したものである。ソースフォロワ回路は、電圧保持ノードの電圧に基づき第２の昇圧電圧を出力する。より具体的には、ソースフォロワ回路は、第１のトランジスタＭＮＤ２と電流源Ｉｓ２０とを有する。第１のトランジスタＭＮＤ２は、電圧保持ノードの電圧が制御端子（例えば、ゲート）に入力さ、ドレインが昇圧ノードに接続され、ソースが電流源Ｉｓ２０に接続される。電流源Ｉｓ２０は、第１のトランジスタＭＮＤ２と昇圧ノードとの間に接続される。電流源Ｉｓ２０は、第１のトランジスタＭＮＤ２に動作電流を与える。そして、バッファ回路ＢＵＦ２は、第１のトランジスタＭＮＤ２のソースから第２の昇圧電圧Ｖ１を出力する。
バッファ回路ＢＵＦ２は、高い入力インピーダンスと、高い駆動能力と、を有する。このように、バッファ回路ＢＵＦ２を介して第２の昇圧電圧Ｖ１を出力することで、電圧保持コンデンサＣＶ２に蓄積された電荷の漏れを防ぐことができる。また、バッファ回路ＢＵＦ２を用いることで、電圧保持回路の駆動能力を高めることができる。
ここで、バッファ回路ＢＵＦ１として図２７で示したソースフォロワ回路を用いた場合、電圧保持ノードの電圧と第２の昇圧電圧との間に第１のトランジスタＭＮＤ２のしきい値電圧分の電圧降下が生じる。そこで、この電圧降下を解消する電圧保持回路３４の変形例について説明する。図２８に、実施の形態６にかかる電圧レベル変換回路３４２の回路図を示す。電圧保持回路３４２は、電圧保持回路３４の変形例の第２の例である。
図２８に示すように、電圧保持回路３４２は、電圧保持回路１４に第１のトランジスタＭＮＤ４、第２のトランジスタＭＮＤ３、電流源Ｉｓ２１、Ｉｓ２２を追加したものである。
第１のトランジスタＭＮＤ４は、ドレインが電源端子ＶＤＤに接続され、制御端子（例えば、ゲート）に電圧保持ノードの電圧が与えられ、ソースが電流源Ｉｓ２２を介して昇圧ノードに接続される。そして、第１のトランジスタＭＮＤ４は、ソースから第２の昇圧電圧Ｖ１を出力する。つまり、第１のトランジスタＭＮＤ４と、電流源Ｉｓ２２は、ソースフォロワ回路を構成する。
第２のトランジスタＭＮＤ３は、第１のトランジスタＭＮＤ４と同一の導電型のトランジスタであって、ダイオード接続されるものである。第２のトランジスタＭＮＤ３は、ソースが昇圧ノードに接続され、ゲートがドレインと接続され、ドレインが第２のスイッチＳＷ２に接続される。つまり、電圧保持回路３４２では、第２のスイッチＳＷ２は第２のトランジスタＭＮＤ３を介して昇圧ノードに接続される。また、第２のトランジスタＭＭＤ３のソースと電源端子ＶＤＤとの間には電流源Ｉｓ２１が接続される。電流源Ｉｓ２１は、第２のトランジスタＭＭＤ３に動作電流を供給する。
この電圧保持回路３４２では、第２のスイッチＳＷ２と電圧保持コンデンサＣＶ２とを接続する電圧保持ノードに負昇圧回路３０の出力電圧を第２のトランジスタＭＮＤ３のしきい値電圧分電圧を上昇させた電圧が供給される。そして、第１のトランジスタＭＮＤ４は、電圧保持ノードの電圧を自トランジスタのしきい値電圧分電圧降下させて第２の昇圧電圧Ｖ１を出力する。このとき、第１のトランジスタＭＮＤ４と第２のトランジスタＭＮＤ３は同一の導電型のトランジスタであるため、しきい値電圧が等しい。従って、電圧保持回路３４２が出力する第２の昇圧電圧Ｖ１におけるトランジスタのしきい値電圧によるずれが解消される。また、同一の導電型のトランジスタを用いることで、基板温度に対するしきい値電圧の変動を一致させることができる。そのため、電圧保持回路３４２では第２の昇圧電圧Ｖ１の値を基板温度によらず安定させることができる。
実施の形態７
実施の形態７では、実施の形態５にかかる電圧保持回路１４２の変形例について説明する。実施の形態７にかかる電圧保持回路１４３の回路図を図２９に示す。図２９に示す電圧保持回路１４３は、実施の形態１にかかる電圧保持回路１４の変形例でもある。
図２９に示すように、電圧保持回路１４３は、電流源Ｉｓ１２に代えて電流制御回路６０を備える。電流制御回路６０は、第１のトランジスタＭＰＤ２の動作電流を生成する。また、電流制御回路６０は、予め設定された値に応じて出力する電流量が制御される。
図２９では、電圧保持回路１４３が駆動する負荷回路として抵抗Ｒａ、Ｒｂを示した。この抵抗Ｒａ、Ｒｂは、昇圧ノードと接地端子ＶＳＳとの間に直列に接続される形態となる。また、抵抗Ｒａと抵抗Ｒｂとを接続する点に第２の昇圧電圧Ｖ２が供給される。このような負荷回路が接続された場合、負荷回路のリーク電流は、抵抗Ｒａの大きさと抵抗Ｒｂの大きさの関係に応じて２つの経路で流れる。例えば、抵抗Ｒａが抵抗Ｒｂに対して極めて小さな抵抗値の場合、リーク電流は、昇圧ノードからから抵抗Ｒａを介して第１のトランジスタＭＰＤ２にいたる経路（図２９のＩｌｅａｋ１で示した経路）で流れる。一方、抵抗Ｒｂが抵抗Ｒａに対して極めて小さな抵抗値の場合、リーク電流は、電流制御回路６０から抵抗Ｒｂを介して接地端子ＶＳＳにいたる経路（図２９のＩｌｅａｋ２で示した経路）で流れる。
ここで、経路Ｉｌｅａｋ１でリーク電流が流れる場合、第１のトランジスタＭＰＤ２のオン電流をリーク電流の大きさに対して十分に大きく取れば、リーク電流は、第１のトランジスタＭＰＤ２によって消費される。そのため、リーク電流が経路Ｉｌｅａｋ１で流れる場合は、第２の昇圧電圧Ｖ１の電圧値に悪影響は及ばない。
一方、経路Ｉｌｅａｋ２でリーク電流が流れる場合、電流制御回路６０が出力する電流を抵抗Ｒｂに流れるリーク電流の大きさに対して大きくする必要がある。電流制御回路６０が出力する電流が抵抗Ｒｂに流れるリーク電流よりも小さい場合、２つの電流が釣り合う電圧まで第２の昇圧電圧Ｖ１が低下する問題が生じるためである。
このようなことから、電圧保持回路１４３では、電流制御回路６０が出力する電流を制御して、第２の昇圧電圧Ｖ１の電圧の低下を防止する。そこで、電流制御回路６０の詳細な回路図を図３０に示す。
図３０に示すように、電流制御回路６０は、制御論理回路６１、制御電圧生成回路６２、電流源Ｉｓ６、ＰＭＯＳトランジスタＭＰ６１〜ＭＰ６７を有する。制御論理回路６１は、例えば、不揮発生の記憶装置であって、電流制御回路６０が出力する電流の設定値を記憶する。制御電圧生成回路６２は、第１の昇圧電圧に基づき動作し、制御論理回路６１に記憶された設定値に基づき制御信号を生成する。
ＰＭＯＳトランジスタＭＰ６１〜ＭＰ６４は、カレントミラー回路を構成する。より具体的には、ＰＭＯＳトランジスタＭＰ６１は、ゲートとドレインが共通に接続される。また、ＰＭＯＳトランジスタＭＰ６１のドレインと接地端子ＶＳＳとの間には電流源Ｉｓ６が接続される。電流源Ｉｓ６は、電流制御回路６０が出力する電流Ｉｏｕｔの最も少ない電流値となる電流を出力する。ＰＭＯＳトランジスタＭＰ６２〜ＭＰ６４は、ゲートがＰＭＯＳトランジスタＭＰ６１のゲートと共通に接続される。また、ＰＭＯＳトランジスタＭＰ６１のソースは互いに接続される。また、ＰＭＯＳトランジスタＭＰ６１のトランジスタサイズを１とした場合、ＰＭＯＳトランジスタＭＰ６２のトランジスタサイズは１、ＰＭＯＳトランジスタＭＰ６３のトランジスタサイズは２、ＰＭＯＳトランジスタＭＰ６４のトランジスタサイズは４となるように設定される。
ＰＭＯＳトランジスタＭＰ６５は、ＰＭＯＳトランジスタＭＰ６２のソースと昇圧ノードとの間に接続される。ＰＭＯＳトランジスタＭＰ６６は、ＰＭＯＳトランジスタＭＰ６３のソースと昇圧ノードとの間に接続される。ＰＭＯＳトランジスタＭＰ６７は、ＰＭＯＳトランジスタＭＰ６４のソースと昇圧ノードとの間に接続される。そして、ＰＭＯＳトランジスタＭＰ６５〜ＭＰ６７のゲートには、制御電圧生成回路６２から制御信号が与えられる。
この制御信号は、図３０に示す例の場合、３ビットである。そして、ＰＭＯＳトランジスタＭＰ６５〜ＭＰ６７のうち導通状態に制御されるトランジスタによって、ＰＭＯＳトランジスタＭＰ６２〜６４の少なくとも１つが電流を流す。具体的には、ＰＭＯＳトランジスタＭＰ６５のみが導通状態に制御される場合、ＰＭＯＳトランジスタＭＰ６２のみが電流を流し、電流Ｉｏｕｔの電流値は、電流源Ｉｓ６が出力する電流の電流値と等しくなる。ＰＭＯＳトランジスタＭＰ６５、ＭＰ６６が導通状態に制御される場合、ＰＭＯＳトランジスタＭＰ６２、ＭＰ６３が電流を流し、電流Ｉｏｕｔの電流値は、電流源Ｉｓ６が出力する電流の電流値の３倍となる。
このように、電流制御回路６０では、制御論理回路６１に記憶された設定値に応じて出力する電流の大きさを制御することができる。上述したように、電流制御回路６０が出力する電流の大きさは、抵抗Ｒｂに流れるリーク電流よりも大きくする必要がある。ここで、抵抗Ｒｂに流れる電流よりも大きな電流を電流制御回路６０が流せるような設定値は、出荷テストや設計段階の見積もりにより求めることができる。制御論理回路６１には、このような手法で算出した設定値を予め設定しておく必要がある。
上記実施の形態７の説明では、昇圧回路１０に対応した電圧保持回路１４３について説明したが、図３１に示した電流制御回路６０をＮＭＯＳトランジスタで構成することで負昇圧回路３０に対応した電流制御回路を構成することができる。
実施の形態８
実施の形態８にかかる半導体装置４のブロック図を図３１に示す。図３１に示すように、実施の形態８にかかる半導体装置４は、実施の形態１にかかる半導体装置１の別の形態を示すものである。実施の形態８にかかる半導体装置４は、第２の昇圧電圧Ｖ１のオーバーシュート量を低減するための構成を有する。なお、実施の形態８の説明において実施の形態１と同じ構成要素については、実施の形態１と同じ符号を用いて説明を省略する。
そこで、まず第２の昇圧電圧Ｖ１のオーバーシュートの問題を説明する。図３２に第２の昇圧電圧のオーバーシュートの問題を説明するためのタイミングチャートを示す。図３２に示したタイミングチャートは、実施の形態１にかかる半導体装置１において顕著に問題が発生する場合のものである。
図３２に示したタイミングチャートでは、タイミングＴ７０において昇圧回路１０が昇圧動作を開始する。そして、タイミングＴ７１において出力電圧が第２の昇圧電圧の目標電圧レベルＶｔｒｇに達する。しかしながら、電圧検知回路１２において回路応答遅延が発生するために、タイミングＴ７１よりも遅れたタイミングＴ７２において電圧検出信号Ｓ１１がイネーブル状態となる。また、電圧レベル変換回路１３において回路応答遅延が発生するためにタイミングＴ７２からさらに遅れたタイミングＴ７３において切替信号Ｓ１２がロウレベルとなる。そして、図３２に示す例では、タイミングＴ７３において、電圧保持回路１４がその時点での出力電圧に基づき第２の昇圧電圧Ｖ１を出力する。
このように、電圧検知回路１２及び電圧レベル変換回路１３における回路応答遅延が大きな場合、第２の昇圧電圧Ｖ１の電圧が目標電圧レベルＶｔｒｇに対して大きくなるオーバーシュートの問題が発生する。このオーバーシュートの問題は、昇圧回路１０の昇圧速度が高いほどより顕著になる。なお、図３２では、オーバーシュートにより生じた電圧のずれをＶｇａｐで示した。
上記オーバーシュートの問題を解決するために、実施の形態８にかかる半導体装置４では、制御回路１１に代えて制御回路７０を設けた。また、実施の形態８にかかる半導体装置４では、周波数制御回路７３を追加した。なお、図３１では、昇圧回路１０に動作クロックを供給する発振回路７２を示した。
制御回路７０は、出力電圧が、保持電圧レベルよりも絶対値が小さな周波数切替電圧レベルＶｓｗに達したことに応じて、所定の期間、周波数制御回路７３に動作クロックＣＬＫ１の周波数を低くすることを指示する周波数切替信号Ｓ７１を出力する。制御回路７０は、電圧検知回路１２に代えて電圧検知回路７１を有する。この電圧検知回路７１は、電圧検知回路１２と同様に出力電圧が保持電圧レベルに達したこと検出する。このとき、電圧検知回路７１は、電圧検出信号Ｓ１１と同時に、周波数切替信号Ｓ７１をイネーブル状態とすることで、周波数制御回路７３に動作クロックＣＬＫ１の周波数を低下させることを指示する。なお、電圧検知回路７１は、周波数切替信号Ｓ７１をイネーブル状態とした後に所定の期間が経過した時点で周波数切替信号Ｓ７１をディスイネーブル状態とする。
周波数制御回路７３は、発振回路７２から出力される動作クロックＣＬＫ０の周波数を制御回路７０から出力される周波数切替信号Ｓ７１に応じて切り替えた動作クロックＣＬＫ１を生成する。そして、昇圧回路１０は、動作クロック信号ＣＬＫ１に基づき動作する。
続いて、実施の形態８にかかる半導体装置４の動作について説明する。実施の形態８にかかる半導体装置４の動作を示すタイミングチャートを図３３に示す。図３３に示す例では、タイミングＴ７０において昇圧回路１０の昇圧動作が開始される。そして、タイミングＴ７４において、昇圧回路１０の出力電圧が周波数切替電圧レベルＶｓｗに達する。これにより、制御回路７０は、周波数切替信号Ｓ７１をイネーブル状態とする。そして、周波数切替信号Ｓ７１がイネーブル状態になったことに応じて周波数制御回路７３は、動作クロックＣＬＫ１の周波数を低い周波数に切り替える。昇圧回路１０は、供給される動作クロックＣＬＫ１の周波数が低下したことに伴い昇圧速度を低下させる。
続いて、タイミングＴ７５において、昇圧回路１０の出力電圧がＶ１の目標電圧レベルＶｔｒｇに達する。そして、出力電圧がＶ１の目標電圧レベルＶｔｒｇに達したことに応じてタイミングＴ７６で電圧検出信号Ｓ１１がイネーブル状態となり、タイミングＴ７７で切替信号Ｓ１２がロウレベルとなる。従って、タイミングＴ７７において、電圧保持回路１４は、その時点での出力電圧に基づき第２の昇圧電圧Ｖ１を出力し、これ以降この電圧を維持する。その後、タイミングＴ７８でタイミングＴ７４から予め設定された所定の期間が終了する。従って、タイミングＴ７８において、周波数切替信号Ｓ７１はディスイネーブル状態となる。そして、周波数切替信号Ｓ７１はディスイネーブル状態となったことに応じて、周波数制御回路７３は、動作クロックＣＬＫ１の周波数を元の周波数に復帰させる。これにより、昇圧回路１０は再度昇圧速度を早くする。
上記説明より、実施の形態８にかかる半導体装置４では、目標電圧レベルＶｔｒｇよりも低い周波数切替電圧レベルＶｓｗに昇圧回路１０の出力電圧が達した時点で昇圧回路１０の動作クロックＣＬＫ１の周波数を低くする。これにより、実施の形態８にかかる半導体装置４では、電圧検知回路７１及び電圧レベル変換回路１３において回路遅延が発生したとしても、第２の昇圧電圧Ｖ１のオーバーシュート量を削減することができる。
実施の形態９
実施の形態９においても第２の昇圧電圧のオーバーシュートを防止するための構成を有する半導体装置について説明する。つまり、実施の形態９にかかる半導体装置５は、実施の形態８にかかる半導体装置４の別の形態を示すものである。なお、実施の形態９にかかる説明においては以前の実施の形態において説明した構成要素については、以前の実施の形態と同じ符号を付して説明を省略する。
図３４に実施の形態９にかかる半導体装置５のブロック図を示す。図３４に示すように、半導体装置５は、実施の形態８にかかる半導体装置４の制御回路７０に代えて制御回路８０を有する。また、半導体装置５は、半導体装置４の周波数制御回路７３に代えて周波数制御回路８３を有する。なお、図３４においても、昇圧回路１０の動作クロックＣＬＫ０を生成する発振回路７２を示した。
制御回路８０は、電圧検知回路８１、遅延回路８２、電圧レベル変換回路１３を有する。電圧検知回路８１は、昇圧回路１０の出力電圧が保持電圧レベルに達したことに応じて、所定の期間周波数制御回路８３に動作クロックＣＬＫ１の供給と動作クロックＣＬＫ１の停止とを所定の間隔で切り替える指示を行うクロック切替信号Ｓ８１を出力する。また、電圧検知回路８１は、昇圧回路１０の出力電圧が保持電圧レベルに達したことに応じて電圧検出信号Ｓ１１をイネーブル状態とする。
遅延回路８２は、予め設定された遅延時間に応じて電圧検出信号Ｓ１１を遅延させた遅延電圧検出信号Ｓ１１ｄを出力する。そして、電圧レベル変換回路１３は、遅延電圧検出信号Ｓ１１ｄに応じて切替信号Ｓ１２の論理レベルを切り替える。
周波数制御回路８３は、昇圧回路に対する動作クロックＣＬＫ１の供給状態を制御する。より具体的には、周波数制御回路８３は、クロック切替信号Ｓ８１がイネーブル状態（例えば、ハイレベル）である期間には停止状態となり、クロック切替信号Ｓ８１がディスイネーブル状態（例えば、ロウレベル）である期間は動作クロックＣＬＫ０に応じたクロック波形を有する動作クロックＣＬＫ１を出力する。
続いて、実施の形態９にかかる半導体装置５の動作について説明する。実施の形態９にかかる半導体装置５の動作を示すタイミングチャートを図３５に示す。図３５に示す例では、タイミングＴ８０において昇圧回路１０が昇圧動作を開始する。このタイミングＴ８０の時点ではクロック切替信号Ｓ８１は、ディスイネーブル状態である。そして、タイミングＴ８１において、昇圧回路１０の出力電圧が第２の昇圧電圧Ｖ１の目標電圧レベルであるＶｔｒｇに達する。
その後、タイミングＴ８１から電圧検知回路８１の回路応答遅延に起因する遅延時間を経てタイミングＴ８２で電圧検出信号Ｓ１１がイネーブル状態となる。また、タイミングＴ８２から所定の期間の間、電圧検知回路８１は所定の間隔でクロック切替信号Ｓ８１の状態をイネーブル状態とディスイネーブル状態との間で切り替える。これにより、クロック切替信号Ｓ８１がイネーブル状態の期間は、昇圧回路１０への動作クロックの供給が停止し、昇圧回路１０の出力電圧が低下する。また、クロック切替信号Ｓ８１がディスイネーブル状態の期間は、昇圧回路１０に動作クロックが供給され出力電圧が上昇する。そして、このクロック切替信号Ｓ８１の状態の切り替わりに応じて昇圧回路１０の出力電圧は徐々に低下して第２の昇圧電圧Ｖ１の目標電圧レベルＶｔｒｇに近づく。
そして、タイミングＴ８２から遅延回路８２に設定された遅延時間が経過したタイミングＴ８３で遅延電圧検出信号Ｓ１１ｄがイネーブル状態となる。そして、タイミングＴ８３から電圧レベル変換回路１３の回路遅延に起因する遅延時間を経たタイミングＴ８４において切替信号Ｓ１２がロウレベルとなる。これにより、半導体装置５の電圧レベル変換回路１３は、タイミングＴ８４の時点における出力電圧に基づき第２の昇圧電圧Ｖ１を維持する状態となる。
上記説明より、実施の形態９にかかる半導体装置５は、昇圧回路１０の出力電圧が第２の昇圧電圧Ｖ１の目標電圧レベルＶｔｒｇを上回ったことを検出した後に出力電圧の電圧値を調整するために間欠的に昇圧回路１０に動作クロックを与える。これにより、半導体装置５では、出力電圧のオーバーシュートを低減することができる。また、動作クロックを間欠的に昇圧回路１０に与える時間を確保するために、遅延回路８２により電圧検出信号Ｓ１１の論理レベルの切り替わりが電圧レベル変換回路１３に伝達されるまでの遅延時間を設定する。これにより、半導体装置５では、電圧検知回路８１及び電圧レベル変換回路１３の回路遅延よりも長い期間、動作クロックを間欠的に供給する時間を確保し、出力電圧の調整時間を確保する。
実施の形態１０
実施の形態１０では、上記実施の形態で説明した昇圧電圧を利用する不揮発性メモリセルを有する半導体装置６について説明する。図３６に実施の形態１０にかかる半導体装置６のブロック図を示す。
図３４に示すように、実施の形態１０にかかる半導体装置６は、ＣＰＵ（Central Processing Unit）９０、メモリ制御回路９１、Ｙデコーダ回路９２、Ｘデコーダ回路９３、メモリセルアレイ９４、センスラッチ９５、電源回路９６、電圧分配回路９７を有する。
ＣＰＵ９０は、半導体装置６の情報処理部である。メモリ制御回路９１は、ＣＰＵ９０からの指示に基づきメモリセルアレイ９４に対してデータの書き込み、消去及び読み出し等の制御を行う。Ｙデコーダ回路９２は、メモリ制御回路９１から与えられるワード線アドレスに基づきメモリセルアレイ９４において活性化させるメモリセルが配置される行のワード線を活性化させる。Ｘデコーダ回路９３は、メモリ制御回路９１から与えられるビット線アドレスに基づきメモリセルアレイ９４において活性化させるメモリセルが配置される列のビット線とセンスラッチ９５とを接続する。メモリセルアレイ９４は、データを記憶するメモリセルが行列状に配置される。センスラッチ９５は、Ｘデコーダ回路９３が選択したビット線からデータを読み出してＣＰＵ９０に読み出したデータを出力する。なお、センスラッチ９５は、データの書き込みを行う場合は、Ｘデコーダ回路９３が選択したビット線を駆動して選択されたメモリセルにデータを書き込む。
電源回路９６は、上記実施の形態で説明した半導体装置に相当する回路が配置されるブロックである。つまり、電源回路９６は、昇圧回路、制御回路、電圧保持回路、第１のスイッチ等を有し、少なくとも第１の昇圧電圧と第２の昇圧電圧を生成する。電圧分配回路９７は、電源回路９６で生成された複数の昇圧電圧をメモリ制御回路９１からの指示に基づきＹデコーダ回路９２及びＸデコーダ回路９３に分配する。このとき、メモリセルアレイでは、書き込み、消去及び読み出しのそれぞれの動作で異なる電圧をワード線、ビット線、メモリセルのバックゲート等に与える。そのため、電圧分配回路９７は、メモリ制御回路９１からの指示に基づき動作に応じた昇圧電圧をＹデコーダ回路９２及びＸデコーダ回路９３に分配する。
ここで、実施の形態１０にかかる半導体装置６では、メモリセルアレイ９４に含まれるメモリセルの１つとしてＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide Semiconductor）型の不揮発性メモリを用いる。このＭＯＮＯＳ型不揮発性メモリセルは、書き込み、消去及び読み出しのそれぞれの動作において複数の電源を要する。そこで、以下ではＭＯＮＯＳ型不揮発制メモリセルの書き込み動作を動作の一例として、上記実施の形態にかかる半導体装置により構成される昇圧回路との関係を説明する。
また、ＭＯＮＯＳ型不揮発性メモリセルは、その構造に複数の種類がある。そこで、まず第１の例として、１本のワード線により動作状態が制御される第１のＭＯＮＯＳ型不揮発性メモリセルに対する書き込み動作と上記実施の形態にかかる昇圧回路との関係について説明する。なお、第１のＭＯＮＯＳ型不揮発性メモリセルは、単一トランジスタのゲートにＯＮＯ膜を形成したメモリセルである。
図３７に実施の形態１０にかかる半導体装置のメモリセルアレイの第１の例を示す回路図を示す。図３７に示す回路図では、４つのメモリセルＣＥ１１〜ＣＥ２２を示した。第１のＭＯＮＯＳ型不揮発性メモリセルは、ゲートＧにワード線が接続され、ソースＳＬがビット線対の一方に接続され、ドレインＢＬがビット線対の他方に接続される。
また、図３７に示す例は、第１のＭＯＮＯＳ型不揮発性メモリセルに対する書き込み動作時に印加される電圧を示した。つまり、メモリセルＣＥ１１、ＣＥ２１に接続されるワード線に選択電圧Ｖｗｌ１が供給され、メモリセルＣＥ１２、ＣＥ２２に接続されるワード線に選択電圧Ｖｗｌ２が供給される。また、モリセルＣＥ１１、ＣＥ１２に接続されるビット線対の一方には電圧Ｖｓｌ１が供給され、ビット線対の他方には電圧Ｖｂｌ１が供給される。また、モリセルＣＥ２１、ＣＥ２２に接続されるビット線対の一方には電圧Ｖｓｌ２が供給され、ビット線対の他方には電圧Ｖｂｌ２が供給される。
ここで、メモリセルＣＥ１１に対する書き込み動作時の印加電圧を示す表を図３８に示した。図３８に示すように、メモリセルＣＥ１１に対して書き込み動作を行う場合、メモリセルＣＥ１１〜ＣＥ２２のウェル領域Ｗｅｌｌには−１１．５Ｖの電圧が印加される。また、選択されるメモリセルＣＥ１１は、ゲートＧに１．５Ｖの電圧が印加され、ソースＳＬ及ドレインＢＬに−１１．５Ｖが印加される。メモリセルＣＥ１１にこのような電圧を印加することでメモリセルＣＥ１１へのデータの書き込みが行われる。
一方、メモリセルＣＥ１１と同一行に配置される非選択のメモリセルＣＥ２１のゲートＧにも１．５Ｖが印加される。また、メモリセルＣＥ１１と同一列に配置される非選択のメモリセルＣＥ１２のソースＳＬ及びドレインＢＬにも−１１．５Ｖが与えられる。
このような場合、非選択のメモリセルへのディスターブを防止するために、メモリセルＣＥ１２、ＣＥ２２に接続されるワード線にはウェル電圧よりも若干高い電圧（例えば、−１０．５Ｖ）を与え、メモリセルＣＥ２１、ＣＥ２２に接続されるビット線対に−４．５Ｖ程度の電圧を与える必要がある。このような電圧を与えることで、メモリセルＣＥ２１のゲートとバックゲートとの間の電界を緩和してディスターブを防止することができる。また、メモリセルＣＥ２２はゲートＧに非選択電圧として−１１．５Ｖを与えてしまった場合、ビット線対に印加される−４．５Ｖによりゲートとバックゲートとの間の電界が高まりディスターブが生じることがある。そこで、メモリセルＣＥ２２のゲートＧに非選択電圧として−１１．５Ｖよりも小さい−１０．５Ｖを与えることで、ゲートとバックゲートとの間の電界を緩和してディスターブを防止する。
このように、第１のＭＯＮＯＳ型不揮発性メモリセルを利用する場合、書き込み動作において４つの電圧が必要になる。この４つの電圧のうち１．５Ｖの電圧については、電源端子ＶＤＤから供給される電源電圧を利用することができる。しかし、他の３つの電圧については、負昇圧回路を利用しなければならない。このような場合、上記実施の形態で説明した半導体装置により構成される負昇圧回路を用いることで、回路面積を削減することができる。より具体的には、第１の昇圧電圧Ｖｃｐ２により−１１．５Ｖを生成し、第２の昇圧電圧Ｖ２ａにより−１０．５Ｖを生成し、第２の昇圧電圧Ｖ２ｂにより−４．５Ｖを生成することができる。
また、データの書き換えにおいて、書き換え時間の高速化、すなわち高速な昇圧電圧生成が必要とされている。特許文献２のような方法でも回路面積の削減は可能ではあるが、高速な昇圧電圧生成を実現しようとした場合、ソースフォロワ回路の駆動電流を大きくしなければならず、結果としてソースフォロワ回路を負荷とする昇圧回路の面積が大きくなり、面積低減効果を大きく得ることができない。一方、上記実施の形態で説明した半導体装置では、昇圧と保持の切り替えによる電圧生成方法を用いることで、既に生成し終わった昇圧電圧から降圧や分圧して電圧生成する方法に比べ、高速な複数の高電圧生成が可能となり、ソースフォロワ回路の駆動電流についても必要最小値で設計可能となるため、面積低減効果を大きく得ることができる。
続いて、メモリセルアレイを第２のＭＯＮＯＳ型不揮発性メモリセルにより構成した場合の書き込み動作について説明する。第２のＭＯＮＯＳ型不揮発性メモリセルは、２つのゲート電圧によりデータの書き込み、消去及び読み出しを制御するものである。
図３９に実施の形態１０にかかる半導体装置のメモリセルアレイの第２の例を示す回路図を示す。図３９に示す回路図では、６つのメモリセルＣＥＡ〜ＣＥＦを示した。第２のＭＯＮＯＳ型不揮発性メモリセルは、コントロールゲートＣＧに第１のワード線が接続され、メモリゲートＭＧに第２のワード線が接続され、ソースＳＬがソース電圧供給線に接続され、ドレインＢＬがビット線に接続される。
また、図３９に示す例は、第２のＭＯＮＯＳ型不揮発性メモリセルに対する書き込み動作時に印加される電圧を示した。つまり、メモリセルＣＥＡ、ＣＥＢに接続される第１のワード線に選択電圧Ｖｗｌ１が供給され、メモリセルＣＥＣ、ＣＥＤに接続される第１のワード線に選択電圧Ｖｗｌ２が供給され、メモリセルＣＥＥ、ＤＥＦに接続される第１のワード線に選択信号Ｖｗｌ３が供給される。また、メモリセルＣＥＡ、ＣＥＢ、ＣＥＥ、ＤＥＦに接続される第２のワード線に選択電圧Ｖｍｇ１が供給され、メモリセルＣＥＣ、ＣＥＤに接続される第２のワード線に選択電圧Ｖｍｇ２が供給される。また、モリセルＣＥＡ〜ＣＥＤに接続されるソース電圧供給線には電圧Ｖｓｌ１が供給され、モリセルＣＥＥ、ＣＥＦに接続されるソース電圧供給線には電圧Ｖｓｌ２が供給される。また、モリセルＣＥＡ、ＣＥＣ、ＣＥＥ接続されるビット線には電圧Ｖｂｌ１が供給され、モリセルＣＥＢ、ＣＥＤ、ＣＥＦに接続されるビット線には電圧Ｖｂｌ２が供給される。
ここで、メモリセルＣＥＡに対する書き込み動作時の印加電圧を示す表を図４０に示した。図４０に示すように、メモリセルＣＥＡに対して書き込み動作を行う場合、メモリセルＣＥＡは、メモリゲートＭＧに１０．０Ｖの電圧が印加され、コントロールゲートＣＥに１．０Ｖが印加され、ソースＳＬに５．０Ｖが印加され、ドレインＢＬに０．８Ｖが印加される。メモリセルＣＥＡにこのような電圧を印加することでメモリセルＣＥＡへのデータの書き込みが行われる。
一方、メモリセルＣＥＡと同じ選択電圧Ｖｍｇ２が印加される非選択のメモリセルＣＥＢ、ＣＥＥ、ＣＥＦのメモリゲートＭＧにも１０．０Ｖが印加される。また、メモリセルＣＥＡと同一行に配置されるメモリセルＣＥＢのコントロールゲートＣＧにも１．０Ｖが印可される。また、メモリセルＣＥＡと同一のソース電圧供給線が接続される非選択のメモリセルＣＥＢ〜ＣＥＤのソースＳＬにも５．０Ｖが印加される。また、メモリセルＣＥＡと同一列に配置される非選択のメモリセルＣＥＣ、ＣＥＥのドレインＢＬにも５．０Ｖが与えられる。
つまり、選択したメモリセルに対して書き込みを行う場合、選択したメモリセルと共通の配線が接続される非選択のメモリセルにおいて意図しない電界が生じ非選択のメモリセルにおいてディスターブの問題が生じる。そこで、このような意図しない電界を緩和するために、メモリセルＣＥＣ、ＣＥＤのメモリゲートＭＧには３．５Ｖ程度の電圧を印加する。メモリセルＣＥＣ〜ＣＥＦのコントロールゲートＣＧには０．０Ｖ程度の電圧を印加する。メモリセルＣＥＥ、ＣＥＦのソースＳＬには、１．５Ｖ程度の電圧を印加する。メモリセルＣＥＢ、ＣＥＤ、ＣＥＦのドレインＢＬには１．５Ｖ程度の電圧を印加する。非選択のメモリセルに対してこのような電圧を与えることで、非選択メモリセルにおける電界を緩和し、意図しない高電界によるディスターブを防止することができる。
このように、第２のＭＯＮＯＳ型不揮発性メモリセルを利用する場合、書き込み動作において６つの電圧が必要になる。この６つの電圧のうち１．５Ｖ、０．８Ｖ、０．０Ｖの電圧については、電源端子ＶＤＤから供給される電源電圧と接地端子ＶＳＳから供給される接地電圧を利用することができる。しかし、他の３つの電圧については、昇圧回路を利用しなければならない。このような場合、上記実施の形態で説明した半導体装置により構成される昇圧回路を用いることで、回路面積を削減することができる。より具体的には、第１の昇圧電圧Ｖｃｐ１により−１０．０Ｖを生成し、第２の昇圧電圧Ｖ２ａにより３．５Ｖを生成し、第２の昇圧電圧Ｖ２ｂにより５．０Ｖを生成することができる。また、高速な昇圧電圧生成を必要とされる場合においても、第１のＭＯＮＯＳ型不揮発性メモリセルを利用する場合で説明したように、上記実施の形態で説明した半導体装置では、面積低減効果を大きく得ることができる。
上記説明のように、不揮発性メモリでは、動作させるために複数の昇圧電圧が必要となる。そのため、このような不揮発性メモリに供給する昇圧電圧を生成する回路として上記実施の形態で説明した半導体装置による昇圧回路を利用することで半導体装置全体の面積を削減することができる。また、上記実施の形態で説明した半導体装置による昇圧回路は、高速に昇圧電圧を生成できるため、不揮発性メモリのデータ書き込み速度高速化を実現することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１〜６ 半導体装置
１０、３０ 昇圧回路
１１、３１、５１ 制御回路
１２、３２、５２、５２１、５２２ 電圧検知回路
１３、１３ａ、１３ｂ、３３ 電圧レベル変換回路
１４、１４ａ、１４ｂ、３４ 電圧保持回路
１４１〜１４３、３４１、３４２ 電圧保持回路
２０ 逆流防止回路
２１〜２ｎ 昇圧段回路
４１〜４ｎ 昇圧段回路
５３、５４ 検出電圧制御回路
６０ 電流制御回路
６１ 制御論理回路
６２ 制御電圧生成回路
７０、８０ 制御回路
７１、８１ 電圧検知回路
７２ 発振回路
７３、８３ 周波数制御回路
８２ 遅延回路
９０ ＣＰＵ
９１ メモリ制御回路
９２ Ｙデコーダ回路
９３ Ｘデコーダ回路
９４ メモリセルアレイ
９５ センスラッチ
９６ 電源回路
９７ 電圧分配回路
ＳＷ１、ＳＷ１ａ、ＳＷ１ｂ、ＳＷ３ 第１のスイッチ
ＳＷ２、ＳＷ４ 第２のスイッチ
ＳＷ１１〜ＳＷ１４ スイッチ
Ｃ２１、Ｃ４１ 昇圧コンデンサ
Ｔｒ２１、Ｔｒ４１ トランジスタ
ＣＶ１、ＣＶ２ 電圧保持コンデンサ
ＣＭＰ１２、ＣＭＰ３２、ＣＭＰ５２ａ、ＣＭＰ５２ｂ、ＣＭＰ５２１ 比較器
ＢＵＦ１、ＢＵＦ２ バッファ回路
Ｓ１１、Ｓ１１ａ、Ｓ１１ｂ、Ｓ３１ 電圧検出信号
Ｓ１１ｄ 遅延電圧検出信号
Ｓ１２、Ｓ１２ａ、Ｓ１２ｂ、Ｓ３２ 切替信号
Ｓ７１ 周波数切替信号
Ｓ８１ クロック切替信号

Claims (8)

  1. 入力電圧を昇圧して第１の昇圧電圧を生成する昇圧回路と、
    前記第１の昇圧電圧よりも絶対値が小さい第２の昇圧電圧を保持する電圧保持回路と、
    前記第１の昇圧電圧が出力される第１の出力端子と、
    前記第２の昇圧電圧が出力される第２の出力端子と、
    前記第１、第２の出力端子の間に設けられる第１のスイッチと、
    前記昇圧回路の出力電圧が前記電圧保持回路に対して設定された保持電圧レベルに達したことに応じて前記第１のスイッチを閉状態から開状態に切り替える切替信号を生成する制御回路と、を有し、
    前記電圧保持回路は、
    前記切替信号に応じて前記出力電圧が前記保持電圧レベルよりも高い期間に開状態に制御される第２のスイッチと、
    一端が前記第２のスイッチを介して前記出力電圧が生成される昇圧ノードに接続され、他端が所定の電圧が供給されるバイアス端子に接続される電圧保持コンデンサと、を有し、
    前記電圧保持回路は、
    前記切替信号が前記第１のスイッチを閉状態とすることを指示する期間は前記昇圧回路の前記出力電圧に応じて出力する前記第２の昇圧電圧の電圧値を上昇させ、
    前記切替信号が前記第１のスイッチを開状態とすることを指示する期間は前記切替信号の値が切り替わった時点における前記第２の昇圧電圧の電圧値を維持する半導体装置。
  2. 前記制御回路は、
    電源電圧と接地電圧とに基づき動作し、前記出力電圧が前記保持電圧レベルを超えたことを検出して電圧検出信号を出力する電圧検出回路と、
    前記電圧検出信号の振幅の最大値を前記出力電圧に応じた電圧に変換する電圧レベル変換回路と、を有する請求項１に記載の半導体装置。
  3. 前記電圧保持回路は、複数の前記電圧保持回路を含み、
    前記第１のスイッチは、複数の前記電圧保持回路に対応した複数の前記第１のスイッチを含み、
    前記制御回路は、
    前記出力電圧が複数の前記電圧保持回路のそれぞれに対して設定された複数の前記保持電圧レベルに達する毎に、検出した出力電圧の電圧値に対応した前記保持電圧レベルが設定される前記第１のスイッチと前記電圧保持回路との組みに前記切替信号を出力する請求項１に記載の半導体装置。
  4. 前記制御回路は、
    前記出力電圧が生成される昇圧ノードと所定の電圧が供給されるバイアス端子との間に直列に接続された第１、第２の抵抗と、
    前記第１の抵抗と前記第２の抵抗との接続ノードに生成される検出対象電圧と予め設定された基準電圧とを比較する比較器と、
    前記比較器の出力がイネーブル状態となったことに応じて複数の前記切替信号のいずれかをイネーブル状態とする検出電圧制御回路と、を有する請求項３に記載の半導体装置。
  5. 前記昇圧回路の動作クロックを生成する発振回路と、
    前記動作クロックの周波数を切り替える周波数制御回路と、を有し、
    前記制御回路は、前記出力電圧が、前記保持電圧レベルよりも絶対値が小さな周波数切替電圧レベルに達したことに応じて、所定の期間、前記周波数制御回路に前記動作クロックの周波数を低くすることを指示する請求項１に記載の半導体装置。
  6. 前記昇圧回路の動作クロックを生成する発振回路と、
    前記昇圧回路に対する前記動作クロックの供給状態を制御する周波数制御回路と、を有し、
    前記制御回路は、前記出力電圧が前記保持電圧レベルに達したことに応じて、所定の期間前記周波数制御回路に前記動作クロックの供給と前記動作クロックの停止とを所定の間隔で切り替える指示を行う請求項１に記載の半導体装置。
  7. 少なくとも前記第１の昇圧電圧と前記第２の昇圧電圧とを制御電圧として利用するメモリセルアレイを備える請求項１に記載の半導体装置。
  8. 前記昇圧回路は、接地電圧よりも低い負の昇圧電圧を生成する負昇圧回路である請求項１に記載の半導体装置。
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