JP6533135B2 - 半導体装置 - Google Patents
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Description
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
すなわち、半導体装置は、想定する電源電圧変動の周波数より速いサンプリング速度で電源電圧をモニタリングし、システムが誤動作を起こす電圧降下が発生すると判定すると、クロックを停止クロックする。
図1は比較例1に係る半導体装置の急負荷変動時に発生する電圧降下と設計電圧範囲の関係を示すタイミング図である。矢印Aは急負荷変動により発生する致命的な電圧降下を示している。比較例1では、急負荷変動時に発生する大きな電圧降下を見越したワーストの電圧範囲(破線B)で設計することにより実動作の保証をする。ワーストの急負荷変動を保証する広い電圧範囲での設計は、最高動作速度を大幅に低下させ、所望の演算性能を実現することを困難とする。また、実動作時に設計で想定した以上の電圧降下が発生した場合は誤動作を引き起こす。
<実施形態>
図31は実施形態に係る半導体装置の構成を示すブロックである。実施形態に係る半導体装置10は、想定する電源電圧変動の周波数より速いサンプリング速度で電源電圧をモニタリングし、電圧コード値を出力する電圧センサ11と、電圧コード値からシステムが誤動作を起こす電圧降下が発生すると判定し、クロック停止信号を出力する電圧降下判定回路12と、クロック停止、再開、周波数変更を制御するクロック制御回路13と、を備える。
ステップS1:電圧センサ11は、電源電圧のモニタリングを実施する。電圧のサンプリング速度は想定する電圧変動周波数の20倍以上が望ましい。例えば電圧が50MHzで振動する場合にはサンプリング速度は1GHz以上となる。加えてサンプリング速度は電圧変動を起こす要因となるクロック信号(CLK)の周波数と同じまたは1/n周波数であることが望ましい。クロック周波数よりも速い周期でサンプリングすると誤動作の要因とならないクロックサイクル内の電圧変動をとらえることとなり、悲観的に電圧降下を判定するためである。
ステップS31:センス結果である電圧コード値を取得する。
図11は図7の電圧センサの構成を示すブロック図である。電圧センサ11は電圧に応じた遅延値を生成する電圧制御遅延回路111、Dフリップフロップ(D-Flip Flop)を用いたTDC(Time to Digital Converter)回路112、メタステーブル(Metastable)伝播を防止するMETA対策回路113、TDC結果をエンコードするエンコーダ(ENCODER)114、エンコード結果を同期出力する出力信号同期化回路115で構成される。
クロック信号(sCLK)のパルスは電圧制御遅延回路111に入力され、電源電圧に応じた遅延後に、TDC回路112に到達する。電圧制御遅延回路111は例えばバッファチェーンで構成される。バッファチェーンは、多段接続された複数の単位遅延素子(バッファセル)、例えば複数のインバータで構成される。一般的に、バッファセルは電源電圧により遅延が異なり、電源電圧が高い(高電圧)時より電源電圧が低い(低電圧)時の方が遅延が大きくなる特性をもつ。
TDC回路112はバッファチェーンとDフリップフロップで構成される。TDC回路112内のノードN1,N2, …, N6は、それぞれのノード間にあるバッファセルB1、B2、…、B6の遅延分だけ遅れてパルスが伝搬し、遅延値は電源電圧に応じて異なる。高電圧時は低電圧時より遅延が小さいため、高電圧時の方がより早くバッファチェーンの後段にパルスが伝搬する。ノードN1,N2, …, N6はクロック信号(sCLK)によってサンプリングされ、次のsCLKの立ち上がりエッジ入力時に‘1’となっているノードの信号が入力されるDフリップフロップの出力を‘1’に遷移させる。sCLK立ち上がりエッジ入力時、高電圧の場合はノードN1,N2, …, N4は‘1’、ノードN5,N6は‘0’のため、DフリップフロップFF1、FF2、…、FF4の出力信号(ED1,ED2, …,ED4)は‘1’に、DフリップフロップFF5、FF6の出力信号(ED5,ED6)は‘0’になる。一方で低電圧の場合は、sCLK立ち上がりエッジ入力時、ノードN1,N2は‘1’、ノードN3,N4,…,N6は‘0’のため、ED1,ED2は‘1’に、ED3,ED4, …, ED6は‘0’になる。EDは‘1’の連続値と‘0’の連続値からなり、EDの‘10’の境界は、電源電圧が高いほど上位ビット側にあらわれ、電源電圧が低いほど下位ビット側にあらわれる。図12Aに示すように、高電圧時はED[1:6]=111100であるのに対し、図12Bに示すように、低電圧時はED[1:6]=110000となり、高電圧ほど上位ビット側、低電圧ほど下位ビット側に‘10’の境界があらわれる。
META対策回路113では、EDが遷移した次のsCLK立ち上がりエッジでEDの値を取り込み、信号(META)として出力する。METAはEDと同じビット数である。エンコーダ114ではMETAの各ビットの‘10’の境界位置に基づいて符号化し、電圧コード(CODE)として出力する。出力信号同期化回路115にて電圧コード(CODE)を受け、sCLKに同期して、電圧コード(VCODE)を出力する。
また、図13の例よりもクロック信号(sCLK)の周期(Tsclk)に対してsCLKの電圧制御遅延回路111の入力からノードN10までの遅延が非常に大きい場合や、MSBが大きい場合(例えば128ビットの場合)には、2回目以降のサンプリングでED[1:128]=1111…1110000…0001111…1110000のように‘10’の境界が複数になるケースが発生する。
図17Aおよび図17Bは図11のエンコーダの構成を示すブロック図である。
要素回路DETは、META対策回路113のLビットの出力信号(META[0]〜META[L−1])の各ビットのうち隣り合う2ビットを取得し、下位ビット側が‘1’、上位ビット側が‘0’の場合(‘1 0’境界がある場合)に出力信号(DE)を‘1’にする。要素回路DETは、下位ビット側が‘0’、上位ビット側が‘0’の場合または下位ビット側が‘0’、上位ビット側が‘1’の場合、下位ビット側が‘1’、上位ビット側が‘1’の場合(‘10’境界がない場合)に出力信号(DE)を‘0’にする。
要素回路FLGENCは要素回路FLGと要素回路ENCとを備える。要素回路DETの出力信号(DE)をNビットずつ束ね、束ねた信号のなかに‘1’がある場合(‘10’境界がある場合)、要素回路FLGは‘1’を出力信号(FL)として出力し、要素回路ENCは‘10’境界位置に応じた符号化結果を出力信号(X)として出力する。束ねた信号のなかに‘1’がない場合(‘10’境界がない場合)、要素回路FLGは‘0’を出力信号(FL)として出力し、要素回路ENCは何もしない。
要素回路PRRTYは、M個の要素回路FLGENCから出力信号(FL)を受け、‘10’境界が存在する束(要素回路FLGENC)を検出する。この際、‘10’境界が複数存在する場合は、下位ビット側の‘10’境界を優先する。
要素回路ENCDは、要素回路PRRTYが示す束の‘10’境界位置に応じた符号化結果から、METAの‘10’境界位置を把握し、符号化を行う。符号化結果はCODEとして出力される。
要素回路ERRは、サンプリング結果が異常な場合や、‘10’境界が存在しない(すなわち電圧やクロック周波数が回路動作範囲外である)場合に(DTERR)信号を‘1’にする。
外部から設定した判定モードに応じてクロック停止信号を生成する電圧降下判定回路について説明する。図9に示すように、電圧降下判定回路12は、電圧センサ11のm回前までのセンス結果履歴を保持するセンス結果履歴値保持回路121と、センス結果を演算する演算回路122と、レジスタ値で設定するアルゴリズムに応じて演算結果を選択する演算結果選択回路123と、演算結果とレジスタ値で設定する閾値を比較し、演算値<閾値となる場合にCLK停止信号を生成する判定回路124とで構成する。
(絶対値演算)
図19は絶対値演算のフロー図である。絶対値演算では、センス結果履歴保持回路121の最新のセンス値(Absolute Vn)を出力する。絶対値演算回路122aはレジスタ等で構成することができる。
図20は平均値演算のフロー図である。平均値演算では、センス結果履歴を用い、レジスタ値で設定する移動平均サイクル数(何サイクル分の移動平均をとるか)に基づいて、平均値を算出する。移動平均サイクル数は1/2/4/8サイクル前までの平均値のいずれかを選択する。例えば、移動平均サイクル数=4とした場合、最新のセンス値(Absolute Vn)から4回前のセンス(Absolute Vn-4)までの平均値を算出し出力する。平均値演算回路122bは加算器と除算器と選択回路とレジスタ等で構成することができる。
図21は変動値演算のフロー図である。変動値演算では、センス結果履歴を用い、レジスタ値で設定する移動平均サイクル数に基づき最新のセンス値(Absolute Vn)とm回前のセンス値(Absolute Vn-m)の差分(Delta(n)-(n-1), Delta(n)-(n-2), Delta(n)-(n-4), Delta(n)-(n-8))を算出後、差分の平均値を算出し、変動値として出力する。移動平均サイクル数は1/2/4/8サイクル前までの平均値のいずれかを選択する。差分の平均を取る期間を変えて計算することができる。例えば、移動平均サイクル数=4とした場合の変動値は、(最新のセンス値(Absolute Vn)−4回前のセンス値(Absolute Vn-4))/4となる。変動値演算回路122cは減算器(加算器)と除算器と選択回路とレジスタ等で構成することができる。
図22は予測演算のフロー図である。予測演算では、前述の変動値計算と同様、レジスタ値で設定する移動平均サイクル数に基づき最新のセンス値(Absolute Vn)とm回前のセンス値(Absolute Vn-m)の差分(Delta(n)-(n-1), Delta(n)-(n-2), Delta(n)-(n-4), Delta(n)-(n-8))を算出し、差分の平均値を求め、変動値(Delta(ave))を算出する。移動平均サイクル数は1/2/4/8サイクル前までの平均値のいずれかを選択する。差分の平均を取る期間を変えて計算することができる。さらに、外部から設定した先読みサイクル数(何サイクル先の先読みをするか)に基づき、変動値と先読みサイクル数の積算値(Delta(ave)*k)を算出する。先読みサイクル数(k)は1/2/4/8サイクルのいずれかである。積算値(Delta(ave)*k)と最新のセンス値(Absolute Vn)を加算し、変動予測値(先読みAbsolute Vn)として出力する。例えば、移動平均サイクル数=4、先読みサイクル数=2とした場合の予測結果は、{(最新のセンス値(Absolute Vn)−4回前のセンス値(Absolute Vn-4))/4}*2+最新のセンス値(Absolute Vn)となる。予測演算回路122dは減算器(加算器)と除算器と選択回路と乗算器と加算器とレジスタ等で構成することができる。
図23はマスク機能を説明するための電圧波形イメージ図である。図24Aおよび図24Bはマスク機能付き予測演算のフロー図である。前述した予測演算はあくまで予測のため、絶対値との誤差を有しており、実際の値と予測値が大きく乖離する場合がある。この予測誤差を軽減するために、所定サイクルの間、予測値の微分値が連続して負となる場合に予測値をマスクする。図23に示すように、実電圧波形Aと先読み電圧波形Bとは大きく乖離している。そこで、予測値グラフの負の傾き(−)が4サイクル継続する場合(図のCの箇所)に、負の傾きが4サイクル継続したときの値を保持し(破線D)、予測値が保持値より大きくなると、保持値を破棄し予測値を更新し(E)、誤差の大きな値をマスクする。
図25はクロック制御回路の構成を示すブロック図である。クロック制御回路13はCLK生成回路131とCLK停止期間制御回路132と周波数変調回路133とを備える。
CLK生成回路131は、例えばPLL(Phase Locked Loop)で構成され、クロック信号(CLKo)を生成する。CLK停止期間制御回路132はクロック停止信号(CKSP)に基づいてクロックを停止またはクロックを低速化する(CLK停止)。ここで、クロックの低速化とは、クロックが動作していても電源電圧変動が少ない速度(周波数)であり、好ましくは電源電圧変動がクロックの停止と同程度少なくなる速度である。また、クロック停止期間(TSP)に基づいてクロックを停止する期間またはクロックを低速化する期間(CLK停止期間)を制御する。クロック停止期間(TSP)はCLK停止期間制御回路132内のレジスタに格納される。例えば、CLK停止期間制御回路132はカウンタでクロック信号(CLKo)を測定し、カウント値とクロック停止期間(TSP)とを比較する。CLK停止期間制御回路132はカウント値が、クロック停止期間(TSP)を越える場合にCLK再開開始信号(CKSA)を発行する。
ステップS131:クロック制御回路13のCLK停止期間制御回路132は、CLK停止信号(CKSP)を受けて、クロックを停止または低速化する。CLK停止時の周波数変調値(FSP)に基づいて、クロック停止または指定された低い周波数にする。
11・・・電圧センサ
111・・・電圧制御遅延回路
112・・・TDC
113・・・META対策回路
114・・・エンコーダ
115・・・出力信号同期化回路
12・・・電圧降下判定回路
121・・・センス結果履歴保持回路
122・・・演算回路
123・・・演算選択回路
124・・・判定回路
13・・・クロック制御回路
131・・・CLK生成回路
132・・・CLK停止期間制御回路
133・・・周波数変調回路
Claims (17)
- 半導体装置は、
電源電圧の変動より速い速度で電源電圧をサンプリングし、前記電源電圧を符号化して電圧コード値を生成する電圧センサと、
前記電圧コード値に基づいて電圧低下を検出する電圧低下判定回路と、
クロックを生成するクロック制御回路と、
を備え、
前記クロック制御回路は、
前記電圧低下判定回路が電圧低下を検出するときに前記クロックを停止し、前記クロックの停止後に電源変動が安定するまでの期間前記クロックを停止する回路と、
前記クロックの再開時、前記クロックの周波数を段階的に上げて前記クロックの停止前の周波数まで戻す回路と、
を備え、
前記電圧低下判定回路は、前記電圧コード値の履歴から電圧値を先読みし変動値を予測する予測演算回路を備える。 - 請求項1の半導体装置において、
前記クロックを停止する期間を設定するレジスタと前記段階的に上げる周波数を設定するレジスタとを備える。 - 請求項1の半導体装置において、
前記電圧低下判定回路は、
前記電圧コード値から電圧値を求める演算回路と、
前記演算回路で求めた電圧値とレジスタに設定された所定の電圧値とを比較して電圧低下を判定する回路と、
を備える。 - 請求項3の半導体装置において、
前記演算回路は、絶対値演算回路、平均値演算回路、変動値演算回路および変動予測値演算回路のうちの少なくとも2つの演算回路を備え、
複数の前記演算回路のうちどの演算回路の結果用いるかを指定するレジスタを備える。 - 請求項1の半導体装置において、
前記予測演算回路は、所定サイクルの間、予測値の微分値が連続して負となる場合に予測値をマスクする回路を備える。 - 請求項1の半導体装置において、
前記電圧センサは、
サンプリングクロックのエッジをデータ入力とするTDCと、
前記TDCの出力を符号化するエンコーダと、
を備える。 - 請求項6の半導体装置において、
前記エンコーダは、前記TDCのビット列のデータが変化する位置のうち最も下位ビット側で電圧コードに符号化するよう構成される。 - 請求項6の半導体装置において、
前記サンプリングクロックの周波数は前記電源電圧の変動より20倍以上速く、前記クロックの周波数の1/Nであり、Nは自然数である。 - 半導体装置は、
電源電圧の変動より20倍以上速い速度で電源電圧をサンプリングし、前記電源電圧を符号化して電圧コード値を生成する電圧センサと、
前記電圧コード値に基づいて電圧低下を検出する電圧低下判定回路と、
前記電圧低下判定回路が電圧低下を検出するときに、クロックを停止または低速化するクロック制御回路と、
を備え、
前記電圧低下判定回路は、
前記電圧コード値から電圧値を求める演算回路と、
前記演算回路で求めた電圧値とレジスタに設定された所定の電圧値とを比較して電圧低下を判定する回路と、
前記電圧コード値の履歴から電圧値を先読みし変動値を予測する予測演算回路と、
を備え、
前記演算回路は、絶対値演算回路、平均値演算回路、変動値演算回路、変動予測値演算回路のいずれかの演算回路である。 - 請求項9の半導体装置において、
前記電圧センサは、
サンプリングクロックのエッジをデータ入力とするTDCと、
前記TDCの出力を符号化するエンコーダと、
を備え、
前記サンプリングクロックの周波数は、前記クロックの周波数の1/Nであり、Nは自然数である。 - 請求項10の半導体装置において、
前記エンコーダは、前記TDCのビット列のデータが変化する位置のうち最も下位ビット側で電圧コードに符号化するよう構成される。 - 請求項9の半導体装置において、
前記予測演算回路は、所定サイクルの間、予測値の微分値が連続して負となる場合に予測値をマスクするよう構成される。 - 請求項9の半導体装置において、
前記クロック制御回路は、前記クロックの停止後に電源変動が安定するまでの期間前記クロックを停止または低速化し、前記クロックの再開時前記クロックの周波数を段階的に上げて前記クロックの停止前の周波数まで戻すよう構成される。 - 請求項13の半導体装置において、
前記クロックを停止または低速化する期間を設定するレジスタと前記段階的に上げる周波数を設定するレジスタとを備える。 - 半導体装置は、
CPUと、
電源電圧が所定の電圧値よりも低下したときに前記CPUに供給するクロックを停止し、前記クロックの停止後に所定の期間前記クロックを停止し、前記クロックの再開時の前記クロックの周波数を所定の周波数ずつ段階的に上げて前記クロックの停止前の周波数まで戻すクロック制御回路と、
前記所定の電圧値を格納する第1レジスタと、
前記所定の期間を格納する第2レジスタと、
前記所定の周波数を格納する第3レジスタと、
電源電圧の変動より速い速度で電源電圧をサンプリングし、前記電源電圧を符号化して電圧コード値を生成する電圧センサと、
前記電圧コード値に基づいて電圧低下を検出する電圧低下判定回路と、
を備え、
前記電圧低下判定回路は、前記電圧コード値の履歴から電圧値を先読みし変動値を予測する予測演算回路を備え、
前記CPUは前記第1乃至第3レジスタにそれぞれの値を設定するよう構成される。 - 請求項15の半導体装置において、
前記電圧センサは、前記電源電圧を前記クロックの周波数の1/N(Nは自然数)の周波数のクロックでサンプリングし、前記電源電圧を符号化して電圧コード値を生成する構成され、
前記電圧低下判定回路は、
前記電圧コード値から電圧値を求める演算回路と、
前記演算回路で求めた電圧値と前記所定の電圧値とを比較して電圧低下を判定する回路と、
を備える。 - 半導体装置は、
電源電圧の変動より速い速度で電源電圧をサンプリングし、前記電源電圧を符号化して電圧コード値を生成する電圧センサと、
前記電圧コード値に基づいて電圧低下を検出する電圧低下判定回路と、
クロックを生成するクロック制御回路と、
を備え、
前記電圧低下判定回路は、
前記電圧コード値から電圧値を求める演算回路と、
前記演算回路で求めた電圧値とレジスタに設定された所定の電圧値とを比較して電圧低下を判定する回路と、
を備え、
前記演算回路は、絶対値演算回路、平均値演算回路、変動値演算回路および変動予測値演算回路のうちの少なくとも2つの演算回路を備え、
複数の前記演算回路のうちどの演算回路の結果用いるかを指定するレジスタを備え、
前記クロック制御回路は、
前記電圧低下判定回路が電圧低下を検出するときに前記クロックを停止し、前記クロックの停止後に電源変動が安定するまでの期間前記クロックを停止する回路と、
前記クロックの再開時、前記クロックの周波数を段階的に上げて前記クロックの停止前の周波数まで戻す回路と、
を備える。
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