JP2004013820A - クロック制御回路 - Google Patents
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Abstract
【課題】クロックのＯＮ／ＯＦＦを制御することで、低消費電力モードを実現するＬＳＩにおいて、クロックのＯＮ／ＯＦＦ時のディジタル回路ブロックへの突入電源電流により、ＬＳＩパッケージのインダクタンス成分などに起因する電源ノイズが発生するのを防止する。
【解決手段】パワーマネージメント信号１１２を受けて、間引ゲート信号生成回路１０１は、源クロック発生回路１０５からのクロックを間引く間引ゲート信号１０９を生成する。低消費電力モードから通常動作モード、あるいはその逆に移行する際、所定の期間をかけて、段階的に周波数を変化させながらクロックをディジタル回路ブロック１０２へ供給することで、クロックＯＮ／ＯＦＦ時に起因する急激な電源電流変化を押さえ、発生ノイズの低減を図る。
【選択図】 図１
【解決手段】パワーマネージメント信号１１２を受けて、間引ゲート信号生成回路１０１は、源クロック発生回路１０５からのクロックを間引く間引ゲート信号１０９を生成する。低消費電力モードから通常動作モード、あるいはその逆に移行する際、所定の期間をかけて、段階的に周波数を変化させながらクロックをディジタル回路ブロック１０２へ供給することで、クロックＯＮ／ＯＦＦ時に起因する急激な電源電流変化を押さえ、発生ノイズの低減を図る。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、省電力化のためディジタル回路ブロックのクロックを動作状態から停止させる、あるいは、停止状態から動作させるといった省電力機能を有するＬＳＩにおいて、ディジタル回路ブロックに発生する電流ノイズを押さえるクロック制御回路および、それを用いて構成されるディジタル回路システムに関するものである。
【０００２】
【従来の技術】
近年、半導体の微細加工技術は飛躍的に進歩し、プロセスの微細化により、ディジタル回路ブロックの動作電圧は低くなる一方、チップ上に搭載できる回路規模は、年々大規模化し、ＬＳＩの動作周波数は、高速化してきた。ディジタル回路ブロックが低電圧で動作することは、ノイズに対する電圧マージンが減少し、誤動作を起こす確率が高くなることと言え、ＬＳＩノイズを低減する対策は重要である。
【０００３】
一般に、ＬＳＩに発生するノイズの一つとして、電源電流の急激な変化に起因する電源ラインノイズがあげられる。ＬＳＩの大規模化や高動作周波数化に伴いディジタル回路ブロックに大電流が流れるようになり、その電流ノイズの影響度も大きくなっている。ＬＳＩの電源ラインに発生するノイズは、そのＬＳＩ自分自身の誤動作や、隣接するＬＳＩの誤動作を引き起こす原因となる。
【０００４】
図９は、ＬＳＩの電源ラインに発生する電圧ノイズを説明する回路図である。同図において、９００はＬＳＩであり、９０１はＬＳＩ入力回路、９０２はＬＳＩ内部回路、９０３はＬＳＩ出力回路である。９０４はＬＳＩ内部回路９０１の電源系のインダクタンス、９０５はＬＳＩ内部回路９０２のグラウンド系のインダクタンス、９０６はＬＳＩ入出力回路９０１，９０３の電源系のインダクタンス、９０７はＬＳＩ入出力回路９０１，９０３のグラウンド系のインダクタンスである。また、９０８はＬＳＩ内部回路９０２の電源間容量、９０９はＬＳＩ入出力回路９０１，９０３の電源間容量である。９１０はＬＳＩ出力端子９１１の負荷容量である。
【０００５】
電源端子ＶＣＣのインダクタンス成分は、主にチップと電源の間にあるＬＳＩパッケージのリードとワイヤ部分のインダクタンス成分であり、一般的なフラットパッケージのＬＳＩでは、１本の端子あたり、約５ｎＨの値を持つ。また、電源間容量はチップ内部の電源とグラウンド間に存在する寄生容量である。
【０００６】
ここでは、ＬＳＩ端子のインダクタンス成分しか記していない。本来、ＬＳＩリード端子の抵抗成分、チップ内部の電源配線抵抗分も存在するが、一般にインダクタンス成分の方が、電源電圧を変動させるのに支配的に働くため、抵抗成分を省略して考えても差し支えない。
【０００７】
例えば、ＬＳＩ出力回路９０３の出力が、ローレベルからハイレベルに変化した場合、負荷容量充電電流Ｉが、矢符９２０に示すように電源端子９１２から入ＬＳＩ出力回路９０３の電源系インダクタンス９０６と、ＬＳＩ出力回路９０３を通り、負荷容量９１０を充電するように流れる。この時、電源系のインダクタンス９０６によって、
Ｖｎ＝Ｌ（ΔＩ／Δｔ）
のノイズ電圧Ｖｎが、電源端子ＶＣＣ側のａ点に発生する。ここで、Ｌは、ＬＳＩパッケージのリードとワイヤ部分のインダクタンス成分であり、Δｔ時間の間に回路電流ＩはΔＩだけ急激に変化したとして近似している。
【０００８】
また、ａ点に発生した電源ＶＣＣ側の電圧ノイズは、電源間容量９０９によって、パッケージ内のＬＳＩチップのグラウンドＧＮＤ側のｂ点にもノイズを発生させる。
【０００９】
以上は、ＬＳＩ出力端子９１１のレベルが変化した場合に電源ラインに発生するノイズを説明したが、同様に、図１０に示すように、ＬＳＩ内部のディジタル回路ブロックが一斉に動作を開始したり、停止したりする際も、電源電流Ｉには、急激な電流変化が発生し、電源ラインに大きなノイズを発生させる。
【００１０】
図１０は、時刻ｔ１で、ＬＳＩ内部回路９０２が、パワーマネージメント制御信号９３０のクロックオン制御によって動作を開始し、時刻ｔ２で、クロックオフ制御によって動作を停止している様子を示している。Δｔ時間の間に回路電流ＩはΔＩだけ急激に変化したとすると、ノイズ電圧Ｖｎが、電源系のインダクタンス９０４によって、図９におけるｃ点に発生する。ＬＳＩ内部回路９０２が動作する場合は、グラウンドＧＮＤにも同様の回路電流が流れ、グラウンド系のインダクタンス９０５によって、図９におけるｄ点にノイズ電圧が発生する。
【００１１】
なお、図１０には、パワーマネージメント信号と、クロックの動作周波数と、回路電流Ｉと、電源端子の電位とグラウンドの電位とが示されている。
【００１２】
このようなＬＳＩ電源ラインのノイズは、その電源電圧の変動量が大きいと、入力信号のしきい値レベルを誤ったり、ＬＳＩ内部回路９０２の誤動作を引き起こしたりする要因となる。また、ＬＳＩ９００が急激な電流変化を起こすことにより発生するノイズは、プリント基板上の電源ラインから、電源回路の２次側のＤＣラインを通り１次側のＡＣラインに飛び移る。そして、セット製品のＡＣラインの電源ノイズを増加させる要因にもなり得る。
【００１３】
このような問題に対し、ＬＳＩから外部に放出する電源ラインノイズを低減させるための「ＬＳＩノイズ低減装置」がいくつか提案されてきた。
【００１４】
以下、この電源ラインノイズを低減するための従来技術として以下のような技術例があげられる。
【００１５】
特許公報第２６６２１５６号の「集積回路のノイズ低減装置」においては、集積回路の空きポートに、ノイズ低減用のバイパスコンデンサを実装することにより、電源ラインに発生するノイズを低減する方法が提案されている。（以下、これを第１の従来技術例とする。）
また、特許公報第２５４６１５５号の「出力回路」においては、ＬＳＩのアドレスバスやデータバス等の出力端子が一斉に変化する場合、その出力端子の同時変化により発生する電源ラインのノイズを問題視している。出力端子の変化本数を検出する比較器を設けておき、ある本数以上の出力端子が同時変化する場合には、メモリへのアクセスサイクルを１クロック引き延ばす。そして、引き延ばした１クロック期間を使い、時分割で出力端子を変化させることで、同時に変化する出力端子の本数を減らす方法が提案されている。（以下、これを第２の従来技術例とする。）
また、特開平１１―２９６２６８号の「集積回路のノイズ低減装置」においては、ＬＳＩの電源変動監視回路と、ダミーの電力消費回路をＬＳＩ内部に設け、消費電力変動に伴いダミー回路を動作させることで、消費電流を均一にする。（以下、これを第３の従来技術例とする。）
また、特開平１０―２０７８５９号の「消費電力制御方法、半導体集積回路装置およびマイクロプロセッサ」においては、ＢｉＣＭＯＳで構成された内部演算回路に流す定常的な直流電流を、回路電流の少ない低電力消費モードと、回路電流の多い動作モードとの間でなだらかに切り替える手段と、各演算実行を先行検出する検出手段を設けている。これにより、演算に先行し、所定の時間をかけて演算に必要な回路に対し回路電流を増加させて低電力消費モードから動作モードへ移行させる、あるいは、演算終了後に、所定の時間をかけて回路電流を減少させて動作モードから低電力消費モードへ移行させる、といった省電力制御方法を取り入れることで、電流の変化をなだらかなものとし、電流切り替え時の電源、グラウンドに発生するノイズを所望の大きさに抑制する方法を提案している。（以下、これを第４の従来技術例とする。）
【００１６】
【発明が解決しようとする課題】
近年、ＬＳＩの分野では、処理能力の向上とともに低消費電力であることが重要になってきている。マイクロプロセッサを内蔵した論理ＬＳＩでは、複数の機能ブロックごとにクロック制御回路を設け、クロックのオン／オフを制御する、あるいは、一部回路の供給電源を遮断することにより、低省電力を実現する手法が一般に使われている。
【００１７】
例えば、信号の変調機能と復調機能を併せ持つようなＬＳＩの場合、変調時には、復調用の機能ブロックへのクロックを停止しておくなど、信号処理に必要なブロックのみ動作させることにより、消費電力の低減を図ることができる。さらに、低消費電力を実現するために、使用しない機能ブロックの回路の電源を遮断する方法も公知である。
【００１８】
しかしながら、従来、これらの低消費電力手法を用いる際、低消費電力状態と通常動作状態の切り替え時に急激な電流変化が生じ、電源ラインノイズが発生するが、その発生ノイズ量を押さえるという対策は、従来ほとんどなされていない。
【００１９】
特に、ディジタル回路ブロックとアナログ回路ブロックを同一チップ上に形成するデジタル・アナログ混載ＬＳＩにおいては、アナログ回路ブロックへのノイズ混入を防ぐため、このようなディジタル回路ブロックのクロック制御時のノイズ発生量を低く押さえる必要があると言える。
【００２０】
また、ＬＳＩに低電圧を供給する電源回路は、一般にＤＣ−ＤＣコンバータを使って構成されるが、急激な電流変化に追従できずに、供給電圧がドロップすることは許されない。近年の高速なマイクロプロセッサでは、数十アンペアの電源電流を必要とすることもあり、電源回路には、急激な電流変化にも追従できる厳しい電源性能が要求され、コスト増加の一因にもなっている。
【００２１】
以下、ＬＳＩノイズ低減回路における従来技術例の課題を挙げる。
【００２２】
第１の従来技術例は、バイパスコンデンサを強化して電源ラインノイズの対策をしようとしているが、発生原因の急激な電流変化を低減させるような根本対策にはなっていない。
【００２３】
また、第２の従来技術例は、出力端子の同時変化に関する対策手法であり、ＬＳＩ内部論理回路の動作状態の切り替り時に発生する急激な電流変化を対策するものではない。
【００２４】
また、第３の従来技術例は、ＬＳＩ内部論理回路の動作状態の切り替り時に発生する電流の変動を補正するものであるが、ＬＳＩ内部の未使用の余りポートに無駄な電流を消費させて、急激な電流変化を対策するものであるため、今日の低消費電力ＬＳＩという実状にそぐわない。
【００２５】
また、第４の従来技術例は、差動型の論理回路やＢｉＣＭＯＳによる低振幅回路など直流電流を流すことを必要とする演算回路に対して開発された発明であり、定常的な直流電流が流れることのないＣＭＯＳに対して、適用することはできない。
【００２６】
以上のようにいずれも、ディジタル回路ブロックのクロックを停止するという、ＣＭＯＳディジタル回路ブロックで一般的に行われている省電力手法に対し、効果的なノイズを低減する手法とは言えない。
【００２７】
また、今日の大規模ＬＳＩでは、ＣＭＯＳディジタル回路ブロックとＣＭＯＳアナログ回路ブロックが同一チップ上に形成されたデジタル・アナログ混載ＬＳＩが主流となってきた。このようなＬＳＩでは、ディジタル回路ブロックのノイズがアナログ回路ブロックの誤動作を引き起こさないようディジタル回路ブロックの発生ノイズ量を低く押さえることが極めて大切である。
【００２８】
このような課題に鑑み、本発明は、省電力化のためディジタル回路ブロックのクロックを動作状態から停止させる、あるいは、停止状態から動作させるといった省電力機能を有するＬＳＩにおいて、ディジタル回路ブロックに発生する電流ノイズを押さえ、アナログ回路ブロックへのノイズの影響を減らすことができるクロック制御回路および、それを備えたディジタル回路システムを提供することを目的とする。
【００２９】
【課題を解決するための手段】
本発明の請求項１記載のクロック制御回路は、省電力制御を行うためのパワーマネージメント信号の状態が切り替わる時に省電力制御の対象となるディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させるもので、入力クロックを間引いてディジタル回路ブロックへ供給するクロック間引き用の論理ゲート手段と、パワーマネージメント信号を受けて、パワーマネージメント信号の状態が切り替わる時に入力クロックの間引き量を段階的に変化させるクロック間引きゲート信号を生成して論理ゲート手段へ与える間引きゲート信号生成手段とを備えている。
【００３０】
そして、間引ゲート信号生成手段は、パワーマネージメント信号の状態が通常動作モードからパワーセーブモードへ切り替わる時にはディジタル回路ブロックへ供給されるクロックの周波数が段階的に減少するように入力クロックの間引き量を変化させ、パワーマネージメント信号の状態がパワーセーブモードから通常動作モードへ切り替わる時にはディジタル回路ブロックへ供給されるクロックの周波数が段階的に増加するように入力クロックの間引き量を変化させるようにしている。
【００３１】
この構成によれば、パワーマネージメント信号の状態が通常動作モードからパワーセーブモードへ切り替わる時にはディジタル回路ブロックへ供給されるクロックの周波数が段階的に減少するように入力クロックの間引き量を変化させ、パワーマネージメント信号の状態がパワーセーブモードから通常動作モードへ切り替わる時にはディジタル回路ブロックへ供給されるクロックの周波数が段階的に増加するように入力クロックの間引き量を変化させるので、省電力化のためディジタル回路のクロックを動作状態から停止させる、あるいは、停止状態から動作させるといった省電力機能を有するＬＳＩにおいて、ディジタル回路に発生する電流ノイズを押さえ、アナログ回路ブロックへのノイズの影響を減らすことができる。
【００３２】
本発明の請求項２記載のクロック制御回路は、請求項１記載のクロック制御回路において、ディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させるためのクロック間引きゲート信号の生成パターンを予め記憶できるレジスタを設けて、レジスタに記憶した生成パターンを基に間引きゲート信号生成手段でクロック間引きゲート信号を生成することにより、クロックの周波数変化の割合をプログラマブルとしている。
【００３３】
この構成によれば、クロックの周波数変化の割合をプログラマブルとしているので、ノイズの発生状況に応じてクロックの周波数変化の割合を最適に設定することができ、アナログ回路ブロックへのノイズの影響を効果的に減らすことができる。
【００３４】
本発明の請求項３記載のクロック制御回路は、省電力制御を行うためのパワーマネージメント信号の状態が切り替わる時に省電力制御の対象となるディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させるもので、入力クロックを分周してディジタル回路ブロックへ供給するクロック分周手段と、パワーマネージメント信号を受けて、パワーマネージメント信号の状態が切り替わる時にクロック分周手段の分周比を段階的に変化させる分周比制御信号を生成してクロック分周手段へ与える分周比制御手段とを備えている。
【００３５】
そして、分周比制御手段は、パワーマネージメント信号の状態が通常動作モードからパワーセーブモードへ切り替わる時にはディジタル回路ブロックへ供給されるクロックの周波数が段階的に減少するようにクロック分周手段の分周比を変化させ、パワーマネージメント信号の状態がパワーセーブモードから通常動作モードへ切り替わる時にはディジタル回路ブロックへ供給されるクロックの周波数が段階的に増加するようにクロック分周手段の分周比を変化させるようにしている。
【００３６】
この構成によれば、パワーマネージメント信号の状態が通常動作モードからパワーセーブモードへ切り替わる時にはディジタル回路ブロックへ供給されるクロックの周波数が段階的に減少するようにクロック分周手段の分周比を変化させ、パワーマネージメント信号の状態がパワーセーブモードから通常動作モードへ切り替わる時にはディジタル回路ブロックへ供給されるクロックの周波数が段階的に増加するようにクロック分周手段の分周比を変化させるので、省電力化のためディジタル回路のクロックを動作状態から停止させる、あるいは、停止状態から動作させるといった省電力機能を有するＬＳＩにおいて、ディジタル回路に発生する電流ノイズを押さえ、アナログ回路ブロックへのノイズの影響を減らすことができる。
【００３７】
本発明の請求項４記載のクロック制御回路は、請求項３記載のクロック制御回路において、ディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させるための分周比制御信号の生成パターンを予め記憶できるレジスタを設けて、レジスタに記憶した生成パターンを基に分周比制御手段で分周比制御信号を生成することにより、クロックの周波数変化の割合をプログラマブルとしている。
【００３８】
この構成によれば、クロックの周波数変化の割合をプログラマブルとしているので、ノイズの発生状況に応じてクロックの周波数変化の割合を最適に設定することができ、アナログ回路ブロックへのノイズの影響を効果的に減らすことができる。
【００３９】
本発明の請求項５記載のクロック制御回路は、省電力制御を行うためのパワーマネージメント信号の状態が切り替わる時に省電力制御の対象となるディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させるもので、位相比較器とチャージポンプと電圧制御発振器と帰還分周器で構成されたＰＬＬ回路を内蔵してディジタル回路ブロックへクロックを供給する源クロック発生手段と、省電力制御を行うためのパワーマネージメント信号を受けて、パワーマネージメント信号の状態が切り替わる時に帰還分周器の分周比を段階的に変化させる分周比制御信号を生成して帰還分周器へ与える分周比制御手段とを備えている。
【００４０】
そして、分周比制御手段は、パワーマネージメント信号の状態が通常動作モードからパワーセーブモードへ切り替わる時にはディジタル回路ブロックへ供給されるクロックの周波数が段階的に減少するように帰還分周器の分周比を変化させ、パワーマネージメント信号の状態がパワーセーブモードから通常動作モードへ切り替わる時にはディジタル回路ブロックへ供給されるクロックの周波数が段階的に増加するように帰還分周器の分周比を変化させるようにしている。
【００４１】
この構成によれば、パワーマネージメント信号の状態が通常動作モードからパワーセーブモードへ切り替わる時にはディジタル回路ブロックへ供給されるクロックの周波数が段階的に減少するように帰還分周器の分周比を変化させ、パワーマネージメント信号の状態がパワーセーブモードから通常動作モードへ切り替わる時にはディジタル回路ブロックへ供給されるクロックの周波数が段階的に増加するように帰還分周器の分周比を変化させるので、省電力化のためディジタル回路のクロックを動作状態から停止させる、あるいは、停止状態から動作させるといった省電力機能を有するＬＳＩにおいて、ディジタル回路に発生する電流ノイズを押さえ、アナログ回路ブロックへのノイズの影響を減らすことができる。
【００４２】
本発明の請求項６記載のクロック制御回路は、請求項５記載のクロック制御回路において、ディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させるための分周比制御信号の生成パターンを予め記憶できるレジスタを設けて、レジスタに記憶した生成パターンを基に分周比制御手段で分周比制御信号を生成することにより、クロックの周波数変化の割合をプログラマブルとしている。
【００４３】
この構成によれば、クロックの周波数変化の割合をプログラマブルとしているので、ノイズの発生状況に応じてクロックの周波数変化の割合を最適に設定することができ、アナログ回路ブロックへのノイズの影響を効果的に減らすことができる。
【００４４】
本発明の請求項７記載のディジタル回路システムは、省電力制御の対象とならない第１のディジタル回路ブロックと、省電力制御の対象となる第２のディジタル回路ブロックと、省電力制御を行うためのパワーマネージメント信号の状態が切り替わる時に第２のディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させるクロック制御回路と、クロック制御回路が第２のディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させている期間を示すクロック可変中信号を生成するクロック可変中信号生成手段とを備えている。
【００４５】
クロック制御回路は、入力クロックを間引いて第２のディジタル回路ブロックへ供給するクロック間引き用の論理ゲート手段と、パワーマネージメント信号を受けて、パワーマネージメント信号の状態が切り替わる時に入力クロックの間引き量を段階的に変化させるクロック間引きゲート信号を生成して論理ゲート手段へ与える間引きゲート信号生成手段とを有している。
【００４６】
また、間引きゲート信号生成手段は、パワーマネージメント信号の状態が通常動作モードからパワーセーブモードへ切り替わる時には第２のディジタル回路ブロックへ供給されるクロックの周波数が段階的に減少するように入力クロックの間引き量を変化させ、パワーマネージメント信号の状態がパワーセーブモードから通常動作モードへ切り替わる時には第２のディジタル回路ブロックへ供給されるクロックの周波数が段階的に増加するように入力クロックの間引き量を変化させるようにしている。
【００４７】
また、第２のディジタル回路ブロックはクロック可変中信号が有効な期間はクロックのみが供給された状態で動作を停止している。
【００４８】
この構成によれば、請求項１記載のクロック制御回路と同様の作用を奏する。他に、第２のディジタル回路ブロックがクロック可変中信号が有効な期間は動作を停止しているので、クロックの周波数制御に伴って第１および第２のディジタル回路ブロック間の信号のやりとりに矛盾が生じるのを防止することができる。
【００４９】
本発明の請求項８記載のディジタル回路システムは、省電力制御の対象とならない第１のディジタル回路ブロックと、省電力制御の対象となる第２のディジタル回路ブロックと、省電力制御を行うためのパワーマネージメント信号の状態が切り替わる時に第２のディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させるクロック制御回路と、クロック制御回路が第２のディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させている期間を示すクロック可変中信号を生成するクロック可変中信号生成手段とを備えている。
【００５０】
クロック制御回路は、入力クロックを分周して第２のディジタル回路ブロックへ供給するクロック分周手段と、パワーマネージメント信号を受けて、パワーマネージメント信号の状態が切り替わる時にクロック分周手段の分周比を段階的に変化させる分周比制御信号を生成してクロック分周手段へ与える分周比制御手段とを有している。
【００５１】
また、分周比制御手段は、パワーマネージメント信号の状態が通常動作モードからパワーセーブモードへ切り替わる時には第２のディジタル回路ブロックへ供給されるクロックの周波数が段階的に減少するようにクロック分周手段の分周比を変化させ、パワーマネージメント信号の状態がパワーセーブモードから通常動作モードへ切り替わる時には第２のディジタル回路ブロックへ供給されるクロックの周波数が段階的に増加するようにクロック分周手段の分周比を変化させるようにしている。
【００５２】
また、第２のディジタル回路ブロックはクロック可変中信号が有効な期間はクロックのみが供給された状態で動作を停止している。
【００５３】
この構成によれば、請求項３記載のクロック制御回路と同様の作用を有する。他に、第２のディジタル回路ブロックがクロック可変中信号が有効な期間は動作を停止しているので、クロックの周波数制御に伴って第１および第２のディジタル回路ブロック間の信号のやりとりに矛盾が生じるのを防止することができる。
【００５４】
本発明の請求項９記載のディジタル回路システムは、省電力制御の対象とならない第１のディジタル回路ブロックと、省電力制御の対象となる第２のディジタル回路ブロックと、省電力制御を行うためのパワーマネージメント信号の状態が切り替わる時に第２のディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させるクロック制御回路と、クロック制御回路が第２のディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させている期間を示すクロック可変中信号を生成するクロック可変中信号生成手段とを備えている。
【００５５】
クロック制御回路は、位相比較器とチャージポンプと電圧制御発振器と帰還分周器で構成されたＰＬＬ回路を内蔵して省電力制御の対象となるディジタル回路ブロックへクロックを供給する源クロック発生手段と、省電力制御を行うためのパワーマネージメント信号を受けて、パワーマネージメント信号の状態が切り替わる時に帰還分周器の分周比を段階的に変化させる分周比制御信号を生成して帰還分周器へ与える分周比制御手段とを有している。
【００５６】
分周比制御手段は、パワーマネージメント信号の状態が通常動作モードからパワーセーブモードへ切り替わる時には第２のディジタル回路ブロックへ供給されるクロックの周波数が段階的に減少するように帰還分周器の分周比を変化させ、パワーマネージメント信号の状態がパワーセーブモードから通常動作モードへ切り替わる時には第２のディジタル回路ブロックへ供給されるクロックの周波数が段階的に増加するように帰還分周器の分周比を変化させるようにしている。
【００５７】
また、第２のディジタル回路ブロックはクロック可変中信号が有効な期間はクロックのみが供給された状態で動作を停止している。
【００５８】
この構成によれば、請求項５のクロック制御回路と同様の作用を有する。他に、第２のディジタル回路ブロックがクロック可変中信号が有効な期間は動作を停止しているので、クロックの周波数制御に伴って第１および第２のディジタル回路ブロック間の信号のやりとりに矛盾が生じるのを防止することができる。
【００５９】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の請求項１に記載されている、第１の実施の形態について説明する。図１は、本発明の第１の実施の形態におけるクロック制御回路を含むＬＳＩ（ディジタル回路システム）の概略ブロック図である。
【００６０】
図１において、ＬＳＩ１００は、デジタル・アナログ混載ＬＳＩであり、ディジタル回路ブロック（Ａ）１０２と、ディジタル回路ブロック（Ｂ）１０３と、アナログ回路ブロック１０４とが、同一チップ上に形成されている。ＬＳＩ１００上には、他に、源クロック発生回路１０５、間引ゲート信号生成回路１０１などが形成されている。
【００６１】
源クロック発生回路１０５は、発振子を用いた自励発振回路、あるいはＰＬＬ回路などで構成されており、ＬＳＩ１００の内部の各回路にクロックを供給する。源クロック発生回路１０５から出力される源クロック１０８は、論理ゲート回路１０６を通過した後、ゲート制御後クロック１１０としてディジタル回路ブロック（Ａ）１０２に供給される。同様に、源クロック１０８は、バッファ回路１０７を通過した後、クロック１１１としてディジタル回路ブロック（Ｂ）１０３に供給される。論理ゲート回路１０６は、間引ゲート信号生成回路１０１から与えられる間引ゲート信号１０９によって制御される。
【００６２】
ディジタル回路ブロック（Ａ）１０２は、省電力制御の対象であり、源クロック発生回路１０５から供給される源クロック１０８は、論理ゲート回路１０６によってゲート制御され、低消費電力モードでは、ゲート制御後クロック１１０は停止される。また、ディジタル回路ブロック（Ｂ）１０３は、省電力制御の対象ではなく、常時、源クロック発生回路１０５から源クロック１０８が供給される。バッファ回路１０７は、論理ゲート回路１０６と同じ遅延時間を持ち、ディジタル回路ブロック（Ａ）１０２に供給するゲート制御後クロック１１０と、ディジタル回路ブロック（Ｂ）１０３に供給するクロック１１１の間でのクロックスキューを調整するためのバッファである。
【００６３】
なお、ＬＳＩ１００が外部発振器などからクロックをもらって動作する場合、源クロック発生回路１０５は、特に必要でなく、外部発振器から供給されるクロックを受け取るクロック入力端子があればよい。
【００６４】
図２は、図１における間引ゲート信号生成回路１０１の具体的回路例を示す図であり、図３、図４は、図１、図２における動作タイミング図である。
【００６５】
図２において、パワーマネージメント制御信号２０１は、エッジ検出部２０２に入力される。エッジ検出部２０２から出力されるカウンタ部制御信号２０３は、カウンタ部２０４の動作状態を制御する。ゲートパターン生成部２０６は、カウンタ部２０４からのカウント値２０５を受けて、クロックゲート信号２０７を生成する。
【００６６】
ゲートパターン生成部２０６は、組み合わせ回路で構成されているので、出力されるクロックゲート信号２０７には、ハザードを生じることがある。フリップフロップ２０８は、クロック２１４のタイミングで出力を変化させることにより、クロックゲート信号２０７上のハザードを除去するためのフリップフロップである。
【００６７】
ハザードが除去されたクロックゲート信号２０９は、遅延回路部２１０を通った後、論理ゲート回路２１２（論理ゲート回路１０６に対応する）に入力される。この場合、クロックゲート信号２１１が源クロック発生回路２１５から出力されるクロック２１４をゲート制御する際にゲート制御後クロック２１６にハザードがのらないようなタイミングで、遅延回路部２１０は、クロックゲート信号２０９を遅延させ、クロックゲート信号２１１を生成する。図２では、例としてクロック２１４の立ち下がりエッジで動作するフリップフロップを用いて、半周期遅らせることで、ゲート制御後クロック２１６にハザードが生じないタイミングとしている。
【００６８】
ここで、図２の回路の動作を図３および図４を参照しながら説明する。図３には、源クロック３００と、パワーマネージメント制御信号３０１と、カウンタ２０４の出力であるカウント値３０２と、ゲートパターン生成部２０６の出力であるクロックゲート信号３０３と、フリップフロップ２０９の出力であるクロックゲート信号３０４と、遅延回路部２１０の出力であるクロックゲート信号３０５と、論理ゲート回路２１２の出力であるゲーテッドクロック３０６とが示されている。
【００６９】
図４には、源クロック４００と、パワーマネージメント制御信号４０１と、カウンタ２０４の出力であるカウント値４０２と、ゲートパターン生成部２０６の出力であるクロックゲート信号４０３と、フリップフロップ２０９の出力であるクロックゲート信号４０４と、遅延回路部２１０の出力であるクロックゲート信号４０５と、論理ゲート回路２１２の出力であるゲーテッドクロック４０６とが示されている。
【００７０】
図３の（Ａ）点では、パワーマネージメント制御信号３０１の立ち上がりエッジを起点として、低消費電力モードへの移行を開始した動作を示している。カウンタ部のカウント値３０２は、カウンタ部制御信号２０３によってカウントアップ動作が開始される。ゲートパターン生成部２０６は、カウント値３０２が小さい場合は、ほぼ全クロックを通過させるクロックゲート信号３０３を生成するが、カウント値３０２が大きくなってくると、次第に通過できるクロックを減らして行き、カウント値３０２が最大値Ｎになると、完全にクロックを停止させる。
【００７１】
また逆に、図４の（Ｂ）点では、パワーマネージメント制御信号４０１の立ち下がりエッジを起点として、通常動作モードへの復帰を開始した動作を示している。カウンタ部のカウント値４０２は、カウンタ部制御信号２０３によってカウントダウン動作が開始される。ゲートパターン生成部２０６は、カウント値４０２が大きい場合は、ほとんどのクロックをゲートするクロックゲート信号４０３を生成するが、カウント値４０２が小さくなってくると、次第に通過できるクロックを増やし、カウント値が０になると、全クロックを通過させる。
【００７２】
図３や図４の実施の形態のタイミング図では、源クロックの周波数が、３３ＭＨｚであるとすると、図３の（Ｃ）に図示した区間では、２回に１回の割合でクロックが出るため、１６．５ＭＨｚの周波数に相当する。同様に、（Ｄ）に図示した区間では、３回に１回の割合でクロックが出るため、１１ＭＨｚの周波数に相当し、以下、段階的に周波数が下がっていき、最終的に常時クロックが出ていない状態の０ＭＨｚとなる。
【００７３】
図５は、本実施の実施の形態におけるノイズ低減効果を模式的に示した図であり、従来例の図１０に対応する図であり、パワーマネージメント信号と、クロックの動作周波数と、回路電流Ｉと、電源端子の電位とグラウンドの電位とが示されている。時刻ｔ１で、ＬＳＩ内部回路が、パワーマネージメント制御信号９３０のクロックオン制御によって動作を開始し、時刻ｔ２で、クロックオフ制御によって動作を停止している様子を示している。
【００７４】
この実施の形態では、段階的に供給するクロックの周波数を上げる、または、下げるといった操作を行っているため、回路電流の変化の割合は緩やかになり、発生するノイズ電圧も小さくなる。
【００７５】
この効果は、特にＣＭＯＳディジタル回路ブロックとＣＭＯＳアナログ回路ブロックが同一チップ上に形成されたデジタル・アナログ混載の大規模ＬＳＩにおいて、ディジタル回路のノイズがアナログ回路ブロックの誤動作を引き起こさないようなノイズ低減効果に有効である。
【００７６】
一般に、ディジタル回路であれば、クロックに同期して内部のフリップフロップが一斉に動作するため、クロックを間引いても、一つのクロック当りに流れる電流量は変わらない。しかし、数十クロックの期間をかけて、段階的に供給するクロックの周波数を変化させるため、電流変化の割合は緩やかになり、周波数成分に分解して考えると、アナログ回路ブロックにノイズとして影響を与えやすい数百ＫＨｚなどのノイズ成分の低減に有効に働く。
【００７７】
（第２の実施の形態）
以下、本発明の請求項２に記載されている、実施の形態について説明する。図６は、本発明の第２の実施の形態のクロック制御回路の要部の構成を示すブロック図である。図６において、ゲートパターン発生回路２０６には、設定レジスタ６０１が接続されている。
【００７８】
設定レジスタ６０１には、同一のＬＳＩ上に形成されているマイクロコントローラなどから、供給するクロックの周波数を段階的に変化させる際のクロック間引きパターンを設定できる。周波数変化の割合をプログラマブルとすることで、動作周波数や動作回路の規模に応じた最適なパターン値を事前の実験などによって求めて、そのパターン値を使用してノイズ低減効果をあげることができる。
【００７９】
上記以外の構成および作用効果は第１の実施の形態と同様である。
【００８０】
（第３の実施の形態）
以下、本発明の請求項７に記載されている、第３の実施の形態のディジタル回路システムについて説明する。このディジタル回路システムは、例えば、第１の実施の形態で示したクロック制御回路を含んで構成されるものである。第１の実施の形態に代えて、他の実施の形態のクロック制御回路を含んで構成することも可能である。
【００８１】
ＬＳＩ内部において、常時クロックを供給しており、省電力制御の対象にならない回路ブロックと、クロックをＯＮ／ＯＦＦ制御する回路ブロックが混在している場合には、省電力制御の対象となるディジタル回路ブロックに供給するクロックが遅くなるために、両ブロック間の信号のやりとりに矛盾が生じないよう配慮する必要がある。
【００８２】
図７の光ディスクからの信号再生や信号記録を行う光ディスクコントローラ用ＬＳＩ７０１への適用例を用いて、省電力制御の対象となるディジタル回路ブロックへのクロック供給を停止する際、または供給を再開する際の回路動作説明をする。
【００８３】
まず、ディスク記録時の信号の流れに沿って、ＬＳＩ７０１の動作の概要を説明する。光ディスク装置７０２で光ディスク７２１に記録しようとするデータは、ホストコンピュータ７１５から、ホスト転送回路７１１によって、ＤＭＡ／バス制御回路７０８を介して、ワークメモリ（バッファメモリ）７０９にいったん格納される。パリティ生成回路７１０は、ワークメモリ７０９上の記録データを読み出し、そのデータをもとにパリティ情報の生成を行い、これを再度ワークメモリ７０９に格納する。フォーマット制御回路７０７は、ワークメモリ７０９上の記録データとパリティデータとを読み出し、変調処理を行い、記録補償回路７１２に送る。
【００８４】
一般に、記録型の光ディスク装置７０２においては、光ディスク７２１に記録するマーク長と直前のスペース長の組み合わせや、ディスクの線速度に応じて、記録するためのレーザパワーを制御する必要がある。記録補償回路７１２は、これらの記録特性を変動させる要因を補正する処理を行い、レーザダイオード７１６の発光パターン信号７０４を生成する。この信号は、レーザダイオードドライバ７１７に送られ、レーザダイオード７１６を駆動し、光ディスク７２１への書き込みが行われる。
【００８５】
記録用の光ディスク７２１では、記録クロック（チャネルクロック）のＮ分周に相当する周期でトラックが微小にウォブリングされており、記録時には、このウォブル信号７０５をもとに記録クロックを生成することで、シーク後などにディスクのトラックの線速度が変化しても、ディスクの回転速度が安定するのを待たずに記録を開始することのできるジッタフリー記録方式が採用されている。
【００８６】
記録クロックの生成は、Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ回路（以後、ＰＬＬ回路と略記する）を用い、ウォブル信号７０５を１８６逓倍して行われるが、光ディスク７２１に形成される記録マークの形状誤差を最小にするため、そのウォブルＰＬＬ回路７１３には、アナログ回路ブロックとして、厳しいジッター特性が要求される。
【００８７】
ＬＳＩ７０１において、光ディスク７２１に記録動作を行っている最中にクロックを停止させて低消費電力モードに移行することが可能なブロックは、パリティ生成回路７１０と、マイクロコントローラ７０６の２つである。フォーマット制御回路７０７は、連続してワークメモリ７０９から記録データとパリティ情報を取り出して変調動作を行い、記録補償回路７１２にデータ転送する必要があるため、停止できない。また、ホスト転送回路７１１も不定期にホストＰＣ７１５から記録データが転送されてくるため、停止できない。
【００８８】
マイクロコントローラ７０６は、ＬＳＩ７０１の全体制御を行うが、割り込み信号駆動で動作するため、常時クロックを供給する必要がない。割り込み処理以外の期間は、クロックを停止させて低消費電力モード状態とし、割り込み要求信号が来た場合のみ、クロックを再供給して動作を再開し、要求された割り込み処理を行う。割り込み処理完了後は、再び、クロックを停止させて低消費電力モード状態に入る。
【００８９】
ＤＶＤの記録用の光ディスクでは、１６セクタ分のディスクごとにパリティ情報を付加する処理が行われる。
【００９０】
パリティ生成回路７１０は、ワークメモリ７０９上の１６セクタ分の記録データを読み出し、そのデータをもとにパリティ情報の生成を行い、これを再度ワークメモリ７０９に格納するが、１６セクタ分のパリティ情報の生成が所定の時間内に収まれば良い。通常、ディスクの回転速度ムラを吸収するために、パリティ生成回路７１０は、所定の時間内よりも早くパリティ情報を生成し終わるようマージンをもって設計されているので、残った処理時間は、クロック供給を停止し、低消費電力モードに移行させても差し支えない。
【００９１】
７０３は光ディスク装置７０２から出力される再生信号である。７１６は図１で説明したようなクロック制御回路であるが、以下に説明するような点が図１のものとは異なる。
【００９２】
図７のＬＳＩ７０１への適用例では、上記のマイクロコントローラ７０６と、パリティ生成回路７１０は、省電力制御の対象となるディジタル回路ブロックであり、段階的に周波数を変化させながら、クロック供給を停止あるいはクロック供給を再開するといった制御を行う。それ以外の回路ブロック、ホスト転送回路７１１、ＤＭＡ／バス制御回路７０８、ワークメモリ７０９、パリティ生成回路７１０、フォーマット制御回路７０７、記録補償回路７１２などは、省電力制御の対象とならないディジタル回路ブロックであり、常時、クロックが供給され動作している。
【００９３】
パリティ生成回路７１０は、ＤＭＡ／バス制御回路７０８に接続され、ワークメモリ７０９へのリードライト動作を行うことによりデータ処理を行う。パリティ生成回路７１０がリード動作を行う際は、リード要求信号をＤＭＡ／バス制御回路７０８に送り、リード応答信号と同時にリードデータをＤＭＡ／バス制御回路７０８から受け取って、一連のリード動作を完了する。ライト動作を行う際も同様に、ライト要求信号とライトデータをＤＭＡ／バス制御回路７０８に送り、ライト応答信号をＤＭＡ／バス制御回路７０８から受け取って、一連のライト動作を完了する。
【００９４】
上記のようにパリティ生成回路７１０は、他の回路ブロックに要求信号を出す側の回路ブロックであるので、パリティ生成処理が完了した残りの期間は、クロックを停止させて低消費電力モード移行することは何の矛盾も生じない。さらに、このモード移行の際に、段階的に供給するクロックを間引く操作を行っても、ＤＭＡ／バス制御回路７０８に要求信号を出さない限り、遷移中の動作は保証される。なお、パリティ生成回路７１０を低消費電力モードに入れる操作、あるいは、低消費電力モードから復帰させる操作は、ＬＳＩ７０１の全体制御を行うマイクロコントローラ７０６がパワーマネージメント信号を操作し行う。
【００９５】
同様にマイクロコントローラ７０６は、割り込み信号が入力された場合、パワーマネージメント信号がＯＦＦに遷移するよう設計されている。マイクロコントローラ７０６にクロックが供給され、動作を再開し、必要な割りこみ処理が完了すれば、パワーマネージメント信号を操作し、徐々にクロックを停止させて低消費電力モード移行する。
【００９６】
以上のようなマイクロコントローラ７０６がパワーマネージメント制御する例の場合、問題は生じない。しかし、ディジタル回路システムの構成によっては、省電力制御の対象とならないディジタル回路ブロックに比べ、省電力制御の対象となるディジタル回路ブロックに供給するクロックが遅くなるために、両ブロック間の信号のやりとりに矛盾が生じる場合もある。
【００９７】
図８の例では、常時クロックが供給されている場合は、１クロック幅のリード要求信号（Ａ）を出力する（図８（ｂ））が、クロックが間引かれて供給されている場合は、２クロック幅に相当するリード要求信号（Ｂ）が出力されてしまった（図８（ｉ））例を示している。
【００９８】
なお、図８（ａ）〜（ｄ）には、常時クロックが供給されている場合の各部のタイミング図を示しており、（ａ）はクロック、（ｂ）はリード要求、（ｃ）はリード応答、（ｄ）はリードデータである。また、図８（ｅ）〜（ｋ）には、クロック可変を行っている場合の各部のタイミング図を示しており、（ｅ）はクロック、（ｆ）はカウンタのカウント値、（ｇ）はゲーテッドクロック、（ｈ）はクロック可変中信号、（ｉ）はリード要求、（ｊ）はリード応答、（ｋ）はリードデータである。
【００９９】
図８のタイミング例における（ａ）〜（ｄ）、（ｅ）〜（ｋ）の各信号について、図７のＬＳＩ７０１の例にあてはめて説明する。リード要求信号（ｂ）、（ｉ）は、パリティ生成回路７１０から出力され、ＤＭＡ／バス制御回路７０８へ与えられる信号である。リード応答信号（ｃ）、（ｊ）は、リード要求信号（ｂ）、（ｉ）に応答して、ＤＭＡ／バス制御回路７０８からパリティ生成回路７１０へ返される信号である。この際、ワークメモリ７０９から読み出されたデータは、リードデータ（ｄ）、（ｋ）として、ＤＭＡ／バス制御回路７０８からパリティ生成回路７１０に渡される。また、ゲーテッドクロック（ｇ）やクロック可変中信号（ｈ）などは、クロック制御回路７１６から出力され、パリティ生成回路７１０へ与えられる。
【０１００】
図７のＬＳＩ７０１の動作を説明する際述べたように、パリティ生成回路７１０は、所定の時間内において、パリティ情報を生成し終わった残りの処理時間は、クロック供給を停止され低消費電力モードに移行する。本発明では、段階的にクロックの周波数を変化させながらクロック供給を行い、低消費電力モードから通常動作モードに移行するが、このクロック可変制御を伴うモード移行期間中に、通常、１クロック幅であるべきリード要求信号（Ａ）が、２クロック幅に相当するリード要求信号（Ｂ）として出力される場合があり得る。
【０１０１】
このような場合に対応するため、本発明での請求項７に記載のディジタル回路システムでは、クロック可変中信号が有効な期間は、省電力制御の対象となるディジタル回路ブロックにはクロックが供給されているが、動作を停止した状態とし、クロック可変中信号が無効になってから、リード要求信号（Ｂ）を出力して、通常の動作を開始する。
【０１０２】
図１１は、クロック可変中信号が有効な期間、省電力対象となるディジタル回路ブロックの動作を停止させている回路構成例を説明する図である。図１１における回路例では、主に制御回路部１５５と、演算回路部１５６から構成されている。さらに、制御回路部１５５は、論理回路およびフリップフロップからなる回路１５８と、リード要求生成フリップフロップ１５９から構成されている。
【０１０３】
ゲーテッドクロック（ｇ）１５０は、制御回路部１５５、演算回路部１５６、リードデータラッチ部１５７に供給されている。制御回路部１５５では、リード要求信号（ｉ）１５２を生成するが、論理回路およびフリップフロップ１５８でタイミングをつくられた後、一度、リード要求生成フリップフロップ１５９を通過してから出力される。
【０１０４】
リード応答信号（ｊ）１５４は、リードデータラッチ部１５７と、制御回路部１５５に入力されている。リード要求信号（ｉ）１５２に応答して読み出されたリードデータ（ｋ）１５３は、リード応答信号（ｊ）１５４とともに、リードデータラッチ部１５７に返され、リード応答信号（ｊ）が有効となるタイミングでリードデータ（ｋ）１５３がいったんラッチされる。そして、読み出されたリードデータは、演算回路部１５６で処理される。また、制御回路部１５５は、リード応答信号（ｊ）１５４が送られて来ることで、リードデータが読み込まれたタイミングを知り、次の処理ステートに移ることができる。
【０１０５】
クロック可変中信号（ｈ）１５１は、論理反転された後、制御回路部１５５に接続され、論理回路およびフリップフロップからなる回路１５８と、リード要求生成フリップフロップ１５９へのイネーブル端子に供給されている。クロック可変中信号（ｈ）１５１が有効な期間、制御回路部１５５は、クロックを供給されているが、動作が停止した状態となる。リード要求信号（ｉ）１５２は、クロック可変中信号（ｈ）１５１が有効でなくなってから始めて、有効になることができる。
【０１０６】
このようにクロック可変制御を伴うモード移行期間中に、通常、１クロック幅であるべきリード要求信号が、２クロック幅以上に相当するリード要求信号として出力されないよう制御をかけるのが、クロック可変中信号（ｈ）１５１である。
【０１０７】
なお、本発明の各実施の形態では、ノイズ低減回路としてのクロック回路と、省電力制御の対象となるディジタル回路ブロックと、省電力制御の対象とならないディジタル回路ブロックなどが、同一のＬＳＩ上に形成されているものとして説明してきたが、必ずしも、同一のＬＳＩ上に形成されている必要はなく、個別のＬＳＩで実現され、それらを同一のプリント基板上に実装したディジタル回路システムにも同様に適用される。
【０１０８】
（第４の実施の形態）
以下、本発明の請求項３に記載されている、実施の形態について説明する。図１２は、本発明における第４の実施の形態におけるクロック制御回路を含むＬＳＩ（ディジタル回路システム）の概略ブロック図である。
【０１０９】
図１２において、ＬＳＩ１００は、デジタル・アナログ混載ＬＳＩであり、ディジタル回路ブロック（Ａ）１０２と、ディジタル回路ブロック（Ｂ）１０３と、アナログ回路ブロック１０４が、同一チップ上に形成されている。ＬＳＩ１００上には、他に、源クロック発生回路１０５、クロック分周比可変回路１２０などが形成されている。源クロック発生回路１０５から出力されるクロック１０８は、クロック分周比可変回路１２０を通過した後、クロック（Ａ）１２１としてディジタル回路ブロック（Ａ）１０２に入る。
【０１１０】
ディジタル回路ブロック（Ａ）１０２は、省電力制御の対象であり、パワーマネージメント制御信号１１２に従い、クロック分周比可変回路１２０からクロック（Ａ）１２１を供給される。また、ディジタル回路ブロック（Ｂ）１０３は、省電力制御の対象ではなく、同様にクロック分周比可変回路１２０からクロック（Ｂ）１２２を供給されるが、そのクロックは、常時、供給されている。
【０１１１】
図１３は、図１２におけるクロック分周比可変回路１２０の具体的回路例を示す図であり、図１４は、図１２、図１３における動作タイミング図である。図１３において、パワーマネージメント制御信号２０１から、カウンタ部２０４に至る動作は、図２を用いて説明した第１の実施の形態と同じである。分周比生成部２２０は、カウンタ部２０４からのカウント値２０５を受けて、クロック分周比信号２２１を生成する。クロック分周器２２２は、源クロック発生回路１０５からのクロックを、クロック分周比信号２２１に対応した値で分周する。
【０１１２】
ここで、図１３の回路の動作を図１４を参照しながら説明する。図１４には、源クロック３２０と、パワーマネージメント制御信号３２１と、カウンタ部２０４の出力であるカウント値３２２と、分周比生成部２２０の出力であるクロック分周比信号３２３と、クロック分周器２２２の出力であるクロック（Ａ）３２４と、クロック（Ｂ）３２５とが示されている。
【０１１３】
図１４の（Ａ）点では、パワーマネージメント制御信号３２１の立ち上がりエッジを起点として、低消費電力モードへの移行を開始した動作を示している。カウンタ部のカウント値３２２は、カウンタ部制御信号２０３によってカウントアップ動作が開始される。分周比生成部２２０は、カウント値３２２が小さい場合は、クロック分周比信号３２３も小さいが、カウント値３２２が大きくなってくると、次第にクロックの分周比を大きくする。そして、カウント値３２２が最大値Ｎになると、クロック分周比信号３２３の値も最大になり、この時、クロック分周器２２２から出力されるクロック（Ａ）３２４を完全にクロックを停止させる。図１４の例では、クロック（Ｂ）３２５の分周比は変化せず、常にクロック供給する状態である。
【０１１４】
なお、前記とは反対の手順をとることにより、逆に周波数を上げていく場合の制御が行われる。この実施の形態では、段階的に供給するクロックの周波数を上げる、または、下げるといった操作を行っているため、回路電流の変化の割合は緩やかになり、発生するノイズ電圧も小さくなる。
【０１１５】
また、本発明の請求項４に記載されている実施の形態は、図１３において、分周比生成部２２０に、破線で示した設定レジスタ２２３が接続された構成である。周波数の変化の割合をプログラマブルとすることで、動作周波数や動作回路の規模に応じた最適な変化値を設定してノイズ低減効果を上げることができる。
【０１１６】
なお、本発明の各実施の形態では、ノイズ低減回路としてのクロック回路と、省電力制御の対象となるディジタル回路ブロックと、省電力制御の対象とならないディジタル回路ブロックなどが、同一のＬＳＩ上に形成されているものとして説明してきたが、必ずしも、同一のＬＳＩ上に形成されている必要はなく、個別のＬＳＩで実現され、それらを同一のプリント基板上に実装したディジタル回路システムにも同様に適用される。
【０１１７】
（第５の実施の形態）
以下、本発明の請求項５に記載されている、実施の形態について説明する。図１５は、本発明における第５の実施の形態におけるクロック制御回路を含むＬＳＩ（ディジタル回路システム）の概略ブロック図である。
【０１１８】
図１５において、ＬＳＩ１００は、デジタル・アナログ混載ＬＳＩであり、ディジタル回路ブロック（Ａ）１０２と、ディジタル回路ブロック（Ｂ）１０３と、アナログ回路ブロック１０４が、同一チップ上に形成されている。ＬＳＩ１００上には、他に、源クロック発生回路１０５、ＰＬＬクロック可変回路１７０などが形成されている。源クロック発生回路１０５から出力されるクロック１０８は、ＰＬＬクロック可変回路１７０に入った後、ＰＬＬクロック出力信号１７５として出力され、クロック分周回路１７６を通過して、クロック（Ａ）１７７としてディジタル回路ブロック（Ａ）１０２に入る。
【０１１９】
ディジタル回路ブロック（Ａ）１０２は、省電力制御の対象であり、ＰＬＬクロック可変回路１７０からの可変クロックを供給される。また、ディジタル回路ブロック（Ｂ）１０３は、省電力制御の対象ではなく、源クロック発生回路１０５からクロック１０８を供給されるが、そのクロックは、常時、供給されている。
【０１２０】
ＰＬＬクロック可変回路１７０は、位相比較器１７２と、チャージポンプ１７３と、電圧制御発振器１７４と、帰還クロック可変回路１７１から構成されている。位相比較器１７２は、源クロック発生回路１０５からのクロックと、帰還クロック可変回路１７１からの帰還クロック１７８を位相比較する。そして、負帰還動作によって、帰還クロック可変回路１７１の分周比によって決まる周波数のクロックが、ＰＬＬクロック出力信号１７５として出力される。
図１６は、図１５における帰還クロック可変回路１７１の具体的回路例を示す図であり、図１７は、図１５、図１６における動作タイミング図である。図１６において、パワーマネージメント制御信号２０１から、カウンタ部２０４に至る動作は、図２を用いて説明した第１の実施の形態と同じである。分周比生成部２４０は、カウンタ部２０４からのカウント値２０５を受けて、クロック分周比信号２４１を生成する。ＰＬＬクロック分周器２４２は、電圧制御発振器１７４からのＰＬＬクロック出力信号１７５を、クロック分周比信号２２１に対応した値で分周する。
【０１２１】
ここで、図１６の回路の動作を図１７を参照しながら説明する。図１７には、源クロックの３４０と、パワーマネージメント制御信号３４１と、カウンタ部２０４の出力であるカウント値３４２と、分周比生成部２４０の出力であるクロック分周比信号３４３と、ＰＬＬクロック出力信号１７５の波形３４５と、ＰＬＬクロック分周器２４２の出力である帰還クロック１７８の波形３４４と、クロック分周回路１７６で分周されたクロック（Ａ）１７７の波形３４６が示されている。
【０１２２】
図１７の（Ａ）点では、パワーマネージメント制御信号３４１の立ち上がりエッジを起点として、低消費電力モードへの移行を開始した動作を示している。カウンタ部のカウント値３４２は、カウンタ部制御信号２０３によってカウントアップ動作が開始される。分周比生成部２４０は、カウント値３４２が小さい場合は、クロック分周比信号３４３は大きいが、カウント値３４２が大きくなってくると、次第にクロックの分周比を小さくする。そして、カウント値３４２が最大値Ｎになると、クロック分周比信号３４３の値は最小になる。帰還クロック可変回路１７１は、源クロック発生回路１０５からクロック１０８と、帰還クロック可変回路１７１からの帰還クロック１７８が同じ周波数となるように動作するので、図１７での源クロック波形３４０と、帰還クロック波形３４５は同じ周波数のクロックになる。この時、クロック（Ａ）３４６は、段階的に周波数が下がっていく。
【０１２３】
なお、前記とは反対の手順をとることにより、逆に周波数を上げていく場合の制御が行われる。この実施の形態では、段階的に供給するクロックの周波数を上げる、または、下げるといった操作を行っているため、回路電流の変化の割合は緩やかになり、発生するノイズ電圧も小さくなる。
【０１２４】
また、本発明の請求項６に記載されている実施の形態は、図１６において、分周比生成部２４０に、破線で示した設定レジスタ２４３が接続された構成である。周波数の変化の割合をプログラマブルとすることで、動作周波数や動作回路の規模に応じた最適な変化値を設定してノイズ低減効果を上げることができる。
【０１２５】
なお、本発明の各実施の形態では、ノイズ低減回路としてのクロック回路と、省電力制御の対象となるディジタル回路ブロックと、省電力制御の対象とならないディジタル回路ブロックなどが、同一のＬＳＩ上に形成されているものとして説明してきたが、必ずしも、同一のＬＳＩ上に形成されている必要はなく、個別のＬＳＩで実現され、それらを同一のプリント基板上に実装したディジタル回路システムにも同様に適用される。
（第６の実施の形態）
以下、本発明の請求項８に記載されている、実施の形態のディジタル回路システムについて説明する。
【０１２６】
第３の実施の形態の説明に用いた図８において、（ｇ）のゲーテッドクロックは、図２の間引きゲート信号生成回路によって作られたクロック２１６を用い、段階的な周波数変化が実現されていた。本発明における第６の実施の形態では、図１３のクロック分周比可変回路によって作られたクロック１２１を用い、段階的な周波数変化が実現される。
【０１２７】
上記以外の構成および作用効果は、第３の実施例の形態と同様である。
（第７の実施の形態）
以下、本発明の請求項９に記載されている、実施の形態のディジタル回路システムについて説明する。
【０１２８】
第３の実施の形態の説明に用いた図８において、（ｇ）のゲーテッドクロックは、図２の間引きゲート信号生成回路によって作られたクロック２１６を用い、段階的な周波数変化が実現されていた。本発明における第７の実施の形態では、図１６のＰＬＬクロック可変回路によって作られたクロック１７５から、さらに、図１５のクロック分周回路１７６で分周されたクロック１７７用い、段階的な周波数変化が実現される。
【０１２９】
上記以外の構成および作用効果は、第３の実施例の形態と同様である。
【０１３０】
以上説明したように、クロックのＯＮ／ＯＦＦ制御により、低消費電力モードを実現しているＬＳＩにおいて、低消費電力モードから通常動作モードに移行する際、所定の期間をかけて、段階的に周波数を変化させながらクロックをディジタル回路ブロックへ供給することで、クロックＯＮ／ＯＦＦ時に起因する急激な電源電流変化を押さえ、ＬＳＩパッケージのインダクタンス成分などに起因する電源ノイズが発生を低減することができる。これにより、入力信号のしきい値レベルを誤ったり、ＬＳＩの内部回路の誤動作をしたりといったノイズによる不具合を防ぐことができる。また、同一のＬＳＩチップ上にディジタル回路ブロックとアナログ回路ブロックが混載している場合、アナログ回路ブロックに与えるノイズを低減できる。さらに、ＬＳＩ電源ラインのノイズは、その電源電圧の変動量が大きいと、セット製品のＡＣラインの電源ノイズを増加させ得るが、それら電源線ノイズやＬＳＩから外部に放出される電磁輻射ノイズなども低減される。
【０１３１】
【発明の効果】
本発明の請求項１、３、５記載のクロック制御回路によれば、パワーマネージメント信号の状態が通常動作モードからパワーセーブモードへ切り替わる時にはディジタル回路ブロックへ供給されるクロックの周波数が段階的に減少するように入力クロックの間引き量、クロック分周手段の分周比、または帰還分周器の分周比を変化させ、パワーマネージメント信号の状態がパワーセーブモードから通常動作モードへ切り替わる時にはディジタル回路ブロックへ供給されるクロックの周波数が段階的に増加するように入力クロックの間引き量、クロック分周手段の分周比、または帰還分周器の分周比を変化させるので、省電力化のためディジタル回路ブロックのクロックを動作状態から停止させる、あるいは、停止状態から動作させるといった省電力機能を有するＬＳＩにおいて、ディジタル回路ブロックに発生する電流ノイズを押さえ、アナログ回路ブロックへのノイズの影響を減らすことができるという効果を奏する。
【０１３２】
請求項２、４、６記載のクロック制御回路によれば、クロックの周波数変化の割合をプログラマブルとしているので、ノイズの発生状況に応じてクロックの周波数変化の割合を最適に設定することができ、アナログ回路ブロックへのノイズの影響を効果的に減らすことができるという効果を奏する。
【０１３３】
請求項７，８，９記載のディジタル回路システムによれば、各々請求項１、３、５記載のクロック制御回路と同様の効果を奏する他、第２のディジタル回路ブロックがクロック可変中信号が有効な期間は動作を停止しているので、クロックの周波数制御に伴って第１および第２のディジタル回路ブロック間の信号のやりとりに矛盾が生じるのを防止することができるという効果を奏する。
【図面の簡単な説明】
【図１】ノイズ低減を行うための本発明の第１の実施の形態のクロック制御回路を含んだＬＳＩを模式的に示す概略ブロック図である。
【図２】図１の間引ゲート信号生成回路の具体的な構成を示すブロック図である。
【図３】図２の各部の動作タイミングを説明するためのタイミング図である。
【図４】図２の各部の動作タイミングを説明するためのタイミング図である。
【図５】本発明の第１の実施の形態のクロック制御回路によるＬＳＩノイズ低減の効果を模式的に示す波形図である。
【図６】本発明の第２の実施の形態のクロック制御回路の要部の構成を示すブロック図である。
【図７】本発明による第３の実施の形態を示すブロック図である。
【図８】図７の各部の動作タイミングを示すタイミング図である。
【図９】ＬＳＩの電源ラインに発生する電圧ノイズを説明する回路図である。
【図１０】本発明を使用しない場合のＬＳＩ電源ノイズの発生の様子を模式的に示す図である。
【図１１】クロック可変中信号が有効な期間、省電力対象となるディジタル回路ブロックの動作を停止させている回路構成例を説明する図である。
【図１２】ノイズ低減を行うための本発明の第４の実施の形態のクロック制御回路を含んだＬＳＩを模式的に示す概略ブロック図である。
【図１３】図１２のクロック分周比可変回路の具体的な構成を示すブロック図である。
【図１４】図１３の各部の動作タイミングを説明するためのタイミング図である。
【図１５】ノイズ低減を行うための本発明の第５の実施の形態のクロック制御回路を含んだＬＳＩを模式的に示す概略ブロック図である。
【図１６】図１５の帰還クロック可変回路の具体的な構成を示すブロック図である。
【図１７】図１６の各部の動作タイミングを説明するためのタイミング図である。
【符号の説明】
１００ ＬＳＩ
１０１ 間引ゲート信号生成回路
１０２ ディジタル回路ブロック（Ａ）
１０３ ディジタル回路ブロック（Ｂ）
１０４ アナログ回路ブロック
１０５ 源クロック発生回路
１０６ 論理ゲート回路
１０７ バッファ回路
１０８ 源クロック
１０９ 間引ゲート信号
１１０ ゲート制御後クロック
１１１ クロック
２０１ パワーマネージメント制御信号
２０２ エッジ検出部
２０３ カウンタ部制御信号
２０４ カウンタ部
２０５ カウンタ部カウント値
２０６ ゲートパターン生成部
２０７ クロックゲート信号
２０８ フリップフロップ
２０９ クロックゲート信号
２１０ 遅延回路部
２１１ クロックゲート信号（間引ゲート信号）
２１２ 論理ゲート回路
２１４ クロック
２１５ 源クロック発生回路
２１６ ゲート制御後クロック
３００ 源クロック
３０１ パワーマネージメント制御信号
３０２ カウンタ部カウント値
３０３ クロックゲート信号
３０４ クロックゲート信号
３０５ クロックゲート信号
３０６ ゲーテッドクロック
４００ 源クロック
４０１ パワーマネージメント制御信号
４０２ カウンタ部カウント値
４０３ クロックゲート信号
４０４ クロックゲート信号
４０５ クロックゲート信号
４０６ ゲーテッドクロック
６０１ 設定レジスタ
７０１ ＬＳＩ
７０３ 再生信号
７０４ レーザダイオード発光パターン信号
７０５ ウォブル信号
７０６ マイクロコントローラ
７０７ フォーマット制御回路
７０８ ＤＭＡ／バス制御回路
７０９ ワークメモリ
７１０ パリティ生成回路
７１１ ホスト転送回路
７１２ 記録補償回路
７１３ ウォブルＰＬＬ回路
７１５ ホストコンピュータ
７１６ レーザダイオード
７１７ レーダダイオードドライバ
７２１ 光ディスク
９００ ＬＳＩ
９０１ ＬＳＩ入力回路
９０２ ＬＳＩ内部回路
９０３ ＬＳＩ出力回路
９０４ ＬＳＩ内部回路の電源系インダクタンス
９０５ ＬＳＩ内部回路のグラウンド系インダクタンス
９０６ ＬＳＩ入出力回路の電源系インダクタンス
９０７ ＬＳＩ入出力回路のグラウンド系インダクタンス
９０８ ＬＳＩ内部回路の電源間容量
９０９ ＬＳＩ入出力回路の電源間容量
９１０ ＬＳＩ出力端子の負荷容量
９２０ 負荷容量充電電流
１５０ （ｇ）ゲーテッドクロック
１５１ （ｈ）クロック可変中信号
１５２ （ｉ）リード要求信号
１５３ （ｊ）リード応答
１５４ （ｋ）リードデータ
１５５ 制御回路部
１５６ 演算回路部
１５７ リードデータラッチ部
１５８ 論理回路およびフリップフロップ
１５９ フリップフロップ
１２０ クロック分周比可変回路
１２１ クロック（Ａ）
１２２ クロック（Ｂ）
２２０ 分周比生成部
２２１ クロック分周比信号
２２２ クロック分周回路
２２３ 設定レジスタ
３２０ 源クロック
３２１ パワーマネージメント制御信号
３２２ カウンタ部カウント値
３２３ クロック分周比信号
３２４ クロック（Ａ）
３２５ クロック（Ｂ）
１７０ ＰＬＬクロック可変回路
１７１ 帰還クロック可変回路
１７２ 位相比較器
１７３ チャージポンプ
１７４ 電圧制御発振器
１７５ ＰＬＬ出力クロック
１７６ クロック分周回路
１７７ クロック（Ａ）
１７８ 帰還クロック
２４０ 分周比生成部
２４１ クロック分周比信号
２４２ ＰＬＬクロック分周回部
２４３ 設定レジスタ
３４０ 源クロック
３４１ パワーマネージメント制御信号
３４２ カウンタ部カウント値
３４３ クロック分周比信号
３４４ ＰＬＬクロック出力
３４５ 帰還クロック
３４６ クロック（Ａ）
【発明の属する技術分野】
本発明は、省電力化のためディジタル回路ブロックのクロックを動作状態から停止させる、あるいは、停止状態から動作させるといった省電力機能を有するＬＳＩにおいて、ディジタル回路ブロックに発生する電流ノイズを押さえるクロック制御回路および、それを用いて構成されるディジタル回路システムに関するものである。
【０００２】
【従来の技術】
近年、半導体の微細加工技術は飛躍的に進歩し、プロセスの微細化により、ディジタル回路ブロックの動作電圧は低くなる一方、チップ上に搭載できる回路規模は、年々大規模化し、ＬＳＩの動作周波数は、高速化してきた。ディジタル回路ブロックが低電圧で動作することは、ノイズに対する電圧マージンが減少し、誤動作を起こす確率が高くなることと言え、ＬＳＩノイズを低減する対策は重要である。
【０００３】
一般に、ＬＳＩに発生するノイズの一つとして、電源電流の急激な変化に起因する電源ラインノイズがあげられる。ＬＳＩの大規模化や高動作周波数化に伴いディジタル回路ブロックに大電流が流れるようになり、その電流ノイズの影響度も大きくなっている。ＬＳＩの電源ラインに発生するノイズは、そのＬＳＩ自分自身の誤動作や、隣接するＬＳＩの誤動作を引き起こす原因となる。
【０００４】
図９は、ＬＳＩの電源ラインに発生する電圧ノイズを説明する回路図である。同図において、９００はＬＳＩであり、９０１はＬＳＩ入力回路、９０２はＬＳＩ内部回路、９０３はＬＳＩ出力回路である。９０４はＬＳＩ内部回路９０１の電源系のインダクタンス、９０５はＬＳＩ内部回路９０２のグラウンド系のインダクタンス、９０６はＬＳＩ入出力回路９０１，９０３の電源系のインダクタンス、９０７はＬＳＩ入出力回路９０１，９０３のグラウンド系のインダクタンスである。また、９０８はＬＳＩ内部回路９０２の電源間容量、９０９はＬＳＩ入出力回路９０１，９０３の電源間容量である。９１０はＬＳＩ出力端子９１１の負荷容量である。
【０００５】
電源端子ＶＣＣのインダクタンス成分は、主にチップと電源の間にあるＬＳＩパッケージのリードとワイヤ部分のインダクタンス成分であり、一般的なフラットパッケージのＬＳＩでは、１本の端子あたり、約５ｎＨの値を持つ。また、電源間容量はチップ内部の電源とグラウンド間に存在する寄生容量である。
【０００６】
ここでは、ＬＳＩ端子のインダクタンス成分しか記していない。本来、ＬＳＩリード端子の抵抗成分、チップ内部の電源配線抵抗分も存在するが、一般にインダクタンス成分の方が、電源電圧を変動させるのに支配的に働くため、抵抗成分を省略して考えても差し支えない。
【０００７】
例えば、ＬＳＩ出力回路９０３の出力が、ローレベルからハイレベルに変化した場合、負荷容量充電電流Ｉが、矢符９２０に示すように電源端子９１２から入ＬＳＩ出力回路９０３の電源系インダクタンス９０６と、ＬＳＩ出力回路９０３を通り、負荷容量９１０を充電するように流れる。この時、電源系のインダクタンス９０６によって、
Ｖｎ＝Ｌ（ΔＩ／Δｔ）
のノイズ電圧Ｖｎが、電源端子ＶＣＣ側のａ点に発生する。ここで、Ｌは、ＬＳＩパッケージのリードとワイヤ部分のインダクタンス成分であり、Δｔ時間の間に回路電流ＩはΔＩだけ急激に変化したとして近似している。
【０００８】
また、ａ点に発生した電源ＶＣＣ側の電圧ノイズは、電源間容量９０９によって、パッケージ内のＬＳＩチップのグラウンドＧＮＤ側のｂ点にもノイズを発生させる。
【０００９】
以上は、ＬＳＩ出力端子９１１のレベルが変化した場合に電源ラインに発生するノイズを説明したが、同様に、図１０に示すように、ＬＳＩ内部のディジタル回路ブロックが一斉に動作を開始したり、停止したりする際も、電源電流Ｉには、急激な電流変化が発生し、電源ラインに大きなノイズを発生させる。
【００１０】
図１０は、時刻ｔ１で、ＬＳＩ内部回路９０２が、パワーマネージメント制御信号９３０のクロックオン制御によって動作を開始し、時刻ｔ２で、クロックオフ制御によって動作を停止している様子を示している。Δｔ時間の間に回路電流ＩはΔＩだけ急激に変化したとすると、ノイズ電圧Ｖｎが、電源系のインダクタンス９０４によって、図９におけるｃ点に発生する。ＬＳＩ内部回路９０２が動作する場合は、グラウンドＧＮＤにも同様の回路電流が流れ、グラウンド系のインダクタンス９０５によって、図９におけるｄ点にノイズ電圧が発生する。
【００１１】
なお、図１０には、パワーマネージメント信号と、クロックの動作周波数と、回路電流Ｉと、電源端子の電位とグラウンドの電位とが示されている。
【００１２】
このようなＬＳＩ電源ラインのノイズは、その電源電圧の変動量が大きいと、入力信号のしきい値レベルを誤ったり、ＬＳＩ内部回路９０２の誤動作を引き起こしたりする要因となる。また、ＬＳＩ９００が急激な電流変化を起こすことにより発生するノイズは、プリント基板上の電源ラインから、電源回路の２次側のＤＣラインを通り１次側のＡＣラインに飛び移る。そして、セット製品のＡＣラインの電源ノイズを増加させる要因にもなり得る。
【００１３】
このような問題に対し、ＬＳＩから外部に放出する電源ラインノイズを低減させるための「ＬＳＩノイズ低減装置」がいくつか提案されてきた。
【００１４】
以下、この電源ラインノイズを低減するための従来技術として以下のような技術例があげられる。
【００１５】
特許公報第２６６２１５６号の「集積回路のノイズ低減装置」においては、集積回路の空きポートに、ノイズ低減用のバイパスコンデンサを実装することにより、電源ラインに発生するノイズを低減する方法が提案されている。（以下、これを第１の従来技術例とする。）
また、特許公報第２５４６１５５号の「出力回路」においては、ＬＳＩのアドレスバスやデータバス等の出力端子が一斉に変化する場合、その出力端子の同時変化により発生する電源ラインのノイズを問題視している。出力端子の変化本数を検出する比較器を設けておき、ある本数以上の出力端子が同時変化する場合には、メモリへのアクセスサイクルを１クロック引き延ばす。そして、引き延ばした１クロック期間を使い、時分割で出力端子を変化させることで、同時に変化する出力端子の本数を減らす方法が提案されている。（以下、これを第２の従来技術例とする。）
また、特開平１１―２９６２６８号の「集積回路のノイズ低減装置」においては、ＬＳＩの電源変動監視回路と、ダミーの電力消費回路をＬＳＩ内部に設け、消費電力変動に伴いダミー回路を動作させることで、消費電流を均一にする。（以下、これを第３の従来技術例とする。）
また、特開平１０―２０７８５９号の「消費電力制御方法、半導体集積回路装置およびマイクロプロセッサ」においては、ＢｉＣＭＯＳで構成された内部演算回路に流す定常的な直流電流を、回路電流の少ない低電力消費モードと、回路電流の多い動作モードとの間でなだらかに切り替える手段と、各演算実行を先行検出する検出手段を設けている。これにより、演算に先行し、所定の時間をかけて演算に必要な回路に対し回路電流を増加させて低電力消費モードから動作モードへ移行させる、あるいは、演算終了後に、所定の時間をかけて回路電流を減少させて動作モードから低電力消費モードへ移行させる、といった省電力制御方法を取り入れることで、電流の変化をなだらかなものとし、電流切り替え時の電源、グラウンドに発生するノイズを所望の大きさに抑制する方法を提案している。（以下、これを第４の従来技術例とする。）
【００１６】
【発明が解決しようとする課題】
近年、ＬＳＩの分野では、処理能力の向上とともに低消費電力であることが重要になってきている。マイクロプロセッサを内蔵した論理ＬＳＩでは、複数の機能ブロックごとにクロック制御回路を設け、クロックのオン／オフを制御する、あるいは、一部回路の供給電源を遮断することにより、低省電力を実現する手法が一般に使われている。
【００１７】
例えば、信号の変調機能と復調機能を併せ持つようなＬＳＩの場合、変調時には、復調用の機能ブロックへのクロックを停止しておくなど、信号処理に必要なブロックのみ動作させることにより、消費電力の低減を図ることができる。さらに、低消費電力を実現するために、使用しない機能ブロックの回路の電源を遮断する方法も公知である。
【００１８】
しかしながら、従来、これらの低消費電力手法を用いる際、低消費電力状態と通常動作状態の切り替え時に急激な電流変化が生じ、電源ラインノイズが発生するが、その発生ノイズ量を押さえるという対策は、従来ほとんどなされていない。
【００１９】
特に、ディジタル回路ブロックとアナログ回路ブロックを同一チップ上に形成するデジタル・アナログ混載ＬＳＩにおいては、アナログ回路ブロックへのノイズ混入を防ぐため、このようなディジタル回路ブロックのクロック制御時のノイズ発生量を低く押さえる必要があると言える。
【００２０】
また、ＬＳＩに低電圧を供給する電源回路は、一般にＤＣ−ＤＣコンバータを使って構成されるが、急激な電流変化に追従できずに、供給電圧がドロップすることは許されない。近年の高速なマイクロプロセッサでは、数十アンペアの電源電流を必要とすることもあり、電源回路には、急激な電流変化にも追従できる厳しい電源性能が要求され、コスト増加の一因にもなっている。
【００２１】
以下、ＬＳＩノイズ低減回路における従来技術例の課題を挙げる。
【００２２】
第１の従来技術例は、バイパスコンデンサを強化して電源ラインノイズの対策をしようとしているが、発生原因の急激な電流変化を低減させるような根本対策にはなっていない。
【００２３】
また、第２の従来技術例は、出力端子の同時変化に関する対策手法であり、ＬＳＩ内部論理回路の動作状態の切り替り時に発生する急激な電流変化を対策するものではない。
【００２４】
また、第３の従来技術例は、ＬＳＩ内部論理回路の動作状態の切り替り時に発生する電流の変動を補正するものであるが、ＬＳＩ内部の未使用の余りポートに無駄な電流を消費させて、急激な電流変化を対策するものであるため、今日の低消費電力ＬＳＩという実状にそぐわない。
【００２５】
また、第４の従来技術例は、差動型の論理回路やＢｉＣＭＯＳによる低振幅回路など直流電流を流すことを必要とする演算回路に対して開発された発明であり、定常的な直流電流が流れることのないＣＭＯＳに対して、適用することはできない。
【００２６】
以上のようにいずれも、ディジタル回路ブロックのクロックを停止するという、ＣＭＯＳディジタル回路ブロックで一般的に行われている省電力手法に対し、効果的なノイズを低減する手法とは言えない。
【００２７】
また、今日の大規模ＬＳＩでは、ＣＭＯＳディジタル回路ブロックとＣＭＯＳアナログ回路ブロックが同一チップ上に形成されたデジタル・アナログ混載ＬＳＩが主流となってきた。このようなＬＳＩでは、ディジタル回路ブロックのノイズがアナログ回路ブロックの誤動作を引き起こさないようディジタル回路ブロックの発生ノイズ量を低く押さえることが極めて大切である。
【００２８】
このような課題に鑑み、本発明は、省電力化のためディジタル回路ブロックのクロックを動作状態から停止させる、あるいは、停止状態から動作させるといった省電力機能を有するＬＳＩにおいて、ディジタル回路ブロックに発生する電流ノイズを押さえ、アナログ回路ブロックへのノイズの影響を減らすことができるクロック制御回路および、それを備えたディジタル回路システムを提供することを目的とする。
【００２９】
【課題を解決するための手段】
本発明の請求項１記載のクロック制御回路は、省電力制御を行うためのパワーマネージメント信号の状態が切り替わる時に省電力制御の対象となるディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させるもので、入力クロックを間引いてディジタル回路ブロックへ供給するクロック間引き用の論理ゲート手段と、パワーマネージメント信号を受けて、パワーマネージメント信号の状態が切り替わる時に入力クロックの間引き量を段階的に変化させるクロック間引きゲート信号を生成して論理ゲート手段へ与える間引きゲート信号生成手段とを備えている。
【００３０】
そして、間引ゲート信号生成手段は、パワーマネージメント信号の状態が通常動作モードからパワーセーブモードへ切り替わる時にはディジタル回路ブロックへ供給されるクロックの周波数が段階的に減少するように入力クロックの間引き量を変化させ、パワーマネージメント信号の状態がパワーセーブモードから通常動作モードへ切り替わる時にはディジタル回路ブロックへ供給されるクロックの周波数が段階的に増加するように入力クロックの間引き量を変化させるようにしている。
【００３１】
この構成によれば、パワーマネージメント信号の状態が通常動作モードからパワーセーブモードへ切り替わる時にはディジタル回路ブロックへ供給されるクロックの周波数が段階的に減少するように入力クロックの間引き量を変化させ、パワーマネージメント信号の状態がパワーセーブモードから通常動作モードへ切り替わる時にはディジタル回路ブロックへ供給されるクロックの周波数が段階的に増加するように入力クロックの間引き量を変化させるので、省電力化のためディジタル回路のクロックを動作状態から停止させる、あるいは、停止状態から動作させるといった省電力機能を有するＬＳＩにおいて、ディジタル回路に発生する電流ノイズを押さえ、アナログ回路ブロックへのノイズの影響を減らすことができる。
【００３２】
本発明の請求項２記載のクロック制御回路は、請求項１記載のクロック制御回路において、ディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させるためのクロック間引きゲート信号の生成パターンを予め記憶できるレジスタを設けて、レジスタに記憶した生成パターンを基に間引きゲート信号生成手段でクロック間引きゲート信号を生成することにより、クロックの周波数変化の割合をプログラマブルとしている。
【００３３】
この構成によれば、クロックの周波数変化の割合をプログラマブルとしているので、ノイズの発生状況に応じてクロックの周波数変化の割合を最適に設定することができ、アナログ回路ブロックへのノイズの影響を効果的に減らすことができる。
【００３４】
本発明の請求項３記載のクロック制御回路は、省電力制御を行うためのパワーマネージメント信号の状態が切り替わる時に省電力制御の対象となるディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させるもので、入力クロックを分周してディジタル回路ブロックへ供給するクロック分周手段と、パワーマネージメント信号を受けて、パワーマネージメント信号の状態が切り替わる時にクロック分周手段の分周比を段階的に変化させる分周比制御信号を生成してクロック分周手段へ与える分周比制御手段とを備えている。
【００３５】
そして、分周比制御手段は、パワーマネージメント信号の状態が通常動作モードからパワーセーブモードへ切り替わる時にはディジタル回路ブロックへ供給されるクロックの周波数が段階的に減少するようにクロック分周手段の分周比を変化させ、パワーマネージメント信号の状態がパワーセーブモードから通常動作モードへ切り替わる時にはディジタル回路ブロックへ供給されるクロックの周波数が段階的に増加するようにクロック分周手段の分周比を変化させるようにしている。
【００３６】
この構成によれば、パワーマネージメント信号の状態が通常動作モードからパワーセーブモードへ切り替わる時にはディジタル回路ブロックへ供給されるクロックの周波数が段階的に減少するようにクロック分周手段の分周比を変化させ、パワーマネージメント信号の状態がパワーセーブモードから通常動作モードへ切り替わる時にはディジタル回路ブロックへ供給されるクロックの周波数が段階的に増加するようにクロック分周手段の分周比を変化させるので、省電力化のためディジタル回路のクロックを動作状態から停止させる、あるいは、停止状態から動作させるといった省電力機能を有するＬＳＩにおいて、ディジタル回路に発生する電流ノイズを押さえ、アナログ回路ブロックへのノイズの影響を減らすことができる。
【００３７】
本発明の請求項４記載のクロック制御回路は、請求項３記載のクロック制御回路において、ディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させるための分周比制御信号の生成パターンを予め記憶できるレジスタを設けて、レジスタに記憶した生成パターンを基に分周比制御手段で分周比制御信号を生成することにより、クロックの周波数変化の割合をプログラマブルとしている。
【００３８】
この構成によれば、クロックの周波数変化の割合をプログラマブルとしているので、ノイズの発生状況に応じてクロックの周波数変化の割合を最適に設定することができ、アナログ回路ブロックへのノイズの影響を効果的に減らすことができる。
【００３９】
本発明の請求項５記載のクロック制御回路は、省電力制御を行うためのパワーマネージメント信号の状態が切り替わる時に省電力制御の対象となるディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させるもので、位相比較器とチャージポンプと電圧制御発振器と帰還分周器で構成されたＰＬＬ回路を内蔵してディジタル回路ブロックへクロックを供給する源クロック発生手段と、省電力制御を行うためのパワーマネージメント信号を受けて、パワーマネージメント信号の状態が切り替わる時に帰還分周器の分周比を段階的に変化させる分周比制御信号を生成して帰還分周器へ与える分周比制御手段とを備えている。
【００４０】
そして、分周比制御手段は、パワーマネージメント信号の状態が通常動作モードからパワーセーブモードへ切り替わる時にはディジタル回路ブロックへ供給されるクロックの周波数が段階的に減少するように帰還分周器の分周比を変化させ、パワーマネージメント信号の状態がパワーセーブモードから通常動作モードへ切り替わる時にはディジタル回路ブロックへ供給されるクロックの周波数が段階的に増加するように帰還分周器の分周比を変化させるようにしている。
【００４１】
この構成によれば、パワーマネージメント信号の状態が通常動作モードからパワーセーブモードへ切り替わる時にはディジタル回路ブロックへ供給されるクロックの周波数が段階的に減少するように帰還分周器の分周比を変化させ、パワーマネージメント信号の状態がパワーセーブモードから通常動作モードへ切り替わる時にはディジタル回路ブロックへ供給されるクロックの周波数が段階的に増加するように帰還分周器の分周比を変化させるので、省電力化のためディジタル回路のクロックを動作状態から停止させる、あるいは、停止状態から動作させるといった省電力機能を有するＬＳＩにおいて、ディジタル回路に発生する電流ノイズを押さえ、アナログ回路ブロックへのノイズの影響を減らすことができる。
【００４２】
本発明の請求項６記載のクロック制御回路は、請求項５記載のクロック制御回路において、ディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させるための分周比制御信号の生成パターンを予め記憶できるレジスタを設けて、レジスタに記憶した生成パターンを基に分周比制御手段で分周比制御信号を生成することにより、クロックの周波数変化の割合をプログラマブルとしている。
【００４３】
この構成によれば、クロックの周波数変化の割合をプログラマブルとしているので、ノイズの発生状況に応じてクロックの周波数変化の割合を最適に設定することができ、アナログ回路ブロックへのノイズの影響を効果的に減らすことができる。
【００４４】
本発明の請求項７記載のディジタル回路システムは、省電力制御の対象とならない第１のディジタル回路ブロックと、省電力制御の対象となる第２のディジタル回路ブロックと、省電力制御を行うためのパワーマネージメント信号の状態が切り替わる時に第２のディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させるクロック制御回路と、クロック制御回路が第２のディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させている期間を示すクロック可変中信号を生成するクロック可変中信号生成手段とを備えている。
【００４５】
クロック制御回路は、入力クロックを間引いて第２のディジタル回路ブロックへ供給するクロック間引き用の論理ゲート手段と、パワーマネージメント信号を受けて、パワーマネージメント信号の状態が切り替わる時に入力クロックの間引き量を段階的に変化させるクロック間引きゲート信号を生成して論理ゲート手段へ与える間引きゲート信号生成手段とを有している。
【００４６】
また、間引きゲート信号生成手段は、パワーマネージメント信号の状態が通常動作モードからパワーセーブモードへ切り替わる時には第２のディジタル回路ブロックへ供給されるクロックの周波数が段階的に減少するように入力クロックの間引き量を変化させ、パワーマネージメント信号の状態がパワーセーブモードから通常動作モードへ切り替わる時には第２のディジタル回路ブロックへ供給されるクロックの周波数が段階的に増加するように入力クロックの間引き量を変化させるようにしている。
【００４７】
また、第２のディジタル回路ブロックはクロック可変中信号が有効な期間はクロックのみが供給された状態で動作を停止している。
【００４８】
この構成によれば、請求項１記載のクロック制御回路と同様の作用を奏する。他に、第２のディジタル回路ブロックがクロック可変中信号が有効な期間は動作を停止しているので、クロックの周波数制御に伴って第１および第２のディジタル回路ブロック間の信号のやりとりに矛盾が生じるのを防止することができる。
【００４９】
本発明の請求項８記載のディジタル回路システムは、省電力制御の対象とならない第１のディジタル回路ブロックと、省電力制御の対象となる第２のディジタル回路ブロックと、省電力制御を行うためのパワーマネージメント信号の状態が切り替わる時に第２のディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させるクロック制御回路と、クロック制御回路が第２のディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させている期間を示すクロック可変中信号を生成するクロック可変中信号生成手段とを備えている。
【００５０】
クロック制御回路は、入力クロックを分周して第２のディジタル回路ブロックへ供給するクロック分周手段と、パワーマネージメント信号を受けて、パワーマネージメント信号の状態が切り替わる時にクロック分周手段の分周比を段階的に変化させる分周比制御信号を生成してクロック分周手段へ与える分周比制御手段とを有している。
【００５１】
また、分周比制御手段は、パワーマネージメント信号の状態が通常動作モードからパワーセーブモードへ切り替わる時には第２のディジタル回路ブロックへ供給されるクロックの周波数が段階的に減少するようにクロック分周手段の分周比を変化させ、パワーマネージメント信号の状態がパワーセーブモードから通常動作モードへ切り替わる時には第２のディジタル回路ブロックへ供給されるクロックの周波数が段階的に増加するようにクロック分周手段の分周比を変化させるようにしている。
【００５２】
また、第２のディジタル回路ブロックはクロック可変中信号が有効な期間はクロックのみが供給された状態で動作を停止している。
【００５３】
この構成によれば、請求項３記載のクロック制御回路と同様の作用を有する。他に、第２のディジタル回路ブロックがクロック可変中信号が有効な期間は動作を停止しているので、クロックの周波数制御に伴って第１および第２のディジタル回路ブロック間の信号のやりとりに矛盾が生じるのを防止することができる。
【００５４】
本発明の請求項９記載のディジタル回路システムは、省電力制御の対象とならない第１のディジタル回路ブロックと、省電力制御の対象となる第２のディジタル回路ブロックと、省電力制御を行うためのパワーマネージメント信号の状態が切り替わる時に第２のディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させるクロック制御回路と、クロック制御回路が第２のディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させている期間を示すクロック可変中信号を生成するクロック可変中信号生成手段とを備えている。
【００５５】
クロック制御回路は、位相比較器とチャージポンプと電圧制御発振器と帰還分周器で構成されたＰＬＬ回路を内蔵して省電力制御の対象となるディジタル回路ブロックへクロックを供給する源クロック発生手段と、省電力制御を行うためのパワーマネージメント信号を受けて、パワーマネージメント信号の状態が切り替わる時に帰還分周器の分周比を段階的に変化させる分周比制御信号を生成して帰還分周器へ与える分周比制御手段とを有している。
【００５６】
分周比制御手段は、パワーマネージメント信号の状態が通常動作モードからパワーセーブモードへ切り替わる時には第２のディジタル回路ブロックへ供給されるクロックの周波数が段階的に減少するように帰還分周器の分周比を変化させ、パワーマネージメント信号の状態がパワーセーブモードから通常動作モードへ切り替わる時には第２のディジタル回路ブロックへ供給されるクロックの周波数が段階的に増加するように帰還分周器の分周比を変化させるようにしている。
【００５７】
また、第２のディジタル回路ブロックはクロック可変中信号が有効な期間はクロックのみが供給された状態で動作を停止している。
【００５８】
この構成によれば、請求項５のクロック制御回路と同様の作用を有する。他に、第２のディジタル回路ブロックがクロック可変中信号が有効な期間は動作を停止しているので、クロックの周波数制御に伴って第１および第２のディジタル回路ブロック間の信号のやりとりに矛盾が生じるのを防止することができる。
【００５９】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の請求項１に記載されている、第１の実施の形態について説明する。図１は、本発明の第１の実施の形態におけるクロック制御回路を含むＬＳＩ（ディジタル回路システム）の概略ブロック図である。
【００６０】
図１において、ＬＳＩ１００は、デジタル・アナログ混載ＬＳＩであり、ディジタル回路ブロック（Ａ）１０２と、ディジタル回路ブロック（Ｂ）１０３と、アナログ回路ブロック１０４とが、同一チップ上に形成されている。ＬＳＩ１００上には、他に、源クロック発生回路１０５、間引ゲート信号生成回路１０１などが形成されている。
【００６１】
源クロック発生回路１０５は、発振子を用いた自励発振回路、あるいはＰＬＬ回路などで構成されており、ＬＳＩ１００の内部の各回路にクロックを供給する。源クロック発生回路１０５から出力される源クロック１０８は、論理ゲート回路１０６を通過した後、ゲート制御後クロック１１０としてディジタル回路ブロック（Ａ）１０２に供給される。同様に、源クロック１０８は、バッファ回路１０７を通過した後、クロック１１１としてディジタル回路ブロック（Ｂ）１０３に供給される。論理ゲート回路１０６は、間引ゲート信号生成回路１０１から与えられる間引ゲート信号１０９によって制御される。
【００６２】
ディジタル回路ブロック（Ａ）１０２は、省電力制御の対象であり、源クロック発生回路１０５から供給される源クロック１０８は、論理ゲート回路１０６によってゲート制御され、低消費電力モードでは、ゲート制御後クロック１１０は停止される。また、ディジタル回路ブロック（Ｂ）１０３は、省電力制御の対象ではなく、常時、源クロック発生回路１０５から源クロック１０８が供給される。バッファ回路１０７は、論理ゲート回路１０６と同じ遅延時間を持ち、ディジタル回路ブロック（Ａ）１０２に供給するゲート制御後クロック１１０と、ディジタル回路ブロック（Ｂ）１０３に供給するクロック１１１の間でのクロックスキューを調整するためのバッファである。
【００６３】
なお、ＬＳＩ１００が外部発振器などからクロックをもらって動作する場合、源クロック発生回路１０５は、特に必要でなく、外部発振器から供給されるクロックを受け取るクロック入力端子があればよい。
【００６４】
図２は、図１における間引ゲート信号生成回路１０１の具体的回路例を示す図であり、図３、図４は、図１、図２における動作タイミング図である。
【００６５】
図２において、パワーマネージメント制御信号２０１は、エッジ検出部２０２に入力される。エッジ検出部２０２から出力されるカウンタ部制御信号２０３は、カウンタ部２０４の動作状態を制御する。ゲートパターン生成部２０６は、カウンタ部２０４からのカウント値２０５を受けて、クロックゲート信号２０７を生成する。
【００６６】
ゲートパターン生成部２０６は、組み合わせ回路で構成されているので、出力されるクロックゲート信号２０７には、ハザードを生じることがある。フリップフロップ２０８は、クロック２１４のタイミングで出力を変化させることにより、クロックゲート信号２０７上のハザードを除去するためのフリップフロップである。
【００６７】
ハザードが除去されたクロックゲート信号２０９は、遅延回路部２１０を通った後、論理ゲート回路２１２（論理ゲート回路１０６に対応する）に入力される。この場合、クロックゲート信号２１１が源クロック発生回路２１５から出力されるクロック２１４をゲート制御する際にゲート制御後クロック２１６にハザードがのらないようなタイミングで、遅延回路部２１０は、クロックゲート信号２０９を遅延させ、クロックゲート信号２１１を生成する。図２では、例としてクロック２１４の立ち下がりエッジで動作するフリップフロップを用いて、半周期遅らせることで、ゲート制御後クロック２１６にハザードが生じないタイミングとしている。
【００６８】
ここで、図２の回路の動作を図３および図４を参照しながら説明する。図３には、源クロック３００と、パワーマネージメント制御信号３０１と、カウンタ２０４の出力であるカウント値３０２と、ゲートパターン生成部２０６の出力であるクロックゲート信号３０３と、フリップフロップ２０９の出力であるクロックゲート信号３０４と、遅延回路部２１０の出力であるクロックゲート信号３０５と、論理ゲート回路２１２の出力であるゲーテッドクロック３０６とが示されている。
【００６９】
図４には、源クロック４００と、パワーマネージメント制御信号４０１と、カウンタ２０４の出力であるカウント値４０２と、ゲートパターン生成部２０６の出力であるクロックゲート信号４０３と、フリップフロップ２０９の出力であるクロックゲート信号４０４と、遅延回路部２１０の出力であるクロックゲート信号４０５と、論理ゲート回路２１２の出力であるゲーテッドクロック４０６とが示されている。
【００７０】
図３の（Ａ）点では、パワーマネージメント制御信号３０１の立ち上がりエッジを起点として、低消費電力モードへの移行を開始した動作を示している。カウンタ部のカウント値３０２は、カウンタ部制御信号２０３によってカウントアップ動作が開始される。ゲートパターン生成部２０６は、カウント値３０２が小さい場合は、ほぼ全クロックを通過させるクロックゲート信号３０３を生成するが、カウント値３０２が大きくなってくると、次第に通過できるクロックを減らして行き、カウント値３０２が最大値Ｎになると、完全にクロックを停止させる。
【００７１】
また逆に、図４の（Ｂ）点では、パワーマネージメント制御信号４０１の立ち下がりエッジを起点として、通常動作モードへの復帰を開始した動作を示している。カウンタ部のカウント値４０２は、カウンタ部制御信号２０３によってカウントダウン動作が開始される。ゲートパターン生成部２０６は、カウント値４０２が大きい場合は、ほとんどのクロックをゲートするクロックゲート信号４０３を生成するが、カウント値４０２が小さくなってくると、次第に通過できるクロックを増やし、カウント値が０になると、全クロックを通過させる。
【００７２】
図３や図４の実施の形態のタイミング図では、源クロックの周波数が、３３ＭＨｚであるとすると、図３の（Ｃ）に図示した区間では、２回に１回の割合でクロックが出るため、１６．５ＭＨｚの周波数に相当する。同様に、（Ｄ）に図示した区間では、３回に１回の割合でクロックが出るため、１１ＭＨｚの周波数に相当し、以下、段階的に周波数が下がっていき、最終的に常時クロックが出ていない状態の０ＭＨｚとなる。
【００７３】
図５は、本実施の実施の形態におけるノイズ低減効果を模式的に示した図であり、従来例の図１０に対応する図であり、パワーマネージメント信号と、クロックの動作周波数と、回路電流Ｉと、電源端子の電位とグラウンドの電位とが示されている。時刻ｔ１で、ＬＳＩ内部回路が、パワーマネージメント制御信号９３０のクロックオン制御によって動作を開始し、時刻ｔ２で、クロックオフ制御によって動作を停止している様子を示している。
【００７４】
この実施の形態では、段階的に供給するクロックの周波数を上げる、または、下げるといった操作を行っているため、回路電流の変化の割合は緩やかになり、発生するノイズ電圧も小さくなる。
【００７５】
この効果は、特にＣＭＯＳディジタル回路ブロックとＣＭＯＳアナログ回路ブロックが同一チップ上に形成されたデジタル・アナログ混載の大規模ＬＳＩにおいて、ディジタル回路のノイズがアナログ回路ブロックの誤動作を引き起こさないようなノイズ低減効果に有効である。
【００７６】
一般に、ディジタル回路であれば、クロックに同期して内部のフリップフロップが一斉に動作するため、クロックを間引いても、一つのクロック当りに流れる電流量は変わらない。しかし、数十クロックの期間をかけて、段階的に供給するクロックの周波数を変化させるため、電流変化の割合は緩やかになり、周波数成分に分解して考えると、アナログ回路ブロックにノイズとして影響を与えやすい数百ＫＨｚなどのノイズ成分の低減に有効に働く。
【００７７】
（第２の実施の形態）
以下、本発明の請求項２に記載されている、実施の形態について説明する。図６は、本発明の第２の実施の形態のクロック制御回路の要部の構成を示すブロック図である。図６において、ゲートパターン発生回路２０６には、設定レジスタ６０１が接続されている。
【００７８】
設定レジスタ６０１には、同一のＬＳＩ上に形成されているマイクロコントローラなどから、供給するクロックの周波数を段階的に変化させる際のクロック間引きパターンを設定できる。周波数変化の割合をプログラマブルとすることで、動作周波数や動作回路の規模に応じた最適なパターン値を事前の実験などによって求めて、そのパターン値を使用してノイズ低減効果をあげることができる。
【００７９】
上記以外の構成および作用効果は第１の実施の形態と同様である。
【００８０】
（第３の実施の形態）
以下、本発明の請求項７に記載されている、第３の実施の形態のディジタル回路システムについて説明する。このディジタル回路システムは、例えば、第１の実施の形態で示したクロック制御回路を含んで構成されるものである。第１の実施の形態に代えて、他の実施の形態のクロック制御回路を含んで構成することも可能である。
【００８１】
ＬＳＩ内部において、常時クロックを供給しており、省電力制御の対象にならない回路ブロックと、クロックをＯＮ／ＯＦＦ制御する回路ブロックが混在している場合には、省電力制御の対象となるディジタル回路ブロックに供給するクロックが遅くなるために、両ブロック間の信号のやりとりに矛盾が生じないよう配慮する必要がある。
【００８２】
図７の光ディスクからの信号再生や信号記録を行う光ディスクコントローラ用ＬＳＩ７０１への適用例を用いて、省電力制御の対象となるディジタル回路ブロックへのクロック供給を停止する際、または供給を再開する際の回路動作説明をする。
【００８３】
まず、ディスク記録時の信号の流れに沿って、ＬＳＩ７０１の動作の概要を説明する。光ディスク装置７０２で光ディスク７２１に記録しようとするデータは、ホストコンピュータ７１５から、ホスト転送回路７１１によって、ＤＭＡ／バス制御回路７０８を介して、ワークメモリ（バッファメモリ）７０９にいったん格納される。パリティ生成回路７１０は、ワークメモリ７０９上の記録データを読み出し、そのデータをもとにパリティ情報の生成を行い、これを再度ワークメモリ７０９に格納する。フォーマット制御回路７０７は、ワークメモリ７０９上の記録データとパリティデータとを読み出し、変調処理を行い、記録補償回路７１２に送る。
【００８４】
一般に、記録型の光ディスク装置７０２においては、光ディスク７２１に記録するマーク長と直前のスペース長の組み合わせや、ディスクの線速度に応じて、記録するためのレーザパワーを制御する必要がある。記録補償回路７１２は、これらの記録特性を変動させる要因を補正する処理を行い、レーザダイオード７１６の発光パターン信号７０４を生成する。この信号は、レーザダイオードドライバ７１７に送られ、レーザダイオード７１６を駆動し、光ディスク７２１への書き込みが行われる。
【００８５】
記録用の光ディスク７２１では、記録クロック（チャネルクロック）のＮ分周に相当する周期でトラックが微小にウォブリングされており、記録時には、このウォブル信号７０５をもとに記録クロックを生成することで、シーク後などにディスクのトラックの線速度が変化しても、ディスクの回転速度が安定するのを待たずに記録を開始することのできるジッタフリー記録方式が採用されている。
【００８６】
記録クロックの生成は、Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ回路（以後、ＰＬＬ回路と略記する）を用い、ウォブル信号７０５を１８６逓倍して行われるが、光ディスク７２１に形成される記録マークの形状誤差を最小にするため、そのウォブルＰＬＬ回路７１３には、アナログ回路ブロックとして、厳しいジッター特性が要求される。
【００８７】
ＬＳＩ７０１において、光ディスク７２１に記録動作を行っている最中にクロックを停止させて低消費電力モードに移行することが可能なブロックは、パリティ生成回路７１０と、マイクロコントローラ７０６の２つである。フォーマット制御回路７０７は、連続してワークメモリ７０９から記録データとパリティ情報を取り出して変調動作を行い、記録補償回路７１２にデータ転送する必要があるため、停止できない。また、ホスト転送回路７１１も不定期にホストＰＣ７１５から記録データが転送されてくるため、停止できない。
【００８８】
マイクロコントローラ７０６は、ＬＳＩ７０１の全体制御を行うが、割り込み信号駆動で動作するため、常時クロックを供給する必要がない。割り込み処理以外の期間は、クロックを停止させて低消費電力モード状態とし、割り込み要求信号が来た場合のみ、クロックを再供給して動作を再開し、要求された割り込み処理を行う。割り込み処理完了後は、再び、クロックを停止させて低消費電力モード状態に入る。
【００８９】
ＤＶＤの記録用の光ディスクでは、１６セクタ分のディスクごとにパリティ情報を付加する処理が行われる。
【００９０】
パリティ生成回路７１０は、ワークメモリ７０９上の１６セクタ分の記録データを読み出し、そのデータをもとにパリティ情報の生成を行い、これを再度ワークメモリ７０９に格納するが、１６セクタ分のパリティ情報の生成が所定の時間内に収まれば良い。通常、ディスクの回転速度ムラを吸収するために、パリティ生成回路７１０は、所定の時間内よりも早くパリティ情報を生成し終わるようマージンをもって設計されているので、残った処理時間は、クロック供給を停止し、低消費電力モードに移行させても差し支えない。
【００９１】
７０３は光ディスク装置７０２から出力される再生信号である。７１６は図１で説明したようなクロック制御回路であるが、以下に説明するような点が図１のものとは異なる。
【００９２】
図７のＬＳＩ７０１への適用例では、上記のマイクロコントローラ７０６と、パリティ生成回路７１０は、省電力制御の対象となるディジタル回路ブロックであり、段階的に周波数を変化させながら、クロック供給を停止あるいはクロック供給を再開するといった制御を行う。それ以外の回路ブロック、ホスト転送回路７１１、ＤＭＡ／バス制御回路７０８、ワークメモリ７０９、パリティ生成回路７１０、フォーマット制御回路７０７、記録補償回路７１２などは、省電力制御の対象とならないディジタル回路ブロックであり、常時、クロックが供給され動作している。
【００９３】
パリティ生成回路７１０は、ＤＭＡ／バス制御回路７０８に接続され、ワークメモリ７０９へのリードライト動作を行うことによりデータ処理を行う。パリティ生成回路７１０がリード動作を行う際は、リード要求信号をＤＭＡ／バス制御回路７０８に送り、リード応答信号と同時にリードデータをＤＭＡ／バス制御回路７０８から受け取って、一連のリード動作を完了する。ライト動作を行う際も同様に、ライト要求信号とライトデータをＤＭＡ／バス制御回路７０８に送り、ライト応答信号をＤＭＡ／バス制御回路７０８から受け取って、一連のライト動作を完了する。
【００９４】
上記のようにパリティ生成回路７１０は、他の回路ブロックに要求信号を出す側の回路ブロックであるので、パリティ生成処理が完了した残りの期間は、クロックを停止させて低消費電力モード移行することは何の矛盾も生じない。さらに、このモード移行の際に、段階的に供給するクロックを間引く操作を行っても、ＤＭＡ／バス制御回路７０８に要求信号を出さない限り、遷移中の動作は保証される。なお、パリティ生成回路７１０を低消費電力モードに入れる操作、あるいは、低消費電力モードから復帰させる操作は、ＬＳＩ７０１の全体制御を行うマイクロコントローラ７０６がパワーマネージメント信号を操作し行う。
【００９５】
同様にマイクロコントローラ７０６は、割り込み信号が入力された場合、パワーマネージメント信号がＯＦＦに遷移するよう設計されている。マイクロコントローラ７０６にクロックが供給され、動作を再開し、必要な割りこみ処理が完了すれば、パワーマネージメント信号を操作し、徐々にクロックを停止させて低消費電力モード移行する。
【００９６】
以上のようなマイクロコントローラ７０６がパワーマネージメント制御する例の場合、問題は生じない。しかし、ディジタル回路システムの構成によっては、省電力制御の対象とならないディジタル回路ブロックに比べ、省電力制御の対象となるディジタル回路ブロックに供給するクロックが遅くなるために、両ブロック間の信号のやりとりに矛盾が生じる場合もある。
【００９７】
図８の例では、常時クロックが供給されている場合は、１クロック幅のリード要求信号（Ａ）を出力する（図８（ｂ））が、クロックが間引かれて供給されている場合は、２クロック幅に相当するリード要求信号（Ｂ）が出力されてしまった（図８（ｉ））例を示している。
【００９８】
なお、図８（ａ）〜（ｄ）には、常時クロックが供給されている場合の各部のタイミング図を示しており、（ａ）はクロック、（ｂ）はリード要求、（ｃ）はリード応答、（ｄ）はリードデータである。また、図８（ｅ）〜（ｋ）には、クロック可変を行っている場合の各部のタイミング図を示しており、（ｅ）はクロック、（ｆ）はカウンタのカウント値、（ｇ）はゲーテッドクロック、（ｈ）はクロック可変中信号、（ｉ）はリード要求、（ｊ）はリード応答、（ｋ）はリードデータである。
【００９９】
図８のタイミング例における（ａ）〜（ｄ）、（ｅ）〜（ｋ）の各信号について、図７のＬＳＩ７０１の例にあてはめて説明する。リード要求信号（ｂ）、（ｉ）は、パリティ生成回路７１０から出力され、ＤＭＡ／バス制御回路７０８へ与えられる信号である。リード応答信号（ｃ）、（ｊ）は、リード要求信号（ｂ）、（ｉ）に応答して、ＤＭＡ／バス制御回路７０８からパリティ生成回路７１０へ返される信号である。この際、ワークメモリ７０９から読み出されたデータは、リードデータ（ｄ）、（ｋ）として、ＤＭＡ／バス制御回路７０８からパリティ生成回路７１０に渡される。また、ゲーテッドクロック（ｇ）やクロック可変中信号（ｈ）などは、クロック制御回路７１６から出力され、パリティ生成回路７１０へ与えられる。
【０１００】
図７のＬＳＩ７０１の動作を説明する際述べたように、パリティ生成回路７１０は、所定の時間内において、パリティ情報を生成し終わった残りの処理時間は、クロック供給を停止され低消費電力モードに移行する。本発明では、段階的にクロックの周波数を変化させながらクロック供給を行い、低消費電力モードから通常動作モードに移行するが、このクロック可変制御を伴うモード移行期間中に、通常、１クロック幅であるべきリード要求信号（Ａ）が、２クロック幅に相当するリード要求信号（Ｂ）として出力される場合があり得る。
【０１０１】
このような場合に対応するため、本発明での請求項７に記載のディジタル回路システムでは、クロック可変中信号が有効な期間は、省電力制御の対象となるディジタル回路ブロックにはクロックが供給されているが、動作を停止した状態とし、クロック可変中信号が無効になってから、リード要求信号（Ｂ）を出力して、通常の動作を開始する。
【０１０２】
図１１は、クロック可変中信号が有効な期間、省電力対象となるディジタル回路ブロックの動作を停止させている回路構成例を説明する図である。図１１における回路例では、主に制御回路部１５５と、演算回路部１５６から構成されている。さらに、制御回路部１５５は、論理回路およびフリップフロップからなる回路１５８と、リード要求生成フリップフロップ１５９から構成されている。
【０１０３】
ゲーテッドクロック（ｇ）１５０は、制御回路部１５５、演算回路部１５６、リードデータラッチ部１５７に供給されている。制御回路部１５５では、リード要求信号（ｉ）１５２を生成するが、論理回路およびフリップフロップ１５８でタイミングをつくられた後、一度、リード要求生成フリップフロップ１５９を通過してから出力される。
【０１０４】
リード応答信号（ｊ）１５４は、リードデータラッチ部１５７と、制御回路部１５５に入力されている。リード要求信号（ｉ）１５２に応答して読み出されたリードデータ（ｋ）１５３は、リード応答信号（ｊ）１５４とともに、リードデータラッチ部１５７に返され、リード応答信号（ｊ）が有効となるタイミングでリードデータ（ｋ）１５３がいったんラッチされる。そして、読み出されたリードデータは、演算回路部１５６で処理される。また、制御回路部１５５は、リード応答信号（ｊ）１５４が送られて来ることで、リードデータが読み込まれたタイミングを知り、次の処理ステートに移ることができる。
【０１０５】
クロック可変中信号（ｈ）１５１は、論理反転された後、制御回路部１５５に接続され、論理回路およびフリップフロップからなる回路１５８と、リード要求生成フリップフロップ１５９へのイネーブル端子に供給されている。クロック可変中信号（ｈ）１５１が有効な期間、制御回路部１５５は、クロックを供給されているが、動作が停止した状態となる。リード要求信号（ｉ）１５２は、クロック可変中信号（ｈ）１５１が有効でなくなってから始めて、有効になることができる。
【０１０６】
このようにクロック可変制御を伴うモード移行期間中に、通常、１クロック幅であるべきリード要求信号が、２クロック幅以上に相当するリード要求信号として出力されないよう制御をかけるのが、クロック可変中信号（ｈ）１５１である。
【０１０７】
なお、本発明の各実施の形態では、ノイズ低減回路としてのクロック回路と、省電力制御の対象となるディジタル回路ブロックと、省電力制御の対象とならないディジタル回路ブロックなどが、同一のＬＳＩ上に形成されているものとして説明してきたが、必ずしも、同一のＬＳＩ上に形成されている必要はなく、個別のＬＳＩで実現され、それらを同一のプリント基板上に実装したディジタル回路システムにも同様に適用される。
【０１０８】
（第４の実施の形態）
以下、本発明の請求項３に記載されている、実施の形態について説明する。図１２は、本発明における第４の実施の形態におけるクロック制御回路を含むＬＳＩ（ディジタル回路システム）の概略ブロック図である。
【０１０９】
図１２において、ＬＳＩ１００は、デジタル・アナログ混載ＬＳＩであり、ディジタル回路ブロック（Ａ）１０２と、ディジタル回路ブロック（Ｂ）１０３と、アナログ回路ブロック１０４が、同一チップ上に形成されている。ＬＳＩ１００上には、他に、源クロック発生回路１０５、クロック分周比可変回路１２０などが形成されている。源クロック発生回路１０５から出力されるクロック１０８は、クロック分周比可変回路１２０を通過した後、クロック（Ａ）１２１としてディジタル回路ブロック（Ａ）１０２に入る。
【０１１０】
ディジタル回路ブロック（Ａ）１０２は、省電力制御の対象であり、パワーマネージメント制御信号１１２に従い、クロック分周比可変回路１２０からクロック（Ａ）１２１を供給される。また、ディジタル回路ブロック（Ｂ）１０３は、省電力制御の対象ではなく、同様にクロック分周比可変回路１２０からクロック（Ｂ）１２２を供給されるが、そのクロックは、常時、供給されている。
【０１１１】
図１３は、図１２におけるクロック分周比可変回路１２０の具体的回路例を示す図であり、図１４は、図１２、図１３における動作タイミング図である。図１３において、パワーマネージメント制御信号２０１から、カウンタ部２０４に至る動作は、図２を用いて説明した第１の実施の形態と同じである。分周比生成部２２０は、カウンタ部２０４からのカウント値２０５を受けて、クロック分周比信号２２１を生成する。クロック分周器２２２は、源クロック発生回路１０５からのクロックを、クロック分周比信号２２１に対応した値で分周する。
【０１１２】
ここで、図１３の回路の動作を図１４を参照しながら説明する。図１４には、源クロック３２０と、パワーマネージメント制御信号３２１と、カウンタ部２０４の出力であるカウント値３２２と、分周比生成部２２０の出力であるクロック分周比信号３２３と、クロック分周器２２２の出力であるクロック（Ａ）３２４と、クロック（Ｂ）３２５とが示されている。
【０１１３】
図１４の（Ａ）点では、パワーマネージメント制御信号３２１の立ち上がりエッジを起点として、低消費電力モードへの移行を開始した動作を示している。カウンタ部のカウント値３２２は、カウンタ部制御信号２０３によってカウントアップ動作が開始される。分周比生成部２２０は、カウント値３２２が小さい場合は、クロック分周比信号３２３も小さいが、カウント値３２２が大きくなってくると、次第にクロックの分周比を大きくする。そして、カウント値３２２が最大値Ｎになると、クロック分周比信号３２３の値も最大になり、この時、クロック分周器２２２から出力されるクロック（Ａ）３２４を完全にクロックを停止させる。図１４の例では、クロック（Ｂ）３２５の分周比は変化せず、常にクロック供給する状態である。
【０１１４】
なお、前記とは反対の手順をとることにより、逆に周波数を上げていく場合の制御が行われる。この実施の形態では、段階的に供給するクロックの周波数を上げる、または、下げるといった操作を行っているため、回路電流の変化の割合は緩やかになり、発生するノイズ電圧も小さくなる。
【０１１５】
また、本発明の請求項４に記載されている実施の形態は、図１３において、分周比生成部２２０に、破線で示した設定レジスタ２２３が接続された構成である。周波数の変化の割合をプログラマブルとすることで、動作周波数や動作回路の規模に応じた最適な変化値を設定してノイズ低減効果を上げることができる。
【０１１６】
なお、本発明の各実施の形態では、ノイズ低減回路としてのクロック回路と、省電力制御の対象となるディジタル回路ブロックと、省電力制御の対象とならないディジタル回路ブロックなどが、同一のＬＳＩ上に形成されているものとして説明してきたが、必ずしも、同一のＬＳＩ上に形成されている必要はなく、個別のＬＳＩで実現され、それらを同一のプリント基板上に実装したディジタル回路システムにも同様に適用される。
【０１１７】
（第５の実施の形態）
以下、本発明の請求項５に記載されている、実施の形態について説明する。図１５は、本発明における第５の実施の形態におけるクロック制御回路を含むＬＳＩ（ディジタル回路システム）の概略ブロック図である。
【０１１８】
図１５において、ＬＳＩ１００は、デジタル・アナログ混載ＬＳＩであり、ディジタル回路ブロック（Ａ）１０２と、ディジタル回路ブロック（Ｂ）１０３と、アナログ回路ブロック１０４が、同一チップ上に形成されている。ＬＳＩ１００上には、他に、源クロック発生回路１０５、ＰＬＬクロック可変回路１７０などが形成されている。源クロック発生回路１０５から出力されるクロック１０８は、ＰＬＬクロック可変回路１７０に入った後、ＰＬＬクロック出力信号１７５として出力され、クロック分周回路１７６を通過して、クロック（Ａ）１７７としてディジタル回路ブロック（Ａ）１０２に入る。
【０１１９】
ディジタル回路ブロック（Ａ）１０２は、省電力制御の対象であり、ＰＬＬクロック可変回路１７０からの可変クロックを供給される。また、ディジタル回路ブロック（Ｂ）１０３は、省電力制御の対象ではなく、源クロック発生回路１０５からクロック１０８を供給されるが、そのクロックは、常時、供給されている。
【０１２０】
ＰＬＬクロック可変回路１７０は、位相比較器１７２と、チャージポンプ１７３と、電圧制御発振器１７４と、帰還クロック可変回路１７１から構成されている。位相比較器１７２は、源クロック発生回路１０５からのクロックと、帰還クロック可変回路１７１からの帰還クロック１７８を位相比較する。そして、負帰還動作によって、帰還クロック可変回路１７１の分周比によって決まる周波数のクロックが、ＰＬＬクロック出力信号１７５として出力される。
図１６は、図１５における帰還クロック可変回路１７１の具体的回路例を示す図であり、図１７は、図１５、図１６における動作タイミング図である。図１６において、パワーマネージメント制御信号２０１から、カウンタ部２０４に至る動作は、図２を用いて説明した第１の実施の形態と同じである。分周比生成部２４０は、カウンタ部２０４からのカウント値２０５を受けて、クロック分周比信号２４１を生成する。ＰＬＬクロック分周器２４２は、電圧制御発振器１７４からのＰＬＬクロック出力信号１７５を、クロック分周比信号２２１に対応した値で分周する。
【０１２１】
ここで、図１６の回路の動作を図１７を参照しながら説明する。図１７には、源クロックの３４０と、パワーマネージメント制御信号３４１と、カウンタ部２０４の出力であるカウント値３４２と、分周比生成部２４０の出力であるクロック分周比信号３４３と、ＰＬＬクロック出力信号１７５の波形３４５と、ＰＬＬクロック分周器２４２の出力である帰還クロック１７８の波形３４４と、クロック分周回路１７６で分周されたクロック（Ａ）１７７の波形３４６が示されている。
【０１２２】
図１７の（Ａ）点では、パワーマネージメント制御信号３４１の立ち上がりエッジを起点として、低消費電力モードへの移行を開始した動作を示している。カウンタ部のカウント値３４２は、カウンタ部制御信号２０３によってカウントアップ動作が開始される。分周比生成部２４０は、カウント値３４２が小さい場合は、クロック分周比信号３４３は大きいが、カウント値３４２が大きくなってくると、次第にクロックの分周比を小さくする。そして、カウント値３４２が最大値Ｎになると、クロック分周比信号３４３の値は最小になる。帰還クロック可変回路１７１は、源クロック発生回路１０５からクロック１０８と、帰還クロック可変回路１７１からの帰還クロック１７８が同じ周波数となるように動作するので、図１７での源クロック波形３４０と、帰還クロック波形３４５は同じ周波数のクロックになる。この時、クロック（Ａ）３４６は、段階的に周波数が下がっていく。
【０１２３】
なお、前記とは反対の手順をとることにより、逆に周波数を上げていく場合の制御が行われる。この実施の形態では、段階的に供給するクロックの周波数を上げる、または、下げるといった操作を行っているため、回路電流の変化の割合は緩やかになり、発生するノイズ電圧も小さくなる。
【０１２４】
また、本発明の請求項６に記載されている実施の形態は、図１６において、分周比生成部２４０に、破線で示した設定レジスタ２４３が接続された構成である。周波数の変化の割合をプログラマブルとすることで、動作周波数や動作回路の規模に応じた最適な変化値を設定してノイズ低減効果を上げることができる。
【０１２５】
なお、本発明の各実施の形態では、ノイズ低減回路としてのクロック回路と、省電力制御の対象となるディジタル回路ブロックと、省電力制御の対象とならないディジタル回路ブロックなどが、同一のＬＳＩ上に形成されているものとして説明してきたが、必ずしも、同一のＬＳＩ上に形成されている必要はなく、個別のＬＳＩで実現され、それらを同一のプリント基板上に実装したディジタル回路システムにも同様に適用される。
（第６の実施の形態）
以下、本発明の請求項８に記載されている、実施の形態のディジタル回路システムについて説明する。
【０１２６】
第３の実施の形態の説明に用いた図８において、（ｇ）のゲーテッドクロックは、図２の間引きゲート信号生成回路によって作られたクロック２１６を用い、段階的な周波数変化が実現されていた。本発明における第６の実施の形態では、図１３のクロック分周比可変回路によって作られたクロック１２１を用い、段階的な周波数変化が実現される。
【０１２７】
上記以外の構成および作用効果は、第３の実施例の形態と同様である。
（第７の実施の形態）
以下、本発明の請求項９に記載されている、実施の形態のディジタル回路システムについて説明する。
【０１２８】
第３の実施の形態の説明に用いた図８において、（ｇ）のゲーテッドクロックは、図２の間引きゲート信号生成回路によって作られたクロック２１６を用い、段階的な周波数変化が実現されていた。本発明における第７の実施の形態では、図１６のＰＬＬクロック可変回路によって作られたクロック１７５から、さらに、図１５のクロック分周回路１７６で分周されたクロック１７７用い、段階的な周波数変化が実現される。
【０１２９】
上記以外の構成および作用効果は、第３の実施例の形態と同様である。
【０１３０】
以上説明したように、クロックのＯＮ／ＯＦＦ制御により、低消費電力モードを実現しているＬＳＩにおいて、低消費電力モードから通常動作モードに移行する際、所定の期間をかけて、段階的に周波数を変化させながらクロックをディジタル回路ブロックへ供給することで、クロックＯＮ／ＯＦＦ時に起因する急激な電源電流変化を押さえ、ＬＳＩパッケージのインダクタンス成分などに起因する電源ノイズが発生を低減することができる。これにより、入力信号のしきい値レベルを誤ったり、ＬＳＩの内部回路の誤動作をしたりといったノイズによる不具合を防ぐことができる。また、同一のＬＳＩチップ上にディジタル回路ブロックとアナログ回路ブロックが混載している場合、アナログ回路ブロックに与えるノイズを低減できる。さらに、ＬＳＩ電源ラインのノイズは、その電源電圧の変動量が大きいと、セット製品のＡＣラインの電源ノイズを増加させ得るが、それら電源線ノイズやＬＳＩから外部に放出される電磁輻射ノイズなども低減される。
【０１３１】
【発明の効果】
本発明の請求項１、３、５記載のクロック制御回路によれば、パワーマネージメント信号の状態が通常動作モードからパワーセーブモードへ切り替わる時にはディジタル回路ブロックへ供給されるクロックの周波数が段階的に減少するように入力クロックの間引き量、クロック分周手段の分周比、または帰還分周器の分周比を変化させ、パワーマネージメント信号の状態がパワーセーブモードから通常動作モードへ切り替わる時にはディジタル回路ブロックへ供給されるクロックの周波数が段階的に増加するように入力クロックの間引き量、クロック分周手段の分周比、または帰還分周器の分周比を変化させるので、省電力化のためディジタル回路ブロックのクロックを動作状態から停止させる、あるいは、停止状態から動作させるといった省電力機能を有するＬＳＩにおいて、ディジタル回路ブロックに発生する電流ノイズを押さえ、アナログ回路ブロックへのノイズの影響を減らすことができるという効果を奏する。
【０１３２】
請求項２、４、６記載のクロック制御回路によれば、クロックの周波数変化の割合をプログラマブルとしているので、ノイズの発生状況に応じてクロックの周波数変化の割合を最適に設定することができ、アナログ回路ブロックへのノイズの影響を効果的に減らすことができるという効果を奏する。
【０１３３】
請求項７，８，９記載のディジタル回路システムによれば、各々請求項１、３、５記載のクロック制御回路と同様の効果を奏する他、第２のディジタル回路ブロックがクロック可変中信号が有効な期間は動作を停止しているので、クロックの周波数制御に伴って第１および第２のディジタル回路ブロック間の信号のやりとりに矛盾が生じるのを防止することができるという効果を奏する。
【図面の簡単な説明】
【図１】ノイズ低減を行うための本発明の第１の実施の形態のクロック制御回路を含んだＬＳＩを模式的に示す概略ブロック図である。
【図２】図１の間引ゲート信号生成回路の具体的な構成を示すブロック図である。
【図３】図２の各部の動作タイミングを説明するためのタイミング図である。
【図４】図２の各部の動作タイミングを説明するためのタイミング図である。
【図５】本発明の第１の実施の形態のクロック制御回路によるＬＳＩノイズ低減の効果を模式的に示す波形図である。
【図６】本発明の第２の実施の形態のクロック制御回路の要部の構成を示すブロック図である。
【図７】本発明による第３の実施の形態を示すブロック図である。
【図８】図７の各部の動作タイミングを示すタイミング図である。
【図９】ＬＳＩの電源ラインに発生する電圧ノイズを説明する回路図である。
【図１０】本発明を使用しない場合のＬＳＩ電源ノイズの発生の様子を模式的に示す図である。
【図１１】クロック可変中信号が有効な期間、省電力対象となるディジタル回路ブロックの動作を停止させている回路構成例を説明する図である。
【図１２】ノイズ低減を行うための本発明の第４の実施の形態のクロック制御回路を含んだＬＳＩを模式的に示す概略ブロック図である。
【図１３】図１２のクロック分周比可変回路の具体的な構成を示すブロック図である。
【図１４】図１３の各部の動作タイミングを説明するためのタイミング図である。
【図１５】ノイズ低減を行うための本発明の第５の実施の形態のクロック制御回路を含んだＬＳＩを模式的に示す概略ブロック図である。
【図１６】図１５の帰還クロック可変回路の具体的な構成を示すブロック図である。
【図１７】図１６の各部の動作タイミングを説明するためのタイミング図である。
【符号の説明】
１００ ＬＳＩ
１０１ 間引ゲート信号生成回路
１０２ ディジタル回路ブロック（Ａ）
１０３ ディジタル回路ブロック（Ｂ）
１０４ アナログ回路ブロック
１０５ 源クロック発生回路
１０６ 論理ゲート回路
１０７ バッファ回路
１０８ 源クロック
１０９ 間引ゲート信号
１１０ ゲート制御後クロック
１１１ クロック
２０１ パワーマネージメント制御信号
２０２ エッジ検出部
２０３ カウンタ部制御信号
２０４ カウンタ部
２０５ カウンタ部カウント値
２０６ ゲートパターン生成部
２０７ クロックゲート信号
２０８ フリップフロップ
２０９ クロックゲート信号
２１０ 遅延回路部
２１１ クロックゲート信号（間引ゲート信号）
２１２ 論理ゲート回路
２１４ クロック
２１５ 源クロック発生回路
２１６ ゲート制御後クロック
３００ 源クロック
３０１ パワーマネージメント制御信号
３０２ カウンタ部カウント値
３０３ クロックゲート信号
３０４ クロックゲート信号
３０５ クロックゲート信号
３０６ ゲーテッドクロック
４００ 源クロック
４０１ パワーマネージメント制御信号
４０２ カウンタ部カウント値
４０３ クロックゲート信号
４０４ クロックゲート信号
４０５ クロックゲート信号
４０６ ゲーテッドクロック
６０１ 設定レジスタ
７０１ ＬＳＩ
７０３ 再生信号
７０４ レーザダイオード発光パターン信号
７０５ ウォブル信号
７０６ マイクロコントローラ
７０７ フォーマット制御回路
７０８ ＤＭＡ／バス制御回路
７０９ ワークメモリ
７１０ パリティ生成回路
７１１ ホスト転送回路
７１２ 記録補償回路
７１３ ウォブルＰＬＬ回路
７１５ ホストコンピュータ
７１６ レーザダイオード
７１７ レーダダイオードドライバ
７２１ 光ディスク
９００ ＬＳＩ
９０１ ＬＳＩ入力回路
９０２ ＬＳＩ内部回路
９０３ ＬＳＩ出力回路
９０４ ＬＳＩ内部回路の電源系インダクタンス
９０５ ＬＳＩ内部回路のグラウンド系インダクタンス
９０６ ＬＳＩ入出力回路の電源系インダクタンス
９０７ ＬＳＩ入出力回路のグラウンド系インダクタンス
９０８ ＬＳＩ内部回路の電源間容量
９０９ ＬＳＩ入出力回路の電源間容量
９１０ ＬＳＩ出力端子の負荷容量
９２０ 負荷容量充電電流
１５０ （ｇ）ゲーテッドクロック
１５１ （ｈ）クロック可変中信号
１５２ （ｉ）リード要求信号
１５３ （ｊ）リード応答
１５４ （ｋ）リードデータ
１５５ 制御回路部
１５６ 演算回路部
１５７ リードデータラッチ部
１５８ 論理回路およびフリップフロップ
１５９ フリップフロップ
１２０ クロック分周比可変回路
１２１ クロック（Ａ）
１２２ クロック（Ｂ）
２２０ 分周比生成部
２２１ クロック分周比信号
２２２ クロック分周回路
２２３ 設定レジスタ
３２０ 源クロック
３２１ パワーマネージメント制御信号
３２２ カウンタ部カウント値
３２３ クロック分周比信号
３２４ クロック（Ａ）
３２５ クロック（Ｂ）
１７０ ＰＬＬクロック可変回路
１７１ 帰還クロック可変回路
１７２ 位相比較器
１７３ チャージポンプ
１７４ 電圧制御発振器
１７５ ＰＬＬ出力クロック
１７６ クロック分周回路
１７７ クロック（Ａ）
１７８ 帰還クロック
２４０ 分周比生成部
２４１ クロック分周比信号
２４２ ＰＬＬクロック分周回部
２４３ 設定レジスタ
３４０ 源クロック
３４１ パワーマネージメント制御信号
３４２ カウンタ部カウント値
３４３ クロック分周比信号
３４４ ＰＬＬクロック出力
３４５ 帰還クロック
３４６ クロック（Ａ）
Claims (9)
- 省電力制御を行うためのパワーマネージメント信号の状態が切り替わる時に省電力制御の対象となるディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させるクロック制御回路であって、
入力クロックを間引いて前記ディジタル回路ブロックへ供給するクロック間引き用の論理ゲート手段と、
前記パワーマネージメント信号を受けて、前記パワーマネージメント信号の状態が切り替わる時に前記入力クロックの間引き量を段階的に変化させるクロック間引きゲート信号を生成して前記論理ゲート手段へ与える間引きゲート信号生成手段とを備え、
前記間引ゲート信号生成手段は、前記パワーマネージメント信号の状態が通常動作モードからパワーセーブモードへ切り替わる時には前記ディジタル回路ブロックへ供給されるクロックの周波数が段階的に減少するように前記入力クロックの間引き量を変化させ、前記パワーマネージメント信号の状態が前記パワーセーブモードから前記通常動作モードへ切り替わる時には前記ディジタル回路ブロックへ供給されるクロックの周波数が段階的に増加するように前記入力クロックの間引き量を変化させたことを特徴とするクロック制御回路。 - ディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させるためのクロック間引きゲート信号の生成パターンを予め記憶できるレジスタを設けて、前記レジスタに記憶した前記生成パターンを基に間引きゲート信号生成手段で前記クロック間引きゲート信号を生成することにより、前記クロックの周波数変化の割合をプログラマブルとしたことを特徴とする請求項１記載のクロック制御回路。
- 省電力制御を行うためのパワーマネージメント信号の状態が切り替わる時に省電力制御の対象となるディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させるクロック制御回路であって、
入力クロックを分周して前記ディジタル回路ブロックへ供給するクロック分周手段と、
前記パワーマネージメント信号を受けて、前記パワーマネージメント信号の状態が切り替わる時に前記クロック分周手段の分周比を段階的に変化させる分周比制御信号を生成して前記クロック分周手段へ与える分周比制御手段とを備え、
前記分周比制御手段は、前記パワーマネージメント信号の状態が通常動作モードからパワーセーブモードへ切り替わる時には前記ディジタル回路ブロックへ供給されるクロックの周波数が段階的に減少するように前記クロック分周手段の分周比を変化させ、前記パワーマネージメント信号の状態が前記パワーセーブモードから前記通常動作モードへ切り替わる時には前記ディジタル回路ブロックへ供給されるクロックの周波数が段階的に増加するように前記クロック分周手段の分周比を変化させたことを特徴とするクロック制御回路。 - ディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させるための分周比制御信号の生成パターンを予め記憶できるレジスタを設けて、前記レジスタに記憶した前記生成パターンを基に分周比制御手段で前記分周比制御信号を生成することにより、前記クロックの周波数変化の割合をプログラマブルとしたことを特徴とする請求項３記載のクロック制御回路。
- 省電力制御を行うためのパワーマネージメント信号の状態が切り替わる時に省電力制御の対象となるディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させるクロック制御回路であって、
位相比較器とチャージポンプと電圧制御発振器と帰還分周器で構成されたＰＬＬ回路を内蔵して前記ディジタル回路ブロックへクロックを供給する源クロック発生手段と、
省電力制御を行うためのパワーマネージメント信号を受けて、前記パワーマネージメント信号の状態が切り替わる時に前記帰還分周器の分周比を段階的に変化させる分周比制御信号を生成して前記帰還分周器へ与える分周比制御手段とを備え、
前記分周比制御手段は、前記パワーマネージメント信号の状態が通常動作モードからパワーセーブモードへ切り替わる時には前記ディジタル回路ブロックへ供給されるクロックの周波数が段階的に減少するように前記帰還分周器の分周比を変化させ、前記パワーマネージメント信号の状態が前記パワーセーブモードから前記通常動作モードへ切り替わる時には前記ディジタル回路ブロックへ供給されるクロックの周波数が段階的に増加するように前記帰還分周器の分周比を変化させたことを特徴とするクロック制御回路。 - ディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させるための分周比制御信号の生成パターンを予め記憶できるレジスタを設けて、前記レジスタに記憶した前記生成パターンを基に分周比制御手段で前記分周比制御信号を生成することにより、前記クロックの周波数変化の割合をプログラマブルとしたことを特徴とする請求項５記載のクロック制御回路。
- 省電力制御の対象とならない第１のディジタル回路ブロックと、
省電力制御の対象となる第２のディジタル回路ブロックと、
省電力制御を行うためのパワーマネージメント信号の状態が切り替わる時に前記第２のディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させるクロック制御回路と、
前記クロック制御回路が前記第２のディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させている期間を示すクロック可変中信号を生成するクロック可変中信号生成手段とを備え、
前記クロック制御回路は、入力クロックを間引いて前記第２のディジタル回路ブロックへ供給するクロック間引き用の論理ゲート手段と、
前記パワーマネージメント信号を受けて、前記パワーマネージメント信号の状態が切り替わる時に前記入力クロックの間引き量を段階的に変化させるクロック間引きゲート信号を生成して前記論理ゲート手段へ与える間引きゲート信号生成手段とを有し、
前記間引きゲート信号生成手段は、前記パワーマネージメント信号の状態が通常動作モードからパワーセーブモードへ切り替わる時には前記第２のディジタル回路ブロックへ供給されるクロックの周波数が段階的に減少するように前記入力クロックの間引き量を変化させ、前記パワーマネージメント信号の状態が前記パワーセーブモードから前記通常動作モードへ切り替わる時には前記第２のディジタル回路ブロックへ供給されるクロックの周波数が段階的に増加するように前記入力クロックの間引き量を変化させるようにし、
前記第２のディジタル回路ブロックは前記クロック可変中信号が有効な期間はクロックのみが供給された状態で動作を停止していることを特徴とするディジタル回路システム。 - 省電力制御の対象とならない第１のディジタル回路ブロックと、
省電力制御の対象となる第２のディジタル回路ブロックと、
省電力制御を行うためのパワーマネージメント信号の状態が切り替わる時に前記第２のディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させるクロック制御回路と、
前記クロック制御回路が前記第２のディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させている期間を示すクロック可変中信号を生成するクロック可変中信号生成手段とを備え、
前記クロック制御回路は、入力クロックを分周して前記第２のディジタル回路ブロックへ供給するクロック分周手段と、
前記パワーマネージメント信号を受けて、前記パワーマネージメント信号の状態が切り替わる時に前記クロック分周手段の分周比を段階的に変化させる分周比制御信号を生成して前記クロック分周手段へ与える分周比制御手段とを有し、
前記分周比制御手段は、前記パワーマネージメント信号の状態が通常動作モードからパワーセーブモードへ切り替わる時には前記第２のディジタル回路ブロックへ供給されるクロックの周波数が段階的に減少するように前記クロック分周手段の分周比を変化させ、前記パワーマネージメント信号の状態が前記パワーセーブモードから前記通常動作モードへ切り替わる時には前記第２のディジタル回路ブロックへ供給されるクロックの周波数が段階的に増加するように前記クロック分周手段の分周比を変化させるようにし、
前記第２のディジタル回路ブロックは前記クロック可変中信号が有効な期間はクロックのみが供給された状態で動作を停止していることを特徴とするディジタル回路システム。 - 省電力制御の対象とならない第１のディジタル回路ブロックと、
省電力制御の対象となる第２のディジタル回路ブロックと、
省電力制御を行うためのパワーマネージメント信号の状態が切り替わる時に前記第２のディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させるクロック制御回路と、
前記クロック制御回路が前記第２のディジタル回路ブロックへ供給するクロックの周波数を段階的に変化させている期間を示すクロック可変中信号を生成するクロック可変中信号生成手段とを備え、
前記クロック制御回路は、位相比較器とチャージポンプと電圧制御発振器と帰還分周器で構成されたＰＬＬ回路を内蔵して前記省電力制御の対象となるディジタル回路ブロックへクロックを供給する源クロック発生手段と、
省電力制御を行うためのパワーマネージメント信号を受けて、前記パワーマネージメント信号の状態が切り替わる時に前記帰還分周器の分周比を段階的に変化させる分周比制御信号を生成して前記帰還分周器へ与える分周比制御手段とを有し、
前記分周比制御手段は、前記パワーマネージメント信号の状態が通常動作モードからパワーセーブモードへ切り替わる時には前記第２のディジタル回路ブロックへ供給されるクロックの周波数が段階的に減少するように前記帰還分周器の分周比を変化させ、前記パワーマネージメント信号の状態が前記パワーセーブモードから前記通常動作モードへ切り替わる時には前記第２のディジタル回路ブロックへ供給されるクロックの周波数が段階的に増加するように前記帰還分周器の分周比を変化させるようにし、
前記第２のディジタル回路ブロックは前記クロック可変中信号が有効な期間はクロックのみが供給された状態で動作を停止していることを特徴とするディジタル回路システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002170260A JP2004013820A (ja) | 2002-06-11 | 2002-06-11 | クロック制御回路 |
Applications Claiming Priority (1)
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004013820A true JP2004013820A (ja) | 2004-01-15 |
Family
ID=30436579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002170260A Pending JP2004013820A (ja) | 2002-06-11 | 2002-06-11 | クロック制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004013820A (ja) |
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