JP2001005552A - 消費電力低減回路 - Google Patents

Abstract

(57)【要約】 【課題】ＬＳＩにおける消費電力の低減を目的とした回
路機能を簡素に実現し、機能ブロック数が増大するなど
ＬＳＩの規模の大きさに依存して消費電力低減機能が複
雑になることを抑える。 【解決手段】回路の外部から必要なときだけにクロック
が供給されるなど、消費電力低減機能を回路の外部に設
けるのではなく、各回路において、回路の動作スタート
・ストップを制御する信号から、内部の実質的なクロッ
クの供給・停止を内部機能として行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は消費電力低減回路、
特に論理（ロジック）ＬＳＩ（大規模集積回路）の消費
電力を低減する為の回路に関する。

【０００２】

【従来の技術】移動体通信端末の内蔵電池による連続使
用時間は、その携帯性能を表す重要な指標である。この
連続使用時間は内部に使用される回路、特にＬＳＩ（大
規模集積回路）の消費電力を低減することにより改善さ
れる。従って、論理回路、特に論理ＬＳＩの論理機能を
低消費電力で実現することが課題となる。

【０００３】ＣＭＯＳ（補助金属酸化物シリコン）トラ
ンジスタを使用するＬＳＩの場合には、主として内部の
ゲートのスイッチング時に電力が消費される。この種の
回路の消費電力を低減させるには、回路が待機中や非動
作中には、その回路への入力クロックを制御するという
手法が提案されている。

【０００４】従来、例えば特開平１０−９１２７２号公
報に開示される如く、低周波数のクロックに切替えて提
供したり、又はクロックの提供を遮断するようにしたク
ロック提供回路が提案されている。斯る回路を外部に設
けることにより、同期式回路のクロックラインの消費電
力を低減することが可能である。

【０００５】図１０に従来のクロック提供回路を設けた
クロック制御の一例をブロック図で示す。この従来例に
あっては、３個の回路（論理回路）１、２、３と、これ
らの回路１〜３にクロック（ＣＬＫ）を提供するクロッ
ク供給回路４とを有する。このクロック供給回路４に
は、システムクロックとクロック選択制御信号５が入力
される。また、各回路１〜３には、クロック制御回路４
からのクロックが供給されると共にそれぞれ動作制御信
号が入力される。

【０００６】このクロック供給回路４により、論理動作
に破綻を生じることなくクロック周波数の切替及びクロ
ック（ＣＬＫ）出力の停止／供給を行い、回路１〜３に
クロックを送出する。このクロックの切替は次のように
行う。先ず、クロック選択制御信号５の変化をスタート
タイミングとする。その時点のクロックの電圧レベルが
Ｈ（ハイ）ならＨ、Ｌ（ロー）ならＬのまま電圧レベル
を保持する状態に入る。即ち、出力値は固定され、出力
クロックは止った状態となる。その間に内部で出力に使
うクロックに切替え、切替えたクロックのレベルを保持
している出力クロックのレベルが同じになったとき、切
替えたクロックを出力するというシーケンス動作を行
う。適宜クロック選択制御信号５を切替えて各回路１〜
３を集中制御する。

【０００７】また、関連する従来技術は、特開平９−８
１６０４号公報の「ソフトウェア／ハードウェア協調設
計システム及びその設計方法」や特開平７−４４２６５
号公報の「パイプライン処理回路」等にも開示されてい
る。

【０００８】

【発明が解決しようとする課題】上述した従来技術にあ
っては、消費電力の低減の為に入力クロックを制御する
回路が増加するにつれて、クロックの制御方法が複雑に
なるという問題があった。その理由は、各回路へのクロ
ックの供給を集中して制御する為に、クロック供給回路
がクロックをどの回路へ送るか判断選択し、回路全体で
論理の破綻なく供給するよう動作しなければならない為
である。更に、各回路のそれぞれ固有の動作タイミング
に合わせて、それぞれクロックを供給停止／再開しなけ
ればならない為である。また、クロック供給回路とクロ
ック制御される回路との間が密接な関係となっている為
に、機能的な切分けが明確にできない。それにも拘ら
ず、クロック選択制御信号によるクロック制御系と動作
制御信号による回路機能の動作制御系という独立した２
系統の制御系が存在する為である。

【０００９】本発明の目的は、クロック制御が簡単であ
り、クロック制御を受ける回路のクロック供給回路から
の機能的独立を保ち、構造化設計を容易にする論理ＬＳ
Ｉの消費電力低減回路を提供することである。

【００１０】

【課題を解決するための手段】前述の課題を解決するた
め、本発明による消費電力低減回路は、次のような特徴
的な構成を採用している。

【００１１】（１）スタート、クロック及びリセット信
号が入力され所定信号処理を行う信号処理回路を含む機
能ブロックより成り、クロックラインの消費電力を低減
する消費電力低減回路において、前記スタート、クロッ
ク及びリセット信号を入力とし、予め決めた個数のクロ
ック信号を発生するクロック制御部からの制御クロック
信号を前記信号処理回路に入力する消費電力低減回路。

【００１２】（２）実質的に同様構成の複数の機能ブロ
ックを含み、前記制御クロック信号を発生するクロック
制御部を前記各機能ブロックに含む上記（１）の消費電
力低減回路。

【００１３】（３）前記信号処理回路はカウンタ回路で
ある上記（１）又は（２）の消費電力低減回路。

【００１４】（４）前記信号処理回路はタイマ回路であ
る上記（１）又は（２）の消費電力低減回路。

【００１５】（５）前記機能ブロックには更にストップ
信号が入力される上記（１）又は（２）の消費電力低減
回路。

【００１６】（６）前記クロック制御部には、前記タイ
マ回路からストップ信号が入力される上記（４）の消費
電力低減回路。

【００１７】

【発明の実施の形態】以下、本発明による消費電力低減
回路の好適実施形態例を添付図、特に図１乃至図９を参
照して詳細に説明する。

【００１８】先ず、図１は、本発明による消費電力低減
回路を適用したシステム構成例を示す。このシステム
は、３個の回路１´、２´、３´より構成され、各回路
１´〜３´は消費電力低減用クロック制御部２０ａ〜２
０ｃと、その出力クロックで制御される回路１０ａ〜１
０ｃをそれぞれ含んでいる。これら回路１´〜３´に
は、共通にシステムクロックが入力されると共にそれぞ
れ独立した動作制御信号が入力される。

【００１９】図１に示すシステムの具体的構成及び動作
は、以下の例に基づく詳細説明から明らかになろう。し
かし、後述は、単なる例示にすぎず、その他種々の応用
例が考えられること当業者には容易に理解できよう。

【００２０】図２は、本発明による消費電力低減回路が
適用可能なクロック制御される回路例であり、この特定
例ではカウンタ１０である。このカウンタ１０には、図
２に示す如く、ＳＴＡＲＴ、ＳＴＯＰ、ＣＬＫ、ＲＥＳ
ＥＴの４つの信号が入力され、ＣＯＵＮＴＥＲＯＵＴを
出力する。このカウンタ回路１０の動作タイミングチャ
ートを図５（ａ）〜（ｆ）に示す。図５中、（ａ）はＲ
ＥＳＥＴ信号、（ｂ）はＣＬＫ（クロック）信号、
（ｃ）はＳＴＡＲＴ信号、（ｄ）はＳＴＯＰ信号、
（ｅ）はＣＯＵＮＴＥＲＯＵＴ出力信号及び（ｆ）は最
低限必要なＣＬＫ数を示す。

【００２１】リセット時、即ちＲＥＳＥＴ信号（図５の
（ａ）参照）がＬのとき、カウンタ回路１０の出力ＣＯ
ＵＮＴＥＲＯＵＴ（図５の（ｅ）参照）は０である。Ｓ
ＴＡＲＴ信号（図５の（ｃ）参照）がＬとなり、ＣＬＫ
（図５の（ｂ）参照）が立上がると、次のＣＬＫが立上
がりからカウンタ１０はカウントアップする。ＳＴＯＰ
信号（図５の（ｄ）参照）がＬとなり、ＣＬＫの立上が
りを検出すると、次のＣＬＫ立上がりからカウンタ１０
のカウントアップ動作が中止される。ここで、注意すべ
きは、カウンタ１０が最低限必要なクロックは図５
（ｆ）に示す如く図５（ｂ）中のタイミングｔ１からｔ
２までのクロックの立上がりである。

【００２２】次に図３に図１の１つの回路１´の具体例
の詳細を構成図、即ち本発明による消費電力低減回路の
第１実施形態例のブロック図を示す。この消費電力低減
回路１´は、図２に示したカウンタ１０とクロック制御
部２０より構成される。

【００２３】クロック制御部２０には、ＳＴＡＲＴ、Ｓ
ＴＯＰ、ＣＬＫ及びＲＥＳＥＴ信号が入力され、制御ク
ロック信号ＣＴＲＬＣＬＫを出力する。他方、カウンタ
１０には、上述したＳＴＡＲＴ、ＳＴＯＰ及びＲＥＳＥ
Ｔ信号と共にクロック制御部２０の出力であるＣＴＲＬ
ＣＬＫ信号が入力され、ＣＯＵＮＴＥＲＯＵＴ信号を出
力する。

【００２４】クロック制御部２０の詳細ゲート構成図を
図４に示し、その各部動作タイミングチャートを図６
（ａ）〜（ｈ）に示す。先ず、図４のゲート構成図を参
照して説明する。このクロック制御部２０は、ＡＮＤゲ
ート２１、２７、インバータ２２、ＮＯＲゲート２３、
２６及びＤ形フリップフロップ（ＤＦＦ）２４、２５よ
り構成される。

【００２５】ＡＮＤゲート２１の一端にＳＴＡＲＴ信号
が入力され、インバータ２２にＳＴＯＰ信号が入力され
る。ＡＮＤゲート２１とインバータ２２の出力がＮＯＲ
ゲート２３に入力される。ＮＯＲゲート２３の出力は、
ＣＬＫ信号及びＲＥＳＥＴ信号と共にＤＦＦ２４に入力
される。このＤＦＦ２４のｃｌｋｍａｓｋ１出力は、Ｃ
ＬＫ信号及びＲＥＳＥＴ信号と共にＤＦＦ２５に入力さ
れる。ＤＦＦ２４のｃｌｋｍａｓｋ１及びＤＦＦ２５の
ｃｌｋｍａｓｋ２信号の両反転出力はＮＯＲゲート２６
に入力される。

【００２６】また、ＮＯＲゲート２６の出力とＣＬＫ信
号はＡＮＤゲート２７に入力され、その出力が上述した
制御クロック信号ＣＴＲＬＣＬＫとしてクロック制御部
２０から出力される。また、ＤＦＦ２４のｃｌｋｍａｓ
ｋ１の反転出力は、ＡＮＤゲート２１の他端にも入力さ
れる。

【００２７】次に、図６のタイミングチャートにおい
て、（ａ）はＲＥＳＥＴ信号、（ｂ）はＣＬＫ信号、
（ｃ）はＳＴＡＲＴ信号、（ｄ）はＳＴＯＰ信号、
（ｅ）はＤＦＦ２４のｃｌｋｍａｓｋ１出力、（ｆ）は
ＤＦＦ２５のｃｌｋｍａｓｋ２出力、（ｇ）はＮＯＲゲ
ート２６からのｍａｓｋ信号及び（ｈ）は制御クロック
信号ＣＴＲＬＣＬＫ信号を示す。

【００２８】図６（ｅ）に示す如く、ｃｌｋｍａｓｋ１
は、ＳＴＡＲＴ信号（図６の（ｃ）参照）がＬでＨにな
り、ＳＴＯＰ信号（図６の（ｄ）参照）がＬでＬに戻
る。それ以外は自分の値を保持する。ｃｌｋｍａｓｋ１
をリタイミングしたｃｌｋｍａｓｋ２（図６（ｆ）参
照）とｃｌｋｍａｓｋ１（図６の（ｅ）参照）のＮＯＲ
で作られたｍａｓｋでクロック（ＣＬＫ）をマスクした
ＣＴＲＬＣＬＫ（図６の（ｈ）参照）は、上述の必要な
クロックエッジを満たしている。これにより、カウンタ
回路１０は、動作中の回路機能を破綻されることなく、
非動作中、実質的な入力クロックであるＣＴＲＬＣＬＫ
（図６の（ｈ）参照）の変化を抑制して消費電力を低減
させることが可能である。ここで、注目すべきは、入力
信号が増加する訳でもなく、入出力インタフェースは変
わらない。

【００２９】次に、図７は、本発明による消費電力低減
回路の第３実施形態例の構成図を示す。この消費電力低
減回路１″は、図３の回路１′と同様のクロック制御部
２０とＴＩＭＥＲ（タイマ）回路３０とを有する。この
消費電力低減回路１″にあっては、ＳＴＡＲＴ信号、Ｃ
ＬＫ信号及びＲＥＳＥＴ信号が入力される。これら３信
号はクロック制御部２０に入力され、その出力であるＣ
ＴＲＬＣＬＫは、ＳＴＡＲＴ信号及びＲＥＳＥＴ信号と
共にＴＩＭＥＲ回路３０に入力される。このＴＩＭＥＲ
回路３０からのＩＮＴ出力は、消費電力低減回路１″の
出力となると共にクロック制御部２０へＳＴＯＰ信号と
して入力される。ＴＩＭＥＲ回路３０からのＩＮＴ出力
は、このＴＩＭＥＲ回路３０がある決められた時間が経
過後、即ちこのＴＩＭＥＲ回路３０が所定数のクロック
（ＣＬＫ）を計数する時出力される。

【００３０】信号処理回路としてＴＩＭＥＲ回路３０を
使用する図７の消費電力低減回路１″の動作を説明す
る。図８は、ＴＩＭＥＲ回路３０のタイミングチャート
を示す。図８中、（ａ）はＲＥＳＥＴ信号、（ｂ）はＣ
ＬＫ（クロック）信号、（ｃ）はＳＴＡＲＴ信号、
（ｄ）は内部カウンタの計数値、（ｅ）はＩＮＴ出力信
号及び（ｆ）は最低限必要なクロック数を示す。ＴＩＭ
ＥＲ回路３０中には、図示しないが内部でクロックエッ
ジを数えている信号カウンタがある。このカウンタは、
図２のカウンタ回路１０と同様に、ＲＥＳＥＴ信号によ
って外部出力ＩＮＴ信号及び内部信号カウンタがＯ及び
Ｈにリセットされる。ＳＴＡＲＴ信号（図８中（ｃ）参
照）は、Ｌがアクティブ状態とする。このＳＴＡＲＴ信
号がＬになった後のＣＬＫ信号（図８中（ｂ）参照）の
立上がりの次の立上がりタイミングｔ３からクロックを
数え始める。予め決められた数（この例では１０とす
る）を計数した後、出力ＩＮＴ（図８中（ｅ）参照）を
Ｌ（アクティブ）とする。このＴＩＭＥＲ回路３０の機
能の実施に最低限必要なクロック数は、図８（ｆ）に示
すとおりとする。

【００３１】次に、図７の消費電力低減回路１″の動作
を図９のタイミングチャートに示す。図９中、（ａ）は
ＲＥＳＥＴ信号、（ｂ）はＣＬＫ信号、（ｃ）はＳＴＡ
ＲＴ信号、（ｄ）はＣＯＵＮＴＥＲ計数値、（ｅ）はＩ
ＮＴ出力信号、（ｆ）はｃｌｋｍａｓｋ１信号、（ｇ）
はｃｌｋｍａｓｋ２信号、（ｈ）はｍａｓｋ信号及び
（ｉ）は制御クロック信号ＣＴＲＬＣＬＫを示す。ＳＴ
ＡＲＴ信号のＬ時のクロック（ＣＬＫ）の立上がりでＣ
ＯＵＮＴＥＲは、ｃｌｋｍａｓｋ１をＨとする。ＩＮＴ
出力信号は、ＣＯＵＮＴＥＲがタイミングｔ３のＣＬＫ
立上がりで計数開始後、所定の計数を行った時点でＬと
なり、その次のＣＬＫ信号の立上がりタイミングｔ４で
クロック制御部２０へＳＴＯＰ信号として入力される。
このタイミングｔ４でｃｌｋｍａｓｋ１信号はＬに戻
る。他方、ｃｌｋｍａｓｋ２信号（図９の（ｇ）参照）
は、ｃｌｋｍａｓｋ１信号がＬに戻った後のＣＬＫ信号
の立上がりでＬへ復帰する。そこで、ｍａｓｋ信号（図
９の（ｈ）参照）は、ｃｌｋｍａｓｋ１信号のＨへの移
行時点からｃｌｋｍａｓｋ２信号のＬへの復帰時点まで
発生し、その間のＣＬＫ信号がＣＴＲＬＣＬＫ信号（図
９の（ｉ）参照）としてＴＩＭＥＲ回路３０に入力され
る。

【００３２】この第２実施形態と、図３の第１実施形態
例との相違点は、ＩＮＴ信号がＬからＨへ復帰するタイ
ミングｔ４でｃｌｋｍａｓｋ１が同時にＳＴＯＰするこ
とである。

【００３３】以上、本発明による消費電力低減回路の好
適実施形態例を詳述した。しかし、本発明は斯かる特定
例のみに限定されるべきではなく、本発明の要旨を逸脱
することなく種々の変形変更が可能であることが当業者
には容易に理解できよう。

【００３４】

【発明の効果】上述の説明から理解される如く、本発明
の消費電力低減回路によると、多数の機能ブロックを結
合してＬＳＩを構成する際に、機能ブロックを機能的ブ
ラックボックスとして扱い階層構造を適用するのが一般
的であるが、この際に消費電力低減回路の為に追加され
ているクロック制御機能がトップ階層、即ち機能ブロッ
クの外部において考慮しなくてもよいという効果があ
る。その為に、クロック制御を行いたい機能ブロックが
多くなっていてもクロック制御が複雑になることはな
い。その理由は、回路の入出力インタフェースを変更す
ることなく、非動作中の消費電力を低減している為であ
る。

【図面の簡単な説明】

【図１】本発明による消費電力低減回路を適用した回路
システムの構成図である。

【図２】図１の回路ブロックの１つの信号処理回路の例
である。

【図３】本発明による消費電力低減回路の第１実施形態
例のブロック図である。

【図４】図３中のクロック制御部の詳細構成図である。

【図５】図３中のカウンタ回路の動作タイミングチャー
トである。

【図６】図３中のクロック制御部の動作タイミングチャ
ートである。

【図７】本発明による消費電力低減回路の第２実施形態
例のブロック図である。

【図８】図７中のタイマ回路の動作タイミングチャート
である。

【図９】図７中のクロック制御部の動作タイミングチャ
ートである。

【図１０】従来の消費電力低減の為クロック制御部の構
成図である。

【符号の説明】

１〜３、１′〜３、１″ 回路（機能ブロック） １０ カウンタ回路（信号処理回
路） ２０ クロック制御部 ３０ タイマ回路（信号処理回路） ＣＴＲＬＣＬＫ 制御クロック信号

Claims (6)

【特許請求の範囲】
1. 【請求項１】スタート、クロック及びリセット信号が入
   力され所定信号処理を行う信号処理回路を含む機能ブロ
   ックより成り、クロックラインの消費電力を低減する消
   費電力低減回路において、前記スタート、クロック及び
   リセット信号を入力とし、予め決めた個数のクロック信
   号を発生するクロック制御部からの制御クロック信号を
   前記信号処理回路に入力することを特徴とする消費電力
   低減回路。
2. 【請求項２】実質的に同様構成の複数の機能ブロックを
   含み、前記制御クロック信号を発生するクロック制御部
   を前記各機能ブロックに含むことを特徴とする請求項１
   に記載の消費電力低減回路。
3. 【請求項３】前記信号処理回路はカウンタ回路であるこ
   とを特徴とする請求項１又は２に記載の消費電力低減回
   路。
4. 【請求項４】前記信号処理回路はタイマ回路であること
   を特徴とする請求項１又は２に記載の消費電力低減回
   路。
5. 【請求項５】前記機能ブロックには更にストップ信号が
   入力されることを特徴とする請求項１又は２に記載の消
   費電力低減回路。
6. 【請求項６】前記クロック制御部には、前記タイマ回路
   からストップ信号が入力されることを特徴とする請求項
   ４に記載の消費電力低減回路。