JPH05199080A - 相補型論理回路 - Google Patents
相補型論理回路Info
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- JPH05199080A JPH05199080A JP4025863A JP2586392A JPH05199080A JP H05199080 A JPH05199080 A JP H05199080A JP 4025863 A JP4025863 A JP 4025863A JP 2586392 A JP2586392 A JP 2586392A JP H05199080 A JPH05199080 A JP H05199080A
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- 238000012163 sequencing technique Methods 0.000 abstract 1
- 230000003068 static effect Effects 0.000 description 10
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- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Landscapes
- Logic Circuits (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】
【目的】 オン状態とオフ状態とに切り換えて使用され
る順序回路を構成した相補型論理回路において、チップ
専有面積及び消費電力の削減を図る。 【構成】 ダイナミック構成のＤフリップフロップ群を
用いた遅延回路２と組合せ回路１とから順序回路を構成
し、動作停止時に、入力制御回路３により上記組合せ回
路１の全入力を強制的に所定状態にさせるとともに、停
止制御回路４により上記Ｄフリップフロップ群のマスタ
・ラッチとスレーブ・ラッチをともにデータ通過状態で
停止させる。
る順序回路を構成した相補型論理回路において、チップ
専有面積及び消費電力の削減を図る。 【構成】 ダイナミック構成のＤフリップフロップ群を
用いた遅延回路２と組合せ回路１とから順序回路を構成
し、動作停止時に、入力制御回路３により上記組合せ回
路１の全入力を強制的に所定状態にさせるとともに、停
止制御回路４により上記Ｄフリップフロップ群のマスタ
・ラッチとスレーブ・ラッチをともにデータ通過状態で
停止させる。
Description
【０００１】
【産業上の利用分野】本発明は、Ｄフリップフロップ群
を用いた遅延回路組合せ回路とから順序回路を構成した
相補型論理回路に関する。
を用いた遅延回路組合せ回路とから順序回路を構成した
相補型論理回路に関する。
【０００２】
【従来の技術】従来より、ディジタル処理用の大規模集
積回路（ＬＳＩ：ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇ
ｒａｔｅｄ ｃｉｒｃｕｉｔ）として、相補対称形ＭＯ
Ｓ（ＣＭＯＳ：ｃｏｍｐｌｅｍｅｎｔａｒｙ ｓｙｍｍ
ｅｔｒｙ ＭＯＳ）構成などの相補型論理回路が知られ
ている。
積回路（ＬＳＩ：ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇ
ｒａｔｅｄ ｃｉｒｃｕｉｔ）として、相補対称形ＭＯ
Ｓ（ＣＭＯＳ：ｃｏｍｐｌｅｍｅｎｔａｒｙ ｓｙｍｍ
ｅｔｒｙ ＭＯＳ）構成などの相補型論理回路が知られ
ている。
【０００３】また、一般に、順序回路は、ある時刻の入
力のみでは定まらず、入力の過去の履歴に依存する論理
回路として広く知られている。上記順序回路は、図７に
示すように、入力情報を１クロック遅延させて出力する
Ｄフリップフロップ群を用いた遅延回路４１とその出力
の全部又は一部及び入力から次の出力を決めるための組
合せ回路４２とからなっている。
力のみでは定まらず、入力の過去の履歴に依存する論理
回路として広く知られている。上記順序回路は、図７に
示すように、入力情報を１クロック遅延させて出力する
Ｄフリップフロップ群を用いた遅延回路４１とその出力
の全部又は一部及び入力から次の出力を決めるための組
合せ回路４２とからなっている。
【０００４】ここで、Ｄフリップフロップは、図８に示
すように、縦続接続された２組のラッチ回路すなわちマ
スタ・ラッチ４３とスレーブ・ラッチ４４とで構成され
る。上記マスタ・ラッチ４３とスレーブ・ラッチ４４
は、互いに逆位相のクロックφ1 ，φ2 がイネーブル入
力として供給され、上記イネーブル入力がハイレベルの
ときに情報通過（スルー）状態で、ローレベルのときに
ホールド動作を行う。これにより、Ｄフリップフロップ
全体としては、エッジ・トリガ動作をしているように見
える。
すように、縦続接続された２組のラッチ回路すなわちマ
スタ・ラッチ４３とスレーブ・ラッチ４４とで構成され
る。上記マスタ・ラッチ４３とスレーブ・ラッチ４４
は、互いに逆位相のクロックφ1 ，φ2 がイネーブル入
力として供給され、上記イネーブル入力がハイレベルの
ときに情報通過（スルー）状態で、ローレベルのときに
ホールド動作を行う。これにより、Ｄフリップフロップ
全体としては、エッジ・トリガ動作をしているように見
える。
【０００５】また、従来より、ラッチ回路としては、図
９に示すように、２個のアナログ・スイッチ４５，４６
と２個のインバータ４７，４８で構成されるスタティッ
ク・ラッチと、図１０に示すように、１個のアナログ・
スイッチ４９と１個のインバータ５０で構成されるダイ
ナミック・ラッチが知られている。
９に示すように、２個のアナログ・スイッチ４５，４６
と２個のインバータ４７，４８で構成されるスタティッ
ク・ラッチと、図１０に示すように、１個のアナログ・
スイッチ４９と１個のインバータ５０で構成されるダイ
ナミック・ラッチが知られている。
【０００６】
【発明が解決しようとする課題】ところで、ＣＭＯＳ・
ＬＳＩにおいて、アナログ・スイッチは２トランジスタ
で構成され、また、インバータは２トランジスタで構成
されるので、上記スタティック・ラッチは８トランジス
タで構成され、また、ダイナミック・ラッチは４トラン
ジスタで構成される。Ｄフリップフロップは、２組のラ
ッチ回路で構成されるので、スタティック構成にすると
１６トランジスタとなり、ダイナミック構成にすると８
トランジスタとなる。
ＬＳＩにおいて、アナログ・スイッチは２トランジスタ
で構成され、また、インバータは２トランジスタで構成
されるので、上記スタティック・ラッチは８トランジス
タで構成され、また、ダイナミック・ラッチは４トラン
ジスタで構成される。Ｄフリップフロップは、２組のラ
ッチ回路で構成されるので、スタティック構成にすると
１６トランジスタとなり、ダイナミック構成にすると８
トランジスタとなる。
【０００７】そのため、ダイナミック構成のＤフリップ
フロップは、スタティック構成のＤフリップフロップと
比べて半分の占有面積で済む。しかも、スタティック・
ラッチは入力サンプル用アナログ・スイッチと出力ホー
ルド用アナログ・スイッチが一瞬同時にオンになってし
まうことによる不要な電力消費を伴うが、ダイナミック
構成のＤフリップフロップでは、サンプル・ホールド用
のアナログ・スイッチが１個だけしか存在しないので、
このような不要な電力消費がなく、上記スタティック・
ラッチと比較して半分以下の電力消費量で済む。
フロップは、スタティック構成のＤフリップフロップと
比べて半分の占有面積で済む。しかも、スタティック・
ラッチは入力サンプル用アナログ・スイッチと出力ホー
ルド用アナログ・スイッチが一瞬同時にオンになってし
まうことによる不要な電力消費を伴うが、ダイナミック
構成のＤフリップフロップでは、サンプル・ホールド用
のアナログ・スイッチが１個だけしか存在しないので、
このような不要な電力消費がなく、上記スタティック・
ラッチと比較して半分以下の電力消費量で済む。
【０００８】しかしながら、ダイナミック・ラッチで
は、インバータを構成するＰチャンネルとＮチャンネル
の２個のＭＯＳトランジスタのゲート容量のみにより情
報が保持されているので、わずかな時間しか情報を保持
できない。そのため、イネーブル信号をローレベルで止
めるとゲート電圧が不安定になって行き、ローレベルと
ハイレベルとの中間レベルになってくると、上記インバ
ータを構成するＰチャンネルとＮチャンネルの２個のＭ
ＯＳトランジスタが両方とも同時にオンとなる。これに
より、電源からグランドに向かって異常に大きい貫通電
流が流れてしまう。このようにダイナミック構成のＤフ
リップフロップは、動かしたり、止めたりする回路には
不向きで、常に動作している回路にしか使用されていな
い。
は、インバータを構成するＰチャンネルとＮチャンネル
の２個のＭＯＳトランジスタのゲート容量のみにより情
報が保持されているので、わずかな時間しか情報を保持
できない。そのため、イネーブル信号をローレベルで止
めるとゲート電圧が不安定になって行き、ローレベルと
ハイレベルとの中間レベルになってくると、上記インバ
ータを構成するＰチャンネルとＮチャンネルの２個のＭ
ＯＳトランジスタが両方とも同時にオンとなる。これに
より、電源からグランドに向かって異常に大きい貫通電
流が流れてしまう。このようにダイナミック構成のＤフ
リップフロップは、動かしたり、止めたりする回路には
不向きで、常に動作している回路にしか使用されていな
い。
【０００９】このため、オン状態とオフ状態に切り換え
て使用される順序回路を構成した相補型論理回路では、
遅延回路のＤフリップフロップ群をダイナミック構成と
することができず、占有面積及び消費電力の大きなスタ
ティック構成のＤフリップフロップ群が上記遅延回路に
採用されていた。
て使用される順序回路を構成した相補型論理回路では、
遅延回路のＤフリップフロップ群をダイナミック構成と
することができず、占有面積及び消費電力の大きなスタ
ティック構成のＤフリップフロップ群が上記遅延回路に
採用されていた。
【００１０】そこで、本発明は、上述の如き従来の相補
型論理回路の実情に鑑み、オン状態とオフ状態に切り換
えて使用される順序回路を構成した相補型論理回路にお
いて、占有面積及び消費電力の削減を図ることを目的と
し、遅延回路としてダイナミック構成のＤフリップフロ
ップ群を採用して、動作停止状態における貫通電流によ
る不要な電力消費を回避できるようにした相補型論理回
路を提供するものである。
型論理回路の実情に鑑み、オン状態とオフ状態に切り換
えて使用される順序回路を構成した相補型論理回路にお
いて、占有面積及び消費電力の削減を図ることを目的と
し、遅延回路としてダイナミック構成のＤフリップフロ
ップ群を採用して、動作停止状態における貫通電流によ
る不要な電力消費を回避できるようにした相補型論理回
路を提供するものである。
【００１１】
【課題を解決するための手段】本発明は、Ｄフリップフ
ロップ群を用いた遅延回路と組合せ回路とから順序回路
を構成した相補型論理回路において、上記遅延回路の各
Ｄフリップフロップをダイナミック構成とするととも
に、動作停止期間に上記組合せ回路の全入力を強制的に
所定状態にさせる入力制御手段と、動作停止期間に上記
Ｄフリップフロップ群の各マスタ・ラッチとスレーブ・
ラッチをともにデータ通過状態で停止させる停止制御手
段とを設けたことを特徴とするものである。
ロップ群を用いた遅延回路と組合せ回路とから順序回路
を構成した相補型論理回路において、上記遅延回路の各
Ｄフリップフロップをダイナミック構成とするととも
に、動作停止期間に上記組合せ回路の全入力を強制的に
所定状態にさせる入力制御手段と、動作停止期間に上記
Ｄフリップフロップ群の各マスタ・ラッチとスレーブ・
ラッチをともにデータ通過状態で停止させる停止制御手
段とを設けたことを特徴とするものである。
【００１２】
【作用】本発明に係る相補型論理回路では、ダイナッミ
ック構成のＤフリップフロップ群を用いた遅延回路と組
合せ回路とから順序回路を構成し、動作停止時に入力制
御手段により上記組合せ回路の全入力を強制的に所定状
態にさせるとともに、停止制御手段により上記Ｄフリッ
プフロップ群の各マスタ・ラッチとスレーブ・ラッチを
ともにデータ通過状態で停止させる。
ック構成のＤフリップフロップ群を用いた遅延回路と組
合せ回路とから順序回路を構成し、動作停止時に入力制
御手段により上記組合せ回路の全入力を強制的に所定状
態にさせるとともに、停止制御手段により上記Ｄフリッ
プフロップ群の各マスタ・ラッチとスレーブ・ラッチを
ともにデータ通過状態で停止させる。
【００１３】
【実施例】以下、本発明に係る相補型論理回路の一実施
例について図面に従い詳細に説明する。本発明に係る相
補型論理回路は、例えば図１に示すように構成される。
例について図面に従い詳細に説明する。本発明に係る相
補型論理回路は、例えば図１に示すように構成される。
【００１４】この相補型論理回路は、組合せ回路１と遅
延回路２とから順序回路を構成したＣＭＯＳ・ＬＳＩで
あって、動作停止制御用の入力制御回路３と停止制御回
路４とを備えてなる。
延回路２とから順序回路を構成したＣＭＯＳ・ＬＳＩで
あって、動作停止制御用の入力制御回路３と停止制御回
路４とを備えてなる。
【００１５】上記組合せ回路１は、その出力が上記遅延
回路２を介して帰還されるようになっている。また、こ
の組合せ回路１は、その入力側に上記入力制御回路３が
設けられており、データ入力端子５に与えられるｍ1 ビ
ットの入力データが上記入力制御回路３を介して供給さ
れるとともに、上記遅延回路２からのｍ2 ビットの帰還
データが上記入力制御回路３を介して供給されるように
なっている。そして、上記ｍ1 ビットの入力データとｍ
2 ビットの帰還データとからｎ1 ビットの出力データを
生成し、このｎ1 ビットの出力データを上記遅延回路２
に供給するようになっている。なお、上記ビット数
ｍ1 ，ｍ2 ，ｎ1 は任意の整数である。
回路２を介して帰還されるようになっている。また、こ
の組合せ回路１は、その入力側に上記入力制御回路３が
設けられており、データ入力端子５に与えられるｍ1 ビ
ットの入力データが上記入力制御回路３を介して供給さ
れるとともに、上記遅延回路２からのｍ2 ビットの帰還
データが上記入力制御回路３を介して供給されるように
なっている。そして、上記ｍ1 ビットの入力データとｍ
2 ビットの帰還データとからｎ1 ビットの出力データを
生成し、このｎ1 ビットの出力データを上記遅延回路２
に供給するようになっている。なお、上記ビット数
ｍ1 ，ｍ2 ，ｎ1 は任意の整数である。
【００１６】また、上記遅延回路２は、ダイナッミック
構成のＤフリップフロップ群からなる。この遅延回路２
は、上記停止制御回路４を介して供給される２相クロッ
クφ1 ，φ2 によりＤフリップフロップ群が動作するよ
うになっている。そして、上記組合せ回路１から供給さ
れるｎ1 ビットの出力データを１クロック遅延させて、
上記ｍ2 ビットの帰還データを上記入力制御回路３を介
して上記組合せ回路１に供給するとともに、ｎ2 ビット
の出力データをデータ出力端子６から出力するようにな
っている。なお、上記ビット数ｎ2 も任意の整数であ
る。
構成のＤフリップフロップ群からなる。この遅延回路２
は、上記停止制御回路４を介して供給される２相クロッ
クφ1 ，φ2 によりＤフリップフロップ群が動作するよ
うになっている。そして、上記組合せ回路１から供給さ
れるｎ1 ビットの出力データを１クロック遅延させて、
上記ｍ2 ビットの帰還データを上記入力制御回路３を介
して上記組合せ回路１に供給するとともに、ｎ2 ビット
の出力データをデータ出力端子６から出力するようにな
っている。なお、上記ビット数ｎ2 も任意の整数であ
る。
【００１７】ここで、ＣＭＯＳ・ＬＳＩにおいて、ダイ
ナッミック構成のＤフリップフロップは、８トランジス
タで構成することができ、１６トランジスタを必要とす
るスタティック構成のＤフリップフロップと比べて、半
分のチップ占有面積とすることができ、しかも消費電力
も少ない。なお、ダイナッミック構成のＤフリップフロ
ップは、クロックト・インバータにより構成することも
できる。
ナッミック構成のＤフリップフロップは、８トランジス
タで構成することができ、１６トランジスタを必要とす
るスタティック構成のＤフリップフロップと比べて、半
分のチップ占有面積とすることができ、しかも消費電力
も少ない。なお、ダイナッミック構成のＤフリップフロ
ップは、クロックト・インバータにより構成することも
できる。
【００１８】さらに、上記入力制御回路３は、上記ｍ1
ビットの入力データをゲート制御するＡＮＤゲート３Ａ
と、上記ｍ2 ビットの帰還データをゲート制御するＡＮ
Ｄゲート３Ｂとで構成されている。これらのＡＮＤゲー
ト３Ａ，３Ｂは、停止制御入力端子７に供給される動作
停止制御信号によりゲートの開閉が行われるようになっ
ている。上記動作停止制御信号は、動作期間にはハイレ
ベルとなり、動作停止期間にはローレベルとなる。この
動作停止制御信号により、動作期間には、上記各ＡＮＤ
ゲート３Ａ，３Ｂが開成され、上記ｍ1 ビットの入力デ
ータと上記ｍ2 ビットの帰還データが上記組合せ回路１
に入力される。また、動作停止期間には、上記各ＡＮＤ
ゲート３Ａ，３Ｂが閉成され、上記組合せ回路１の入力
の全ビットが論理「Ｌ」となる。
ビットの入力データをゲート制御するＡＮＤゲート３Ａ
と、上記ｍ2 ビットの帰還データをゲート制御するＡＮ
Ｄゲート３Ｂとで構成されている。これらのＡＮＤゲー
ト３Ａ，３Ｂは、停止制御入力端子７に供給される動作
停止制御信号によりゲートの開閉が行われるようになっ
ている。上記動作停止制御信号は、動作期間にはハイレ
ベルとなり、動作停止期間にはローレベルとなる。この
動作停止制御信号により、動作期間には、上記各ＡＮＤ
ゲート３Ａ，３Ｂが開成され、上記ｍ1 ビットの入力デ
ータと上記ｍ2 ビットの帰還データが上記組合せ回路１
に入力される。また、動作停止期間には、上記各ＡＮＤ
ゲート３Ａ，３Ｂが閉成され、上記組合せ回路１の入力
の全ビットが論理「Ｌ」となる。
【００１９】さらにまた、上記停止制御回路４は、２個
のＮＡＮＤゲート４Ａ，４Ｂと１個のインバータ４Ｃと
で構成されている。上記ＮＡＮＤゲート４Ａの一方の入
力端子にはクロック入力端子８からクロックφが直接供
給され、また、上記ＮＡＮＤゲート４Ｂの一方の入力端
子には上記クロック入力端子８から上記インバータ４Ｃ
を介してクロックφが供給され、さらに、上記各ＮＡＮ
Ｄゲート４Ａ，４Ｂの各他方の入力端子には上記停止制
御入力端子７から動作停止制御信号が供給されるように
なっている。この停止制御回路４は、上記動作停止制御
信号がハイレベルとなっている動作期間には、上記各Ｎ
ＡＮＤゲート４Ａ，４Ｂが開成されることにより、上記
クロックφから２相クロックφ1 ，φ2 を生成する。そ
して、この２相クロックφ1 ，φ2 をイネーブル入力と
して上記遅延回路２のＤフリップフロップ群の動作させ
る。また、上記動作停止制御信号がローレベルとなって
いる動作停止期間には、上記各ＮＡＮＤゲート４Ａ，４
Ｂが閉成され、上記遅延回路２のＤフリップフロップ群
の各イネーブル入力がともに強制的にハイレベルとな
る。これにより、上記停止制御回路４は、動作停止期間
中、上記Ｄフリップフロップ群の各マスタ・ラッチとス
レーブ・ラッチをともにデータ通過状態で停止させる。
のＮＡＮＤゲート４Ａ，４Ｂと１個のインバータ４Ｃと
で構成されている。上記ＮＡＮＤゲート４Ａの一方の入
力端子にはクロック入力端子８からクロックφが直接供
給され、また、上記ＮＡＮＤゲート４Ｂの一方の入力端
子には上記クロック入力端子８から上記インバータ４Ｃ
を介してクロックφが供給され、さらに、上記各ＮＡＮ
Ｄゲート４Ａ，４Ｂの各他方の入力端子には上記停止制
御入力端子７から動作停止制御信号が供給されるように
なっている。この停止制御回路４は、上記動作停止制御
信号がハイレベルとなっている動作期間には、上記各Ｎ
ＡＮＤゲート４Ａ，４Ｂが開成されることにより、上記
クロックφから２相クロックφ1 ，φ2 を生成する。そ
して、この２相クロックφ1 ，φ2 をイネーブル入力と
して上記遅延回路２のＤフリップフロップ群の動作させ
る。また、上記動作停止制御信号がローレベルとなって
いる動作停止期間には、上記各ＮＡＮＤゲート４Ａ，４
Ｂが閉成され、上記遅延回路２のＤフリップフロップ群
の各イネーブル入力がともに強制的にハイレベルとな
る。これにより、上記停止制御回路４は、動作停止期間
中、上記Ｄフリップフロップ群の各マスタ・ラッチとス
レーブ・ラッチをともにデータ通過状態で停止させる。
【００２０】なお、上記停止制御回路４の各ＮＡＮＤゲ
ート４Ａ，４Ｂは、それぞれ否定入力付のＯＲゲートと
しても良い。また、上記停止制御回路４は、例えば図２
に示すように、ＮＡＮＤゲート４Ｄ，４Ｅの出力をそれ
ぞれ複数段のインバータ４Ｆ，４Ｇを介して互いに他方
の入力端子に供給するように構成した双安定回路４Ｈを
設けて、上記各ＮＡＮＤゲート４Ａ，４Ｂの各一方の入
力端子に供給するようにしても良い。この停止制御回路
４の動作を図３のタイミングチャートに示してあるよう
に、動作停止制御信号がハイレベルとなっている動作期
間には、上記各ＮＡＮＤゲート４Ａ，４Ｂが開成される
ことにより、２相クロックφ1 ，φ2 を出力し、また、
上記動作停止制御信号がローレベルとなっている動作停
止期間には、上記各ＮＡＮＤゲート４Ａ，４Ｂが閉成さ
れ、上記２相クロックφ1 ，φ2 がともに強制的にハイ
レベルとなる。
ート４Ａ，４Ｂは、それぞれ否定入力付のＯＲゲートと
しても良い。また、上記停止制御回路４は、例えば図２
に示すように、ＮＡＮＤゲート４Ｄ，４Ｅの出力をそれ
ぞれ複数段のインバータ４Ｆ，４Ｇを介して互いに他方
の入力端子に供給するように構成した双安定回路４Ｈを
設けて、上記各ＮＡＮＤゲート４Ａ，４Ｂの各一方の入
力端子に供給するようにしても良い。この停止制御回路
４の動作を図３のタイミングチャートに示してあるよう
に、動作停止制御信号がハイレベルとなっている動作期
間には、上記各ＮＡＮＤゲート４Ａ，４Ｂが開成される
ことにより、２相クロックφ1 ，φ2 を出力し、また、
上記動作停止制御信号がローレベルとなっている動作停
止期間には、上記各ＮＡＮＤゲート４Ａ，４Ｂが閉成さ
れ、上記２相クロックφ1 ，φ2 がともに強制的にハイ
レベルとなる。
【００２１】上述のように上記Ｄフリップフロップ群の
各マスタ・ラッチとスレーブ・ラッチをともにデータ通
過状態で停止させることにより、動作停止状態における
貫通電流による不要な電力消費を回避することができ
る。
各マスタ・ラッチとスレーブ・ラッチをともにデータ通
過状態で停止させることにより、動作停止状態における
貫通電流による不要な電力消費を回避することができ
る。
【００２２】すなわち、この実施例の相補型論理回路で
は、ダイナッミック構成のＤフリップフロップ群を用い
た遅延回路２と組合せ回路１とから順序回路を構成した
ので、遅延回路にスタティック構成のＤフリップフロッ
プ群を用いる場合と比較して、上記Ｄフリップフロップ
群の占有面積を約半分に削減することができ、しかも、
上記組合せ回路１の全入力を強制的に所定状態にさせる
とともに、上記Ｄフリップフロップ群の各マスタ・ラッ
チとスレーブ・ラッチをともにデータ通過状態で停止さ
せるので、動作停止状態における貫通電流による不要な
電力消費が無く、消費電力の大幅な削減を図ることがで
きる。
は、ダイナッミック構成のＤフリップフロップ群を用い
た遅延回路２と組合せ回路１とから順序回路を構成した
ので、遅延回路にスタティック構成のＤフリップフロッ
プ群を用いる場合と比較して、上記Ｄフリップフロップ
群の占有面積を約半分に削減することができ、しかも、
上記組合せ回路１の全入力を強制的に所定状態にさせる
とともに、上記Ｄフリップフロップ群の各マスタ・ラッ
チとスレーブ・ラッチをともにデータ通過状態で停止さ
せるので、動作停止状態における貫通電流による不要な
電力消費が無く、消費電力の大幅な削減を図ることがで
きる。
【００２３】なお、上述の実施例の相補型論理回路で
は、上記組合せ回路１の入力側に入力制御回路３を設け
て、上記ｍ1 ビットの入力データを上記ＡＮＤゲート３
Ａによりゲート制御するとともに、上記ｍ2 ビットの帰
還データを上記ＡＮＤゲート３Ｂによりゲート制御する
ようにしたが、上記入力制御回路３は、上記ＡＮＤゲー
ト３Ｂの代わりに、図４に示すように、上記組合せ回路
１からのｎ1 ビットの出力データをゲート制御するＡＮ
Ｄゲート３Ｃを設けるようにしても良い。また、上記入
力制御回路３は、ＡＮＤゲートで構成して動作停止期間
に上記組合せ回路１の入力の全ビットを強制的に論理
「Ｌ」となるようにしたが、動作停止期間に上記組合せ
回路１の入力に状態遷移を発生させない構成ものであれ
ば良く、動作停止期間に上記組合せ回路１の入力の全ビ
ットを強制的に論理「Ｈ」となる構成しても良い。
は、上記組合せ回路１の入力側に入力制御回路３を設け
て、上記ｍ1 ビットの入力データを上記ＡＮＤゲート３
Ａによりゲート制御するとともに、上記ｍ2 ビットの帰
還データを上記ＡＮＤゲート３Ｂによりゲート制御する
ようにしたが、上記入力制御回路３は、上記ＡＮＤゲー
ト３Ｂの代わりに、図４に示すように、上記組合せ回路
１からのｎ1 ビットの出力データをゲート制御するＡＮ
Ｄゲート３Ｃを設けるようにしても良い。また、上記入
力制御回路３は、ＡＮＤゲートで構成して動作停止期間
に上記組合せ回路１の入力の全ビットを強制的に論理
「Ｌ」となるようにしたが、動作停止期間に上記組合せ
回路１の入力に状態遷移を発生させない構成ものであれ
ば良く、動作停止期間に上記組合せ回路１の入力の全ビ
ットを強制的に論理「Ｈ」となる構成しても良い。
【００２４】次に、本発明に係る相補型論理回路の具体
例として、ＦＩＲ（ＦｉｎｉｔｅＩｍｐｕｌｓｅ Ｒｅ
ｓｐｏｎｓｅ）形のイコライザを図５に示す。このＦＩ
Ｒイコライザでは、入力端子１０に与えられるｍビット
の入力データが入力制御用のＡＮＤゲート１１を介して
入力段の遅延回路１２に供給される。
例として、ＦＩＲ（ＦｉｎｉｔｅＩｍｐｕｌｓｅ Ｒｅ
ｓｐｏｎｓｅ）形のイコライザを図５に示す。このＦＩ
Ｒイコライザでは、入力端子１０に与えられるｍビット
の入力データが入力制御用のＡＮＤゲート１１を介して
入力段の遅延回路１２に供給される。
【００２５】上記遅延回路１２は、上記ＡＮＤゲート１
１を介して供給されたｍビットの入力データを１クロッ
ク期間遅延させて、第１乃至第３の並列乗算器１３，１
４，１５に供給する。
１を介して供給されたｍビットの入力データを１クロッ
ク期間遅延させて、第１乃至第３の並列乗算器１３，１
４，１５に供給する。
【００２６】上記第１の並列乗算器１３は、上記入力デ
ータにイコライザ係数ｋ1 を乗算し、その乗算出力デー
タを前段の遅延回路１６を介して加算器１７に供給す
る。また、上記第２の並列乗算器１４は、上記入力デー
タにイコライザ係数ｋ2 を乗算し、その乗算出力データ
を上記加算器１７に供給する。この加算器１７は、上記
第２の並列乗算器１４の乗算出力データと上記前段の遅
延回路１６を介して供給される上記第１の並列乗算器１
３の乗算出力データとを加算し、その加算出力データを
後段の遅延回路１８を介して加算器１９に供給する。さ
らに、上記第３の並列乗算器１５は、上記入力データに
イコライザ係数ｋ3 を乗算し、その乗算出力データを上
記加算器１９に供給する。この加算器１９は、上記第３
の並列乗算器１５の乗算出力データと上記後段の遅延回
路１８を介して供給される上記第２の並列乗算器１４の
乗算出力データとを加算し、その加算出力データを出力
段の遅延回路２０を介して出力端子２１から出力する。
ータにイコライザ係数ｋ1 を乗算し、その乗算出力デー
タを前段の遅延回路１６を介して加算器１７に供給す
る。また、上記第２の並列乗算器１４は、上記入力デー
タにイコライザ係数ｋ2 を乗算し、その乗算出力データ
を上記加算器１７に供給する。この加算器１７は、上記
第２の並列乗算器１４の乗算出力データと上記前段の遅
延回路１６を介して供給される上記第１の並列乗算器１
３の乗算出力データとを加算し、その加算出力データを
後段の遅延回路１８を介して加算器１９に供給する。さ
らに、上記第３の並列乗算器１５は、上記入力データに
イコライザ係数ｋ3 を乗算し、その乗算出力データを上
記加算器１９に供給する。この加算器１９は、上記第３
の並列乗算器１５の乗算出力データと上記後段の遅延回
路１８を介して供給される上記第２の並列乗算器１４の
乗算出力データとを加算し、その加算出力データを出力
段の遅延回路２０を介して出力端子２１から出力する。
【００２７】上記各遅延回路１２，１６，１８，２０
は、それぞれダイナミック構成のＤフリップフロップ群
からなり、停止制御回路２２を介して供給される２相ク
ロックφ1 ，φ2 によりＤフリップフロップ群が動作す
ることにより、入力データを１クロック期間遅延させて
出力するようになっている。
は、それぞれダイナミック構成のＤフリップフロップ群
からなり、停止制御回路２２を介して供給される２相ク
ロックφ1 ，φ2 によりＤフリップフロップ群が動作す
ることにより、入力データを１クロック期間遅延させて
出力するようになっている。
【００２８】そして、上記入力制御用のＡＮＤゲート１
１は、停止制御入力端子２３に供給される動作停止制御
信号によりゲートの開閉が行われる。このＡＮＤゲート
１１は、動作期間には上記動作停止制御信号がハイレベ
ルとなることにより開成され、上記ｍビットの入力デー
タを上記入力段の遅延回路１２に供給する。また、動作
停止期間には、上記動作停止制御信号がローレベルとな
ることにより閉成され、全ビットが論理「Ｌ」の入力デ
ータを上記入力段の遅延回路１２に供給する。
１は、停止制御入力端子２３に供給される動作停止制御
信号によりゲートの開閉が行われる。このＡＮＤゲート
１１は、動作期間には上記動作停止制御信号がハイレベ
ルとなることにより開成され、上記ｍビットの入力デー
タを上記入力段の遅延回路１２に供給する。また、動作
停止期間には、上記動作停止制御信号がローレベルとな
ることにより閉成され、全ビットが論理「Ｌ」の入力デ
ータを上記入力段の遅延回路１２に供給する。
【００２９】さらに、上記停止制御回路２２は、クロッ
ク入力端子２４から供給されるクロックφに基づいて２
相クロックφ1 ，φ2 を生成し、上記停止制御入力端子
２２から供給される動作停止制御信号がハイレベルとな
っている動作期間には、この２相クロックφ1 ，φ2 を
イネーブル入力として上記各遅延回路１２，１６，１
８，２０のＤフリップフロップ群を動作させる。また、
上記動作停止制御信号がローレベルとなっている動作停
止期間には、上記２相クロックφ1 ，φ2 をともに強制
的にハイレベルにして、上記Ｄフリップフロップ群の各
マスタ・ラッチとスレーブ・ラッチをともにデータ通過
状態で停止させる。
ク入力端子２４から供給されるクロックφに基づいて２
相クロックφ1 ，φ2 を生成し、上記停止制御入力端子
２２から供給される動作停止制御信号がハイレベルとな
っている動作期間には、この２相クロックφ1 ，φ2 を
イネーブル入力として上記各遅延回路１２，１６，１
８，２０のＤフリップフロップ群を動作させる。また、
上記動作停止制御信号がローレベルとなっている動作停
止期間には、上記２相クロックφ1 ，φ2 をともに強制
的にハイレベルにして、上記Ｄフリップフロップ群の各
マスタ・ラッチとスレーブ・ラッチをともにデータ通過
状態で停止させる。
【００３０】このような構成のＦＩＲイコライザでは、
上記停止制御入力端子２３に供給される動作停止制御信
号がハイレベルとなる動作期間だけ動作し、上記動作停
止制御信号がローレベルとなる動作停止期間に各構成要
素に状態遷移を生じることがなく、不要な電力消費が極
めて少ない状態で次の動作期間まで待機することがき
る。
上記停止制御入力端子２３に供給される動作停止制御信
号がハイレベルとなる動作期間だけ動作し、上記動作停
止制御信号がローレベルとなる動作停止期間に各構成要
素に状態遷移を生じることがなく、不要な電力消費が極
めて少ない状態で次の動作期間まで待機することがき
る。
【００３１】次に、本発明に係る相補型論理回路の他の
具体例として、ＩＩＲ（Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌ
ｓｅ Ｒｅｓｐｏｎｓｅ）形のノッチフィルタを図６に
示す。
具体例として、ＩＩＲ（Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌ
ｓｅ Ｒｅｓｐｏｎｓｅ）形のノッチフィルタを図６に
示す。
【００３２】このＩＩＲフィルタでは、入力端子３０に
与えられるｍビットの入力データが入力制御用のＡＮＤ
ゲート３１を介して減算器３２に供給される。この減算
器３２の減算出力データは、出力端子３３を介して出力
されるとともに、係数回路３４を介して加算器３５に供
給される。そして、この加算器３５の加算出力データ
は、帰還制御用のＡＮＤゲート３６から遅延回路３７を
介して上記減算器３２と加算器３５に供給される。上記
遅延回路３７は、ダイナミック構成のＤフリップフロッ
プ群からなり、停止制御回路３８を介して供給される２
相クロックφ1 ，φ2 によりＤフリップフロップ群が動
作することにより、入力データを１クロック期間遅延さ
せて出力するようになっている。
与えられるｍビットの入力データが入力制御用のＡＮＤ
ゲート３１を介して減算器３２に供給される。この減算
器３２の減算出力データは、出力端子３３を介して出力
されるとともに、係数回路３４を介して加算器３５に供
給される。そして、この加算器３５の加算出力データ
は、帰還制御用のＡＮＤゲート３６から遅延回路３７を
介して上記減算器３２と加算器３５に供給される。上記
遅延回路３７は、ダイナミック構成のＤフリップフロッ
プ群からなり、停止制御回路３８を介して供給される２
相クロックφ1 ，φ2 によりＤフリップフロップ群が動
作することにより、入力データを１クロック期間遅延さ
せて出力するようになっている。
【００３３】そして、上記入力制御用のＡＮＤゲート３
１及び帰還制御用のＡＮＤゲート３６は、停止制御入力
端子３６に供給される動作停止制御信号によりゲートの
開閉が行われる。
１及び帰還制御用のＡＮＤゲート３６は、停止制御入力
端子３６に供給される動作停止制御信号によりゲートの
開閉が行われる。
【００３４】上記入力制御用のＡＮＤゲート３１及び帰
還制御用のＡＮＤゲート３６は、動作期間には上記動作
停止制御信号がハイレベルとなることによりそれぞれ開
成され、上記入力制御用のＡＮＤゲート３１は上記ｍビ
ットの入力データを上記減算器３２に供給し、上記帰還
制御用のＡＮＤゲート３６は上記加算器３５の加算出力
データを上記遅延回路３７に供給する。また、動作停止
期間には、上記動作停止制御信号がローレベルとなるこ
とにより閉成され、全ビットが論理「Ｌ」の入力データ
を上記減算器３２に供給し、上記帰還制御用のＡＮＤゲ
ート３６は、全ビットが論理「Ｌ」のデータを上記遅延
回路３７に供給する。
還制御用のＡＮＤゲート３６は、動作期間には上記動作
停止制御信号がハイレベルとなることによりそれぞれ開
成され、上記入力制御用のＡＮＤゲート３１は上記ｍビ
ットの入力データを上記減算器３２に供給し、上記帰還
制御用のＡＮＤゲート３６は上記加算器３５の加算出力
データを上記遅延回路３７に供給する。また、動作停止
期間には、上記動作停止制御信号がローレベルとなるこ
とにより閉成され、全ビットが論理「Ｌ」の入力データ
を上記減算器３２に供給し、上記帰還制御用のＡＮＤゲ
ート３６は、全ビットが論理「Ｌ」のデータを上記遅延
回路３７に供給する。
【００３５】さらに、上記停止制御回路３５は、クロッ
ク入力端子３７から供給されるクロックφに基づいて２
相クロックφ1 ，φ2 を生成し、上記停止制御入力端子
３６から供給される動作停止制御信号がハイレベルとな
っている動作期間には、この２相クロックφ1 ，φ2 を
イネーブル入力として上記遅延回路３７のＤフリップフ
ロップ群を動作させる。また、上記動作停止制御信号が
ローレベルとなっている動作停止期間には、上記２相ク
ロックφ1 ，φ2 をともに強制的にハイレベルにして、
上記Ｄフリップフロップ群の各マスタ・ラッチとスレー
ブ・ラッチをともにデータ通過状態で停止させる。
ク入力端子３７から供給されるクロックφに基づいて２
相クロックφ1 ，φ2 を生成し、上記停止制御入力端子
３６から供給される動作停止制御信号がハイレベルとな
っている動作期間には、この２相クロックφ1 ，φ2 を
イネーブル入力として上記遅延回路３７のＤフリップフ
ロップ群を動作させる。また、上記動作停止制御信号が
ローレベルとなっている動作停止期間には、上記２相ク
ロックφ1 ，φ2 をともに強制的にハイレベルにして、
上記Ｄフリップフロップ群の各マスタ・ラッチとスレー
ブ・ラッチをともにデータ通過状態で停止させる。
【００３６】このような構成のＩＩＲフィルタでは、上
記停止制御入力端子３６に供給される動作停止制御信号
がハイレベルとなる動作期間だけ動作し、上記係数回路
３４により与えられる係数ＡをＡ＝１／２n として、 ｆc1＝Ａ・ｆs ／４π ｆc2＝ｆs ／２−ｆc1 なる遮断周波数ｆc1，ｆc2を有するノッチフィルタ特性
を呈する。また、上記動作停止制御信号がローレベルと
なる動作停止期間に各構成要素に状態遷移を生じること
がなく、不要な電力消費が極めて少ない状態で次の動作
期間まで待機することがきる。
記停止制御入力端子３６に供給される動作停止制御信号
がハイレベルとなる動作期間だけ動作し、上記係数回路
３４により与えられる係数ＡをＡ＝１／２n として、 ｆc1＝Ａ・ｆs ／４π ｆc2＝ｆs ／２−ｆc1 なる遮断周波数ｆc1，ｆc2を有するノッチフィルタ特性
を呈する。また、上記動作停止制御信号がローレベルと
なる動作停止期間に各構成要素に状態遷移を生じること
がなく、不要な電力消費が極めて少ない状態で次の動作
期間まで待機することがきる。
【００３７】上述の如き具体例として示したＦＩＲイコ
ライザやＩＩＲフィルタは、例えば本件出願人が先に提
案した特開昭６３−１８４９４８号公報や特開昭６３−
１９３３７５号公報に開示されているノートラッキング
方式のディジタルオーディオテープ記録再生システムの
ように、回転ヘッドによる再生波形が不連続に得られる
再生系において、再生波形が得られる期間にオン状態と
し、再生波形が得られない期間にオフ状態に切り換えて
使用するのに最適である。
ライザやＩＩＲフィルタは、例えば本件出願人が先に提
案した特開昭６３−１８４９４８号公報や特開昭６３−
１９３３７５号公報に開示されているノートラッキング
方式のディジタルオーディオテープ記録再生システムの
ように、回転ヘッドによる再生波形が不連続に得られる
再生系において、再生波形が得られる期間にオン状態と
し、再生波形が得られない期間にオフ状態に切り換えて
使用するのに最適である。
【００３８】
【発明の効果】本発明に係る相補型論理回路では、ダイ
ナッミック構成のＤフリップフロップ群を用いた遅延回
路と組合せ回路とから順序回路を構成したので、上記遅
延回路にスタティック構成のＤフリップフロップ群を用
いる場合と比較して、上記Ｄフリップフロップ群の占有
面積を約半分に削減することができ、しかも、動作停止
時に入力制御手段により上記組合せ回路の全入力を強制
的に所定状態にさせるとともに、停止制御手段により上
記Ｄフリップフロップ群の各マスタラッチとスレーブラ
ッチをともにデータ通過状態で停止させるので、動作停
止状態における貫通電流による不要な電力消費が無く、
消費電力の大幅な削減を図ることができる。
ナッミック構成のＤフリップフロップ群を用いた遅延回
路と組合せ回路とから順序回路を構成したので、上記遅
延回路にスタティック構成のＤフリップフロップ群を用
いる場合と比較して、上記Ｄフリップフロップ群の占有
面積を約半分に削減することができ、しかも、動作停止
時に入力制御手段により上記組合せ回路の全入力を強制
的に所定状態にさせるとともに、停止制御手段により上
記Ｄフリップフロップ群の各マスタラッチとスレーブラ
ッチをともにデータ通過状態で停止させるので、動作停
止状態における貫通電流による不要な電力消費が無く、
消費電力の大幅な削減を図ることができる。
【００３９】従って、本発明によれば、オン状態とオフ
状態に切り換えて使用される順序回路を構成した相補型
論理回路において、占有面積及び消費電力の削減を図る
ことができる。
状態に切り換えて使用される順序回路を構成した相補型
論理回路において、占有面積及び消費電力の削減を図る
ことができる。
【図１】本発明に係る相補型論理回路の一実施例の構成
を示すブロック図である。
を示すブロック図である。
【図２】上記相補型論理回路における停止制御回路の変
形例を示すブロック図である。
形例を示すブロック図である。
【図３】上記停止制御回路の動作説明に供するタイミン
グチャートである。
グチャートである。
【図４】本発明に係る相補型論理回路の他の実施例の構
成を示すブロック図である。。
成を示すブロック図である。。
【図５】本発明に係る相補型論理回路の具体例であるＦ
ＩＲイコライザの構成を示すブロック図である。
ＩＲイコライザの構成を示すブロック図である。
【図６】本発明に係る相補型論理回路の他の具体例であ
るＩＩＲフィルタの構成を示すブロック図である。
るＩＩＲフィルタの構成を示すブロック図である。
【図７】順序回路の基本構成を示すブロック図である。
【図８】上記順序回路を構成する遅延回路として用いら
れるＤフリップフロップの内部構成を示すブロック図で
ある。
れるＤフリップフロップの内部構成を示すブロック図で
ある。
【図９】上記Ｄフリップフロップを構成するスタティッ
ク・ラッチの内部構成を示すブロック図である。
ク・ラッチの内部構成を示すブロック図である。
【図１０】上記Ｄフリップフロップを構成するダイナミ
ック・ラッチの内部構成を示すブロック図である。
ック・ラッチの内部構成を示すブロック図である。
【符号の説明】 １・・・組合せ回路 ２・・・遅延回路 ３・・・入力制御回路 ４・・・停止制御回路
Claims (1)
- 【請求項１】 Ｄフリップフロップ群を用いた遅延回路
と組合せ回路とから順序回路を構成した相補型論理回路
において、 上記遅延回路の各Ｄフリップフロップをダイナミック構
成とするとともに、 動作停止期間に上記組合せ回路の全入力を強制的に所定
状態にさせる入力制御手段と、 動作停止期間に上記Ｄフリップフロップ群の各マスタ・
ラッチとスレーブ・ラッチをともにデータ通過状態で停
止させる停止制御手段とを設けたことを特徴とする相補
型論理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4025863A JPH05199080A (ja) | 1992-01-17 | 1992-01-17 | 相補型論理回路 |
| US08/005,906 US5357144A (en) | 1992-01-17 | 1993-01-15 | Complementary logic circuit |
| EP93300247A EP0552046B1 (en) | 1992-01-17 | 1993-01-15 | Complementary logic circuit |
| DE69306131T DE69306131T2 (de) | 1992-01-17 | 1993-01-15 | Komplementäre logische Schaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4025863A JPH05199080A (ja) | 1992-01-17 | 1992-01-17 | 相補型論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05199080A true JPH05199080A (ja) | 1993-08-06 |
Family
ID=12177645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4025863A Withdrawn JPH05199080A (ja) | 1992-01-17 | 1992-01-17 | 相補型論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5357144A (ja) |
| EP (1) | EP0552046B1 (ja) |
| JP (1) | JPH05199080A (ja) |
| DE (1) | DE69306131T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2008164769A (ja) * | 2006-12-27 | 2008-07-17 | Seiko Epson Corp | 電子回路、回路基板、電気光学装置及び電子機器 |
| JP2016208231A (ja) * | 2015-04-21 | 2016-12-08 | 日本電気株式会社 | 論理回路、及び設定回路の制御方法 |
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| JP3157681B2 (ja) * | 1994-06-27 | 2001-04-16 | 日本電気株式会社 | 論理データ入力ラッチ回路 |
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| JP3508625B2 (ja) * | 1999-05-28 | 2004-03-22 | 日本電気株式会社 | 低消費電力ディジタル論理回路 |
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| CN100377077C (zh) * | 2004-09-24 | 2008-03-26 | 上海芯华微电子有限公司 | 可旁通寄存器和使用该寄存器的流水线电路 |
| TWI561952B (en) | 2015-08-27 | 2016-12-11 | Self-feedback control circuit |
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|---|---|---|---|---|
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