KR100400042B1 - Ｃｐ 플립플롭 - Google Patents

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KR100400042B1
KR100400042B1 KR10-2001-0029730A KR20010029730A KR100400042B1 KR 100400042 B1 KR100400042 B1 KR 100400042B1 KR 20010029730 A KR20010029730 A KR 20010029730A KR 100400042 B1 KR100400042 B1 KR 100400042B1
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박기태
원효식
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삼성전자주식회사
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Abstract

기존의 저 전력용 플립플롭(flip flop)에 비해, 적은 면적으로 저 전력, 고속동작이 가능하고, 전원을 차단하여 회로를 동작시키지 않는 시스템의 구성요소로 사용될 때 래치된 데이터를 보존하기 위한 회로를 추가로 설치할 필요가 없는 CP(Complementary Pass transistor based) 플립플롭이 개시된다. 상기 CP 플립플롭(CPFF)은, 클럭신호 및 상기 클럭신호를 소정의 시간 지연시킨 지연된 클럭신호사이의 지연시간을 감지하여, 상기 지연된 시간차이에 해당하는 시간 동안 입력데이터를 수신하고, 새로운 입력데이터가 수신될 때까지 이전 입력데이터를 래치(latch)한다. 본 발명에 따른 상기 CP 플립플롭은, 데이터를 보존하기 위한 타이밍 설계가 종래의 플립플롭에 비하여 매우 간단한 장점이 있다.

Description

ＣＰ 플립플롭{Complementary Pass transistor based Flip Flop}
본 발명은 플립플롭에 관한 것으로, 특히 활성모드(active mode; power on)에서는 기존의 저 전력용 플립플롭보다 적은 면적으로 저 전력, 고속동작이 가능하고, 슬립모드(sleep mode; power off)에서는 최소의 소모전력으로 래치기능을 수행하는 CP플립플롭(Complementary Pass transistor based flip-flop)에 관한 것이다.
도 1a는 기존의 트랜스미션게이트 마스터 슬레이브-플립플롭(Transmission Gate master-slave Flip Flop; 이하 "TGFF"라 칭함)의 회로도이다.
도 1a를 참조하면, TGFF는, 점선 왼쪽의 마스터 단(Master stage)과 점선 오른쪽의 슬레이브 단(Slave stage)으로 구성된다.
클럭신호(Clk)가 하이(로우)상태일 때, 마스터 단은, 입력데이터(Data)를 받아들여 래치(latch)하고, 슬레이브 단은, 이전의 논리 상태를 래치하며 출력한다.
클럭신호(Clk)가 로우(하이)상태일 때, 마스터 단은, 입력데이터(Data)를 더 이상 수신하지 않으며, 슬레이브 단은 마스터 단의 논리 상태를 전달받아 출력한다.
여기서 Vdd는 높은 공급전압, GND는 ground 전압, 역클럭(Clkb)은 클럭(Clk)의 위상이 반전된 신호, Q는 양의 출력단을 나타낸다.
도 1b는 기존의 하이브리드 래치 플립플롭(Hybrid Latch Flip Flop; 이하 "HLFF"라 칭함)의 회로도이다.
도 1b를 참조하면, HLFF는, 점선 왼쪽의 다이내믹 프론트 단(dynamic front stage)과 점선 오른쪽의 스태틱 백단(static back stage)으로 구성된다.
클럭신호(Clk)가 하이레벨(high level)에서 로우레벨(low level)로 천이하면, 3개의 인버터에 의한 반전 지연된 역클럭신호(Clkb)의 지연시간동안 입력데이터(Data)는 프론트 단에 전달되며, 프론트 단은 충전(charge) 또는 방전(discharge) 또는 그 전 상태를 유지하게 되고, 백 단은 이전의 논리상태를 그대로 유지한다.
클럭신호(Clk)가 로우레벨에서 하이레벨로 천이하면, 프론트 단은 더 이상 입력데이터(Data)를 받아들이지 않고, 백 단은 이 전의 논리상태를 백 단에 전달하여 출력시킨다.
도 1c는 기존의 세미 다이나믹 플립플롭(Semi Dynamic Flip Flop; 이하 "SDFF"라 칭함)의 회로도 이다.
도 1c를 참조하면, SDFF는, 점선 왼쪽의 프리차지 단과 점선 오른쪽의 출력버퍼 단으로 구성되어 있다. 입력데이터(Data)가 논리 하이 일 때, 프리차지 단은 모두 방전되어 출력(Q_b)은 논리 하이상태가 되고, 입력데이터(Data)가 논리 로우 일 때, 프리차지 단이 논리하이 상태로 차지되어 출력(Q_b)은 논리 로우상태가 된다.
도 1d는 기존의 센스 증폭기로 사용되는 플립플롭(Sense Amplifier Flip Flop; 이하 "SAFF"라 칭함)의 회로도이다.
도 1d를 참조하면, SAFE는, 클럭이 하이 일 때, 입력신호(Data)의 전압레벨이 두 개의 낸드게이트로 구성된 래치회로에 저장되어 출력되고, 클럭이 로우 일 때 입력신호(Data)에 관계없이 출력(Q, Qb)은 이 전 상태를 유지한다.
상기에서 살펴본 기존의 플립플롭들은 마스터단(master stage) 또는 다이나믹(dynamic stage) 프론트 단이 프리차지(pre-charge)되어야만 하므로 전력의 소모가 작지 않다. 현재 시스템이 고속 저 전력을 요구하기 때문에 기존의 플립플롭을 이용하여 이를 만족시키려면 사용면적과 전력소모가 크게 되는 단 점이 있다.
상기 플립플롭은, MTCMOS(Multi Threshold Complementary Metal Oxide Silicon) 기술을 이용하면, 공급전원을 차단시켜 동작을 시키지 않는 회로(power down circuit)를 구비하는 시스템의 활성모드는 물론 슬립모드에 사용될 수 있다. 다만 공급전원이 차단되었을 때 래치된 데이터를 보존하기 위한 회로를 추가해야하는 것 외에도, 데이터를 보존하기 위한 제어신호의 설계가 복잡한 단점이 있다.
여기서 MTCMOS 기술이란, 공급전원(power supply; Vdd, Vss 또는 GND) 및 논리회로 사이에 문턱전압이 상대적으로 높은 MOS 스위치를 직렬로 연결한 구조를 말한다. MTCMOS 기술은, 상기 MOS 스위치의 개폐여부에 따라 문턱전압이 상대적으로 낮은 MOS 트랜지스터로 구성된 상기 논리회로에 상기 공급전원을 공급시키거나 차단시킴으로서 소모전력을 줄일 수 있는 기술을 말한다.
상기 MTCMOS 기술은, 활성모드에서는 상기 MOS 스위치를 온(on)시켜 상기 공급전원을 상기 논리회로에 공급하고, 슬립모드에서는 상기 MOS 스위치를 오프(off)시켜 상기 공급전원을 상기 논리회로로부터 차단하여 전체 시스템의 전력을 최소로 할 수 있다.
특히 이 기술은 활성모드 보다 슬립모드에 해당하는 시간이 긴 시스템에 사용되는 회로의 소비전력을 줄이는데 매우 유용하다. 그렇지만 상술한 바와 같이, 공급전원이 차단되었을 때를 대비한 특별한 수단을 강구하지 않으면, 래치회로나 플립플롭에 저장된 데이터가 손실되는 단점이 있다.
따라서 본 발명이 이루고자 하는 제1기술적 과제는, 기존의 저 전력용 플립플롭에 비해 적은 면적, 낮은 소비전력 및 고속동작이 가능한 CP 플립플롭(Complementary Pass transistor based flip-flop)을 제공하는 데 있다.
본 발명이 이루고자 하는 제2기술적 과제는, 슬립모드시 래치된 데이터를 보존하기 위한 회로를 추가하지 않고도, 상기 데이터를 래치(latch)할 수 있으며 소비되는 전력도 최소로 하는 CP 플립플롭을 제공하는 데 있다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1a는 기존의 트랜스미션게이트 MS-FF(Master-Slave Flip-Flop)의 회로도이다.
도 1b는 기존의 하이브리드 래치(Hybrid latch) 플립플롭의 회로도이다.
도 1c는 기존의 세미 다이나믹(Semi Dynamic) 플립플롭의 회로도이다.
도 1d는 기존의 센스 증폭기(sense amplifier)로 사용되는 플립플롭의 회로도이다.
도 2는 본 발명의 제1실시 예에 따른 CP 플립플롭의 회로도이다.
도 3은 본 발명의 제2실시 예에 따른 CP 플립플롭의 회로도이다.
도 4는 본 발명의 제3실시 예에 따른 CP 플립플롭의 회로도이다.
도 5는 본 발명의 제4실시 예에 따른 CP 플립플롭의 회로도이다.
도 6은 플립플롭을 시험하기 위한 테스트벤치(test bench)의 회로도이다.
도 7은 회로가 차지하는 전력소모를 도 6에 따른 시뮬레이션으로 비교한 도표이다.
도 8은 PDP를 도 6에 따른 시뮬레이션으로 비교한 도표이다.
도 9는 본 발명의 제5실시 예에 따른 CP 플립플롭의 회로도이다.
도 10은 본 발명의 제6실시 예에 따른 CP 플립플롭의 회로도이다.
도 11은 본 발명의 제7실시 예에 따른 CP 플립플롭의 회로도이다.
도 12는 본 발명의 제8실시 예에 따른 CP 플립플롭의 회로도이다.
도 13은 본 발명의 제9실시 예에 따른 CP 플립플롭의 회로도이다.
도 14는 본 발명의 제10실시 예에 따른 CP 플립플롭의 회로도이다.
도 15는 도 10 및 도 12에 도시된 클럭지연부의 내부회로도이다.
도 16은 모드선택신호(MS)와 래치된 데이터를 보존하기 위한 플로팅방지신호(AF)의 관계를 나타낸다.
도 17은 모드선택신호(MS)와 데이터홀드신호(DH)의 관계를 나타낸다.
상기 제1기술적 과제를 달성하기 위한 본 발명에 따르면, 상기 CP 플립플롭은, 클럭신호를 반전 지연시키는 클럭지연부, 복수 개의 스위치를 포함하며 상기 클럭신호와 상기 클럭지연부의 출력신호에 응답하여 입력데이터를 스위칭하는 스위치부 및 상기 스위치부의 적어도 하나 이상의 출력신호를 저장하는 래치부를 구비한다.
바람직한 제1실시예에 따르면, 상기 클럭지연부는, 클럭신호를 반전 지연시키는 직렬 연결된 홀수 개의 인버터를 구비한다. 상기 스위치부는, 상기 클럭신호에 응답하여 입력데이터를 스위칭하는 제1스위치 및 상기 클럭지연부의 출력신호에 응답하여 상기 제1스위치의 출력신호를 스위칭하는 제2스위치를 구비한다. 상기 래치부는, 입력단자가 상기 스위치부의 상기 제2스위치에 연결되는 제1인버터 및 입력단자가 상기 제1인버터의 출력단자에 연결되고 출력단자는 상기 제1인버터의 입력단자에 연결된 제2인버터를 구비한다.
바람직한 제2실시예에 따르면, 상기 CP 플립플롭은, 상기 입력데이터를 반전시키는 제1인버터를 더 구비한다. 상기 클럭지연부는, 클럭신호를 반전 지연시키는 직렬 연결된 홀수 개의 인버터를 구비한다. 상기 스위치부는, 상기 클럭신호에 응답하여 상기 입력데이터를 스위칭하는 제1스위치, 상기 클럭지연부의 출력신호에 응답하여 상기 제1스위치의 출력신호를 스위칭하는 제2스위치, 상기 클럭신호에 응답하여 상기 제1인버터의 출력신호를 스위칭하는 제3스위치 및 상기 클럭지연부의출력신호에 응답하여 상기 제3스위치의 출력신호를 스위칭하는 제4스위치를 구비한다. 상기 래치부는, 입력단자가 상기 스위치부의 상기 제2스위치와 연결되고 출력단자는 상기 스위치부의 상기 제4스위치와 연결되는 제2인버터 및 입력단자가 상기 스위치부의 상기 제4스위치와 연결되고 출력단자가 상기 스위치부의 상기 제2스위치와 연결되는 제3인버터를 구비한다.
바람직한 제3실시예에 따르면, 상기 클럭지연부는 상기 클럭신호 및 인에이블 신호에 응답하여 상기 클럭신호를 반전 지연시킨다. 상기 스위치부는, 상기 클럭신호에 응답하여 입력데이터를 스위칭하는 제1스위치 및 상기 클럭지연부의 출력신호에 응답하여 상기 제1스위치의 출력신호를 스위칭하는 제2스위치를 구비한다. 상기 래치부는, 논리회로 및 래치회로를 구비한다. 상기 논리회로는 셋신호 및 리셋신호에 응답하는 낸드게이트를 구비한다. 상기 래치회로는, 데이터를 저장하기 위한 제1인버터, 제2인버터와 셋신호 및 리셋신호에 응답하는 4개의 엔모스트랜지스터를 구비한다.
바람직한 제4실시예에 따르면, 상기 CP 플립플롭은, 입력데이터를 반전시키는 제1인버터를 더 구비한다. 상기 클럭지연부는, 상기 클럭지연부는 상기 클럭신호 및 인에이블 신호에 응답하여 상기 클럭신호를 반전 지연시킨다. 상기 스위치부는, 상기 클럭신호에 응답하여 상기 입력데이터를 스위칭하는 제1스위치, 상기 클럭지연부의 출력신호에 응답하여 상기 제1스위치의 출력신호를 스위칭하는 제2스위치, 상기 클럭신호에 응답하여 상기 제1인버터의 출력신호를 스위칭하는 제3스위치 및 상기 클럭지연부의 출력신호에 응답하여 상기 제3스위치의 출력신호를 스위칭하는 제4스위치를 구비한다.
상기 래치부는, 논리회로 및 래치회로를 구비한다. 상기 논리회로는 셋신호 및 리셋신호에 응답하는 낸드게이트를 구비한다. 상기 래치회로는, 데이터를 저장하기 위한 제2인버터, 제3인버터와 셋신호 및 리셋신호에 응답하는 4개의 엔모스트랜지스터를 구비한다.
상기 제2기술적 과제를 달성하기 위한 본 발명에 따르면, 상기 CP 플립플롭은, 제1가상공급전원부, 제2가상공급전원부, 클럭지연부, 스위치부 및 래치부를 구비한다.
상기 제1가상공급전원부는, 공급되는 전원 중에서 가장 높은 전압을 갖는 제1공급전원(first power supply)을 수신하여 제1가상공급전원(first virtual power supply)을 제공한다. 상기 제2가상공급전원부는, 공급되는 전원 중에서 가장 낮은 전압을 갖는 제2공급전원(second power supply)을 수신하여 제2가상공급전원(second virtual power supply)을 제공한다. 상기 클럭지연부는, 클럭신호를 수신하여 클럭신호를 반전/지연시켜 출력하거나, 적어도 하나의 제어신호를 더 수신하고, 수신된 상기 제어신호에 응답하여 상기 클럭신호를 반전/지연시켜 출력한다. 상기 스위치부는, 복수 개의 스위치를 포함하며, 상기 클럭신호와 상기 클럭지연부의 출력신호에 응답하여 입력데이터를 스위칭한다. 상기 래치부는, 상기 스위치부의 적어도 하나의 출력신호를 저장한다.
상기 클럭지연부 및 상기 스위치부는 모두 LT(Low Threshold) 모스트랜지스터들로 이루어지며, 상기 래치부는 복수 개의 LT 모스트랜지스터 또는 복수 개의LT 모스트랜지스터 및 적어도 하나의 HT(High Threshold) 모스트랜지스터로 이루어지고, LT 모스트랜지스터는 상기 제1공급전원과 상기 제2공급전원 사이, 상기 제1공급전원과 상기 제2가상공급전원 사이, 상기 제1가상공급전원과 상기 제2공급전원 사이 및 상기 제1가상공급전원과 상기 제2가상공급전원 사이의 4가지 경우 중 하나에서 동작하고, HT 모스트랜지스터는 상기 제1공급전원 및 상기 제2공급전원 사이에서 동작하며,
LT 모스트랜지스터는 HT 모스트랜지스터에 비하여 상대적으로 문턱전압이 낮다. 예를 들면, 상기 LT 모스트랜지스터의 문턱전압에 있어서, LT 엔모스 트랜지스터(Vtn)의 경우는 0.1 볼트(Volts) 내지 0.4 볼트 사이, LT 피모스 트랜지스터(Vtp)의 경우는 -0.1 볼트 내지 -0.4 볼트 사이이며, 상기 HT 모스트랜지스터의 문턱전압에 있어서, HT 엔모스 트랜지스터(Vtn)의 경우는 0.4 볼트 내지 0.7 볼트사이, HT 피모스 트랜지스터(Vtp)의 경우는 -0.4 볼트 내지 -0.7 볼트 사이인 것이 보통이다.
바람직하기로는, 상기 LT 모스 트랜지스터에 있어서, LT 엔모스 트랜지스터의 문턱전압(Vtn)은 0.33 +- 0.04 볼트(Volts)이고, LT 피모스 트랜지스터의 문턱전압(Vtp)은 -0.4 +- 0.04 볼트이다. 상기 HT 모스 트랜지스터에 있어서, HT 엔모스 트랜지스터의 문턱전압(Vtn)은 0.6 +- 0.06 볼트이고, HT 피모스 트랜지스터의 문턱전압(Vtp)은 -0.65 +- 0.06 볼트이다.
바람직한 제5실시예에 따르면, 상기 클럭지연부는, 서로 직렬 연결된 복수의 홀수 개의 인버터를 구비하며, 상기 복수 개의 인버터들은 각각 LT 모스트랜지스터들로 구성된다. 상기 스위치부는, 상기 클럭신호에 응답하여 상기 입력데이터를 스위칭하는 제1스위치 및 클럭지연부의 출력신호에 응답하여 상기 제1스위치의 출력신호를 스위칭하는 제2스위치를 구비한다. 상기 제1스위치 및 상기 제2스위치는 각각 적어도 하나의 LT 모스트랜지스터들로 구성된다. 상기 래치부는, 입력단자에 상기 제2스위치의 출력신호가 인가되는 제1인버터 및 입력단자에 상기 제1인버터의 출력신호가 인가되고 출력단자가 상기 제1인버터의 입력단자에 연결된 제2인버터를 구비한다. 상기 제1인버터 및 제2인버터는 각각 HT 모스트랜지스터들로 구성된다.
상기 래치부는, 일단이 제1공급전원에 연결되고 다른 일단이 상기 제1인버터의 입력단자에 연결되며 게이트는 상기 제1인버터의 출력단자에 연결된 제1 LT 피모스트랜지스터를 더 구비할 수 있다.
상기한 바람직한 제5실시예 및 후술할 제6실시예 내지 제10실시예에 있어서, LT 모스트랜지스터는 상기 제1가상공급전원 및 상기 제2가상공급전원 사이에서 동작하고, HT 모스트랜지스터는 상기 제1공급전원 및 제2공급전원 사이에서 동작하는 것이 바람직하다.
바람직한 제6실시예에 따르면, 상기 클럭지연부는, 상기 클럭신호를 역전시키는 제3인버터, 상기 제3인버터를 역전시키는 제4인버터 및 상기 제4인버터의 출력신호 및 플로팅방지신호에 응답하여 상기 클럭신호를 반전 지연시킨 역클럭신호를 출력하는 노어게이트를 구비한다. 상기 제3인버터 및 상기 제4인버터는 LT 모스트랜지스터를 구비하며, 상기 노어게이트는 LT 모스트랜지스터들 및 HT 모스트랜지스터들을 구비한다. 상기 스위치부 및 상기 래치부는 제5실시예의 경우와 같다. 상기 플로팅방지신호는 전원이 오프되었을 때, 도 11 내지 14의 엔모스 트랜지스터(1122 및 1124)를 오프시켜 리키지(leckage)전류를 없애는 역할을 하게 한다.
바람직한 제7실시예에 따르면, 상기 CP 플립플롭은, 입력데이터를 역전시키는 제3인버터를 더 구비한다. 상기 복수 개의 인버터들은 LT 모스트랜지스터들로 구성된다. 상기 클럭지연부는, 복수의 홀수 개의 인버터를 구비하며, 상기 복수 개의 인버터들을 각각 LT 모스트랜지스터들로 구성된다. 상기 스위치부는, 상기 클럭신호에 응답하여 상기 입력데이터를 스위칭하는 제1스위치, 상기 클럭지연부의 출력신호에 응답하여 상기 제1스위치의 출력신호를 스위칭하는 제2스위치, 상기 클럭신호에 응답하여 상기 입력데이터신호를 역전시킨 상기 제3인버터의 출력신호를 스위칭하는 제3스위치 및 상기 제3스위치의 출력신호를 스위칭하는 제4스위치를 구비한다. 상기 제1스위치 내지 상기 제4스위치는 각각 적어도 하나의 LT 모스트랜지스터들로 구성된다.
상기 래치부는, 입력단자에 상기 제2스위치의 출력신호가 인가되고 출력단자가 상기 제4스위치의 출력단자와 연결된 제1인버터 및 입력단자에 상기 제4스위치의 출력신호가 인가되고 출력단자가 상기 제2스위치의 출력단자에 연결된 제2인버터를 구비한다. 상기 제1인버터 및 제2인버터는 각각 HT 모스트랜지스터들로 구성된다.
상기 래치부는, 일단이 상기 제1공급전원에 연결되고 다른 일단이 상기 제2스위치의 출력단자에 연결되며 게이트는 상기 제4스위치의 출력단자에 연결된 제1LT 피모스트랜지스터 및/또는 일단이 상기 제1공급전원에 연결되고 다른 일단이 상기 제4스위치의 출력단자에 연결되며 게이트는 상기 제2스위치의 출력단자에 연결된 제1 LT 피모스트랜지스터를 더 구비할 수 있다.
바람직한 제8실시예에 따르면, 상기 클럭지연부는, 상기 클럭신호를 역전시키는 제4인버터, 상기 제4인버터를 역전시키는 제5인버터 및 상기 제5인버터의 출력신호 및 플로팅방지신호에 응답하여 상기 클럭신호를 반전 지연시킨 역클럭신호를 출력하는 노어게이트를 구비한다. 상기 제4인버터 및 상기 제5인버터는 LT 모스트랜지스터들로 구성되며, 상기 노어게이트는 LT 모스트랜지스터들 및 HT 모스트랜지스터들로 구성된다. 상기 스위치부 및 상기 래치부는 제7실시예의 경우와 동일하다.
바람직한 제9실시예에 따르면, 상기 CP 플립플롭은, 데이터홀더부를 더 구비한다. 상기 데이터홀더부는, 일단이 상기 제2스위치의 출력단자에 연결되고 게이트에 데이터홀드신호가 인가되는 제1 HT 엔모스트랜지스터, 일단이 상기 제4스위치의 출력단자가 연결되고 게이트에 상기 데이터홀드신호가 인가되는 제2 HT 엔모스트랜지스터, 입력단자가 상기 제1 HT 엔모스트랜지스터의 다른 일단에 연결되고 출력단자가 상기 제2 HT 엔모스트랜지스터의 다른 일단에 연결된 제4인버터 및 입력단자가 상기 제2 HT 엔모스트랜지스터의 다른 일단에 연결되고 출력단자가 상기 제1 HT 엔모스트랜지스터의 다른 일단에 연결된 제5인버터를 구비한다. 상기 제4인버터 및 상기 제5인버터는 HT 모스트랜지스터들로 구성된다.
상기 래치부는, 입력단자가 상기 제2스위치의 출력단자에 연결되고 출력단자가 상기 제4스위치의 출력단자에 연결된 제1인버터 및 입력단자가 상기 제4스위치의 출력단자에 연결되고 출력단자가 상기 제2스위치의 출력단자에 연결된 제2인버터를 구비한다. 상기 제1인버터 및 상기 제2인버터는 LT 모스트랜지스터로 구성된다.
상기 래치부는, 일단이 상기 제1공급전원에 연결되고 다른 일단이 상기 제2스위치의 출력단자에 연결되며 게이트는 상기 제4스위치의 출력단자에 연결된 제1 LT 피모스트랜지스터 및 일단이 상기 제1공급전원에 연결되고 다른 일단이 상기 제4스위치의 출력단자에 연결되며 게이트는 상기 제2스위치의 출력단자에 연결된 제1 LT 피모스트랜지스터를 더 구비할 수 있다. 나머지 데이터신호를 역전시키는 제3인버터 및 스위치부는 상기 제7실시예의 경우와 동일하다.
바람직한 제10실시예에 따르면, 상기 CP 플립플롭은, 셋리셋부를 더 구비한다. 상기 셋리셋부는, 셋신호 및 리셋신호에 응답하는 제1낸드게이트, 일단이 상기 제2스위치의 출력단자에 연결되고 게이트에 상기 리셋신호가 인가되는 제1 HT 엔모스트랜지스터, 일단이 상기 제4스위치의 출력단자에 연결되고 다른 일단이 상기 제1 HT 엔모스트랜지스터의 다른 일단에 연결되며 게이트에 상기 셋신호가 인가되는 제2 HT 엔모스트랜지스터 및 일단이 상기 제2공급전원에 연결되고 다른 일단이 상기 제1 HT 엔모스트랜지스터 및 상기 제2 HT 엔모스트랜지스터의 다른 일단에 공통으로 연결되며 게이트에 상기 제1낸드게이트의 출력신호가 인가되는 제3 HT 엔모스트랜지스터를 구비한다. 상기 제1낸드게이트는 LT 모스트랜지스터를 구비한다.
상기 클럭지연부는, 상기 클럭신호를 반전시키는 제4인버터, 상기 제4인버터의 출력신호 및 인에이블 신호에 응답하는 제2낸드게이트 및 상기 제2낸드게이트의 출력신호 및 상기 플로팅방지신호에 응답하는 노어게이트를 구비한다.
나머지 상기 스위치부, 래치부 및 제3인버터는 상기 제7실시예의 경우와 같다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 2는 본 발명의 제1실시예에 따른 CP 플립플롭의 회로도이다.
도 2를 참조하면, 본 발명의 제1실시예에 따른 CP 플립플롭은, 클럭지연부(210), 스위치부(220), 래치부(230) 및 버퍼부(240)를 구비한다.
클럭지연부(210)는, 클럭신호(Clk)를 반전시키는 제1인버터(211), 제1인버터(211)의 출력신호를 반전시키는 제2인버터(212), 제2인버터(212)의 출력신호를 반전시키는 제3인버터(213)를 구비한다.
스위치부(220)는, 클럭신호(Clk)에 응답하여 입력데이터(Data)를 스위칭하는 제1스위치(221), 클럭지연부(210)의 출력신호에 응답하여 제1스위치(221)의 출력신호를 스위칭하는 제2스위치(222)를 구비한다.
래치부(230)는, 입력단자가 제2스위치(222)에 연결된 제4인버터(231), 입력단자가 제4인버터(231)의 출력단자에 연결되고 출력단자는 제4인버터(231)의 입력단자에 연결된 제5인버터(232)를 구비한다.
버퍼부(240)는, 래치부(230)의 출력신호의 구동능력을 향상시키는 출력버퍼용 제6인버터(242)를 구비한다.
도 3은 본 발명의 제2실시예에 따른 CP 플립플롭의 회로도이다.
도 3을 참조하면, 본 발명의 제2실시예에 따른 CP 플립플롭은, 클럭지연부(310), 스위치부(320), 래치부(330), 버퍼부(340) 및 제1인버터(350)를 구비한다.
제1인버터(350)는, 입력데이터(Data)를 반전시킨다.
클럭지연부(310)는, 클럭신호(Clk)를 반전시키는 제2인버터(311), 제2인버터(311)의 출력신호를 반전시키는 제3인버터(312), 제3인버터(312)의 출력신호를 반전시키는 제4인버터(313)를 구비한다.
스위치부(320)는, 클럭신호(Clk)에 응답하여 입력데이터(Data)를 스위칭하는 제1스위치(321), 클럭지연부(310)의 출력신호에 응답하여 제1스위치(321)의 출력신호를 스위칭하는 제2스위치(322), 클럭신호(Clk)에 응답하여 제1인버터(350)의 출력신호를 스위칭하는 제3스위치(323) 및 클럭지연부(310)의 출력신호에 응답하여 제3스위치(323)의 출력신호를 스위칭하는 제4스위치(324)를 구비한다.
래치부(330)는, 입력단자가 스위치부(320)의 제2스위치(322)와 연결되고 출력단자는 스위치부(320)의 제4스위치(324)와 연결되는 제5인버터(331), 입력단자가 스위치부(320)의 제4스위치(324)와 연결되고 출력단자가 스위치부(320)의 제2스위치(322)와 연결되는 제6인버터(332)를 구비한다.
버퍼부(340)는, 입력단자가 스위치부(320)의 제2스위치(322)에 연결되는 제7인버터(341), 입력단자가 스위치부(320)의 제4스위치(324)에 연결되는제8인버터(342)를 구비한다.
도 2 및 도 3을 참조하여 본 발명의 제1실시예 및 제2실시예에 따른 CP 플립플롭의 동작을 설명한다.
클럭(Clk)이 로우(low) 상태이면, 스위치부(220, 320)에서 입력신호(Data)를 수신하는 스위치들(221, 321 및 323)은 오프(off) 상태에 있으므로 입력신호(Data)를 수신하지 못하지만, 상기 스위치들(221, 321, 323)에 각각 연결되어 있는 스위치들(222, 322 및 324)은 온(on) 상태에 있다. 클럭(Clk)이 하이 상태로 천이하면, 상기 스위치들(221, 321 및 323)은 온 되어 입력신호(Data)를 수신할 수 있게 된다. 반면에 클럭(Clk)신호를 반전, 지연하여 출력하는 클럭지연부(210, 310)의 출력신호에 의해 동작되는 상기 스위치들(222, 322 및 324)은 클럭(Clk)이 하이 상태로 천이한 순간부터 일정한 지연시간 후에 오프 된다.
따라서, 클럭(Clk)이 입력신호(Data)를 수신하지 못하는 로우 상태에서 하이 상태로 천이하면, 클럭지연부(210, 310)에서 상기 클럭(Clk)을 지연시키는 기간만큼 스위치부(220, 320)의 모든 스위치들이 온 상태에 있게되어 입력신호(Data)가 플립플롭을 관통하여(through) 래치부들(230, 330)의 논리상태를 결정함과 동시에 버퍼부(240, 340)의 출력신호를 결정한다.
상기 클럭지연부(210, 310)의 출력신호는 클럭(Clk)신호가 하이 상태로 천이한 후 일정한 지연시간이 경과되면 상기 스위치들(222, 322 및 324)을 오프 시키므로 입력신호(Data)가 더 이상 래치부들(230, 330)이나 버퍼부들(240, 340)에 영향을 미치지 못한다. 이 때, 버퍼부(240, 340)의 출력신호는 래치부들(230. 330)에저장된 논리 값에 의해 결정된다.
클럭(Clk)이 로우 상태로 천이하면, 입력신호(Data)를 더 이상 수신할 수 없으므로 버퍼부들(240, 340)의 출력상태는 변함이 없게 된다.
도 4는 본 발명의 제3실시예에 따른 CP 플립플롭의 회로도이다.
도 4를 참조하면, 본 발명의 제3실시예에 따른 CP 플립플롭은, 클럭지연부(410), 스위치부(420), 래치부(430) 및 버퍼부(440)를 구비한다.
클럭지연부(410)는, 클럭신호(Clk)를 반전시키는 제1인버터(411), 일단에 제1인버터(411)의 출력신호가 연결되고 다른 일단에 인에이블 신호(EN)가 인가되는 제1낸드게이트(412) 및 제1낸드게이트(412)의 출력신호를 반전시키는 제2인버터(413)를 구비한다.
스위치부(420)는, 클럭신호(Clk)에 응답하여 입력데이터(Data)를 스위칭하는 제1스위치(421) 및 클럭지연부(410)의 출력신호에 응답하여 제1스위치(421)의 출력신호를 스위칭하는 제2스위치(422)를 구비한다.
래치부(430)는, 논리회로(430a) 및 래치회로(430b)를 구비한다. 논리회로(430a)는, 셋신호(S) 및 리셋신호(RS)에 응답하는 제2낸드게이트(437)를 구비한다. 래치회로(430b)는 3개의 엔모스트랜지스터 즉 제1모스트랜지스터(433) 내지 제3모스트랜지스터(435) 및 제3인버터(431) 및 제4인버터(432)를 구비한다. 제3인버터(431)는, 입력단자가 스위치부(420)의 제2스위치(422)의 출력단자에 연결되고, 제4인버터(432)는 입력단자가 제3인버터(431)의 출력단자에 연결되고 출력단자가 스위치부(420)의 제2스위치(422)에 연결된다. 제1모스트랜지스터(433)는, 일단이 스위치부(420)의 제2스위치(422)의 출력단자에 연결되고 게이트에는 리셋신호(RS)가 인가된다. 제2모스트랜지스터(434)는, 일단이 제1모스트랜지스터(433)의 다른 일단에 연결되고 다른 일단이 제3인버터(431)의 출력단자에 연결되며 게이트에는 셋신호(S)가 인가된다. 제3모스트랜지스터(435)는, 일단이 제1모스트랜지스터(433)의 다른 일단 및 제2모스트랜지스터(434)의 일단에 공통으로 연결되고 다른 일단이 공급전원전압(Vss)에 연결되며 게이트에는 제2낸드게이트(437)의 출력신호가 연결된다. 버퍼부(440)는, 래치부(430)의 출력신호의 구동능력을 향상시키는 출력버퍼용 제5인버터(441)를 구비한다.
도 5는 본 발명의 제4실시예에 따른 CP 플립플롭의 회로도이다.
도 5를 참조하면, 본 발명의 제4실시예에 따른 CP 플립플롭은, 클럭지연부(510), 스위치부(520), 래치부(530), 버퍼부(540) 및 제1인버터(550)를 구비한다.
제1인버터(550)는, 입력데이터(Data)를 반전시킨다.
클럭지연부(510)는, 클럭신호(Clk)를 반전시키는 제2인버터(511), 일단에 제2인버터(511)의 출력신호가 연결되고 다른 일단에 인에이블 신호(EN)가 인가되는 제1낸드게이트(512) 및 제1낸드게이트(512)의 출력신호를 반전시키는 제3인버터(513)를 구비한다. 스위치부(520)는, 클럭신호(Clk)에 응답하여 입력데이터(Data)를 스위칭하는 제1스위치(521), 클럭지연부(510)의 출력신호에 응답하여 제1스위치(521)의 출력신호를 스위칭하는 제2스위치(522), 클럭신호(Clk)에 응답하여 제1인버터(550)의 출력신호를 스위칭하는 제3스위치(523) 및 클럭지연부(510)의출력신호에 응답하여 제3스위치(523)의 출력신호를 스위칭하는 제4스위치(524)를 구비한다.
래치부(530)는, 논리회로(530a) 및 래치회로(530b)를 구비한다. 논리회로(530a)는, 셋신호(S) 및 리셋신호(RS)에 응답하는 제2낸드게이트(537)를 구비한다. 래치회로(530b)는 3개의 엔모스트랜지스터 즉 제1모스트랜지스터(533) 내지 제3트랜지스터(535), 제4인버터(531) 및 제5인버터(532)를 구비한다. 제4인버터(531)는 입력단자가 스위치부(520)의 제2스위치(522)의 출력단자에 연결되고 출력단자가 스위치부(520)의 제4스위치(524)의 출력단자에 연결되며, 제5인버터(532)는 입력단자가 스위치부(520)의 제4스위치(524)에 연결되고 출력단자가 스위치부(520)의 제2스위치(522)에 연결된다. 제1모스트랜지스터(533)는, 일단이 스위치부(520)의 제2스위치(522)의 출력단자에 연결되고 게이트는 리셋신호(RS)가 인가된다. 제2모스트랜지스터(534)는, 일단이 제1모스트랜지스터(533)의 다른 일단과 연결되고 다른 일단이 제4인버터(531)의 출력단자에 연결되며 게이트에는 셋신호(S)가 인가된다. 제3모스트랜지스터(535)는, 일단이 제1모스트랜지스터(533)의 다른 일단 및 제2모스트랜지스터(534)의 일단에 공통으로 연결되고 다른 일단이 공급전원전압(Vss)에 연결되며 게이트에는 논리회로(530a)의 출력신호가 인가된다.
버퍼부(540)는, 입력단자가 래치부(530)의 제5인버터(532)의 출력단자에 연결된 제6인버터(541) 및 입력단자가 래치부(530)의 제4인버터(531)의 출력단자에 연결된 제7인버터(542)를 구비한다.
도 4 및 도 5를 참조하여, 본 발명의 제3실시예 및 제4실시예에 따른 CP 플립플롭의 동작을 설명한다.
클럭지연부(410, 510)에 인가되는 인에이블 신호(EN)가 논리 하이 일 때는, 상기 CP 플립플롭이 정상적인 플립플롭의 기능을 수행하고, 인에이블 신호(EN)가 논리 로우 일 때는, 클럭지연부(410, 510)의 출력신호가 로우 상태가 되므로 스위치부(420, 520)의 스위치들(422, 522 및 524)이 오프 되어 입력신호(Data)를 수신하지 못하게 된다.
셋신호(S) 및 리셋신호(RS)가 논리 하이 상태 일 때는 본 발명에 따른 CP 플립플롭이 정상적인 플립플롭의 동작을 수행한다.
셋신호(S)가 로우 상태로 되면, 래치부들(430, 530)의 논리회로들(430a, 530a)의 출력신호는 논리 하이상태가 되어 래치회로들(430b, 530b)의 트랜지스터들(435 및 535)은 온 된다. 셋신호(S)가 로우 상태이므로 논리적으로 볼 때 리셋신호(RS)는 논리 하이 이어야 하므로 래치회로들(430b, 530b)의 트랜지스터들(433 및 533)은 온 되어 인버터들(441, 541)의 출력신호가 하이 상태로 된다.
리셋신호(RS)가 로우 상태로 되면, 래치부들(430, 530)의 논리회로들(430a, 530a)의 출력신호는 논리 하이상태가 되어 래치회로들(430b, 530b)의 트랜지스터들(435 및 535)은 온 된다. 리셋신호(RS)가 로우 상태이므로 논리 적으로 볼 때 셋신호(S)는 논리 하이 이어야 하므로 래치회로들(430b, 530b)의 트랜지스터들(434 및 534)은 온 되고 트랜지스터들(433 및 533)은 오프되어 인버터들(441, 541)의 출력신호가 로우 상태로 된다.
여기서 래치부들(430, 530)의 논리회로들(430a, 530a)에 낸드게이트를 사용한 것은 셋신호(S) 및 리셋신호(RS)가 동시에 하이 상태에 있을 때의 불안한 논리상태를 고려한 일 예이다.
본 발명에 따른 제1실시 예 내지 제4실시 예의 4가지 실시 예를 참고하면, 기존에 사용중인 플립플롭에 비해 게이트 수가 줄어들어 있음을 알 수 있다. 이는 본 발명을 구현함에 있어서 웨이퍼 상에서 사용되는 면적이 줄어듦을 의미한다. 또한 신호의 전달이 상당히 짧은 순간에 이루어 질 수 있기 때문에 시스템클럭의 주파수가 상당히 높아지더라도 이에 응답할 수 있는 장점이 있다. 기존의 플립플롭처럼 프론트 단(front stage)을 프리차지(precharge)하지 않아도 되므로 전력소모 또한 상대적으로 감소한다. 또한 본 발명에 따른 CP 플립플롭은 클럭신호에 대한 부하가 적고, 사용하는 트랜지스터의 게이트 폭의 총량도 비교되는 기존의 회로들에 비해 적다.
본 발명에 따른 CP 플립플롭과 기존의 플립플롭들을 같은 조건 하에서 시뮬레이션하여 비교하여본다.
도 6은 플립플롭을 시험하기 위한 테스트벤치(test bench)를 나타내는 회로도이다.
도 6을 참조하면, 입력데이터(Data)와 클럭신호(Clock)의 용량성 부하(Capacitive load)는 각각 50fF(femto Farad)이고 플립플롭의 용량성 부하는 출력단자(Q)와 역출력단자(Q_b) 공히 200fF이라고 가정한다.
플립플롭을 설계할 때 항상 고려해야 하는 것은 속도와 전력소모간의 트래이드오프(tradeoff)이다. 따라서 모든 플립플롭은 PDP(Power Delay Product)가 최소한이 되도록 설계하여야 한다.
비교시험을 간단히 하기 위하여, 트랜지스터들의 최대게이트 폭은 20 mu m에서 최소게이트 폭0.7 mu m로 하고, 입력데이터(Data)와 클럭(Clock)에는 피모스 트랜지스터의 폭이 35 mu m 이고 엔모스 트래지스터의 폭이 15 mu m 인 버퍼용 인버터를 사용하였다.
회로의 시뮬레이션은, 0.35 mu m 스탠다드 CMOS 공정을 고려하였고, MOSFET 모델은 레벨 28 modified BSIM Model이고, 클럭주파수는 500MHz 및 입력데이터(Data) 시퀀스는 16 클럭 싸이클로 가정하였다.
도 7은 회로가 차지하는 전력소모를 도 6에 따른 시뮬레이션으로 비교한 도표이다.
도 7을 참조하면, 클럭신호 및 데이터신호가 차지하는 소비전력은 큰 차이가 없으나 회로내부에서 소비되는 전력소모는 상당한 차이가 있음을 알 수 있다. 이 때 사용한 입력데이터는 10101010..이다.
도 8은 도 6에 따른 시뮬레이션으로 PDP를 비교한 도표이다.
도 8을 참조하면, PDP(Power Delay Product) 즉 소비전력과 응답지연의 곱은, CPFF, TGFF, HLFF, SDFF 및 SAFF 순서로 커짐을 알 수 있다. 이 때 사용된 입력데이터는 11001100....이다.
도 9는 본 발명의 제5실시 예에 따른 CP 플립플롭의 회로도이다.
도 9를 참조하면, 상기 CP 플립플롭은, 클럭지연부(910), 스위치부(920), 래치부(930) 및 버퍼부(940)를 구비한다.
제1가상공급전원(VVdd; first virtual power supply)은, 모드선택신호(MS; Mode Selection signal)의 역전된 신호(MSB)에 응답하고 소정의 온(on) 저항성분을 가지는 스위치(M1)를 이용하여 제1공급전원(Vdd)을 상기 플립플롭 회로에 전달하는 공급전원이다. 제2가상공급전원(VVss 또는 VGND; second virtual power supply)은, 모드선택신호(MS)에 응답하고 소정의 온 저항성분을 가지는 스위치(M2)를 이용하여 제2공급전원(Vss)을 상기 플립플롭 회로에 전달하는 공급전원이다. 스위치(M1)는 HT 피모스 트랜지스터로 구성되고, 스위치(M2)는 HT 엔모스 트랜지스터들로 구성되는 것이 바람직하다.
클럭지연부(910)는, 3개의 인버터(911 내지 913)를 구비하여 클럭신호(Clk)를 반전 지연시킨 역클럭신호(Clkb)를 출력하며, 3개의 인버터들(911 내지 913)은 LT 모스트랜지스터들로 구성된다. 스위치부(920)는, 클럭신호(Clk)에 응답하여 입력데이터(D)를 스위칭하는 제1스위치(921) 및 역클럭신호(Clkb)에 응답하여 제1스위치(921)의 출력신호를 스위칭하는 제2스위치(922)를 구비하며, 제1스위치(921) 및 제2스위치(922)는 각각 적어도 하나의 LT 모스트랜지스터로 구성된다.
래치부(930)는, 제2스위치(922)의 출력신호를 역전시키는 제1인버터(932), 제1인버터(932)의 출력신호를 역전시켜 제1인버터(932)의 입력단자에 피드백시키는 제2인버터(931) 및 일단이 제2스위치(922)의 출력단자에 연결되고 다른 일단이 제1공급전원(Vdd)에 연결되며 게이트가 제1인버터(932)의 출력단자에 연결된 제1 LT 피모스트랜지스터(933)를 구비한다. 제1인버터(932) 및 제2인버터(931)는 HT 모스트랜지스터로 구성된다. 버퍼부(940)는 LT 모스트랜지스터로 구성되는 인버터를 구비한다.
도 10은 본 발명의 제6실시 예에 따른 CP 플립플롭의 회로도이다.
도 10을 참조하면, 상기 CP 플립플롭은, 클럭지연부(1010), 스위치부(920), 래치부(930) 및 버퍼부(940)를 구비한다.
제6실시예에 따른 상기 CP 플립플롭은, 상기 제5실시예에 따른 CP 플립플롭과 동일하고, 다만 클럭지연부(1010)에서만 차이가 있다. 즉 클럭지연부(1010)는, 클럭신호(Clk)를 역전시키는 제3인버터(1011), 제3인버터(1011)의 출력신호를 역전시키는 제4인버터(1012) 및 CP 플립플롭이 슬립모드(sleep mode) 상태에 있을 때 저장된 데이터의 상태를 안정화시키기 위하여 제공되는 플로팅방지신호(AF; Anti-Floating) 및 제2인버터(1012)의 출력신호에 응답하는 노어게이트(1013)를 구비한다. 제3인버터(1011) 및 제4인버터(1012)는 LT 모스트랜지스터로 구성되고, 노어게이트(1013)는 LT 모스트랜지스터 및 HT 모스트랜지스터로 구성된다.
도 11은 본 발명의 제7실시 예에 따른 CP 플립플롭의 회로도이다.
도 11을 참조하면, 상기 CP 플립플롭은, 클럭지연부(1110), 스위치부(1120), 래치부(1130), 버퍼부(1140) 및 제3인버터(1150)를 구비한다.
클럭지연부(1110)는, 클럭신호(Clk)를 반전 지연시키는 3개의 인버터(1111 내지 1113)를 구비하며, 3개의 인버터(1111 내지 1113)들은 LT 모스트랜지스터들로 구성된다. 스위치부(1120)는, 제1스위치1121) 내지 제4스위치(1124)를 구비한다. 제1스위치(1121)는 클럭신호(Clk)에 응답하여 입력데이터(D)를 스위칭하며, 제2스위치(1122)는 역클럭신호(Clkb)에 응답하여 제1스위치(1121)의 출력신호를 스위칭하고, 제3스위치(1123)는 클럭신호(Clk)에 응답하여 제3인버터(1150)의 출력신호를 스위칭하며, 제4스위치(1124)는 역클럭신호(Clkb)에 응답하여 제3스위치(1123)의 출력신호를 스위칭한다. 제1스위치(1121) 내지 제4스위치(1124)는 각각 적어도 하나의 LT 모스트랜지스터로 구성된다.
래치부(1130)는, 제2스위치(1122)의 출력신호를 역전시키는 제1인버터(1132), 제1인버터(1132)의 출력신호를 역전시켜 제1인버터(1132)의 입력단자에 피드백시키는 제2인버터(1131), 일단이 제2스위치(1122)의 출력단자에 연결되고 다른 일단이 제1공급전원(Vdd)에 연결되며 게이트가 제1인버터(1132)의 출력단자에 연결된 제1 LT 피모스트랜지스터(1133) 및 일단이 제4스위치(1124)의 출력단자에 연결되고 다른 일단이 제1공급전원(Vdd)에 연결되며 게이트가 제2인버터(1131)의 출력단자에 연결된 제2 LT 피모스트랜지스터(1134)를 구비한다. 제1인버터(1132) 및 제2인버터(1131)는 HT 모스트랜지스터들로 구성된다.
버퍼부(1140)는 입력단자에 제2스위치(1122)의 출력단자가 연결된 제4인버터(1141) 및 입력단자에 제4스위치(1124)의 출력단자가 연결된 제5인버터(1142)를 구비한다. 데이터 인버터(1150)는 입력데이터(D)를 역전시키며 LT 모스트랜지스터들로 구성된다.
도 12는 본 발명의 제8실시예에 따른 CP 플립플롭의 회로도이다.
도 12를 참조하면, CP 플립플롭은, 클럭지연부(1210), 스위치부(1120), 래치부(1130), 버퍼부(1140) 및 제3인버터(1150)를 구비한다.
제8실시예에 따른 상기 CP 플립플롭은, 상기 제7실시예에 따른 상기 CP 플립플롭과 동일하고 다만 클럭지연부(1210)만 차이가 있다. 즉 클럭지연부(1210)는, 클럭신호(Clk)를 역전시키는 제4인버터(1211), 제4인버터(1211)의 출력신호를 역전시키는 제5인버터(1212) 및 플로팅방지신호(AF)와 제5인버터(1212)의 출력신호에 응답하는 노어게이트(1213)를 구비한다. 제4인버터(1211) 및 제5인버터(1212)는 LT 모스트랜지스터들로 구성되며, 노어게이트(1213)는 LT 모스트랜지스터 및 HT 모스트랜지스터들로 구성된다.
도 13은 본 발명의 제9실시예에 따른 CP 플립플롭의 회로도이다.
도 13을 참조하면, CP 플립플롭은, 클럭지연부(1110), 스위치부(1120), 래치부(1330), 버퍼부(1140), 제3인버터(1150) 및 데이터홀더부(1360)를 구비한다.
제9실시예에 따른 CP 플립플롭은 제7실시예에 따른 CP 플립플롭과 동일하고, 다만 래치부(1330)가 서로 다르며 데이터홀더부(1360)가 추가된다.
래치부(1330)는, 입력단자에 제2스위치(1122)의 출력신호가 인가되며 출력단자가 제4스위치(1124)의 출력단자에 연결된 제1인버터(1332), 입력단자에 제4스위치(1124)의 출력신호가 인가되고 출력단자가 제2스위치(1122)의 출력단자에 연결된 제2인버터(1331)를 구비한다. 제1인버터(1332) 및 제2인버터(1331)는 LT 모스트랜지스터로 구성된다.
데이터홀더부(1360)는, 일단이 제2스위치(1122)의 출력단자에 연결되고 게이트에 데이터홀드신호(DH; Data Hold)가 인가되는 제1 HT 엔모스트랜지스터(1361), 일단이 제4스위치(1124)의 출력단자에 연결되고 게이트에 데이터홀드신호(DH)가 인가되는 제2 HT 엔모스트랜지스터(1362), 입력단자가 제1 HT엔모스트랜지스터(1361)의 다른 일단에 연결되고 출력단자가 제2 HT 엔모스트랜지스터(1362)의 다른 일단에 연결된 제4인버터(1363) 및 입력단자가 제4인버터(1363)의 출력단자에 연결되고 출력단자가 제4인버터(1363)의 입력단자에 연결된 제5인버터(1364)를 구비한다. 제4인버터(1363) 및 제5인버터(1364)는 HT 모스트랜지스터로 구성된다.
도 14는 본 발명의 제10실시 예에 따른 CP 플립플롭의 회로도이다.
도 14를 참조하면, CP 플립플롭은, 클럭지연부(1410), 스위치부(1120), 래치부(1130), 버퍼부(1140), 제3인버터(1150) 및 셋리셋부(1460)를 구비한다.
제10실시예에 따른 CP 플립플롭은 제7실시 예에 따른 CP 플립플롭과 동일하고, 다만 클럭지연부(1410)가 서로 다르며 셋리셋부(1460)가 추가되었다. 클럭지연부(1410)는, 클럭신호(Clk)를 역전시키는 제4인버터(1411), 제4인버터(1411)의 출력신호 및 인에이블신호(En)에 응답하는 제1낸드게이트(1412) 및 제1낸드게이트(1412)의 출력신호 및 플로팅방지신호(AF)에 응답하는 노어게이트(1413)를 구비한다. 제4인버터(1411) 및 제1낸드게이트(1412)는 LT 모스트랜지스터들로 구성되며, 노어게이트(1413)는 LT 모스트랜지스터 및 HT 모스트랜지스터들로 구성된다.
셋리셋부(1460)는, 셋신호(S) 및 리셋신호(RS)에 응답하는 제2낸드게이트(1461), 일단이 제2스위치(1122)의 출력단자에 연결되고 게이트에 리셋신호(RS)가 인가되는 제1 HT 엔모스트랜지스터(1462), 일단이 제4스위치(1124)의 출력단자에 연결되고 다른 일단이 제1 HT 엔모스트랜지스터(1462)의 다른 일단에연결되며 게이트에 셋신호(S)가 인가되는 제2 HT 엔모스트랜지스터(1463) 및 일단이 제1 HT 엔모스트랜지스터(1462)의 다른 일단에 연결되고 다른 일단이 제2공급전원(Vss)에 연결되며 게이트에 제2낸드게이트(1461)의 출력신호가 인가되는 제3 HT 엔모스트랜지스터(1464)를 구비한다. 제2낸드게이트(1461)는 LT 모스트랜지스터들로 구성된다.
도 15는 도 10 및 도 12에 도시된 클럭지연부의 내부회로도이다.
도 15를 참조하면, LT 피모스트랜지스터(151) 및 LT 엔모스트랜지스터(152)는 클럭신호(Clk)를 반전시키는 제4인버터를 구성하고, LT 피모스트랜지스터(153) 및 LT 엔모스트랜지스터(154)는 상기 제4인버터의 출력신호를 반전시키는 제5인버터를 구성한다. 노어게이트는 일단이 제1공급전원(Vdd)에 연결되고 게이트에 플로팅방지신호(AF)가 인가된 제1 HT 피모스트랜지스터(155), 일단이 상기 제1 HT 피모스트랜지스터(155)의 다른 일단에 연결되고 다른 일단이 역클럭신호(Clkb)에 연결되며 게이트에 상기 제5인버터의 출력신호가 인가된 제1 LT 피모스트랜지스터(156), 일단이 역클럭단자(Clkb)에 연결되고 다른 일단이 공급전원(GND)에 연결되며 게이트에 상기 제5인버터의 출력신호가 인가되는 제2 LT 엔모스트랜지스터(157) 및 일단이 역클럭단자(Clkb)에 연결되고 다른 일단이 제2공급전원(Vss 또는 GND)에 연결되며 게이트에 플로팅방지신호(AF)가 인가된 제2 HT 엔모스트랜지스터(158)를 구비한다.
도 9 내지 도 14에 도시된 본 발명에 따른 여러 가지 실시예들은, MTCMOS LSI에 사용되기 위하여 제안된 회로들이다.
본 발명에 따른 CP 플립플롭은, 슬립모드시 래치된 데이터를 보존하기 위한 추가회로가 필요 없으며, 클럭지연부 및 스위치부의 회로를 구성하는 소자들로서 LT 모스트랜지스터를 사용하므로 회로가 활성모드에 있을 경우 뿐만아니라 슬립모드에 있을 때도 전력소모를 최소화하게 한다.
도 9를 참조하면, 활성모드에 있을 때 모드선택신호(MS)는 하이상태를 유지한다. 이때 스위치로 사용되는 2개의 트랜지스터(M1 및 M2)는 온 저항을 최소한으로 하기 위하여 게이트 폭과 게이트 길이의 비(Gate Width/Gate Length)를 크게 하는 것이 바람직하다. 이는 제1공급전원(Vdd) 및 제2공급전원(Vss 또는 GND)이 상기 스위치(M1 및 M2)를 통하여 각각 생성시키는 제1가상공급전원(VVdd) 및 제2가상공급전원(VVss 또는 VGND)이 공급전원으로서의 역할을 제대로 수행할 수 있게 하기 위함이다.
슬립모드에서 모드선택신호(MS)는 로우상태를 유지하므로 제1가상공급전원(VVdd) 및 제2가상공급전원(VVss 또는 VGND)은 실질적인 전원공급선인 제1공급전원(Vdd) 및 제2공급전원(Vss 또는 GND)과 단절된다. 그러나 래치부는 제1공급전원(Vdd) 및 제2공급전원(Vss 또는 GND)에 연결되어 있으므로 슬립모드에서도 데이터를 저장하는데 아무런 문제가 발생하지 않는다.
반면에 모드선택신호(MS)에 응답하여 오프된 스위치 트랜지스터(M1 및 M2)로 인해, LT 모스트랜지스터로 구성된 CP 플립플롭에서 슬립모드시 흐르는 서브스레숄드(sub-threshold) 누설전류가 최대한 억제되는 장점을 가진다. 왜냐하면, 문턱전압이 큰 모스트랜지스터가 문턱전압이 낮은 모스트랜지스터에 비하여누설전류(sub-threshold leakage current)가 상당히 적기 때문이다. 또한 슬립모드에서 플로팅방지신호(AF)를 하이상태로 고정시킴으로서, CP 플립플롭의 스위치들이 오프(off)상태를 유지하게 한다. 이렇게 함으로써 스위치들이 플로팅되었을 때 발생할 수 있는 누설전류를 보다 분명하게 방지할 수 있다. 또한 전원이 오프 되었을 때, 조 11 내지 도 14의 엔모스 트랜지스터(1122 및 1124)를 오프 시켜 누설 전류가 흐르는 것을 방지할 수 도 있다.
도 16은 모드선택신호(MS)와 플로팅방지신호(AF)의 관계를 나타낸다.
도 16을 참조하면, 모드선택신호(MS)가 슬립모드에서 활성모드로 천이한 후 일정한 시간(AW; Active Waiting)이 경과 한 다음 플로팅방지신호(AF)의 논리상태가 하이상태에서 로우상태로 천이한다. 모드선택신호(MS)가 슬립모드에서 활성모드로 전환될 때, 모드선택신호(MS)와 플로팅방지신호(AF)가 동시에 천이된다면, 제2가상공급전원(VGND)이 모드선택신호(MS)에 의하여 전부 방전되기 전에 스위치들이 오픈 됨으로써 래치부에 저장된 데이터가 손실된 가능성이 있다. 따라서 플로팅방지신호(AF)는, 도 16에 도시된 것과 같이, 모드선택신호(MS)에 비해 약간의 시간지연(AW)을 가지고 로우상태로 천이되는 것이 바람직하다.
도 17은 모드선택신호(MS)와 데이터홀드신호(DH)의 관계를 나타낸다.
도 17을 참조하면, 데이터홀드신호(DH)는, 모드선택신호(MS)가 활성모드에서 슬립모드로 천이하기 전 소정의 기간(SW; Sleep Waiting)동안 및 모드선택신호(MS)가 슬립모드에서 활성모드로 천이한 후 일정한 기간(AW)동안, 논리하이 값을 가진다. 도 17에 도시된 바와 같이, 데이터홀드신호(DH)는 활성모드또는 슬립모드의 전환시 래치부에 데이터를 읽거나 쓰게 하기 위한 신호이다.
본 발명에 따른 CP 플립플롭은, 기존의 플립플롭을 구현하기 위하여 사용되는 트랜지스터의 갯수에 비하여 적은 수의 트랜지스터를 사용하고, 플립플롭을 동작시키는데 필요한 제어신호들 간의 타이밍설계도 간단하게 하는 장점이 있다.
또한 상기 CP 플립플롭은 MTCMOS LSI에도 사용될 수 있으며, 기존의 MTCMOS LSI에 사용되는 마스터 슬레이브 플립플롭회로와 비교할 때, 슬립모드시 저장된 데이터를 보존하기 위한 특별한 회로를 추가하지 않고, 플립플롭을 동작시키기 위한 복잡한 타이밍설계도 필요하지 않는 장점을 가지고 있다. 따라서 저전력 동작이 필요한 휴대용 LSI를 비롯해 저전력용 DSP(Digital Signal Processor), 마이크로프로세서 LSI용 플립플롭에 적용될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 CP(Complementary Pass transistor based Flip Flop) 플립플롭은 프리차지(precharge) 하지 않아도 되고 데이터가 단번에 출력까지 전달되므로 적은 면적, 저전력 및 고속동작을 구현할 수 있다. 또한 , MTCMOS LSI에 적용되었을 때 래치된 데이터를 보존하기 위한 별도의 회로를 추가하지 않아도 활성모드 및 슬립모드에서 동작할 수 있는 장점이 있다.

Claims (38)

  1. 클럭신호를 반전 지연시키는 클럭지연부;
    복수 개의 스위치를 포함하며 상기 클럭신호와 상기 클럭지연부의 출력신호에 응답하여 입력데이터를 스위칭하는 스위치부; 및
    상기 스위치부의 적어도 하나 이상의 출력신호를 저장하며, 셋신호에 응답하여 상기 출력신호를 셋하고, 리셋신호에 응답하여 상기 출력신호를 리셋하는 래치부를 구비하며,
    상기 스위치부는,
    상기 클럭신호에 응답하여 상기 입력데이터를 스위칭하는 제1스위치; 및
    상기 클럭지연부의 출력신호에 응답하여 상기 제1스위치의 출력신호를 스위칭하여 상기 래치부에 전달하는 제2스위치를 구비하는 것을 특징으로 하고,
    상기 래치부는,
    상기 셋신호 및 상기 리셋신호에 응답하는 낸드게이트;
    입력단자에 상기 스위치부의 상기 제2스위치가 연결된 제1인버터;
    입력단자에 상기 제1인버터의 출력단자가 연결되고 출력단자에 상기 제1인버터의 입력단자가 연결된 제2인버터;
    일단이 상기 제1인버터의 입력단자에 연결되고 게이트에 상기 리셋신호가 인가된 제1모스트랜지스터;
    일단이 전원전압에 연결되고 다른 일단이 상기 제1모스트랜지스터의 다른 일단에 연결되며 게이트에 상기 논리회로의 출력신호가 인가된 제2모스트랜지스터; 및
    일단이 상기 제2인버터의 입력단자에 연결되고 게이트에 상기 셋신호가 인가된 제3모스트랜지스터를 구비하는 것을 특징으로 하는 CP 플립플롭(Complementary Pass transistor based Flip Flop).
  2. 삭제
  3. 제1항에 있어서, 상기 클럭지연부는,
    인에이블 신호에 응답하여 상기 클럭신호를 반전 지연시키는 것을 특징으로 하는 CP 플립플롭.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 입력데이터의 위상을 반전시키는 제1인버터;
    클럭신호를 반전 지연시키는 클럭지연부;
    복수 개의 스위치를 포함하며 상기 클럭신호와 상기 클럭지연부의 출력신호에 응답하여 입력데이터를 스위칭하는 스위치부; 및
    상기 스위치부의 적어도 하나 이상의 출력신호를 저장하며, 셋신호에 응답하여 상기 출력신호를 셋하고, 리셋신호에 응답하여 상기 출력신호를 리셋하는 래치부를 구비하며,
    상기 스위치부는,
    상기 클럭신호에 응답하여 상기 입력데이터를 스위칭하는 제1스위치;
    상기 클럭지연부의 출력신호에 응답하여 상기 제1스위치의 출력신호를 스위칭하여 상기 래치부에 전송하는 제2스위치;
    클럭신호에 응답하여 상기 제1인버터의 출력신호를 스위칭하는 제3스위치; 및
    상기 클럭지연부의 출력신호에 응답하여 상기 제3스위치의 출력신호를 스위칭하여 상기 래치부에 전송하는 제4스위치를 구비하고,
    상기 래치부는,
    입력단자에 상기 스위치부의 상기 제2스위치가 연결되고 출력단자에 상기 제4스위치가 연결된 제2인버터; 및
    입력단자에 상기 스위치부의 상기 제4스위치가 연결되고 출력단자에 상기 제2스위치가 연결된 제3인버터를 구비하는 것을 특징으로 하는 CP 플립플롭.
  9. 제8항에 있어서, 상기 클럭지연부는,
    인에이블 신호에 응답하여 상기 클럭신호를 반전 지연시키는 것을 특징으로 하는 CP 플립플롭.
  10. 제8항에 있어서, 상기 래치부는,
    셋신호에 응답하여 출력신호를 셋 시키고, 리셋신호에 응답하여 출력신호를 리셋 시키는 것을 특징으로 하는 CP 플립플롭.
  11. 제10항에 있어서, 상기 래치부는,
    상기 셋신호 및 상기 리셋신호에 응답하는 논리회로; 및
    상기 논리회로의 출력신호 및 상기 셋신호에 응답하여 출력신호를 셋 시키고, 상기 논리회로의 출력신호 및 상기 리셋신호에 응답하여 출력신호를 리셋 시키는 래치회로를 구비하는 것을 특징으로 하는 CP 플립플롭.
  12. 제11항에 있어서, 상기 논리회로는,
    상기 셋 신호 및 상기 리셋 신호에 응답하는 낸드게이트를 구비하는 것을 특징으로 하는 CP 플립플롭.
  13. 제11항에 있어서, 상기 래치회로는,
    입력단자에 상기 스위치부의 상기 제2스위치가 연결되고 출력단자에 상기 스위치부의 상기 제4스위치가 연결된 제2인버터;
    입력단자에 상기 스위치부의 상기 제4스위치가 연결되고 출력단자에 상기 스위치부의 상기 제2스위치가 연결된 제3인버터;
    일단이 상기 제2인버터의 입력단자에 연결되고 게이트에 상기 리셋신호가 인가된 제1모스트랜지스터;
    일단이 전원전압에 연결되고 다른 일단이 상기 제1모스트랜지스터의 다른 일단에 연결되며 게이트에 상기 논리회로의 출력신호가 인가된 제2모스트랜지스터;
    일단이 상기 제3인버터의 입력단자에 연결되고 게이트에 상기 셋신호가 인가된 제3모스트랜지스터; 및
    일단이 전원전압에 연결되고 다른 일단이 상기 제3모스트랜지스터의 다른 일단에 연결되며 게이트에 상기 논리회로의 출력신호가 인가된 제4모스트랜지스터를 구비하는 것을 특징으로 하는 CP 플립플롭.
  14. 공급되는 전원 중에서 가장 높은 전압을 갖는 제1공급전원(first power supply)을 수신하여 제1가상공급전원(first virtual power supply)을 제공하는 제1가상공급전원부;
    공급되는 전원 중에서 가장 낮은 전압을 갖는 제2공급전원(second power supply)을 수신하여 제2가상공급전원(second virtual power supply)을 제공하는 제2가상공급전원부;
    클럭신호를 수신하여 클럭신호를 반전/지연시켜 출력하거나, 적어도 하나의 제어신호를 더 수신하고, 수신된 상기 제어신호에 응답하여 상기 클럭신호를 반전/지연시켜 출력하는 클럭지연부;
    복수 개의 스위치를 포함하며, 상기 클럭신호와 상기 클럭지연부의 출력신호에 응답하여 입력데이터를 스위칭하는 스위치부; 및
    상기 스위치부의 적어도 하나의 출력신호를 저장하는 래치부를 구비하며,
    상기 클럭지연부 및 상기 스위치부는 모두 LT(Low Threshold) 모스트랜지스터들로 이루어지며, 상기 래치부는 복수 개의 LT 모스트랜지스터 또는 복수 개의 LT 모스트랜지스터 및 적어도 하나의 HT(High Threshold) 모스트랜지스터로 이루어지고, LT 모스트랜지스터는 상기 제1공급전원과 상기 제2공급전원 사이, 상기 제1공급전원과 상기 제2가상공급전원 사이, 상기 제1가상공급전원과 상기 제2공급전원 사이 및 상기 제1가상공급전원과 상기 제2가상공급전원 사이의 4가지 경우 중 하나에서 동작하고, HT 모스트랜지스터는 상기 제1공급전원 및 상기 제2공급전원 사이에서 동작하며,
    LT 모스트랜지스터는 HT 모스트랜지스터에 비하여 상대적으로 문턱전압이 낮은 것을 특징으로 하는 CP 플립플롭.
  15. 제14항에 있어서, 상기 LT 모스트랜지스터의 문턱전압은,
    LT 엔모스 트랜지스터(Vtn)의 경우는 0.1 볼트(Volts) 내지 0.4 볼트 사이,
    LT 피모스 트랜지스터(Vtp)의 경우는 -0.1 볼트 내지 -0.4 볼트 사이이며,
    상기 HT 모스트랜지스터의 문턱전압은,
    HT 엔모스 트랜지스터(Vtn)의 경우는 0.4 볼트 내지 0.7 볼트사이,
    HT 피모스 트랜지스터(Vtp)의 경우는 -0.4 볼트 내지 -0.7 볼트 사이인 것을 특징으로 하는 CP 플립플롭.
  16. 제14항에 있어서, 상기 제1가상공급전원부는,
    일단이 상기 제1공급전원에 연결되고, 다른 일단이 상기 제1가상공급전원에 연결되며, 게이트에 소정의 슬립모드신호(sleep mode signal)의 반전된 역슬립모드신호(inverse sleep node signal)가 인가되는 제1 HT 모스트랜지스터를 구비하며,
    상기 제2가상공급전원부는,
    일단이 상기 제2공급전원에 연결되고, 다른 일단이 상기 제2가상공급전원에 연결되며, 게이트에 상기 슬립모드신호가 인가되는 제2 HT 모스트랜지스터를 구비하는 것을 특징으로 하는 CP 플립플롭.
  17. 제14항에 있어서, 상기 클럭지연부는,
    서로 직렬 연결된 복수의 홀수 개의 인버터를 구비하여, 수신된 상기 클럭신호를 반전/지연시키는 것을 특징으로 하는 CP 플립플롭.
  18. 제14항에 있어서, 상기 클럭지연부는,
    수신된 상기 클럭신호를 지연시키기 위하여 서로 직렬 연결된 복수의 짝수 개의 인버터; 및
    하나의 입력단자에 상기 짝수 개의 인버터의 최종출력 단자가 연결되고, 다른 하나의 입력단자에 외부에서 입력되는 플로팅방지 제어신호가 인가되는 오어게이트를 구비하는 것을 특징으로 하는 CP 플립플롭.
  19. 제14항에 있어서, 상기 클럭지연부는,
    상기 클럭신호를 반전시키는 인버터;
    하나의 입력단자에 상기 인버터의 출력 단자가 연결되고, 다른 하나의 입력단자에 인에이블 제어신호가 인가되는 낸드게이트; 및
    하나의 입력단자에 상기 낸드게이트의 출력단자가 연결되고, 다른 하나의 입력단자에 외부에서 입력되는 플로팅방지 제어신호가 인가되는 노어게이트를 구비하는 것을 특징으로 하는 CP 플립플롭.
  20. 제 14항에 있어서, 상기 스위치부는,
    적어도 하나의 LT 모스트랜지스터로 이루어지며, 상기 클럭신호에 응답하여 상기 입력데이터를 스위칭하는 제1스위치; 및
    적어도 하나의 LT 모스트랜지스터로 이루어지며, 상기 클럭지연부의 출력신호에 응답하여 상기 제1스위치의 출력신호를 스위칭하는 제2스위치를 구비하는 것을 특징으로 하는 CP 플립플롭.
  21. 제 20항에 있어서, 상기 CP 플립플롭은,
    상기 입력데이터를 반전시키는 제1인버터를 더 구비하며,
    상기 스위치부는,
    적어도 하나의 LT 모스트랜지스터로 구성되고, 상기 클럭신호에 응답하여 일단에 연결된 상기 인버터의 출력신호를 스위칭하는 제3스위치; 및
    적어도 하나의 LT 모스트랜지스터로 구성되고, 상기 클럭지연부의 출력신호에 응답하여 일단에 연결된 상기 제3스위치의 출력신호를 스위칭하는 제4스위치를 더 구비하는 것을 특징으로 하는 CP 플립플롭.
  22. 제20항에 있어서, 상기 래치부는,
    HT 모스 트랜지스터들로 이루어지며, 입력단자가 상기 제2스위치의 출력단자에 연결된 제1인버터; 및
    HT 모스 트랜지스터들로 이루어지며, 입력단자가 상기 제1인버터의 출력단자에 연결되고 출력단자가 상기 제1인버터의 입력단자에 연결된 제2인버터를 구비하는 것을 특징으로 하는 CP 플립플롭.
  23. 제22항에 있어서, 상기 래치부는,
    일단이 상기 제1공급전원에 연결되고, 다른 일단이 상기 제1인버터의 입력단자에 연결되며 게이트는 상기 제1인버터의 출력단자에 연결된 제1LT피모스 트랜지스터를 더 구비하는 것을 특징으로 하는 CP 플립플롭.
  24. 제23항에 있어서, 상기 래치부는,
    일단이 상기 제1공급전원에 연결되고 다른 일단이 상기 제2인버터의 입력단자에 연결되며 게이트는 상기 제2인버터의 출력단자에 연결된 제2 LT 피모스 트랜지스터를 더 구비하는 것을 특징으로 하는 CP 플립플롭.
  25. 제21항에 있어서, 상기 래치부는,
    HT 모스 트랜지스터들로 이루어지며, 입력단자가 상기 제2스위치의 출력단자에 연결된 제2인버터; 및
    HT 모스 트랜지스터들로 이루어지며, 입력단자가 상기 제4스위치의 출력단자 및 상기 제2인버터의 출력단자에 공통으로 연결되고, 출력단자가 상기 제2스위치의 출력단자 및 상기 제2인버터의 입력단자에 공통으로 연결된 제3인버터를 구비하는 것을 특징으로 하는 CP 플립플롭.
  26. 제25항에 있어서, 상기 래치부는,
    일단이 상기 제1공급전원에 연결되고 다른 일단이 상기 제2인버터의 입력단자에 연결되며 게이트가 상기 제2인버터의 출력단자에 연결된 제1LT 피모스 트랜지스터를 더 구비하는 것을 특징으로 하는 CP 플립플롭.
  27. 제26항에 있어서, 상기 래치부는,
    일단이 상기 제1공급전원에 연결되고 다른 일단이 상기 제3인버터의 입력단자에 연결되며 게이트가 상기 제3인버터의 출력단자에 연결된 제2LT 피모스 트랜지스터를 더 구비하는 것을 특징으로 하는 CP 플립플롭.
  28. 제14항에 있어서, 상기 래치부는,
    데이터홀드 신호에 응답하는 데이터홀드부로 치환되며,
    상기 데이터홀드부는 외부로부터 입력되는 데이터홀드 신호에 응답하여 상기 스위치부로부터 상기 래치부로 흐르는 누설전류를 억제하는 것을 특징으로 하는 CP 플립플롭.
  29. 제28항에 있어서, 상기 데이터홀드부는,
    일단이 상기 제2스위치의 출력단자에 연결되고 게이트에 상기 데이터홀드 신호가 인가되는 제1 HT 엔모스 트랜지스터;
    일단이 상기 제4스위치의 출력단자에 연결되고 게이트에 상기 데이터홀드 신호가 인가되는 제2 HT 엔모스 트랜지스터;
    입력단자가 상기 제1 HT 엔모스 트랜지스터의 다른 일단에 연결되며 출력단자가 상기 제2 HT 엔모스 트랜지스터의 다른 일단에 연결된 제4인버터; 및
    입력단자가 상기 제2 HT 엔모스 트랜지스터의 다른 일단에 연결되며 출력단자가 상기 제1HT 엔모스 트랜지스터의 다른 일단에 연결된 제5인버터를 구비하는 것을 특징으로 하는 CP 플립플롭.
  30. 제21항에 있어서, 상기 CP 플립플롭은,
    상기 스위치부 및 상기 래치부 사이에 있으며, 외부로부터 인가되는 데이터홀드 신호에 응답하는 데이터홀드부를 더 구비하며,
    상기 데이터홀드부는 상기 스위치부로부터 상기 래치부로 흐르는 누설전류를 억제하는 것을 특징으로 하는 CP 플립플롭.
  31. 제30항에 있어서, 상기 데이터홀드부는,
    일단이 상기 제2스위치의 출력단자에 연결되고 게이트에 상기 데이터홀드 신호가 인가되는 제1 HT 엔모스 트랜지스터;
    일단이 상기 제4스위치의 출력단자에 연결되고 게이트에 상기 데이터홀드 신호가 인가되는 제2 HT 엔모스 트랜지스터;
    입력단자가 상기 제1 HT 엔모스 트랜지스터의 다른 일단에 연결되며 출력단자가 상기 제2 HT 엔모스 트랜지스터의 다른 일단에 연결된 제4인버터; 및
    입력단자가 상기 제2 HT 엔모스 트랜지스터의 다른 일단에 연결되며 출력단자가 상기 제1HT 엔모스 트랜지스터의 다른 일단에 연결된 제5인버터를 구비하는 것을 특징으로 하는 CP 플립플롭.
  32. 제21항에 있어서, 상기 CP 플립플롭은,
    상기 래치부의 출력단자에 연결되며, 상기 CP 플립플롭의 출력신호를 셋 또는 리셋시키는 셋리셋부를 더 구비하는 것을 특징으로 하는 CP 플립플롭.
  33. 제28항에 있어서, 상기 CP 플립플롭은,
    상기 데이터홀드부의 출력단자에 연결되어, 상기 CP 플립플롭의 출력신호를 셋 또는 리셋시키는 셋리셋부를 더 구비하는 것을 특징으로 하는 CP 플립플롭.
  34. 제32항 또는 제33항에 있어서, 상기 셋리셋부는,
    하나의 입력단자로 셋신호를 수신하고 다른 하나의 입력단자로 리셋신호를 수신하여 셋신호 및 리셋신호의 발생여부를 감지하는 낸드게이트;
    일단이 상기 래치부의 일 출력단자에 연결되고 게이트에 상기 리셋신호가 인가되는 제3 HT 엔모스 트랜지스터;
    일단이 상기 래치부의 다른 일 출력단자에 연결되고 다른 일단이 상기 제3 HT 엔모스 트랜지스터의 다른 일단에 연결되며 게이트에 셋신호가 인가되는 제4 HT 엔모스 트랜지스터; 및
    일단이 상기 제3 HT 엔모스 트랜지스터의 다른 일단 및 상기 제4 HT 모스트랜지스터의 다른 일단에 공통으로 연결되고 다른 일단이 상기 제2공급전원에 연결되며 게이트에 상기 낸드게이트의 출력단자가 연결된 제5 HT 엔모스 트랜지스터를구비하는 것을 특징으로 하는 CP 플립플롭.
  35. 제18항에 있어서, 상기 오어게이트는,
    일단이 상기 제1공급전원에 연결되고 게이트에 상기 플로팅방지 제어신호가 인가되는 제1 HT 피모스 트랜지스터;
    일단이 상기 제1 HT 피모스 트랜지스터의 다른 일단에 연결되고 다른 일단이 상기 클럭지연부의 출력단자에 연결되며 게이트는 상기 복수의 짝수 개의 인버터들 중에서 마지막 인버터의 출력신호가 인가되는 제1 LT 피모스 트랜지스터;
    일단이 클럭지연부의 출력단자에 연결되고 다른 일단이 상기 제2공급전원에 연결되며 게이트에 상기 복수의 짝수 개의 인버터들 중에서 마지막 인버터 출력신호가 인가되는 제1 LT 엔모스 트랜지스터; 및
    일단이 상기 클럭지연부의 출력단자에 연결되고 다른 일단이 상기 제2공급전원에 연결되며 게이트에 상기 플로팅방지 제어신호가 인가되는 제1 HT 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 CP 플립플롭.
  36. 제19항에 있어서, 상기 오어게이트는,
    일단이 상기 제1공급전원에 연결되고 게이트에 상기 플로팅방지 제어신호가 인가되는 제1 HT 피모스 트랜지스터;
    일단이 상기 제1 HT 피모스 트랜지스터의 다른 일단에 연결되고 다른 일단이 상기 클럭지연부의 출력단자에 연결되며 게이트는 상기 낸드게이트의 출력신호가인가되는 제1 LT 피모스 트랜지스터;
    일단이 클럭지연부의 출력단자에 연결되고 다른 일단이 상기 제2공급전원에 연결되며 게이트에 상기 낸드게이트의 출력신호가 인가되는 제1 LT 엔모스 트랜지스터; 및
    일단이 상기 클럭지연부의 출력단자에 연결되고 다른 일단이 상기 제2공급전원 또는 상기 제2공급전원 보다 낮은 공급전원에 연결되며 게이트에 상기 AF신호가 인가되는 제4 HT 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 CP 플립플롭.
  37. 제14항에 있어서, 상기 CP 플립플롭은,
    상기 래치부의 출력을 외부에 전달하는 출력버퍼부를 더 구비하는 것을 특징으로 하는 CP 플립플롭.
  38. 제15항에 있어서, 상기 LT 모스트랜지스터의 문턱전압은,
    LT 엔모스 트랜지스터(Vtn)의 경우는 0.33 +- 0.04 볼트(Volts),
    LT 피모스 트랜지스터(Vtp)의 경우는 -0.4 +- 0.04 볼트이며,
    상기 HT 모스트랜지스터의 문턱전압은,
    HT 엔모스 트랜지스터(Vtn)의 경우는 0.6 +- 0.06 볼트,
    HT 피모스 트랜지스터(Vtp)의 경우는 -0.65 +- -0.06 볼트인 것을 특징으로 하는 CP 플립플롭.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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CN107302350B (zh) * 2013-03-15 2020-11-27 高通股份有限公司 用于调谐电压的方法和设备

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04180407A (ja) * 1990-11-15 1992-06-26 Sharp Corp ダイナミック型フリップフロップ回路
JPH05199080A (ja) * 1992-01-17 1993-08-06 Sony Corp 相補型論理回路
JPH07131299A (ja) * 1993-11-04 1995-05-19 Kawasaki Steel Corp 半導体集積回路装置
JPH07135449A (ja) * 1993-11-11 1995-05-23 Kawasaki Steel Corp フリップフロップ回路
KR19980015728A (ko) * 1996-08-23 1998-05-25 김광호 모스 트랜지스터를 이용한 디 플립 플롭 회로
JPH10190416A (ja) * 1996-12-24 1998-07-21 Toshiba Corp フリップフロップ回路
KR19990005459A (ko) * 1997-06-30 1999-01-25 김영환 플립 플롭 회로

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04180407A (ja) * 1990-11-15 1992-06-26 Sharp Corp ダイナミック型フリップフロップ回路
JPH05199080A (ja) * 1992-01-17 1993-08-06 Sony Corp 相補型論理回路
JPH07131299A (ja) * 1993-11-04 1995-05-19 Kawasaki Steel Corp 半導体集積回路装置
JPH07135449A (ja) * 1993-11-11 1995-05-23 Kawasaki Steel Corp フリップフロップ回路
KR19980015728A (ko) * 1996-08-23 1998-05-25 김광호 모스 트랜지스터를 이용한 디 플립 플롭 회로
JPH10190416A (ja) * 1996-12-24 1998-07-21 Toshiba Corp フリップフロップ回路
KR19990005459A (ko) * 1997-06-30 1999-01-25 김영환 플립 플롭 회로

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