KR20120060670A - 플립플롭 회로 - Google Patents

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Abstract

본 발명은 플립플롭 회로에 관한 것이다. 본 발명의 실시 예에 따른 플립플롭 회로는 제 1 노드 및 제 2 노드에 연결되며, 상기 제 1 노드의 전압 레벨에 따라 상기 제 2 노드를 디스차지하는 평가부; 상기 제 2 노드에 연결되며, 상기 제 2 노드의 전압 레벨과 다른 전압 레벨을 갖도록 제 3 노드를 디스차지하는 조건 지연부; 및 상기 제 2 노드 및 상기 제 3 노드에 연결되며, 상기 제 2 노드 및 상기 제 3 노드 중 디스차지되지 않는 노드의 전압 레벨을 유지하는 키퍼 로직부를 포함한다. 본 발명의 실시 예에 따른 플립플롭 회로는 기존의 플립플롭 회로들에 비하여 고속으로 동작할 수 있다. 또한, 좁은 샘플링 윈도우를 가지므로, 본 발명의 실시 예에 따른 플립플롭 회로는 좁은 면적의 순차 회로를 설계하는데 적합하다.

Description

플립플롭 회로{FLIPFLOP CIRCUIT}
본 발명은 반도체 집적 회로에 관한 것으로, 좀더 구체적으로 플립플롭 회로에 관한 것이다.
디지털 로직 시스템들은 조합 회로 또는 순차 회로로 분류될 수 있다. 조합 회로는 로직 게이트들로 구성되며, 로직 게이트들의 출력들은 현재의 입력 값들에 의해서 결정된다. 조합 회로는 일련의 불 표현들(Boolean expressions)에 의해서 논리적으로 특징지어지는 정보 처리 동작을 수행한다.
순차 회로들은 로직 게이트들에 추가로 플립플롭(filp-flop)이라 불리는 저장 소자들을 사용한다. 저장 소자들의 출력들은 입력들 및 저장 소자들의 상태의 함수이며, 저장 소자들의 상태는 이전 입력들의 함수이다. 결과적으로, 순차 회로의 출력들은 입력들의 현재 값들 뿐만 아니라 입력들의 이전 값들에 따르며, 순차 회로의 동작은 내부 상태들 및 입력들의 시간 순서(time sequence)에 의해서 결정된다.
따라서, 고속으로 동작하는 칩(chip) 설계를 위해서는 고속으로 동작하는 플립플롭을 설계하는 것이 필수적이다. 기존의 마스터-슬레이브(master-slave) 구조의 플립플롭은 고속 동작에 적합하지 않다는 한계가 있다.
본 발명은 고속 동작으로 동작하는 플립플롭 회로를 제공하는데 목적이 있다.
본 발명의 실시 예에 따른 플립플롭 회로는 제 1 노드 및 제 2 노드에 연결되며, 상기 제 1 노드의 전압 레벨에 따라 상기 제 2 노드를 디스차지하는 평가부; 상기 제 2 노드에 연결되며, 상기 제 2 노드의 전압 레벨과 다른 전압 레벨을 갖도록 제 3 노드를 디스차지하는 조건 지연부; 및 상기 제 2 노드 및 상기 제 3 노드에 연결되며, 상기 제 2 노드 및 상기 제 3 노드 중 디스차지되지 않는 노드의 전압 레벨을 유지하는 키퍼 로직부를 포함한다.
실시 예로써, 상기 평가부는 상기 제 1 노드의 전압 레벨에 따라 상기 제 2 노드 및 접지 전압 사이에 전류 통로를 형성하는 제 1 트랜지스터를 포함하고, 상기 조건 지연부는 상기 2 노드의 전압 레벨에 따라 상기 제 3 노드 및 접지 전압 사이에 전류 통로를 형성하는 제 2 트랜지스터를 포함하며, 상기 제 1 트랜지스터가 턴 온 되어 상기 제 2 노드가 디스차지 되는 경우, 상기 제 2 트랜지스터는 턴 오프 되어 상기 제 3 노드의 디스차지 경로를 차단한다.
실시 예로써, 상기 키퍼 로직부는 상기 제 2 노드의 전압 레벨에 따라 전원 전압 및 상기 제 3 노드 사이에 전류 통로를 형성하는 제 3 트랜지스터를 포함하며, 상기 제 2 노드가 디스차지되는 경우, 상기 제 3 트랜지스터는 턴 온 되어 상기 제 3 노드를 전원 전압으로 차지한다.
실시 예로써, 상기 키퍼 로직부는 상기 제 2 노드의 전압 레벨에 따라 상기 제 2 노드 및 접지 전압 사이에 전류 통로를 형성하는 제 4 트랜지스터를 더 포함하며, 상기 제 2 노드가 디스차지 되는 경우, 상기 제 4 트랜지스터는 턴 온 되어 상기 제 2 노드의 디스차지 상태를 유지한다.
실시 예로써, 상기 제 2 노드가 디스차지 되는 경우, 상기 제 1 노드의 전압 레벨은 적어도 상기 제 2 노드의 디스차지 동작이 완료될 때까지 유지된다.
실시 예로써, 상기 평가부는 직렬 연결된 제 1 및 제 2 트랜지스터들을 포함하며, 상기 제 1 및 제 2 트랜지스터는 각각 클럭 신호 및 상기 제 1 노드의 전압 레벨에 응답하여 상기 제 2 노드에 대한 디스차지 경로를 형성한다.
실시 예로써, 상기 평가부는 상기 제 2 트랜지스터에 직렬로 연결되며, 상기 제 3 노드의 전압 레벨에 따라 상기 제 2 노드에 대한 디스차지 경로를 형성하는 제 3 트랜지스터를 더 포함한다.
실시 예로써, 상기 평가부는 전원 전압 및 상기 제 1 트랜지스터 사이에 연결되며, 클럭 신호에 따라 상기 제 2 노드에 대한 차지 경로를 형성하는 제 4 트랜지스터를 더 포함한다.
실시 예로써, 상기 조건 지연부는 상기 직렬 연결된 제 1 및 제 2 트랜지스터를 포함하며, 상기 제 1 및 제 2 트랜지스터는 각각 상기 제 2 노드의 전압 및 상기 제 1 노드의 전압에 따라 상기 제 3 노드에 대한 디스차지 경로를 형성한다.
실시 예로써, 상기 조건 지연부는 상기 제 2 트랜지스터에 연결되며, 클럭 신호에 응답하여 상기 제 3 노드에 대한 디스차지 경로를 형성하는 제 3 트랜지스터를 더 포함한다.
실시 예로써, 상기 조건 지연부는 전원 전압과 상기 제 1 트랜지스터 사이에 연결되며, 클럭 신호에 응답하여 상기 제 3 노드를 전원 전압으로 차지하는 경로를 형성하는 제 4 트랜지스터를 더 포함한다.
실시 예로써, 상기 키퍼 로직부는 상기 제 2 노드에 연결되며, 상기 제 2 노드의 전압 레벨에 따라 상기 제 2 노드 및 전지 전압 사이에 전류 통로를 형성하는 제 1 트랜지스터; 및 상기 제 2 노드에 연결되며, 상기 제 3 노드의 전압 레벨에 따라 상기 제 2 노드 및 전원 전압 사이에 전류 통로를 형성하는 제 2 트랜지스터를 포함한다.
실시 예로써, 상기 키퍼 로직부는 상기 제 3 노드에 연결되며, 상기 제 3 노드의 전압 레벨에 따라 상기 제 3 노드와 접지 전압 사이에 전류 통로를 형성하는 제 3 트랜지스터; 및 상기 제 3 노드에 연결되며, 상기 제 2 노드의 전압 레벨에 따라 상기 제 3 노드 및 전원 전압 사이에 전류 통로를 형성하는 제 4 트랜지스터를 더 포함한다.
실시 예로써, 상기 평가부 및 조건 지연부는 각각 클럭 신호를 수신하며, 상기 클럭 신호의 상승 에지에 트리거(trigger)되어 상기 제 2 노드 또는 제 3 노드를 디스차지하고, 상기 키퍼 로직부는 상기 클럭 신호가 논리 하이인 구간에서, 상기 제 2 노드 및 상기 제 3 노드 중 디스차지되지 않는 노드의 전압 레벨을 유지한다.
실시 예로써, 상기 클럭 신호가 논리 로우인 구간에서, 상기 클럭 신호가 논리 하이인 구간에서의 상기 제 2 노드 및 제 3 노드의 전압 레벨을 유지하는 래치부를 더 포함한다.
실시 예로써, 상기 제 2 노드에 연결되며, 상기 제 2 노드의 논리 레벨을 반전시켜 출력하는 인버터를 더 포함한다.
본 발명의 실시 예에 따른 플립플롭 회로는 입력 노드 및 출력 노드에 연결되며, 상기 입력 노드를 통하여 제공되는 입력 신호의 논리 레벨에 따라 상기 출력 노드를 통하여 출력되는 출력 신호의 논리 레벨을 변경하거나 유지하는 평가 동작을 수행하는 평가부; 상기 출력 노드 및 피드백 노드에 연결되며, 상기 출력 신호의 논리 레벨과 다른 논리 레벨을 갖도록 상기 피드백 노드를 통하여 출력되는 피드백 신호의 논리 레벨을 변경하거나 유지하는 조건 지연부; 및 상기 피드백 노드 및 상기 출력 노드에 연결되며, 상기 평가 동작이 수행된 후의 상기 출력 신호의 논리 레벨을 유지하는 키퍼 로직부를 포함한다.
실시 예로써, 상기 평가부는 클럭 신호의 에지에 트리거(trigger)되어 상기 평가 동작을 수행하고, 상기 키퍼 로직부는 상기 평가 동작이 수행된 후의 상기 출력 신호의 논리 레벨을 상기 클럭 신호의 반 사이클 동안 유지한다.
실시 예로써, 상기 출력 노드에 연결된 래치부를 더 포함하며, 상기 래치부는 상기 평가 동작이 수행된 후의 상기 출력 신호의 논리 레벨을 상기 클럭 신호의 한 사이클 동안 유지한다.
실시 예로써, 상기 출력 노드에 연결된 조합 논리부를 더 포함하며, 상기 조합 논리부는 상기 평가 동작이 수행된 상기 출력 신호의 논리 레벨을 반전하는 인버터를 포함한다.
실시 예로써, 상기 평가부는 스택 형태로 구성된 적어도 두 개의 트랜지스터들을 포함한다.
실시 예로써, 상기 조건 지연부는 스택 형태로 구성된 적어도 두 개의 트랜지스터들을 포함하며, 상기 조건 지연부에 포함된 상기 적어도 두 개의 트랜지스터들은 상기 평가부에 포함된 상기 적어도 두 개의 트랜지스터들에 비하여 큰 사이즈를 갖는다.
실시 예로써, 상기 평가부는 상기 출력 노드에 연결되며, 상기 입력 신호의 논리 레벨에 응답하여 전류 통로를 형성하는 제 1 트랜지스터; 및 상기 제 1 트랜지스터에 병렬로 연결되며, 스캔 활성화 신호에 응답하여 전류 통로를 형성하는 제 2 트랜지스터를 포함한다.
실시 예로써, 상기 출력 노드 및 접지 전압 사이에 연결되며, 상기 출력 노드의 논리 레벨에 응답하여 전류 통로를 형성하는 제 1 트랜지스터; 및 상기 피드백 노드 및 전원 전압 사이에 연결되며, 상기 피드백 신호의 논리 레벨에 응답하여 전류 통로를 형성하는 제 2 트랜지스터를 포함하며, 상기 출력 신호 및 피드백 신호의 논리 레벨이 각각 논리 로우 및 논리 하이인 경우, 상기 제 1 및 제 2 트랜지스터는 각각 턴 온 되어 상기 출력 신호 및 피드백 신호의 플로팅(floating)을 차단한다.
실시 예로써, 상기 키퍼 로직부는 상기 출력 노드 및 전원 전압 사이에 연결되며, 상기 피드백 노드의 논리 레벨에 응답하여 전류 통로를 형성하는 제 3 트랜지스터; 및 상기 피드백 노드 및 접지 전압 사이에 연결되며, 상기 피드백 신호의 논리 레벨에 응답하여 전류 통로를 형성하는 제 4 트랜지스터를 더 포함하며, 상기 출력 신호 및 피드백 신호의 논리 레벨이 각각 논리 하이 및 논리 로우인 경우, 상기 제 3 및 제 4 트랜지스터는 각각 턴 온 되어 상기 출력 신호 및 피드백 신호의 플로팅(floating)을 차단한다.
본 발명의 실시 예에 따른 플립플롭 회로는 기존의 플립플롭 회로들에 비하여 고속으로 동작할 수 있다. 또한, 좁은 샘플링 윈도우를 가지므로, 본 발명의 실시 예에 따른 플립플롭 회로는 좁은 면적의 순차 회로를 설계하는데 적합하다.
도 1은 본 발명의 실시 예에 따른 플립플롭의 성능 평가를 위한 파라미터들을 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 플립플롭을 나타내는 블록도이다.
도 3은 도 2의 플롭 회로를 구현하는 일 예를 나타내는 회로도이다.
도 4는 도 3의 플롭 회로의 동작을 간략히 설명하는 타이밍도이다.
도 5는 도 4의 T1 구간에서 플롭 회로의 동작을 설명하기 위한 타이밍도이다.
도 6은 도 4의 T2 구간에서 플롭 회로의 동작을 설명하기 위한 타이밍도이다.
도 7은 도 4의 T3 구간에서 플롭 회로의 동작을 설명하기 위한 타이밍도이다.
도 8은 도 4의 T4 구간에서 플롭 회로의 동작을 설명하기 위한 타이밍도이다.
도 9 내지 도 11은 도 3의 플롭 회로의 평가부의 변형 예들을 보여주는 회로도이다.
도 12는 도 3의 플롭 회로의 조건 지연부의 변형 예를 보여주는 회로도이다.
도 13은 도 3의 플롭 회로의 평가부 및 조건 지연부의 변형 예를 보여주는 회로도이다.
도 14는 도 3의 플롭 회로가 두 개의 입력 신호들을 제공받는 경우의 변형 예를 보여주는 회로도이다.
도 15는 도 2의 래치부의 일 실시 예를 보여주는 블록도이다.
도 16은 도 15의 래치부의 동작을 설명하기 위한 타이밍도이다.
도 17은 도 15의 래치부의 구성을 예시적으로 보여주는 회로도이다.
도 18 및 도 19는 도 2의 래치부의 다른 실시 예를 설명하기 위한 도면이다.
도 20은 본 발명의 실시 예에 따른 게이티드 플립플롭을 예시적으로 보여주는 블록도이다.
도 21은 도 20의 게이티드 플립플롭의 구성을 좀더 자세히 보여주는 회로도이다.
도 22는 도 21의 게이티드 플립플롭의 동작을 보여주는 타이밍도이다.
도 23은 본 발명의 다른 실시 예에 따른 게이티드 플립플롭을 보여주는 회로도이다.
이하, 본 발명이 속하는 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 이해할 수 있도록 상세히 설명하기 위하여, 본 발명의 실시 예들을 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 실시 예에 따른 플립플롭의 성능 평가를 위한 파라미터들을 보여주는 도면이다. 도 1에서는 설명의 편의상, 플립플롭은 클럭 신호(CK)의 상승 에지(rising edge)에 트리거드(triggered)되어 동작한다고 가정된다. 'D' 및 'Q'는 각각 플립플롭의 입력 신호 및 출력 신호를 나타낸다. 입력 신호(D)의 논리 레벨은 유의미한 정보(즉, 데이터)를 포함하므로, 입력 신호(D)의 논리 레벨은 데이터라 칭해질 수 있다.
플립플롭의 속도는, 일반적으로, 입력-출력 시간(DtoQ)에 의하여 결정된다. 입력-출력 시간(DtoQ)은 셋업타임(tSETUP)과 클럭-출력 시간(CtoQ)의 합으로 정의된다. 잘 알려진 바와 같이, 셋업타임(tSETUP)은 입력 신호(D)의 데이터를 플립플롭에 안정적으로 제공하기 위하여 필요한 시간을 의미한다. 클럭-출력 시간(CtoQ)은 클럭 신호(CK)의 상승 에지에 동기된 입력 신호(D)의 데이터가 출력 신호(Q)로 출력될 때까지의 지연 시간을 의미한다.
따라서 고속으로 동작하는 플립플롭을 설계하기 위해서는, 입력-출력 시간(DtoQ)의 단축이 필수적이다. 이하에서 설명될 본 발명의 실시 예에 따른 플립플롭은 입력-출력 시간(DtoQ)을 단축함으로써, 종래의 플립플롭(예를 들어, 마스터-슬레이브(master-slave) 구조의 플립플롭)에 비하여 빠르게 동작할 것이다.
한편, 샘플링 윈도우(Sampling Window)는 데이터가 플립플롭에 안정적으로 쓰여지기 위하여, 입력 신호(D)의 데이터가 유지되어야 하는 시간을 의미한다. 샘플링 윈도우(Sampling Window)는 셋업타임(tSETUP)과 홀드타임(tHOLD)의 합으로 정의된다. 홀드타임(tHOLD)은 클럭 신호(CK)의 상승 에지에서부터 입력 신호(D)의 데이터가 유지되어야 하는 시점까지의 시간을 의미한다.
샘플링 윈도우(Sampling Window)가 작을수록, 입력 신호(D)의 데이터가 유지되어야 하는 시간은 단축된다. 이는 플립플롭을 포함하는 순차회로에서, 입력 신호(D)의 데이터를 유지하기 위하여 필요한 소자들(예를 들어, 버퍼)의 개수가 감소함을 의미한다. 결과적으로 샘플링 윈도우(Sampling Window)가 작을수록, 플립플롭을 포함하는 순차회로를 구현하는데 필요한 면적이 감소될 수 있다. 또한, 플립플롭을 포함하는 순차회로에서 소모되는 전력이 감소 될 수 있다.
이하에서는 종래의 플립플롭(예를 들어, 마스터-슬레이브(master-slave) 구조의 플립플롭 또는 펄스(pulse) 기반의 플립플롭)에 비하여 작은 샘플링 윈도우(Sampling Window)를 갖는 본 발명의 실시 예에 따른 플립플롭이 자세히 설명될 것이다.
Ⅰ. 플롭 회로를 구비하는 플립플롭
도 2는 본 발명의 실시 예에 따른 플립플롭(1000)을 나타내는 블록도이다. 도 2에 도시된 바와 같이, 플립플롭(1000)은 플롭 회로(flop circuit, 1100)와 래치부(latch part, 1200)를 포함한다.
플롭 회로(1100)는 클럭 신호(CK) 및 입력 신호(D)를 전달받고, QN 신호를 출력한다. 플롭 회로(1100)는 클럭 신호(CK)의 상승 에지에서의 입력 신호(D)의 데이터를, 클럭 신호(CK)가 논리 하이(high)인 구간 동안 저장한다. 플롭 회로(1100)는 평가부(evaluaton part, 1110), 조건 지연부(conditonal delay part, 1120), 그리고 키퍼 로직부(keeper logic part, 1130)를 포함한다.
평가부(1110)는 클럭 신호(CK) 및 입력 신호(D)를 수신한다. 평가부(1110)는 클럭 신호(CK)의 상승 에지에서의 입력 신호(D)의 데이터에 따라, QN 신호를 디스차지(discharge)하거나 QN 신호의 디스차지 경로(discharge path)를 차단한다. 이러한 평가부(1110)의 동작은 평가 동작(evaluation operation)이라 칭해질 수 있다. 플롭 회로(1100)의 주요 동작인 평가 동작을 빠르게 수행하기 위해서, 평가부(1110)는 조건 지연부(1120)에 비하여 큰 채널 폭(width) 및 짧은 채널 길이(length)를 갖는 트랜지스터들로 구현될 수 있다.
조건 지연부(1120)는 클럭 신호(CK) 및 입력 신호(D)를 수신한다. 또한, 조건 지연부(1120)는 QN 신호를 피드백 루프(feedback loop)를 통하여 수신한다. 조건 지연부(1120)는 입력 신호(D) 및 QN 신호의 데이터에 따라, 클럭 신호(CK)가 논리 하이인 구간 동안에 FB 신호를 디스차지하거나 FB 신호의 디스차지 경로를 차단한다.
클럭 신호(CK)가 논리 하이인 구간에서, FB 신호와 QN 신호는 서로 다른 논리 레벨을 갖도록 디스차지된다. 즉, QN 신호가 논리 하이인 경우에, 조건 지연부(1120)는 FB 신호가 논리 로우가 되도록 FB 신호를 디스차지한다. QN 신호가 논리 로우인 경우에, 조건 지연부(1120)는 FB 신호가 논리 하이를 유지하도록 FB 신호의 디스차지 경로를 차단한다. 조건 지연부(1120)에서 소모되는 파워를 줄이기 위해, 조건 지연부(1120)의 트랜지스터들은 평가부(1110)의 트랜지스터들에 비하여 작은 크기(예를 들어, 작은 채널 폭(width)을 갖는 트랜지스터들)로 구현될 수 있다.
키퍼 로직부(1130)는 QN 신호 및 FB 신호를 각각 수신한다. 키퍼 로직부(1130)는 QN 신호 또는 FB 신호가 디스차지되는 경우, 디스차지되지 않는 FB 신호 또는 QN 신호를 논리 하이로 유지한다. 예를 들어, QN 신호가 디스차지되는 경우, 키퍼 로직부(1130)는 FB 신호가 논리 하이를 유지하도록 FB 신호를 전원 전압(Vdd)으로 차지(charge)한다. 반대로, FB 신호가 디스차지되는 경우, 키퍼 로직부(1130)는 QN 신호가 논리 하이를 유지하도록 QN 신호를 전원 전압(Vdd)으로 차지한다.
또한, 키퍼 로직부(1130)는 입력 신호(D)의 변화에 관계없이, QN 신호 또는 FB 신호의 논리 레벨을 유지한다. 예를 들어, 평가부(1110) 및 조건 지연부(1120)에 의하여, QN 신호 및 FB 신호가 각각 논리 하이 및 논리 로우를 갖는다고 가정된다. 이 후, 입력 신호(D)의 논리 레벨이 천이된다고 가정된다. 이 경우, 키퍼 로직부(1130)는 입력 신호(D)의 논리 레벨의 천이에 상관없이, QN 신호 및 FB 신호를 각각 논리 하이 및 논리 로우로 유지한다.
본 발명의 실시 예에 따른 플롭 회로(1100)는 클럭 신호(CK)의 상승 에지에서의 입력 신호(D)의 데이터를, 클럭 신호(CK)가 논리 하이인 구간 동안(즉, 반 사이클(half cycle)) 저장한다.
구체적으로, 평가부(1110)는 클럭 신호(CK)의 상승 에지에서의 입력 신호(D)의 데이터에 따라 QN 신호를 평가(evaluation)한다. 조건 지연부(1120)는 QN 신호의 논리 레벨과 다른 논리 레벨을 갖도록 FB 신호를 디스차지한다. 키퍼 로직부(1130)는 서로 다른 논리 레벨을 갖는 QN 신호 및 FB 신호를 이용하여, 클럭 신호(CK)가 논리 하이인 구간 동안에 QN 신호의 논리 레벨을 유지한다. 결국, 클럭 신호(CK)의 상승 에지에서의 입력 신호(D)의 데이터는 QN 신호의 논리 레벨로 전환되며, QN 신호의 논리 레벨은 클럭 신호(CK)가 논리 하이인 구간 동안 유지된다.
한편, 클럭 신호(CK)가 논리 로우(low)인 경우, 플롭 회로(1100)는 QN 신호 및 FB 신호를 논리 하이로 리셋한다. 클럭 신호(CK)가 논리 로우인 구간에서도 QN 신호 및 FB 신호를 유지하기 위하여, 본 발명의 실시 예에 따른 플립플롭(1000)은 도 2에 도시된 바와 같이 래치부(1200)를 포함할 수 있다.
계속해서 도 2를 참조하면, 래치부(1200)는 QN 신호를 수신하고, 출력 신호(Q)를 출력한다. 래치부(1200)는 클럭 신호(CK)가 논리 하이인 구간에서의 QN 신호의 논리 레벨을 클럭 신호(CK)가 논리 로우인 구간에서도 유지한다. 즉, 플롭 회로(1100)는 래치부(1200)를 구비함으로써, 통상의 플립플롭의 동작을 수행할 수 있다.
도 3은 도 2의 플롭 회로(1100)를 구현하는 일 예를 나타내는 회로도이다.
도 3에 도시된 바와 같이, 평가부(1110)는 하나의 PMOS 트랜지스터(P1)를 포함한다. PMOS 트랜지스터(P1)는 클럭 신호(CK)에 응답하여 동작하며, 클럭 신호(CK)가 논리 로우인 구간 동안에 QN 신호를 논리 하이로 리셋(reset)한다.
또한, 평가부(1110)는 스택(stack) 형태로 구현된 적어도 세 개의 NMOS 트랜지스터들(N1~N3)을 포함한다. NMOS 트랜지스터들(N1~N3)은 각각 입력 신호(D), 클럭 신호(CK), FB 신호에 응답하여 동작하며, 입력 신호(D)의 데이터에 따라 QN 신호를 평가(evaluation)한다. NMOS 트랜지스터들(N1~N3)의 스택 구조는 다양하게 변형될 수 있으며, 이는 도 9 내지 11에서 좀더 자세히 설명된다.
조건 지연부(1120)는 하나의 PMOS 트랜지스터(P4)를 포함한다. PMOS 트랜지스터(P4)는 클럭 신호(CK)에 응답하여 동작하며, 클럭 신호(CK)가 논리 로우인 구간 동안에 FB 신호를 논리 하이로 리셋한다.
또한, 조건 지연부(1120)는 직렬 연결된 세 개의 NMOS 트랜지스터들(N6~N8)을 포함한다. NMOS 트랜지스터들(N6~N8)은 각각 QN 신호, 반전 입력 신호(이하, DB 신호), 클럭 신호(CK)에 응답하여 동작하며, FB 신호를 디스차지한다. NMOS 트랜지스터(N6)의 게이트가 QN 신호에 연결되기 때문에, FB 신호는 QN 신호가 논리 하이인 경우에 논리 로우로 디스차지된다. 즉, 클럭 신호(CK)가 논리 하이인 구간에서, FB 신호와 QN 신호는 서로 다른 논리 레벨을 갖는다.
키퍼 로직부(1130)는 두 개의 PMOS 트랜지스터들(P2, P3)을 포함한다. PMOS 트랜지스터들(P2, P3)은 각각 FB 신호 및 QN 신호에 응답하여 동작하며, 한 신호가 디스차지되는 경우에 디스차지되지 않는 신호를 논리 하이로 유지한다. 예를 들어, QN 신호가 디스차지되는 경우, PMOS 트랜지스터(P3)는 QN 신호에 응답하여 턴 온(turn on)되고, 따라서 FB 신호는 논리 하이로 차지된다.
또한, 키퍼 로직부(1130)는 두 개의 NMOS 트랜지스터들(N4, N5)를 더 포함한다. NMOS 트랜지스터들(N4, N5)은 각각 FB 신호 및 QN 신호에 연결되며, 반전 FB신호(이하, FBB 신호) 및 반전 QN 신호(이하,QNB 신호)에 응답하여 동작한다. NMOS 트랜지스터들(N4, N5)은 클럭 신호(CK)가 논리 하이인 구간에서 입력 신호(D)의 데이터가 변화에 무관하게, FB 신호 및 QN 신호를 각각 논리 로우로 유지한다.
도 3에 도시된 플롭 회로(1100)의 일 예에 따르면, 플롭 회로(1100)의 평가부(1110)는 세 개의 NMOS 트랜지스터들(N1~N3)의 스택(stack) 구조로 구현된다. 이와 같은 스택 구조는 마스터-슬레이브 구조에 비하여 입력 신호(D)의 데이터를 QN 신호에 빠르게 반영한다.
또한, 빠른 평가 동작(evaluation operation)을 위하여, NMOS 트랜지스터들(N1~N3)은 넓은 채널 폭(channel width) 및 짧은 채널 길이(channel length)를 갖도록 설계될 수 있다. 따라서, 도 3의 플롭 회로(1100)를 이용하는 플립플롭(1000, 도 2참조)은 종래의 마스터-슬레이브 구조의 플립플롭에 비하여 평가 동작을 빠르게 수행할 수 있다. 결국, 도 3의 플롭 회로(1100)를 이용하는 플립플롭(1000, 도 2참조)의 입력-출력 시간(DtoQ)은 종래의 마스터-슬레이브 구조의 플립플롭의 입력-출력 시간(DtoQ)에 비하여 단축될 수 있다.
또한, 도 3에 도시된 플롭 회로(1100)의 일 실시 예에 따르면, 플롭 회로(1100)의 조건 지연부(1120)가 FB 신호가 디스차지하는 경우, FB 신호를 디스차지하는데 소요되는 시간은 실질적으로 하나의 트랜지스터(N8)에 의하여 결정된다. 따라서, FB 신호를 디스차지하기 위하여 요구되는 입력 신호(D)의 데이터 유지 시간도 실질적으로 하나의 트랜지스터(N8)에 의하여 결정된다.
입력 신호(D)의 데이터 유지 시간이 단지 하나의 트랜지스터에 의하여만 결정되기 때문에, 도 3의 플롭 회로(1100)를 이용하는 플립플롭(1000)의 샘플링 윈도우는 종래의 마스터-슬래이브 구조의 플립플롭 또는 펄스 기반의 플립플롭의 샘플링 윈도우에 비하여 단축될 수 있다. 이는 도 5 내지 도 8에서 좀더 자세히 설명될 것이다.
도 4는 도 3의 플롭 회로(1100)의 동작을 간략히 설명하는 타이밍도이다.
T1 및 T2 구간에 도시된 바와 같이, 클럭 신호(CK)의 상승 에지에서 입력 신호(D)의 데이터가 논리 하이인 경우, 플롭 회로(1100)는 입력 신호(D)의 변화와 관계없이 QN 신호를 논리 로우로 유지한다. 또한, T3 및 T4 구간에 도시된 바와 같이, 클럭 신호(CK)의 상승 에지에서 입력 신호(D)의 데이터가 논리 로우인 경우, 플롭 회로(1100)는 입력 신호(D)의 변화와 관계없이 QN 신호를 논리 하이로 유지한다.
즉, 플롭 회로(1100)는 클럭 신호(CK)의 상승 에지에서의 입력 신호(D)의 데이터에 따라 QN 신호를 평가(evaluation)하고, 평가된 QN 신호를 클럭 신호(CK)가 논리 하이인 구간에서 유지한다. 한편, 클럭 신호(CK)가 논리 로우인 구간 동안에는, 플롭 회로(1100)는 QN 신호를 항상 논리 하이로 리셋한다.
이하의 도 5 및 도 8에서는 T1 내지 T4 구간에서의 도 3의 플롭 회로(1100)의 동작이 좀더 자세히 설명될 것이다.
도 5는 도 4의 T1 구간에서 플롭 회로(1100, 도 3 참조)의 동작을 설명하기 위한 타이밍도이다. 도 4 및 도 5에 도시된 바와 같이, T1 구간에서 입력 신호(D)의 데이터는 논리 하이를 유지한다고 가정된다. 이하에서는 도 3 및 도 5를 참조하여, T1 구간에서 플롭 회로(1100)의 동작이 자세히 설명된다.
T1 구간 이전에, 클럭 신호(CK)의 논리 레벨은 논리 로우이다. 따라서, 평가부(1110)의 PMOS 트랜지스터(P1)는 턴 온 되고 NMOS 트랜지스터(N2)는 턴 오프 되어, QN 신호가 논리 하이로 차지(charge)된다. 또한, 조건 지연부(1120)의 PMOS 트랜지스터(P4)는 턴 온 되고 NMOS 트랜지스터(N8)는 턴 오프 되어, FB 신호가 논리 하이로 차지된다.
T1 구간에서, 클럭 신호(CK)가 논리 로우에서 논리 하이로 천이된다. 클럭 신호(CK)가 논리 하이로 천이되므로, NMOS 트랜지스터(N2)는 턴 온 된다. FB 신호는 T1 구간 이전에 논리 하이이므로, NMOS 트랜지스터(N3)는 턴 온 상태이다. 따라서, 클럭 신호(CK)가 논리 로우에서 논리 하이로 천이되면, 평가부(1110)의 NMOS 트랜지스터들(N2, N3)은 턴 온 되어, QN 신호가 디스차지된다.
이 경우, DB 신호가 논리 로우이므로, 조건 지연부(1120)의 NMOS 트랜지스터(N7)는 턴 오프 된다. 따라서 FB 신호의 디스차지 경로는 차단되고, FB 신호는 잠시 플로팅(floating) 된다. 그러나, QN 신호의 디스차지가 진행됨에 따라 키퍼 로직부(1130)의 PMOS 트랜지스터(P3)는 턴 온 된다. 따라서, FB 신호는 논리 하이로 복구(recover)된다.
즉, 입력 신호(D)의 데이터가 논리 하이를 유지하는 경우, 평가부(1110)는 QN 신호를 디스차지하고, 조건 지연부(1120)는 FB 신로의 디스차지 경로를 차단하며, 키퍼 로직부(1130)는 FB 신호를 논리 하이로 유지한다.
프리차지(Pre-charge) 구간에서, 클럭 신호(CK)는 논리 하이에서 논리 로우로 천이된다. 이 경우, 평가부(1110)의 PMOS 트랜지스터(P1) 및 조건 지연부(1120)의 PMOS 트랜지스터(P4)는 각각 턴 온 되고, QN 신호 및 FB 신호는 논리 하이로 차지된다.
한편, T1 구간에서 QN 신호의 디스차지 속도는 플롭 회로(1100)의 속도를 결정한다. 즉, QN 신호의 디스차지 속도가 빠를 수록, 플롭 회로(1100)의 입력-출력 시간(DtoQ)이 단축된다. 따라서, 고속으로 동작하는 플롭 회로(1100)를 구현하기 위하여, 평가부(1110)의 NMOS 트랜지스터들은 큰 사이즈를 갖도록(예를 들어, 넓은 채널 폭과 짧은 채널 길이를 갖도록) 설계될 수 있다.
도 6은 도 4의 T2 구간에서 플롭 회로(1100, 도 3 참조)의 동작을 설명하기 위한 타이밍도이다. 도 4 및 도 6에 도시된 바와 같이, T2 구간에서 입력 신호(D)의 데이터는 논리 하이에서 논리 로우로 천이된다고 가정된다. 이하에서는 도 3 및 도 6을 참조하여, T2 구간에서 플롭 회로(1100)의 동작이 자세히 설명된다.
T2 구간 이전에, 클럭 신호(CK)의 논리 레벨은 논리 로우이다. 이 경우, QN 신호 및 FB 신호는 각각 논리 하이의 논리 레벨을 갖는다. 이는 도 5의 설명과 동일하므로, 자세한 설명은 생략된다.
T2 구간에서, 클럭 신호(CK)가 논리 로우에서 논리 하이로 천이된다. 이 경우, QN 신호는 디스차지되고, FB 신호는 논리 하이를 유지한다. 이는 도 5의 설명과 동일하므로, 자세한 설명은 생략된다.
QN 신호의 디스차지 동작이 완료된 후, 입력 신호(D)가 논리 하이에서 논리 로우로 천이된다. 이 경우, 평가부(1110)의 NMOS 트랜지스터(N1)어 턴 오프 되어, 평가부(1110)에서의 디스차지 경로는 차단된다. 그러나, QN 신호의 디스차지로 인하여 QNB 신호가 논리 하이이므로, 키퍼 로직부(1130)으 NMOS 트랜지스터(N5)가 턴 온 된다. NMOS 트랜지스터(N8)는 클럭 신호(CK)가 논리 하이인 구간에서 계속 턴 온 되어 있으므로, QN 신호는 NMOS 트랜지스터들(N5, N8)을 통하여 디스차지된다. 이 경우, QN 신호가 논리 로우이므로, 키퍼 로직부(1130)의 PMOS 트랜지스터(P3)는 턴 온 되고, FB 신호는 논리 하이를 유지한다. 따라서, T2 구간에서 입력 신호(D)의 데이터가 논리 하이에서 논리 로우로 천이되더라도, QN 신호 및 FB 신호는 각각 논리 로우 및 논리 하이를 유지한다.
결국, 입력 신호(D)의 데이터가 논리 하이에서 논리 로우로 천이된다 하더라도, QN 신호 및 FB 신호는 키퍼 로직부(1130)에 의하여 각각 논리 로우 및 논리 하이를 유지한다. 한편, 프리차지(Pre-charge) 구간에서의 동작은 도 5의 설명과 유사하므로, 자세한 설명은 생략된다.
도 7은 도 4의 T3 구간에서 플롭 회로(1100, 도 3 참조)의 동작을 설명하기 위한 타이밍도이다. 도 4 및 도 7에 도시된 바와 같이, T3 구간에서 입력 신호(D)의 데이터는 논리 로우를 유지한다고 가정된다. 이하에서는 도 3 및 도 7를 참조하여, T3 구간에서 플롭 회로(1100)의 동작이 자세히 설명된다.
T3 구간 이전에, 클럭 신호(CK)는 논리 로우이다. 이 경우, QN 신호 및 FB 신호는 각각 논리 하이를 갖는다. 이는 도 5의 설명과 동일하므로, 자세한 설명은 생략된다.
T3 구간에서, 클럭 신호(CK)가 논리 로우에서 논리 하이로 천이된다. 클럭 신호(CK)가 논리 하이로 천이되므로, 조건 지연부(1120)의 NMOS 트랜지스터(N8)는 턴 온된다. 또한, 클럭 신호(CK)의 천이 시점에서 DB 신호와 QN 신호는 각각 논리 하이를 가지므로, 조건 지연부(1120)의 NMOS 트랜지스터들(N6, N7)은 턴 온 상태를 유지한다. 결국, 조건 지연부(1120)의 NMOS 트랜지스터들(N6~N7)은 모두 턴 온 되고, FB 신호는 디스차지된다.
한편, 클럭 신호(CK)가 논리 로우에서 논리 하이로 천이되는 경우, 평가부(1110)의 PMOS 트랜지스터(P1)는 턴 오프 되고 NMOS 트랜지스터(N2)는 턴 온 된다. 따라서, QN 신호는 잠시 플로팅(floating) 된다. 그러나, FB 신호의 디스차지가 진행됨에 따라, 키퍼 로직부(1130)의 PMOS 트랜지스터(P2)는 턴 온 된다. 따라서, QN 신호는 논리 하이로 복구(recover)된다.
즉, 입력 신호(D)의 데이터가 논리 로우를 유지하는 경우, 평가부(1110)는 QN 신호의 디스차지 경로를 차단하고, 조건 지연부(1120)는 FB 신호를 디스차지하며, 키퍼 로직부(1130)는 QN 신호를 논리 하이로 유지한다.
한편, FB 신호의 디스차지 속도는 플롭 회로(1100)의 속도에 큰 영향을 미치지 않는다. 즉, 플롭 회로(1100)의 입력-출력 시간(DtoQ)은 도 5 및 도 6에 도시된 QN 신호의 디스차지 속도에 의해서 결정되며, FB 신호의 디스차지 속도는 플롭 회로(1100)의 입력-출력 시간(DtoQ)에 큰 영향을 미치지 않는다. 이 경우, 트랜지스터들의 파워 소모를 줄이기 위하여, 조건 지연부(1120)의 NMOS 트랜지스터들(N6~N8)은 평가부(1110)의 NMOS 트랜지스터들(N1~N3)에 비하여 작은 사이즈(예를 들어, 좁은 채널 폭)를 갖도록 설계될 수 있다.
한편, 도 5 및 도 7을 참조하면, 조건 지연부(1120)의 NMOS 트랜지스터들(N6~N8)의 작은 사이즈로 인하여, FB 신호의 디스차지 동작은 QN 신호의 디스차지 동작에 비하여 소정 시간 지연된 후에 수행될 수 있다.
도 8은 도 4의 T4 구간에서 플롭 회로(1100, 도 3 참조)의 동작을 설명하기 위한 타이밍도이다. 도 4 및 도 8에 도시된 바와 같이, T4 구간에서 입력 신호(D)의 데이터는 논리 로우에서 논리 하이로 천이된다고 가정된다. 이하에서는 도 3 및 도 8을 참조하여, T4 구간에서 플롭 회로(1100)의 동작이 자세히 설명된다.
T4 구간 이전에, 클럭 신호(CK)의 논리 레벨은 논리 로우이다. 이 경우, QN 신호 및 FB 신호는 각각 논리 하이를 갖는다. 이는 도 5의 설명과 동일하므로, 자세한 설명은 생략된다.
T4 구간에서, 클럭 신호(CK)가 논리 로우에서 논리 하이로 천이된다. 이 경우, FB 신호는 디스차지되고, QN 신호는 논리 하이를 유지한다. 이는 도 7의 설명과 유사하므로, 자세한 설명은 생략된다.
FB 신호의 디스차지 동작이 완료된 후에, 입력 신호(D)의 데이터가 논리 로우에서 논리 하이로 천이된다. 이 경우, 조건 지연부(1120)의 NMOS 트랜지스터(N6)는 턴 오프 되어, 조건 지연부(1120)의 디스차지 경로는 차단된다. 그러나, FB 신호의 디스차지로 인하여 FBB 신호가 논리 하이이므로, 키퍼 로직부(1130)의 NMOS 트랜지스터(N4)가 턴 온 된다. NMOS 트랜지스터(N8)는 클럭 신호(CK)가 논리 하이인 구간에서 계속 턴 온 되어 있으므로, FB 신호는 NMOS 트랜지스터들(N4, N8)을 통하여 접지 전압에 연결된다. 결국, FB 신호는 논리 로우를 유지한다.
한편, FB 신호가 논리 로우이므로, 키퍼 로직부(1130)의 PMOS 트랜지스터(P2)는 턴 온 되고, QN 신호는 논리 하이를 유지한다. 따라서, T4 구간에서 입력 신호(D)의 데이터가 논리 로우에서 논리 하이로 천이되더라도, FB 신호 및 QN 신호는 각각 논리 로우 및 논리 하이를 유지한다.
결국, 입력 신호(D)의 데이터가 논리 로우에서 논리 하이로 천이된다 하더라도, FB 신호 및 QN 신호는 키퍼 로직부(1130)에 의하여 각각 논리 로우 및 논리 하이로 유지된다.
한편, 도 2의 플립플롭(1000)은 종래의 플립플롭(예를 들어, 마스터-슬래이브 구조의 플립플롭)에 비하여 좁은 샘플링 윈도우를 갖는다. 이는 플롭 회로(1100)에서 입력 신호(D)의 논리 레벨을 유지해야하는 시간이 종래의 필립플롭에 비하여 단축되기 때문이다.
자세히 설명하면, 도 8에서 입력 신호(D)의 데이터 변화에 상관없이 FB 신호가 논리 로우를 유지하기 위해서는, FB 신호의 디스차지 동작은 입력 신호(D)의 변화 전에 완료되어야 한다. 다시 말하면, 입력 신호(D)는 적어도 FB 신호의 디스차지 동작이 완료될 때까지 논리 하이를 유지해야 한다. 샘플링 윈도우는 입력 신호(D)의 논리 레벨이 유지되어야 하는 최소의 시간이다. 따라서, FB 신호의 디스차지 완료 시간은 플롭 회로(1100)의 샘플링 윈도우를 결정한다.
FB 신호는 조건 지연부(1120)의 NMOS 트랜지스터들(N6~N8)를 통하여 접지 전압에 연결된다. 클럭 신호(CK)의 상승 에지에서 NMOS 트랜지스터들(N6, N7)은 턴 온 상태이므로, FB 신호가 디스차지되는 시간은 단지 하나의 NMOS 트랜지스터(N8)에 의하여 결정된다. 이는 본 발명의 실시 예에 따른 플롭 회로(1100)의 샘플링 윈도우가 단지 하나의 NMOS 트랜지스터(N8)에 의해서 지연됨을 의미한다.
이에 반하여, 종래의 마스터-슬래이브 구조의 플립플롭 또는 펄스(pulse) 기반의 플립플롭의 샘플링 윈도우는, 잘 알려진 바와 같이, 복수의 트랜지스터들에 의하여 지연된다. 결국, 본 발명의 실시 예에 따른 플롭 회로(1100) 및 이를 포함하는 플립플롭(1000, 도 2 참조)는 종래의 플립플롭에 비하여 좁은 샘플링 윈도우를 갖는다.
한편, 도 6을 참조하면, 입력 신호(D)의 데이터 변화에 상관없이 QN 신호가 논리 로우를 유지하기 위해서는, QN 신호의 디스차지 동작은 입력 신호(D)의 변화 전에 완료되어야 한다. 즉, QN 신호의 디스차지 완료 시간은 플롭 회로(1100)의 샘플링 윈도우를 결정할 수 있다. 그러나, 빠른 평가 동작의 수행을 위하여, 평가부(1110)의 NMOS 트랜지스터들(N1~N3)은 조건 지연부(1120)의 NMOS 트랜지스터들(N6~N8)에 비하여 큰 사이즈를 가질 수 있다. 이 경우, QN 신호의 디스차지 시간은 FB 신호의 디스차지 시간에 비하여 짧고, 따라서 플롭 회로(1100)의 샘플링 윈도우는 FB 신호의 디스차지 시간에 의하여 결정될 것이다.
상술한 바와 같이, 본 발명의 실시 예에 따른 플롭 회로(1100)는 클럭 신호(CK)의 상승 에지에서의 입력 신호(D)의 데이터를, 클럭 신호(CK)가 논리 하이인 구간 동안(즉, 반 사이클(half cycle)) 저장한다. 이를 위하여 플롭 회로(1100)는 평가부(1110), 조건 지연부(1120) 및 키퍼 로직부(1130)를 구비한다. 플롭 회로(1100)는 종래의 플립플롭에 비하여 고속 동작이 가능하고 좁은 샘플링 윈도우를 가진다.
한편, 본 발명의 실시 예에 따른 플롭 회로(1100)는 다양하게 변형 및 응용될 수 있다. 예를 들어, 플롭 회로(1100)의 평가부(1110)의 스택 구조는 다양하게 변형될 수 있다. 또한, 적은 면적에 구현가능하도록, 플롭 회로(1100)는 트랜지스터들을 적절하게 병합할 수 있다. 이하의 도 9 내지도 14에서는 플롭 회로(1100)의 다양한 변형 예들이 좀더 자세히 설명될 것이다.
Ⅱ. 플롭 회로의 변형 예
도 9 내지 도 11은 도 3의 플롭 회로(1100)의 평가부(1110)의 변형 예들을 보여주는 회로도이다. 설명의 편의상, 도 3 및 도 9 내지 도 11에서 동일한 게이트 입력을 갖는 트랜지스터들은 동일한 참조번호를 이용하여 설명된다.
도 9 내지 도 11에 도시된 바와 같이, 도 3의 평가부(1110)의 스택 구조는 다양하게 변형될 수 있다. 예를 들어, 도 9를 참조하면, 평가부(1111)의 스택 구조는 도 3의 평가부(1110)의 NMOS 트랜지스터들(N1, N2)의 위치가 바뀌도록 구현될 수 있다. 마찬가지로, 도 10을 참조하면, 평가부(1112)의 스택 구조는 도 3의 평가부(1110)의 NMOS 트랜지스터들(N2, N3)의 위치가 바뀌도록 구현될 수 있다. 또한, 도 11을 참조하면, 평가부(1113)의 스택 구조는 도 3의 평가부(1113)의 NMOS 트랜지스터들(N1, N3)의 위치가 바뀌도록 구현될 수 있다.
스택 구조가 변경되더라도, 도 9 내지 도 11의 평가부(1111~1113)의 평가 동작은 도 3의 평가부(1110)의 평가 동작과 동일하다. 따라서, 도 3의 조건 지연부(1120) 및 키퍼 로직부(1130)는 도 9 내지 도 11의 평가부(1111~1113)에 연결되어 동일한 동작을 수행할 것이다. 따라서, 자세한 설명은 생략된다.
도 12는 도 3의 플롭 회로(1100)의 조건 지연부(1120)의 변형 예를 보여주는 회로도이다.
도 12를 참조하면, 도 12의 플롭 회로(1100A)의 조건 지연부(1121)는 도 3의 플롭 회로(1100)의 조건 지연부(1120)에 비하여 지연 체인(G4, G5)을 더 포함한다. 지연 체인(G4, G5)을 더 포함함으로써, 조건 지연부(1121)의 NMOS 트랜지스터(N8)가 턴 온 되는 시점은 도 3의 조건 지연부(1120)의 NMOS 트랜지스터(N8)가 턴 온 되는 시점에 비하여 지연될 수 있다. 이러한, NMOS 트랜지스터(N8)의 턴 온 시점의 지연은 플롭 회로(1100A)의 셋업마진(setup margin)을 증가시킬 수 있다.
자세히 설명하면, 도 3의 조건 지연부(1120)의 FB 신호의 디스차지 동작이 안정적으로 수행되기 위해서는, 클럭 신호(CK)의 천이 시점에서 DB 신호는 논리 하이를 유지해야 한다. 만약 DB 신호가 클럭 신호의 천이 시점 이후에 논리 하이가 된다면, 도 3의 플롭 회로(1100)는 셋업불량(setup violation)으로 인하여 오작동할 수 있다.
이러한 문제를 방지하기 위하여, 도 12의 플롭 회로(1100A)는 조건 지연부(1121)에 지연 체인(G4, G5)을 포함할 수 있다. 지연 체인(G4, G5)을 포함함으로써, NMOS 트랜지스터(N8)의 턴 온 시간이 지연되고, 따라서 충분한 셋업시간(tSETUP)이 확보될 수 있다.
도 13은 도 3의 플롭 회로(1100)의 평가부(1110) 및 조건 지연부(1120)의 변형 예를 보여주는 회로도이다.
도 13을 참조하면, 도 13의 플롭 회로(1100B)는 도 3과 같이 평가부 및 조건 지연부를 구분하여 구현하지 않는다. 즉, 도 13의 플롭 회로(1100B)는 QN 신호의 디스차지 경로와 FB 신호의 디스차지 경로가 NMOS 트랜지스터(N8)를 공유하도록 구현된다. NMOS 트랜지스터(N8)를 공유함으로써, 도 13의 플롭 회로(1100B)를 구현하는데 요구되는 소자의 개수가 감소될 수 있다. 예를 들어, 도 13 및 도 3을 참조하면, 도 13의 플롭 회로(1100B)는 도 3의 평가부(1110)의 NMOS 트랜지스터(N2) 없이 구현될 수 있다.
도 14는 도 3의 플롭 회로(1100)가 두 개의 입력 신호들을 제공받는 경우의 변형 예를 보여주는 회로도이다.
도 14를 참조하면, 도 14의 플롭 회로(1100C)는 두 개의 입력 신호들(D1, D2)을 제공받는다. 즉, 도 14의 플롭 회로(1100C)는 클럭 신호(CK)의 상승 에지에서 두 개의 입력 신호들(D1, D2)의 데이터에 따라 QN 신호에 대한 평가 동작을 수행한다.
도 14의 플롭 회로(1100C)는 예시적으로, 입력 신호들(D1, D2)의 OR 연산에 따라 QN 신호 평가(evaluation)하도록 구현된다. 즉, 도 14의 플롭 회로(1100C)는 입력 신호들(D1, D2)를 전달받는 NMOS 트랜지스터들(N1A, N1B)이 병렬로 연결되도록 구현된다. 따라서, 입력 신호들(D1, D2)이 모두 논리 하이인 경우에만 QN 신호는 디스차지되고, 입력 신호들(D1, D2) 중 어느 하나가 논리 로우인 경우에 QN 신호의 디스차지 경로는 차단된다.
또한, 도 14의 플롭 회로(1100C)는 도 3의 플롭 회로(1100)의 인버터(G3)를 NOR 게이트(G3)로 치환한다. 따라서, 도 14의 플롭 회로(1100C)의 동작은 도 3의 플롭 회로(1100)의 동작과 유사하며, 자세한 설명은 생략된다.
한편, 도 14는 예시적인 것이며, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 3의 플롭 회로(1100)는 입력 신호들의 AND 연산에 따라 QN 신호를 평가하도록 구현될 수 있다. 이 경우, 입력 신호들(D1, D2)을 제공받는 NMOS 트랜지스터들(N1A, N1B)은 도 14와 달리 직렬로 연결되며, 도 14의 NOR 게이트는 NAND 게이트로 치환될 것이다.
상술한 바와 같이, 본 발명의 실시 예에 따른 플롭 회로(1100)는 다양게 변형될 수 있다. 더불어, 플롭 회로(1100)는 도 2에 도시된 바와 같이 래치부(1200)에 연결되어 통상의 플립플롭으로 동작할 수 있다. 이하의 도 15 내지 도 19에서는 플롭 회로(1100)에 연결되는 래치부(1200)의 다양한 예들이 좀더 자세히 설명될 것이다.
Ⅲ. 한 사이클 동안 입력 신호의 데이터를 저장하는 플립플롭
도 15는 도 2의 래치부(1200)의 일 실시 예를 보여주는 블록도이다.
도 15를 참조하면, 도 15의 래치부(1200A)는 플롭 회로(1100, 도 2 참조)로부터 QN 신호를 전달받고, 외부로부터 클럭 신호(CK)를 전달받는다. 여기서, 클럭 신호(CK)는 플롭 회로(1100)에 제공되는 클럭 신호에 동기된 신호이다. 래치부(1200A)는 세 개의 인버터들(IN1~IN3)로 구현된다.
인버터(IN1)는 삼상태 인버터(tri-state inverter)이며, QN 신호 및 클럭 신호(CK)를 수신한다. 클럭 신호(CK)가 논리 하이인 구간에서, 인버터(IN1)는 QN 신호를 반전시키고, 반전된 QN 신호는 출력 신호(Q)로 출력된다.
한편, 클럭 신호(CK)가 논리 하이인 구간에서 반전된 QN 신호의 데이터는 인버터들(IN2, IN3)에 래치된다. 클럭 신호(CK)가 논리 로우인 경우, 인버터들(IN2, IN3)은 래치된 QN 신호를 출력 신호(Q)로 출력한다.
도 16은 도 15의 래치부(1200A)의 동작을 설명하기 위한 타이밍도이다. 도 16에 도시된 바와 같이, 제 1 사이클(Cycle1)의 T1 구간에서, QN 신호의 논리 레벨은 레치부(1200A)의 인버터(IN1)에 의하여 반전된다. 또한, 제 1 사이클(Cycle)의 프리차지 구간(Pre-charge)에서, 래치부(1200A)의 인버터들(IN2, IN3)은 T1 구간에서의 출력 신호(Q)의 논리 레벨을 유지한다. 결국, 클럭 신호(CK)의 상승 에지에서의 입력 신호(D)의 데이터는 제 1 사이클(Cycle) 동안 유지된다. 한편, 제 2 내지 제 4 사이클(Cycle2~Cycle4)에서도 제 1 사이클(Cycle)과 유사한 동작이 수행되며, 자세한 설명은 생략된다.
도 17은 도 15의 래치부(1200A)의 구성을 예시적으로 보여주는 회로도이다.
도 17을 참조하면, 래치부(1200A)는 도 15의 인버터(IN1)의 역할을 수행하는 인버터부(1200A_1)와 도 15의 인버터들(IN2, IN3)의 역할을 수행하는 래치부로 구현된다.
인버터부(1200A_1)는 하나의 PMOS 트랜지스터(P11)와 두 개의 NMOS 트랜지스터들(N11, N12)로 구현된다. 클럭 신호(CK)가 논리 하이인 구간에서, NMOS 트랜지스터(N12)는 턴 온 된다. 이 때 QN 신호가 논리 하이이면, PMOS 트랜지스터(P11)는 턴 오프 되고, NMOS 트랜지스터(N11)는 턴 온 된다. 따라서, 출력 신호(Q)는 디스차지고, 출력 신호(Q)의 논리 레벨은 QN 신호와 달리 논리 하이를 유지한다.
반대로, 클럭 신호(CK)가 논리 하이인 구간에서 QN 신호가 논리 로우이면, PMOS 트랜지스터(P11)는 턴 온 되고, NMOS 트랜지스터(N11)는 턴 오프 된다. 따라서, 출력 신호(Q)는 차지되고, 출력 신호(Q)의 논리 레벨은 QN 신호와 달리 논리 로우를 유지한다. 결국, 인버터부(1200A_1)는 클럭 신호(CK)가 논리 하이일 때의 QN 신호의 논리 레벨을 반전시킨다.
한편, 래치부(1200A_2)는 두 개의 PMOS 트랜지스터들(P12, P13)과 하나의 NMOS 트랜지스터(N13), 그리고 하나의 인버터(IN4)를 포함한다.
클럭 신호(CK)가 논리 하이인 구간에서 출력 신호(Q)가 논리 하이인 경우, PMOS 트랜지스터(P12)는 턴 온 상태이다. 클럭 신호(CK)가 논리 하이에서 논리 로우로 천이하면, PMOS 트랜지스터(P13)는 턴 온 된다. 따라서, 출력 신호(Q)는 PMOS 트랜지스터들(P12, P13)을 통하여 차지된다.
클럭 신호(CK)가 논리 하이인 구간에서 출력 신호(Q)가 논리 로우인 경우, NMOS 트랜지스터들(N11, N13)은 턴 온 상태이다. 클럭 신호(CK)가 논리 하이에서 논리 로우로 천이되더라도, NMOS 트랜지스터들(N11, N13)은 계속 턴 온 상태를 유지한다.
결국, 래치부(1200A_2)는 클럭 신호(CK)가 논리 하이인 구간에서의 출력 신호(Q)의 데이터를 클럭 신호(CK)가 논리 로우인 구간에서도 유지한다. 따라서, 도 2의 플롭 회로(1100)는 래치부(1200A_2)와 함께 통상의 플립플롭 동작을 수행할 수 있다.
한편, 도 15 내지 도 17에서 설명된 도 2의 래치부(1200)의 구성은 예시적인 것이며, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 2의 래치부(1200)는 전송 게이트(transmission gate) 등을 포함하도록 구성될 수 있다. 다른 예로, 도 2의 래치부(1200)는 하나의 PMOS 트랜지스터 및 하나의 NMOS 트랜지스터로 이루어진 키퍼(keeper)를 포함할 수 있다. 다른 예로, 도 2의 래치부(1200)의 동작은, 별다른 회로 구성없이, 플롭 회로(1100)의 기생 커패시턴스(parastic capacitance)에 의하여 수행될 수 있다. 다른 예로, 도 2의 래치부(1200)는 R-S 래치를 이용하여 구현될 수 있다.
이하의 도 18 및 도 19에서는 상기의 실시 예들 중 R-S 래치를 이용하여 도 2의 래치부(1200)를 구현하는 예가 좀더 자세히 설명될 것이다.
도 18 및 도 19는 도 2의 래치부(1200)의 다른 실시 예를 설명하기 위한 도면이다. 구체적으로, 도 18은 R-S 래치를 이용하여 도 2의 래치부(1200)를 구현한 예를 보여주고, 도 19는 도 18의 래치부(1200B)의 동작을 보여준다.
도 18을 참조하면, 래치부(1200B)는 두 개의 낸드 게이트들(NAND gate)을 이용하여 구현될 수 있다. 래치부(1200B)는 QN 신호 및 반전 클럭 신호(CKB)를 전달받고, 출력 신호(Q)를 출력한다. 래치부(1200B)의 QN 신호 및 반전 클럭 신호(CKB)를 수신하는 입력 단자는 R-S 래치의 'R' 단자 및 'S' 단자에 각각 대응한다. 래치부(1200B)의 출력 신호(Q)를 수신하는 단자는 R-S 래치의 'Q' 단자에 대응한다.
잘 알려진 바와 같이, R-S 래치는 'R'단자에 제공되는 데이터와 'S'단자에 제공되는 데이터가 모두 '0'일 경우에 'Q'단자의 출력 데이터를 홀드(hold)하는 특성이 있다. 이러한 R-S 래치의 특성을 이용하여, 도 19에 도시된 바와 같이, 래치부(1200B)는 반전 클럭 신호(CKB)와 QN 신호가 모두 논리 하이를 갖는 프리차지 구간(Pre-charge)에서 출력 신호(Q)의 논리 레벨을 홀드하도록 구현될 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따른 플롭 회로(1100)는 래치부(1200)와 함께 통상의 플립플롭의 동작을 수행할 수 있다. 이 경우, 래치부(1200)는 도 15 내지 도 19에서 설명된 바와 같이 다양한 형태로 구형될 수 있다.
다만, 본 발명의 실시 예에 따른 플롭 회로(1100)의 응용 예는 이에 한정되지 않는다. 즉, 플롭 회로(1100)는 래치부(1200)에 연결되어 통상의 플립플롭의 동작을 수행할 수 있으나, 다른 형태의 플립플롭(예를 들어, 게이티드 플립플롭(gated flip-flop))에도 응용될 수 있다. 이하의 도 20 내지 도 23에서는 본 발명의 실시 예에 따른 플롭 회로(1100)를 게이티드 플립플롭에 응용한 실시 예가 좀더 자세히 설명될 것이다.
Ⅳ. 플롭회로를 구비하는 게이티드 플립플롭
도 20은 본 발명의 실시 예에 따른 게이티드 플립플롭(2000)을 예시적으로 보여주는 블록도이다. 도 20의 게이티드 플립플롭(2000)은 도 2 내지 도 14에서 설명된 플롭 회로를 이용하여 구현될 수 있다.
게이티드 플립플롭(2000)은 잘 알려진 바와 같이, 인에이블 신호(E)가 활성화된 구간에서만 클럭 신호(CK)를 출력하도록 구현된다. 도 20을 참조하면, 게이티드 플립플롭(2000)은 플롭 회로(2100) 및 조합 논리부(2200)를 포함한다.
플롭 회로(2100)는 평가부(2110), 조건 지연부(2120), 그리고 키퍼 로직부(2130)를 포함한다. 평가부(2110)의 구성은 입력 신호(D, 도 2 참조)가 활성화 신호(E)로 대체되었다는 점을 제외하면, 도 2의 평가부(1110)의 구성과 동일하다. 또한, 조건 지연부(2120) 및 키퍼 로직부(2130)의 구성은 각각 도 2의 조건 지연부(1120) 및 키퍼 로직부(1130)의 구성과 동일하다. 또한, 도 9 내지 도 14에서 설명된 도 2의 플롭 회로(1100)의 다양한 변형 예는 도 20의 플롭 회로(2100)에 적용될 수 있다.
조합 논리부(2200)는 QN 신호를 수신하고, 게이티드 클럭 신호(GCK)를 출력한다. 조합 논리부(2200)는 다양한 논리 게이트들(logic gate)을 이용하여 구현될 수 있다.
도 21은 도 20의 게이티드 플립플롭(2000)의 구성을 좀더 자세히 보여주는 회로도이다. 설명의 편의상, 도 21의 평가부(2110), 조건 지연부(2120), 키퍼 로직부(2130)의 구체적인 구성은 도 3의 평가부(2110), 조건 지연부(2120), 키퍼 로직부(2130)의 구성과 동일한 것으로 가정된다. 또한, 조합 논리부(2200)는 논리 게이트들 중 하나의 인버터를 사용하여 구현된다고 가정된다.
도 22는 도 21의 게이티드 플립플롭(2000)의 동작을 보여주는 타이밍도이다.
도 21 및 도 22를 참조하면, 평가부(2110)는 활성화 신호(E) 및 클럭 신호(CK)를 수신하고, QN 신호를 평가(evaluation)한다. 조건 지연부(2120)는 QN 신호의 논리 레벨과 다른 논리 레벨을 갖도록 FB 신호를 디스차지한다. 키퍼 로직부(2130)는 서로 다른 논리 레벨을 갖는 QN 신호 및 FB 신호를 이용하여, 클럭 신호(CK)가 논리 하이인 구간동안 QN 신호의 논리 레벨을 유지한다. 이는 도 3 내지 도 8에서 설명된 것과 유사하므로, 자세한 설명은 생략된다.
조합 논리부(2200)는 QN 신호를 수신하고, 이를 반전하여 출력한다. 즉, 게이티드 클럭 신호(GCK)는 QN 신호가 반전된 신호이다. 따라서, 도 22에 도시된 바와 같이, 조합 논리부(2200)는 활성화 신호(E)가 논리 하이인 구간에서 클럭 신호(CK)에 동기된 게이티드 클럭 신호(GCK)를 출력한다. 조합 논리부(2200)는 활성화 신호(E)가 논리 로우인 구간에서 논리 로우인 게이티드 클럭 신호(GCK)를 출력한다. 결론적으로, 본 발명의 실시 예에 따른 플롭 회로(2100)는 조합 논리부(2200)와 함께 게이티드 플립플롭의 동작을 수행할 수 있다.
한편, 본 발명의 실시 예에 따른 플롭 회로는 스캔 테스트(scan test) 동작을 지원하는 게이티드 플립플롭에도 응용될 수 있다. 이는 이하의 도 23에서 좀더 자세히 설명될 것이다.
도 23은 본 발명의 다른 실시 예에 따른 게이티드 플립플롭(3000)을 보여주는 회로도이다. 도 23의 게이티드 플립플롭(3000)은 본 발명의 실시 예에 따른 플롭 회로들 중 도 14에 도시된 플롭 회로(1100C)를 구비하여, 스캔 테스트 동작을 지원한다.
도 23을 참조하면, 게이티드 플립플롭(3000)은 활성화 신호(E), 스캔 활성화 신호(SE), 그리고 클럭 신호(CK)에 응답하여 동작한다. 여기서, 스캔 활성화 신호(SE)는 스캔 테스트(scan test)를 위한 것이다.
스캔 활성화 신호(SE)가 논리 하이인 경우에, 게이티드 플립플롭(3000)은 활성화 신호(E)의 논리 레벨과 무관하게 항상 클럭 신호(CK)와 동기된 게이티드 클럭 신호(GCK)를 출력한다. 스캔 활성호 신호(SE)가 논리 로우인 경우에, 게이티드 플립플롭(3000)은 도 21의 게이티드 플립플롭(2000)과 동일한 동작을 수행한다. 게이티드 플립플롭(3000)의 구성 및 동작은 도 14의 플롭 회로(1100C)와 동일하므로, 자세한 설명은 생략된다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
CK: 클럭 신호 D: 입력 신호
Q: 출력 신호 QN: 플롭회로의 출력 신호
tHOLD: 홀드타임 tSETUP: 셋업타임
Sampling Window: 샘플링 윈도우
CtoQ: 클럭-출력 시간 DtoQ: 입력-출력 시간
FBB: 반전 FB 신호 QNB: 반전 QN 신호
Vdd: 전원 전압 N: NMOS 트랜지스터
P: PMOS 트랜지스터 CKB: 반전 클럭 신호
E: 스캔 활성화 신호 SE: 스캔 테스트 신호

Claims (27)

  1. 제 1 노드 및 제 2 노드에 연결되며, 상기 제 1 노드의 전압 레벨에 따라 상기 제 2 노드를 디스차지하는 평가부;
    상기 제 2 노드에 연결되며, 상기 제 2 노드의 전압 레벨과 다른 전압 레벨을 갖도록 제 3 노드를 디스차지하는 조건 지연부; 및
    상기 제 2 노드 및 상기 제 3 노드에 연결되며, 상기 제 2 노드 및 상기 제 3 노드 중 디스차지되지 않는 노드의 전압 레벨을 유지하는 키퍼 로직부를 포함하는 플립플롭 회로.
  2. 제 1 항에 있어서,
    상기 평가부는 상기 제 1 노드의 전압 레벨에 따라 상기 제 2 노드 및 접지 전압 사이에 전류 통로를 형성하는 제 1 트랜지스터를 포함하고,
    상기 조건 지연부는 상기 2 노드의 전압 레벨에 따라 상기 제 3 노드 및 접지 전압 사이에 전류 통로를 형성하는 제 2 트랜지스터를 포함하며,
    상기 제 1 트랜지스터가 턴 온 되어 상기 제 2 노드가 디스차지 되는 경우, 상기 제 2 트랜지스터는 턴 오프 되어 상기 제 3 노드의 디스차지 경로를 차단하는 플립플롭 회로.
  3. 제 2 항에 있어서,
    상기 키퍼 로직부는
    상기 제 2 노드의 전압 레벨에 따라 전원 전압 및 상기 제 3 노드 사이에 전류 통로를 형성하는 제 3 트랜지스터를 포함하며,
    상기 제 2 노드가 디스차지되는 경우, 상기 제 3 트랜지스터는 턴 온 되어 상기 제 3 노드를 전원 전압으로 차지하는 플립플롭 회로.
  4. 제 3 항에 있어서,
    상기 키퍼 로직부는
    상기 제 2 노드의 전압 레벨에 따라 상기 제 2 노드 및 접지 전압 사이에 전류 통로를 형성하는 제 4 트랜지스터를 더 포함하며,
    상기 제 2 노드가 디스차지 되는 경우, 상기 제 4 트랜지스터는 턴 온 되어 상기 제 2 노드의 디스차지 상태를 유지하는 플립플롭 회로.
  5. 제 2 항에 있어서,
    상기 제 2 노드가 디스차지 되는 경우, 상기 제 1 노드의 전압 레벨은 적어도 상기 제 2 노드의 디스차지 동작이 완료될 때까지 유지되는 플립플롭 회로.
  6. 제 1 항에 있어서,
    상기 평가부는 직렬 연결된 제 1 및 제 2 트랜지스터들을 포함하며,
    상기 제 1 및 제 2 트랜지스터는 각각 클럭 신호 및 상기 제 1 노드의 전압 레벨에 응답하여 상기 제 2 노드에 대한 디스차지 경로를 형성하는 플립플롭 회로.
  7. 제 6 항에 있어서,
    상기 평가부는 상기 제 2 트랜지스터에 직렬로 연결되며, 상기 제 3 노드의 전압 레벨에 따라 상기 제 2 노드에 대한 디스차지 경로를 형성하는 제 3 트랜지스터를 더 포함하는 플립플롭 회로.
  8. 제 7 항에 있어서,
    상기 평가부는 전원 전압 및 상기 제 1 트랜지스터 사이에 연결되며, 클럭 신호에 따라 상기 제 2 노드에 대한 차지 경로를 형성하는 제 4 트랜지스터를 더 포함하는 플립플롭 회로.
  9. 제 1 항에 있어서,
    상기 조건 지연부는
    상기 직렬 연결된 제 1 및 제 2 트랜지스터를 포함하며,
    상기 제 1 및 제 2 트랜지스터는 각각 상기 제 2 노드의 전압 및 상기 제 1 노드의 전압에 따라 상기 제 3 노드에 대한 디스차지 경로를 형성하는 플립플롭 회로.
  10. 제 9 항에 있어서,
    상기 조건 지연부는
    상기 제 2 트랜지스터에 연결되며, 클럭 신호에 응답하여 상기 제 3 노드에 대한 디스차지 경로를 형성하는 제 3 트랜지스터를 더 포함하는 플립플롭 회로.
  11. 제 10 항에 있어서,
    상기 조건 지연부는
    전원 전압과 상기 제 1 트랜지스터 사이에 연결되며, 클럭 신호에 응답하여 상기 제 3 노드를 전원 전압으로 차지하는 경로를 형성하는 제 4 트랜지스터를 더 포함하는 플립플롭 회로.
  12. 제 1 항에 있어서,
    상기 키퍼 로직부는
    상기 제 2 노드에 연결되며, 상기 제 2 노드의 전압 레벨에 따라 상기 제 2 노드 및 전지 전압 사이에 전류 통로를 형성하는 트랜지스터를 포함하는 플립플롭 회로.
  13. 제 1 항에 있어서,
    상기 키퍼 로직부는
    상기 제 2 노드에 연결되며, 상기 제 2 노드의 전압 레벨에 따라 상기 제 2 노드 및 전지 전압 사이에 전류 통로를 형성하는 제 1 트랜지스터; 및
    상기 제 2 노드에 연결되며, 상기 제 3 노드의 전압 레벨에 따라 상기 제 2 노드 및 전원 전압 사이에 전류 통로를 형성하는 제 2 트랜지스터를 포함하는 플립플롭 회로.
  14. 제 13 항에 있어서,
    상기 키퍼 로직부는
    상기 제 3 노드에 연결되며, 상기 제 3 노드의 전압 레벨에 따라 상기 제 3 노드와 접지 전압 사이에 전류 통로를 형성하는 제 3 트랜지스터를 더 포함하는 플립플롭 회로.
  15. 제 14 항에 있어서,
    상기 키퍼 로직부는
    상기 제 3 노드에 연결되며, 상기 제 2 노드의 전압 레벨에 따라 상기 제 3 노드 및 전원 전압 사이에 전류 통로를 형성하는 제 4 트랜지스터를 더 포함하는 플립플롭 회로.
  16. 제 1 항에 있어서,
    상기 평가부 및 조건 지연부는 각각 클럭 신호를 수신하며, 상기 클럭 신호의 상승 에지에 트리거(trigger)되어 상기 제 2 노드 또는 제 3 노드를 디스차지하고,
    상기 키퍼 로직부는 상기 클럭 신호가 논리 하이인 구간에서, 상기 제 2 노드 및 상기 제 3 노드 중 디스차지되지 않는 노드의 전압 레벨을 유지하는 플립플롭 회로.
  17. 제 16 항에 있어서,
    상기 클럭 신호가 논리 로우인 구간에서, 상기 클럭 신호가 논리 하이인 구간에서의 상기 제 2 노드 및 제 3 노드의 전압 레벨을 유지하는 래치부를 더 포함하는 플립플롭 회로.
  18. 제 16 항에 있어서,
    상기 제 2 노드에 연결되며, 상기 제 2 노드의 논리 레벨을 반전시켜 출력하는 인버터를 더 포함하는 플립플롭 회로.
  19. 입력 노드 및 출력 노드에 연결되며, 상기 입력 노드를 통하여 제공되는 입력 신호의 논리 레벨에 따라 상기 출력 노드를 통하여 출력되는 출력 신호의 논리 레벨을 변경하거나 유지하는 평가 동작을 수행하는 평가부;
    상기 출력 노드 및 피드백 노드에 연결되며, 상기 출력 신호의 논리 레벨과 다른 논리 레벨을 갖도록 상기 피드백 노드를 통하여 출력되는 피드백 신호의 논리 레벨을 변경하거나 유지하는 조건 지연부; 및
    상기 피드백 노드 및 상기 출력 노드에 연결되며, 상기 평가 동작이 수행된 후의 상기 출력 신호의 논리 레벨을 유지하는 키퍼 로직부를 포함하는 플립플롭 회로.
  20. 제 19 항에 있어서,
    상기 평가부는 클럭 신호의 에지에 트리거(trigger)되어 상기 평가 동작을 수행하고, 상기 키퍼 로직부는 상기 평가 동작이 수행된 후의 상기 출력 신호의 논리 레벨을 상기 클럭 신호의 반 사이클 동안 유지하는 플립플롭 회로.
  21. 제 20 항에 있어서,
    상기 출력 노드에 연결된 래치부를 더 포함하며,
    상기 래치부는 상기 평가 동작이 수행된 후의 상기 출력 신호의 논리 레벨을 상기 클럭 신호의 한 사이클 동안 유지하는 플립플롭 회로.
  22. 제 20 항에 있어서,
    상기 출력 노드에 연결된 조합 논리부를 더 포함하며,
    상기 조합 논리부는 상기 평가 동작이 수행된 상기 출력 신호의 논리 레벨을 반전하는 인버터를 포함하는 플립플롭 회로.
  23. 제 19 항에 있어서,
    상기 평가부는 스택 형태로 구성된 적어도 두 개의 트랜지스터들을 포함하는 플립플롭 회로.
  24. 제 20 항에 있어서,
    상기 조건 지연부는 스택 형태로 구성된 적어도 두 개의 트랜지스터들을 포함하며, 상기 조건 지연부에 포함된 상기 적어도 두 개의 트랜지스터들은 상기 평가부에 포함된 상기 적어도 두 개의 트랜지스터들에 비하여 큰 사이즈를 갖는 플립플롭 회로.
  25. 제 19 항에 있어서,
    상기 평가부는
    상기 출력 노드에 연결되며, 상기 입력 신호의 논리 레벨에 응답하여 전류 통로를 형성하는 제 1 트랜지스터; 및
    상기 제 1 트랜지스터에 병렬로 연결되며, 스캔 활성화 신호에 응답하여 전류 통로를 형성하는 제 2 트랜지스터를 포함하는 플립플롭 회로.
  26. 제 19 항에 있어서,
    상기 키퍼 로직부는
    상기 출력 노드 및 접지 전압 사이에 연결되며, 상기 출력 노드의 논리 레벨에 응답하여 전류 통로를 형성하는 제 1 트랜지스터; 및
    상기 피드백 노드 및 전원 전압 사이에 연결되며, 상기 피드백 신호의 논리 레벨에 응답하여 전류 통로를 형성하는 제 2 트랜지스터를 포함하며,
    상기 출력 신호 및 피드백 신호의 논리 레벨이 각각 논리 로우 및 논리 하이인 경우, 상기 제 1 및 제 2 트랜지스터는 각각 턴 온 되어 상기 출력 신호 및 피드백 신호의 플로팅(floating)을 차단하는 플립플롭 회로.
  27. 제 26 항에 있어서,
    상기 키퍼 로직부는
    상기 출력 노드 및 전원 전압 사이에 연결되며, 상기 피드백 노드의 논리 레벨에 응답하여 전류 통로를 형성하는 제 3 트랜지스터; 및
    상기 피드백 노드 및 접지 전압 사이에 연결되며, 상기 피드백 신호의 논리 레벨에 응답하여 전류 통로를 형성하는 제 4 트랜지스터를 더 포함하며,
    상기 출력 신호 및 피드백 신호의 논리 레벨이 각각 논리 하이 및 논리 로우인 경우, 상기 제 3 및 제 4 트랜지스터는 각각 턴 온 되어 상기 출력 신호 및 피드백 신호의 플로팅(floating)을 차단하는 플립플롭 회로.
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