KR20070087371A - 펄스형 플립플롭 및 그의 제어 방법. - Google Patents

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Abstract

본 발명은 동작전압에 따라 펄스폭을 조절할 수 있는 펄스형 플립플롭을 제공한다. 펄스형 플립플롭은 펄스 신호에 동기되어 동작하는 플립플롭과, 클록 신호에 응답하여 펄스 신호를 발생하는 펄스 발생기와, 펄스 발생기에 의해서 생성된 펄스 신호의 폭을 감소시키는 펄스 폭 제어 회로를 포함한다. 펄스 폭 제어 회로는 동작 전압이 기준 전압보다 낮을 때, 펄스 신호의 폭을 감소한다.

Description

펄스형 플립플롭 및 그의 제어 방법.{Pulsed Flip-Flop and Method of Controlling the Same}
도 1은 본 발명의 일 실시예에 따른 펄스형 플립플롭을 나타내는 블럭도;
도 2는 본 발명의 일 실시예에 따라 도 2에 도시된 펄스형 플립플롭을 나타내는 회로도; 그리고
도 3은 본 발명의 일 실시예에 따라 도 1 및 도 2 에 도시된 펄스형 플립플롭의 동작 특성을 나타내는 타이밍 도이다.
*도면의 주요 부분에 대한 부호의 설명*
100: 펄스형 플립플롭 110: 펄스 발생기
130: D-플립플롭 200: 펄스 폭 제어 회로
210: 펄스 초퍼 230: 검출기
본 발명은 펄스형 플립플롭에 관한 것으로, 구체적으로 펄스폭을 조절할 수 있는 펄스형 플립플롭에 관한 것이다.
일반적으로 플립플롭은 마스터-슬레이브 형 플립플롭(Master-Slave Flip- Flop)과, 펄스형 플립플롭(Pulsed Flip-Flop)을 포함한다. 마스터-슬레이브 플립플롭은 두 개의 플립플롭을 직렬로 연결한 것이다. 마스터 플립플롭은 클럭의 상승에지에 동기하여 데이터를 입력받고, 슬레이브 플립플롭은 클럭의 하강에지에 동기하여 데이터를 출력한다. 마스터 플립플롭은 클럭이 로우에서 하이로 천이한 후 입력 데이터 값이 변하면 그 값을 저장하지 못하므로, 셋업 타임이 길다는 단점이 있다.
한편, 펄스형 플립플롭은 클럭을 입력받아 내부 펄스를 발생하고, 내부 펄스 폭에 대응하는 구간 동안 입력된 데이터를 출력한다. 따라서, 클럭의 로우-하이 천이 이후에 데이터가 입력되더라도 그 값을 저장하고 출력할 수 있다. 즉, 펄스형 플립플롭에서는 입력 데이터의 클럭에 대한 셋업 타임이 작으므로, 고속 동작을 하는 반도체 장치에 적합하다. 그러나, 펄스형 플립플롭은 홀드 타임에 관하여는 불리한 측면이 있다. 왜냐하면, 내부 펄스의 펄스폭에 대응하는 구간 동안에는 입력 데이터의 변화가 없어야 하기 때문이다. 즉, 내부 펄스의 펄스 폭에 대응하는 구간 동안 입력 데이터 값이 변하면, 후에 입력된 데이터를 저장하여 출력하므로 출력 값이 변한다.
또한, 펄스형 플립플롭은 저전압 동작에서 홀드 타임 특성 저하가 심각해질 수 있다. 상술한 바와 같이 펄스형 플립플롭에서는 내부 펄스의 펄스 폭보다 길게 데이터를 유지시켜야 하는데, 저전압 동작에서 내부 펄스와 입력 데이터의 딜레이 비율이 상이하여 홀드 타임 특성 저하가 나타난다. 즉, 입력 데이터가 딜레이 되는 것에 비하여 내부 펄스의 펄스 폭이 더 길어지므로 홀드 타임 에러가 발생할 수 있다.
본 발명의 목적은 저전압 동작에서도 우수한 홀드 타임 특성을 가지는 펄스형 플립플롭을 제공하는 데 있다.
(구성)
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 펄스형 플립플롭은 펄스 신호에 동기되어 동작하는 플립플롭과; 클록 신호에 응답하여 상기 펄스 신호를 발생하는 펄스 발생기와; 그리고 동작 전압이 기준 전압보다 낮을 때, 상기 펄스 발생기에 의해서 생성된 상기 펄스 신호의 폭을 감소시키는 펄스 폭 제어 회로를 포함한다.
일 실시예에 있어서, 상기 펄스 발생 회로는 상기 펄스 신호에 응답하여 동작하며, 내부 노드와 접지 전압 사이에 연결된 방전부와; 그리고 상기 클록 신호와 상기 내부 노드의 신호를 입력받아 상기 펄스 신호를 발생하는 펄스 발생기를 포함한다.
일 실시예에 있어서, 상기 펄스 폭 제어 회로는 상기 동작 전압이 상기 기준 전압보다 낮은 지 여부를 검출하는 검출기와; 그리고 상기 내부 노드에 연결되며, 상기 검출기의 검출 결과 및 상기 펄스 신호에 응답하여 상기 내부 노드에 방전 경로를 제공하는 펄스 초퍼를 포함한다.
일 실시예에 있어서, 상기 펄스 초퍼는 상기 동작 전압이 상기 기준 전압보다 낮을 때, 상기 펄스 초퍼는 상기 펄스 신호에 응답하여 상기 내부 노드에 상기 방전 경로를 제공하며, 그 결과 상기 펄스 신호의 폭이 감소된다.
상기 목적을 달성하기 위한 본 발명의 다른 특징에 의하면, 펄스형 플립플롭의 제어 방법은 클록 신호에 응답하여 펄스 신호를 발생하고, 동작 전압이 기준 전압보다 낮을 때 상기 펄스 신호의 폭을 감소시키는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 특징에 의하면, 펄스 신호에 동기되어 동작하는 플립플롭과; 상기 펄스 신호에 응답하여 동작하며, 내부 노드와 접지 전압 사이에 연결된 방전부와; 상기 클록 신호와 상기 내부 노드의 신호를 입력받아 상기 펄스 신호를 발생하는 펄스 발생기와; 동작 전압이 기준 전압보다 낮은 때 검출 신호를 활성화시키는 검출 회로와; 그리고 상기 펄스 신호와 상기 검출 신호에 응답하여 상기 내부 노드에 방전 경로를 제공하는 펄스 초퍼를 포함한다.
일 실시예에 있어서, 상기 방전부는 상기 내부 노드에 연결된 드레인, 상기 펄스 신호를 입력받도록 연결된 게이트, 그리고 소스를 갖는 제 1 트랜지스터와; 그리고 상기 제 1 트랜지스터의 소스에 연결된 드레인, 상기 동작 전압에 연결된 게이트, 그리고 접지된 소스를 갖는 제 2 트랜지스터를 포함한다.
일 실시예에 있어서, 상기 펄스 초퍼는 상기 내부 노드와 접지 전압 사이에 직렬로 연결된 제 1 및 제 2 트랜지스터들을 포함하며, 상기 제 1 트랜지스터는 상기 펄스 신호에 의해서 제어되고 상기 제 2 트랜지스터는 상기 검출 신호에 의해서 제어된다.
상기 목적을 달성하기 위한 본 발명의 또 다른 특징에 의하면, 펄스형 플립플롭은 플립플롭과; 상기 플립플롭으로 내부 펄스를 발생하는 펄스 발생회로와; 상 기 펄스 발생회로에 공급되는 동작전압을 검출하는 검출기와; 그리고 상기 검출기의 출력신호에 의해 제어되며, 상기 내부 펄스의 펄스 폭을 줄이는 펄스 초퍼를 포함한다.
일 실시예에 있어서, 상기 검출기는 상기 동작 전압이 소정 전압 이하인 경우에 상기 펄스 초퍼를 인에이블 시키는 신호를 발생하며, 상기 동작 전압이 소정전압 이상인 경우에 상기 펄스 초퍼를 디스에이블 시키는 신호를 발생한다.
일 실시예에 있어서, 상기 펄스발생회로는 일 입력단에 클럭신호가 연결되고 타 입력단이 제 1 노드에 연결되는 낸드 게이트와; 상기 낸드 게이트의 출력단에 연결되는 제 1 인버터와; 상기 제 1 인버터의 출력이 게이트에 입력되고, 상기 제 1 노드에 소스가 연결되는 제 1 엔모스 트랜지스터와; 그리고 상기 동작 전압이 게이트에 입력되고 상기 제 1 엔모스 트랜지스터의 드레인에 소스가 연결되며, 접지전압에 드레인이 연결되는 2 엔모스 트랜지스터를 포함한다.
일 실시예에 있어서, 상기 펄스 초퍼는 상기 제 1 인버터의 출력이 게이트에 입력되고, 상기 제 1 노드에 소스가 연결되는 제 3 엔모스 트랜지스터와; 그리고 상기 검출기의 출력이 게이트에 입력되고 상기 제 3 엔모스 트랜지스터의 드레인에 소스가 연결되며, 접지전압에 드레인이 연결되는 제 4 엔모스 트랜지스터를 포함한다.
상기 목적을 달성하기 위한 본 발명의 또 다른 특징에 의하면, 펄스 발생 회로는 펄스발생기와; 상기 펄스발생회로에 공급되는 전원전압을 검출하는 검출기와; 그리고 상기 검출기에 의해 제어되며, 상기 내부 펄스의 펄스 폭을 줄이는 펄스 초 퍼를 포함한다.
일 실시예에 있어서, 상기 검출기는 상기 전원전압이 소정전압 이하인 경우에 상기 펄스 초퍼를 인에이블 시키고, 상기 검출기는 상기 전원전압이 소정전압 이상인 경우에 상기 펄스 초퍼를 디스에이블 시킨다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 되는 것은 아니다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해 과장될 수 있으며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1은 본 발명의 일 실시예에 따른 펄스형 플립플롭을 나타내는 블럭도이다. 도 1 을 참조하면, 펄스형 플립플롭은 펄스 발생기(110)와 펄스 발생기(110)로부터 내부 펄스를 입력받는 D-플립플롭(130)과 펄스 폭 제어 회로(200)를 포함한다. 펄스 폭 제어 회로(200)는 펄스 초퍼(210) 그리고 검출기(230)를 포함한다. 검출기(230)는 동작전압이 소정레벨 이하인지 여부를 검출하여, 검출결과에 따라 펄스 초퍼(210)를 제어한다. 펄스 초퍼(210)는 검출기(230)의 제어에 의해 펄스 발생기(110)에서 생성되는 내부 펄스의 펄스 폭을 조절한다.
도 2는 본 발명의 일 실시예에 따라 도 1에 도시된 펄스형 플립플롭을 나타내는 회로도이고, 도 3은 도 2 에 도시된 펄스형 플립플롭의 동작 특성을 나타내는 타이밍도이다. 도 2 및 도 3을 참조하면, D-플립플롭(130)은 두개의 삼상 인버터(111, 117)과, 두 개의 인버터(113, 115)를 포함한다. D-플립플롭(130)은 펄스 발생기(110)로부터 입력된 펄스신호(P)가 하이 레벨(즉, 반전펄스신호(PB)가 로우 레벨)이면, 삼상 인버터(111)가 인에이블되고, 삼상 인버터(117)는 디스에이블 되어 입력 데이터(DATA)를 출력값(Q)로 출력한다. 펄스(P)가 로우 레벨이면, 삼상 인버터(111)는 디스에이블되고, 삼상 인버터(117)는 인에이블 되어 입력된 데이터(DATA)를 래치한다.
펄스 발생기(110)는 낸드 게이트(131)과, 두 개의 인버터(133, 139), 삼상 인버터(135), 그리고 엔모스 트랜지스터(141, 142)를 포함한다. 엔모스 트랜지스터(141, 142) 노드(ND)와 접지 전압 사이에 직력 연결되며, 펄스신호(P)에 따라 노드(ND)를 디스차지 한다. 즉, 엔모스 트랜지스터(142)의 게이트가 전원전압(Vdd)에 연결된 상태에서, 엔모스 트랜지스터(141)의 게이트에 하이 레벨의 신호(P)가 입력되면, 엔모스 트랜지스터(141)가 턴온 되어 노드(ND)가 로우 레벨이 된다. 낸드 게이트(131)는 클럭신호(CLK)와 노드(ND)의 전압 레벨을 부정 논리곱하여 출력한다. 인버터(133)는 낸드 게이트(131)의 출력(PB)을 반전하여 출력한다. 다시 말하면, 클럭신호(CLK)와 노드(ND)가 모두 하이 레벨일 때 낸드 게이트(131)의 출력(PB)은 로우 레벨이 되므로, 인버터(133)의 출력(P)은 하이레벨이 된다.
인버터(133)로부터 출력된 하이레벨의 신호(P)는 상술한 바와 같이 소스가 노드(ND)에 연결된 엔모스 트랜지스터(141)의 게이트에 입력된다. 따라서, 엔모스 트랜지스터(141)가 턴 온되어 노드(ND)의 전압이 로우 레벨이 된다(엔모스 트랜지 스터(142)의 게이트는 내부 동작전압(VDD)에 연결되어 있으므로 엔모스 트랜지스터(142)는 턴 온된 상태이다). 노드(ND)의 전압이 로우 레벨이 되면, 낸드 게이트(131)의 출력이 하이 레벨이 되고, 인버터(133)의 출력은 로우 레벨이 된다. 따라서, 인버터(113)의 출력은 소정의 펄스 폭(W)을 가지는 펄스 신호(P)가 된다.
이 경우에, 내부 동작 전압(VDD)이 예를 들면 0.9V 이하의 낮은 전압이 되면, 엔모스 트랜지스터(142)의 게이트 전압(게이트-소스 전압(VGS))이 낮아진다. 엔모스 트랜지스터(142)의 게이트 전압이 낮아지면, 소스와 드레인 사이에 흐르는 전류의 양도 적어지므로 노드(ND)가 로우레벨이 되는 시점이 지연된다. 즉, 펄스 신호(P)의 펄스 폭(W)이 길어진다 (도 3에 점선으로 도시한 펄스 신호(P') 참조). 펄스형 플립플롭(100)은 펄스 신호(P)의 펄스 폭(W)에 대응하는 구간 동안, 데이터가 변하지 않아야 하므로, 펄스 폭(W')이 넓으면 홀드 타임 특성이 저하된다.
따라서, 본 발명의 일 실시예에서는 이와 같은 문제를 해결하기 위해, 펄스 폭 제어 회로(200)를 포함한다. 펄스 폭 제어 회로(200)는 펄스 초퍼(210)와 검출기(230)를 포함한다. 펄스 초퍼(210)는 노드(ND)와 접지 전압 사이에 직렬 연결된 두 개의 엔모스 트랜지스터(211, 213)를 포함한다. 엔모스 트랜지스터(211)의 게이트에는 펄스 신호(P)가 입력되고, 소스는 노드(ND)에 연결된다. 엔모스 트랜지스터(213)의 게이트에는 검출기(230)의 출력이 입력되고, 소스는 접지전압에 연결된다. 예를 들어 검출기(230)의 출력신호(CON)와 인버터(133)의 출력신호(P)가 모두 하이레벨이면, 엔모스 트랜지스터들(211, 213)이 턴 온되어 노드(ND)의 전압이 로우 레벨이 된다. 따라서, 상술한 바와 같이 인버터(133)의 출력신호(P)가 로우 레벨이 된다. 이 경우에, 펄스 초퍼(210)는 엔모스 트랜지스터들(141, 142)과 더불어 새로운 방전 경로를 제공한다. 즉, 펄스 초퍼(210)는 엔모스 트랜지스터들(141, 142)과 더불어 노드(ND)의 전압을 로우 레벨로 빠르게 디스차지하므로, 펄스 신호(P)의 펄스 폭(W)을 줄일 수 있다.
검출기(230)는 복수의 피모스 트랜지스터들(231~235 및 243, 245)과 엔모스 트랜지스터들(237, 241, 247, 249) 그리고 인버터(251)를 포함한다. 피모스 트랜지스터들(231~235)의 게이트는 각각의 소스와 연결되어 다이오드를 구성한다. 피모스 트랜지스터들(231~235)과 엔모스 트랜지스터(237)는 내부 동작 전압(Vdd)을 분배하여 분배 전압(Vdiv)을 출력하는 전압 분배기를 구성한다. 피모스 트랜지스터(243, 245)와 엔모스 트랜지스터(241, 247, 249)는 분배 전압(Vdiv)을 기준 전압(Vref)과 비교하여 그 결과값(CON)을 출력하는 비교기를 구성한다. 기준 전압(Vref)은 예를 들면 0.9V의 전압으로 설정될 수 있으며, 필요에 따라 가변 될 수 있다. 검출기(230) 내의 엔모스 트랜지스터(249)의 게이트에는 외부로부터 인에이블 신호(EN)가 입력된다.
외부로부터 하이 레벨의 인에이블 신호(EN)이 입력되면, 검출기(230)는 기준 전압과 분배 전압(Vdiv)을 비교한다. 분배 전압(Vdiv)이 기준 전압(Vref) 보다 큰 경우에, 검출기(230)는 로우 레벨의 신호(CON)를 출력한다. 반면 분배 전압(Vdiv)이 기준 전압(Vref)보다 작으면, 검출기(230)는 하이 레벨의 신호(CON)를 출력한다. 즉, 검출기(230)는 내부 동작 전압(Vdd)이 고전압이면 로우 레벨의 제어신호(CON)를 출력하고, 내부 동작 전압이 저전압이면 하이 레벨의 제어신호(CON)를 출 력한다.
상술한 바와 같이, 검출기(230)의 출력인 제어신호(CON)는 펄스 초퍼(210)의 엔모스 트랜지스터(213)의 게이트에 입력된다. 즉, 내부 동작 전압(VDD)이 고전압이면 로우 레벨의 제어신호(CON)가 엔모스 트랜지스터(213)의 게이트에 입력된다. 따라서, 엔모스 트랜지스터(213)가 턴 오프되어 펄스 초퍼(210)가 디스에이블된다. 반면, 내부 동작 전압(VDD)이 저전압이면 하이 레벨의 제어신호(CON)가 엔모스 트랜지스터(213)의 게이트에 입력된다. 따라서, 펄스 초퍼(210)가 인에이블되어 펄스신호(P)의 펄스 폭(W)이 증가하는 것을 방지한다.
본 발명은 펄스 폭 제어 회로(200)를 포함하여 내부 동작 전압(Vdd)을 검출하고 펄스 신호(P)의 펄스 폭을 조절한다. 즉, 펄스 폭 제어회로(200)의 검출기(230)는 내부 동작 전압(Vdd)을 검출하여 제어신호(CON)를 발생하고, 펄스 초퍼(210)는 제어신호(CON)에 응답하여 내부 노드(ND)에 방전 경로를 제공한다. 결과적으로, 본 발명은 저전압 시 펄스형 플립플롭에서 발생하는 홀드 타임 특성 저하를 방지할 수 있다.
본 발명에 따르면, 저전압 시 내부 펄스 신호의 펄스 폭을 조절함으로써 펄스형 플립플롭의 홀드 타임 특성을 향상시킬 수 있다.

Claims (13)

  1. 펄스 신호에 동기되어 동작하는 플립플롭과;
    클록 신호에 응답하여 상기 펄스 신호를 발생하는 펄스 발생기와; 그리고
    동작 전압이 기준 전압보다 낮을 때, 상기 펄스 발생기에 의해서 생성된 상기 펄스 신호의 폭을 감소시키는 펄스 폭 제어 회로를 포함하는 펄스형 플립플롭.
  2. 제 1 항에 있어서,
    상기 펄스 발생 회로는
    상기 펄스 신호에 응답하여 동작하며, 내부 노드와 접지 전압 사이에 연결된 방전부와; 그리고
    상기 클록 신호와 상기 내부 노드의 신호를 입력받아 상기 펄스 신호를 발생하는 펄스 발생기를 포함하는 펄스형 플립플롭.
  3. 제 2 항에 있어서,
    상기 펄스 폭 제어 회로는
    상기 동작 전압이 상기 기준 전압보다 낮은 지 여부를 검출하는 검출기와; 그리고
    상기 내부 노드에 연결되며, 상기 검출기의 검출 결과 및 상기 펄스 신호에 응답하여 상기 내부 노드에 방전 경로를 제공하는 펄스 초퍼를 포함하는 펄스형 플 립플롭.
  4. 제 3 항에 있어서,
    상기 펄스 초퍼는
    상기 동작 전압이 상기 기준 전압보다 낮을 때, 상기 펄스 초퍼는 상기 펄스 신호에 응답하여 상기 내부 노드에 상기 방전 경로를 제공하며, 그 결과 상기 펄스 신호의 폭이 감소되는 펄스형 플립플롭.
  5. 펄스형 플립플롭의 제어 방법에 있어서:
    클록 신호에 응답하여 펄스 신호를 발생하고,
    동작 전압이 기준 전압보다 낮을 때 상기 펄스 신호의 폭을 감소시키는 것을 특징으로 하는 제어 방법.
  6. 펄스 신호에 동기되어 동작하는 플립플롭과;
    상기 펄스 신호에 응답하여 동작하며, 내부 노드와 접지 전압 사이에 연결된 방전부와;
    상기 클록 신호와 상기 내부 노드의 신호를 입력받아 상기 펄스 신호를 발생하는 펄스 발생기와;
    동작 전압이 기준 전압보다 낮은 때 검출 신호를 활성화시키는 검출 회로와; 그리고
    상기 펄스 신호와 상기 검출 신호에 응답하여 상기 내부 노드에 방전 경로를 제공하는 펄스 초퍼를 포함하는 펄스형 플립플롭.
  7. 제 6 항에 있어서,
    상기 방전부는
    상기 내부 노드에 연결된 드레인, 상기 펄스 신호를 입력받도록 연결된 게이트, 그리고 소스를 갖는 제 1 트랜지스터와; 그리고
    상기 제 1 트랜지스터의 소스에 연결된 드레인, 상기 동작 전압에 연결된 게이트, 그리고 접지된 소스를 갖는 제 2 트랜지스터를 포함하는 펄스형 플립플롭.
  8. 제 6 항에 있어서,
    상기 펄스 초퍼는 상기 내부 노드와 접지 전압 사이에 직렬로 연결된 제 1 및 제 2 트랜지스터들을 포함하며, 상기 제 1 트랜지스터는 상기 펄스 신호에 의해서 제어되고 상기 제 2 트랜지스터는 상기 검출 신호에 의해서 제어되는 펄스형 플립플롭.
  9. 플립플롭과;
    상기 플립플롭으로 내부 펄스를 발생하는 펄스 발생회로와;
    상기 펄스 발생회로에 공급되는 동작전압을 검출하는 검출기와; 그리고
    상기 검출기의 출력신호에 의해 제어되며, 상기 내부 펄스의 펄스 폭을 줄이 는 펄스 초퍼를 포함하는 펄스형 플립플롭.
  10. 제 9 항에 있어서,
    상기 검출기는 상기 동작 전압이 소정 전압 이하인 경우에 상기 펄스 초퍼를 인에이블 시키는 신호를 발생하는 펄스형 플립플롭.
  11. 제 9 항에 있어서,
    상기 검출기는 상기 동작 전압이 소정전압 이상인 경우에 상기 펄스 초퍼를 디스에이블 시키는 신호를 발생하는 펄스형 플립플롭.
  12. 제 9 항에 있어서,
    상기 펄스발생회로는
    일 입력단에 클럭신호가 연결되고 타 입력단이 제 1 노드에 연결되는 낸드 게이트와;
    상기 낸드 게이트의 출력단에 연결되는 제 1 인버터와;
    상기 제 1 인버터의 출력이 게이트에 입력되고, 상기 제 1 노드에 소스가 연결되는 제 1 엔모스 트랜지스터와; 그리고
    상기 동작 전압이 게이트에 입력되고 상기 제 1 엔모스 트랜지스터의 드레인에 소스가 연결되며, 접지전압에 드레인이 연결되는 2 엔모스 트랜지스터를 포함하는 펄스형 플립플롭.
  13. 제 12 항에 있어서,
    상기 펄스 초퍼는
    상기 제 1 인버터의 출력이 게이트에 입력되고, 상기 제 1 노드에 소스가 연결되는 제 3 엔모스 트랜지스터와; 그리고
    상기 검출기의 출력이 게이트에 입력되고 상기 제 3 엔모스 트랜지스터의 드레인에 소스가 연결되며, 접지전압에 드레인이 연결되는 제 4 엔모스 트랜지스터를 포함하는 펄스형 플립플롭.
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